JP2014216417A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】金属による汚染を抑制し、良好なメモリ特性を有した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタを備えている。メモリセルトランジスタは、ゲート絶縁膜上に、第１導電膜を有する浮遊ゲート電極と、電極間絶縁膜と、第２導電膜及び金属膜とを積層してなる制御ゲート電極と、第１絶縁膜を順に積層したメモリセルゲート電極を備えている。少なくとも金属膜の側面を覆うように設けられた側壁膜を有し、メモリセルゲート電極及び側壁膜を覆う第２絶縁膜を備えている。
【選択図】図３
【解決手段】半導体基板と、半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタを備えている。メモリセルトランジスタは、ゲート絶縁膜上に、第１導電膜を有する浮遊ゲート電極と、電極間絶縁膜と、第２導電膜及び金属膜とを積層してなる制御ゲート電極と、第１絶縁膜を順に積層したメモリセルゲート電極を備えている。少なくとも金属膜の側面を覆うように設けられた側壁膜を有し、メモリセルゲート電極及び側壁膜を覆う第２絶縁膜を備えている。
【選択図】図３
Description
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリ装置はメモリセルトランジスタを備える。このメモリセルトランジスタのゲート電極は、浮遊ゲート電極と制御ゲート電極とが電極間絶縁膜を介して積層して形成されている。制御ゲート電極には、金属膜とポリシリコン膜を積層したポリメタル構造が検討されている。しかし、製造工程途中に金属膜材料が飛散し、メモリ特性に影響を与える可能性がある。
金属による汚染を抑制し、良好なメモリ特性を有した不揮発性半導体記憶装置及びその製造方法を提供することである。
本実施形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタを備えている。メモリセルトランジスタは、ゲート絶縁膜上に、第１導電膜を有する浮遊ゲート電極と、電極間絶縁膜と、第２導電膜及び金属膜とを積層してなる制御ゲート電極と、第１絶縁膜を順に積層したメモリセルゲート電極を備えている。少なくとも金属膜の側面を覆うように設けられた側壁膜を有し、メモリセルゲート電極及び側壁膜を覆う第２絶縁膜を備えている。
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、少なくともゲート酸化膜と、第１導電膜と、電極間絶縁膜と、第２導電膜と、金属膜と、第１絶縁膜を順に積層したメモリセルゲート電極を形成する工程を有している。半導体基板上に、メモリセルゲート電極を覆い、表面が平坦となるように犠牲膜を形成する工程を有している。犠牲膜にエッチバックを施し、犠牲膜上面高さが、第２導電膜の下面より高く、第２導電膜の上面より低い所定の位置となるように設定する工程を有している。全面に所定の膜を形成する工程と、所定の膜に異方性条件によりエッチバックを施し、少なくとも金属膜の側面を覆う側壁膜を形成する工程を有している。犠牲膜を除去する工程と、金属汚染を除去することが可能な洗浄液により洗浄を行う工程と、を少なくとも備えている。
（第１の実施形態）
以下、第１の実施形態について、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリ装置に適用したものを図１〜図１２を参照して説明する。以下の説明において、同一の機能、構成を備えた要素については、同一符号を付している。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致するわけではない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
以下、第１の実施形態について、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリ装置に適用したものを図１〜図１２を参照して説明する。以下の説明において、同一の機能、構成を備えた要素については、同一符号を付している。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致するわけではない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒを有する。
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ０〜ＢＬｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（ｍ＝２ｋ、例えばｍ＝３２）のメモリセルトランジスタＭＴ０〜ＭＴｍ−１が直列接続されている。
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続されている。ワード線ＷＬｍ−１は、ビット線ＢＬ０〜ＢＬｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴｍ−１の制御ゲートに接続されている。ワード線ＷＬ２は、ビット線ＢＬ０〜ＢＬｎ−１に接続される３番目のメモリセルトランジスタＭＴ２の制御ゲートに接続されている。ワード線ＷＬ１は、ビット線ＢＬ０〜ＢＬｎ−１に接続される２番目のメモリセルトランジスタＭＴ１の制御ゲートに接続されている。ワード線ＷＬ０は、ビット線ＢＬ０〜ＢＬｎ−１に接続される１番目のメモリセルトランジスタＭＴ０の制御ゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続されている。制御線ＳＧＤ、ワード線ＷＬ０〜ＷＬｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ０〜ＢＬｎ−１とそれぞれ交差している。ビット線ＢＬ０〜ＢＬｎ−１は、センスアンプ（図示せず）に接続されている。
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
図２は、メモリセル領域Ｍの一部のレイアウトパターンを模式的に示した平面図の一例である。なお、以下、個々のビット線ＢＬ０〜ＢＬｎ−１をビット線ＢＬと、ワード線ＷＬ０〜ＷＬｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ０〜ＭＴｍ−１をメモリセルトランジスタＭＴと称する。
図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向（図において上下方向、図１における列方向。）に互いに離間され、Ｘ方向（図において左右方向、図１における行方向）に延伸して並列配置されている。ビット線ＢＬはＸ方向に互いに所定の間隔で離間され、Ｙ方向に延伸して並列配置されている。
素子分離領域Ｓｂは、図中Ｙ方向に延伸して形成されている。素子分離領域Ｓｂは、トレンチ内に絶縁膜を埋め込まれて形成されるＳＴＩ（shallow trench isolation）構造を有している。この素子分離領域ＳｂはＸ方向に所定間隔で複数形成されている。素子分離領域Ｓｂにより、シリコン基板２の表層部に、Ｙ方向に沿って延伸形成された複数の素子領域Ｓａが、Ｘ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。
制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴのＹ方向両外側に隣接して設けられる。
ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳのゲート電極ＳＧは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられる。
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤのゲート電極ＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
次に、図３〜図１２を参照して、本実施形態の具体的な構成について説明する。図３は、第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造を模式的に示す図の一例である。図３は、図２のＡＡ線に沿う部分の断面構造を模式的に示す図の一例である。
図３において、半導体基板１０上に、複数のメモリセルゲート電極ＭＧが設けられている。半導体基板１０には、例えば導電型がｐ型のシリコン基板を用いることができる。半導体基板１０上にはゲート酸化膜１２が形成されている。ゲート酸化膜１２には、例えば熱酸化により形成したシリコン酸化膜を用いることができる。
図３において、半導体基板１０上に、複数のメモリセルゲート電極ＭＧが設けられている。半導体基板１０には、例えば導電型がｐ型のシリコン基板を用いることができる。半導体基板１０上にはゲート酸化膜１２が形成されている。ゲート酸化膜１２には、例えば熱酸化により形成したシリコン酸化膜を用いることができる。
メモリセルゲート電極ＭＧは、ゲート酸化膜１２上に、浮遊ゲート電極１３、電極間絶縁膜１４、制御ゲート電極１５を積層して形成されている。浮遊ゲート電極１３は、例えば不純物が導入されたポリシリコン膜により形成されている。不純物としては例えばリンを用いることができる。電極間絶縁膜１４には、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ（Oxide Nitride Oxide）膜を用いることができる。制御ゲート電極１５は、例えば、不純物が導入された第２ポリシリコン膜１５ａ、金属膜１５ｂを順に積層した積層膜により形成されている。第２ポリシリコン膜１５ａに導入される不純物として、例えばリンを用いることができる。金属膜１５ｂとしては、例えばＣＶＤ法により成膜したタングステン（Ｗ）を用いることができる。金属膜１５ｂは、金属膜１５ｂの下部、すなわち、金属膜１５ｂの第２ポリシリコン膜１５ａと接する部分に、バリアメタル膜を有する構造でも良い。バリアメタル膜としては、例えばＣＶＤ法により成膜した窒化タングステン（ＷＮ）を用いることができる。この場合は、金属膜１５ｂは例えば窒化タングステン／タングステンの積層膜となる。バリアメタル膜は、第２ポリシリコン膜１５ａを構成するポリシリコンと、金属膜１５ｂとして例えばタングステンとの反応を防止するために用いられる。
電極間絶縁膜１４は、浮遊ゲート電極１３と制御ゲート電極１５の間に設けられている。浮遊ゲート電極１３と制御ゲート電極１５は、電極間絶縁膜１４により相互に絶縁されている。制御ゲート電極１５上には、キャップ絶縁膜１６が設けられている。キャップ絶縁膜１６には、例えばＣＶＤ法により成膜したシリコン窒化膜を用いることができる。
第２ポリシリコン膜１５ａの側面のおおよそ上半分から、金属膜１５ｂの側面、及びキャップ絶縁膜１６の側面に延在して、それらの側面を覆うように側壁膜１７が設けられている。すなわち、側壁膜１７によって、少なくとも金属膜１５ｂの側面が覆われている。実施形態では、金属膜１５ｂの上下に存在する膜の側面にまで延在して設けられる側壁膜１７により、余裕を持って完全に覆われている。側壁膜１７としては、例えばＣＶＤ法により成膜したシリコン窒化膜を用いることができる。
ライナー絶縁膜１８が、ゲート酸化膜１２、メモリセルゲート電極ＭＧ及び側壁膜１７の表面を覆うように設けられている。ライナー絶縁膜１８としては、例えばＣＶＤ法により成膜したシリコン酸化膜のような絶縁膜を用いることができる。ライナー絶縁膜１８は保護膜として用いられる。少なくとも金属膜１５ｂの側面は、側壁膜１７及びライナー絶縁膜１８の積層膜により覆われている。従って、金属膜１５ｂの側面における絶縁膜の厚さは側壁膜１７とライナー絶縁膜１８の膜厚分の厚さとなる。浮遊ゲート電極１３の側面における絶縁膜の厚さはライナー絶縁膜１８の膜厚分の厚さとなる。従って、金属膜１５ｂ側面における絶縁膜の膜厚は、浮遊ゲート電極１３側面における膜厚よりも大きい。すなわち、金属膜１５ｂ側面からライナー絶縁膜１８表面までの距離は、浮遊ゲート電極１３側面からライナー絶縁膜１８表面までの距離より大きい。
複数のメモリセルゲート電極ＭＧ間には空隙があり、この空隙を覆って蓋をするようにプラズマ酸化膜１９が設けられている。メモリセルゲート電極ＭＧ間の空隙は、エアギャップＡＧとなる。プラズマ酸化膜１９としては例えばプラズマＣＶＤ法により成膜したシリコン酸化膜を用いることができる。プラズマ酸化膜１９は被覆性の悪い条件にて成膜されているため、エアギャップＡＧを埋設することはない。プラズマ酸化膜１９は、複数のメモリセルゲート電極ＭＧ上、及び複数のエアギャップＡＧ上を覆うようにして形成されている。エアギャップＡＧにより、メモリセルゲート電極ＭＧ間の寄生容量が低減される。
また、複数のメモリセルゲート電極ＭＧの両側の半導体基板１０表面には、ソースドレイン領域２０が設けられている。ソースドレイン領域２０は、不純物として例えばリンが導入されており、ｎ型拡散層領域となっている。
また、複数のメモリセルゲート電極ＭＧの両側の半導体基板１０表面には、ソースドレイン領域２０が設けられている。ソースドレイン領域２０は、不純物として例えばリンが導入されており、ｎ型拡散層領域となっている。
図４（ａ）は、図２及び図３のＢＢ線に沿う部分の断面構造を模式的に示す図の一例である。すなわち、図４（ａ）は、メモリセルゲート電極ＭＧの延在方向（図２におけるＸ方向、図１における行方向）に沿った方向におけるメモリセルゲート電極ＭＧの断面を示している。
図４（ａ）において、半導体基板１０表面に、所定幅で形成された素子分離溝２１が複数設けられている。素子分離溝２１内には素子分離絶縁膜２２が埋設されており、素子分離領域Ｓｂを形成している。素子領域Ｓａは、素子分離領域Ｓｂによって、図において左右方向に複数に分断されて形成されている。素子領域Ｓａの半導体基板１０表面には、ゲート酸化膜１２が形成されており、ゲート酸化膜１２上に、浮遊ゲート電極１３が形成されている。浮遊ゲート電極１３の側面には、おおむね下半分に接して素子分離絶縁膜２２が設けられており、おおむね上半分及び上面を電極間絶縁膜１４が覆っている。電極間絶縁膜１４は素子分離絶縁膜２２及び浮遊ゲート電極１３上を覆っている。制御ゲート電極１５は、浮遊ゲート電極１３、電極間絶縁膜１４及び素子分離絶縁膜２２上を、電極間絶縁膜１４を介して覆っており、全体としては図における左右方向に縦断するように形成されている。制御ゲート電極１５上には、キャップ絶縁膜１６、ライナー絶縁膜１８、プラズマ酸化膜１９が順に積層されている。
図４（ｂ）は、図２及び図３のＣＣ線に沿う部分の断面構造を模式的に示す図の一例である。すなわち、図４（ｂ）は、図４（ａ）に示した断面図と並行方向のメモリセルゲート電極ＭＧ間の断面を示している。図４（ｂ）において、半導体基板１０表面に、所定幅で形成された素子分離溝２１が複数設けられている。素子分離溝２１内には素子分離絶縁膜２２が埋設されており、素子分離領域Ｓｂを形成している。素子領域Ｓａは、素子分離領域Ｓｂによって、図において左右方向に複数に分断されて形成されている。素子領域Ｓａの半導体基板１０表面には、ゲート酸化膜１２が形成されている。ゲート酸化膜１２及び素子分離絶縁膜２２上に、ライナー絶縁膜１８が形成されている。ライナー絶縁膜１８上にはエアギャップＡＧが設けられており、エアギャップＡＧの上方にプラズマ酸化膜１９が形成されている。
上述のように、本実施形態においては、少なくとも金属膜１５ｂの側面が、側壁膜１７によって覆われているため、金属膜１５ｂを形成する金属材料として、例えばタングステンが製造工程途中に飛散することを抑制することができる。従って、ゲート酸化膜１２、浮遊ゲート電極１３、電極間絶縁膜１４等が金属材料によって汚染されることを防止することができるため、ひいてはメモリ特性の劣化を抑制し、信頼性が高い不揮発性半導体装置を提供することができる。
＜製造方法＞
以下、不揮発性半導体記憶装置の製造方法の一例を説明する。本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、各工程は実用的に可能であれば必要に応じて入れ替えても良い。
以下、不揮発性半導体記憶装置の製造方法の一例を説明する。本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、各工程は実用的に可能であれば必要に応じて入れ替えても良い。
図５は第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例であり、図２のＡＡ線における断面図の一例を示している。図６（ａ）は同一工程での図２及び図５のＢＢ線における断面図の一例である。図６（ａ）は、メモリセルゲート電極ＭＧの延伸方向（図２におけるＸ方向、図１における行方向）に沿った方向におけるメモリセルゲート電極ＭＧの断面を示している。図６（ｂ）は同じく同一工程での図２及び図５のＣＣ線における断面図の一例である。図６（ｂ）は、図６（ａ）に示した断面図と並行方向のメモリセルゲート電極ＭＧ間の断面を示している。
はじめに、図５、図６（ａ）及び（ｂ）に至るまでの工程の概略を説明する。半導体基板１０上にゲート酸化膜１２、第１ポリシリコン膜１３ａ（後の浮遊ゲート電極１３）、マスク窒化膜を形成し、リソグラフィ法及びＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法によるドライエッチングを用いてパターニングする。この工程で、半導体基板１０にもエッチングを施し、素子分離溝２１を形成する。全面にシリコン酸化膜（後の素子分離絶縁膜２２）を形成し、素子分離溝２１、浮遊ゲート電極１３間を埋設し、さらにこれらの上部を覆う。次に、ＣＭＰ（Chemical Mechanical Polishing）によりマスク窒化膜上面高さまでシリコン酸化膜を研磨し、次いでドライエッチングにより、シリコン酸化膜表面高さを浮遊ゲート電極１３の中ほどの所定高さまで後退させる。次に、マスク窒化膜を例えば１４０℃程度に加熱したリン酸（ホットリン酸）により除去する。これにより素子分離絶縁膜２２を形成することができ、素子分離絶縁膜２２が形成された領域が素子分離領域Ｓｂとなる。半導体基板１０表面は素子分離領域Ｓｂによって図において左右方向に分断され、素子分離領域Ｓｂ間の領域が素子領域Ｓａとなる。半導体基板１０には、上述のように導電型がｐ型のシリコン基板を用いることができる。ゲート酸化膜１２は、例えば、温度９５０℃、ドライＯ２雰囲気にて、半導体基板１０表面を熱酸化することにより形成できる。第１ポリシリコン膜１３ａは、例えばＣＶＤ（Chemical Vapor Deposition）法によりポリシリコンを成膜し、これに例えば不純物としてリンを導入することにより形成することができる。
次に、図５、図６（ａ）及び（ｂ）に示すように、電極間絶縁膜１４、制御ゲート電極１５、キャップ絶縁膜１６を成膜する。電極間絶縁膜１４は、上述のようにＯＮＯ膜を用いることができる。ＯＮＯ膜は例えばＣＶＤ法により、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順次成膜することにより形成することができる。制御ゲート電極１５は上述のように第２ポリシリコン膜１５ａ、金属膜１５ｂを積層して形成されている。金属膜１５ｂは、下部にバリアメタル膜を含む積層膜として形成しても良い。第２ポリシリコン膜１５ａとしては、例えばＣＶＤ法により形成したポリシリコンに、不純物として例えばリンをイオン注入することにより形成することができる。金属膜１５ｂとしては例えばＣＶＤ法により成膜したタングステンを用いることができる。金属膜１５ｂをバリアメタル膜／金属膜の積層膜として形成する場合は、バリアメタル膜として、例えばＣＶＤ法により、窒化タングステンを成膜し、次いで、例えばＣＶＤ法によりタングステンを成膜する。キャップ絶縁膜１６としては例えばＣＶＤ法により形成したシリコン窒化膜を用いることができる。キャップ絶縁膜１６は、シリコン窒化膜に代えて、シリコン酸化膜を用いても良い。次いで、リソグラフィ法を用いて、キャップ絶縁膜１６、金属膜１５ｂ、第２ポリシリコン膜１５ａ、電極間絶縁膜１４及び浮遊ゲート電極１３をＲＩＥ法を用いて順次エッチングする。これによりメモリセルゲート電極ＭＧを形成する。
このメモリセルゲート電極ＭＧのドライエッチング工程中にデポ物が生成し、メモリセルゲート電極ＭＧ側壁、半導体基板１０表面等に付着する場合がある。そこで、これらデポ物を除去するための洗浄を施す。酸化膜系のデポ物の除去には、例えば希釈フッ酸溶液を含む洗浄液を用いることができる。金属系（タングステン系）のデポ物の除去には、例えばアンモニア過水溶液、又はコリン過水溶液を含む洗浄液を用いることができる。
ここで、上記の洗浄液によってもたらされる影響について説明する。希釈フッ酸溶液を含む洗浄液は、酸化膜系のデポ物を除去する効果を有する。アンモニア過水溶液、又はコリン過水溶液を含む洗浄液は、金属系（タングステン系）のデポ物を除去する効果を有する。また、アンモニア過水溶液、又はコリン過水溶液を含む洗浄液は、表面に付着した金属汚染を除去する効果を有している。また、アンモニア過水溶液、又はコリン過水溶液を含む洗浄液は、金属材料を溶出させる性質を有している。この金属材料を溶出させる性質により、金属汚染を除去する効果を奏する。メモリセルゲート電極ＭＧの金属膜１５ｂ側面が露出している場合、洗浄液は金属膜１５ｂに接触し、金属膜１５ｂを構成する金属物質が洗浄液に溶出する。金属膜１５ｂを形成する金属材料は、アンモニア過水溶液、又はコリン過水溶液を含む洗浄液に溶解する材料である。洗浄液に溶出した金属材料は、メモリセルゲート電極ＭＧの他の場所や半導体基板１０表面に再付着する場合がある。すなわち、金属膜１５ｂが露出した状態で洗浄を行うと、半導体基板１０表面等に付着した金属材料を除去する効果よりも、溶出した金属材料を再付着させる効果が大きくなる場合がある。金属膜１５ｂが例えばタングステンで形成されている場合は、洗浄液にタングステンが溶出する。その結果、メモリセルゲート電極ＭＧの他の場所や半導体基板１０表面等がタングステンで汚染される場合がある。金属膜１５ｂにバリアメタル膜が設けられている場合で、バリアメタルに金属材料が含まれている場合にも、同様な現象が生じる。すなわち、バリアメタル膜が例えば窒化タングステンである場合は、これに含まれるタングステンが洗浄液に溶出する。その結果、メモリセルゲート電極ＭＧの他の場所や半導体基板１０表面がタングステンで汚染される場合がある。
上述の金属による汚染により、浮遊ゲート電極１３表面、ゲート酸化膜１２、電極間絶縁膜１４等に金属が付着したまま、ＮＡＮＤ型フラッシュメモリ装置として使用すると、以下のような現象が生じる。すなわち、浮遊ゲート電極１３に電子を注入しても、付着した金属の影響により、浮遊ゲート電極１３から電子が放出されやすくなる。従って、浮遊ゲート電極１３に電子を保持することが困難となるため、ＮＡＮＤ型フラッシュメモリ装置としてデータを保持することが困難となる。
本実施形態では以下に続く工程により、このような現象を防止する構造を実現している。以下、製造方法の説明に戻る。
本実施形態では以下に続く工程により、このような現象を防止する構造を実現している。以下、製造方法の説明に戻る。
次に、図７に示すように、犠牲膜を成膜する。犠牲膜として、ここでは、レジスト膜２５を用いる。先ず、全面にレジスト膜２５を塗布する。レジスト膜２５には露光を行うことなく現像処理を行ってこれを硬化させる。レジスト膜２５はメモリセルゲート電極ＭＧを覆い、上面が平坦となるように形成される。
次に、図８に示すように、レジスト膜２５をエッチバックすることにより、レジスト膜２５上面高さを第２ポリシリコン膜１５ａの下面より高く、上面よりも低い所定位置の高さに設定する。レジスト膜２５のエッチバックは、例えばＲＩＥ法を用いたＯ２プラズマによる異方性ドライエッチングにより行う。このエッチングの終点制御は、例えば、エッチング時のプラズマから放射される光の波長の変化をモニタすることにより行う。すなわち、キャップ絶縁膜１６が露出した時点でのプラズマ光の波長の変化を検知し、これを第１エンドポイントとする。第１エンドポイント時からあらかじめ設定しておいた所定の時間を経過した時を第２エンドポイントとする。エッチングは、第１エンドポイントを経過しても継続させ、第２エンドポイント経過時に終了するように設定する。第１エンドポイントから第２エンドポイントまでの時間を調節することにより、レジスト膜２５の上面高さを制御することができる。
また、上記方法に代えて、レジスト膜２５を、ＳＰＭ（Sulfuric Acid Hydrogen Peroxide Mixture）によりエッチングすることにより、レジスト膜２５の上面高さを制御することができる。ＳＰＭは、硫酸と過酸化水素水の混合液で、硫酸過水溶液と呼ばれている。レジスト膜２５上面高さは、ＳＰＭによる処理時間を調節することにより制御する。
上述の犠牲膜として、レジスト膜２５に代えて、カーボン膜、若しくはＢＳＧ（boron silicate glass）膜を用いることが可能である。カーボン膜は例えばプラズマＣＶＤ法によって成膜することが可能である。カーボン膜のエッチバックは、例えばＯ２プラズマを用いたＲＩＥによるドライエッチングを用いることができる。カーボン膜の除去は、例えばＯ２プラズマを用いたアッシングを用いることができる。ＢＳＧ膜は例えばＣＶＤ法により形成することができる。ＢＳＧ膜のエッチバックには、例えばＲＩＥを用いた異方性ドライエッチング、又は気相ＨＦ法を用いることができる。ＢＳＧ膜の除去には、例えば気相ＨＦ法を用いることができる。
次に、図９に示すように、後に側壁膜１７となる膜１７ａを成膜する。膜１７ａは被覆性が良い条件にて形成される。膜１７ａは、キャップ絶縁膜１６、金属膜１５ｂ、第２ポリシリコン膜１５ａの露出した部分、及びレジスト膜２５表面に、これらによって形成された表面形状に沿うように被覆性良く成膜される。膜１７ａは、後に施される洗浄工程にて、洗浄液によりエッチングされない膜材料であればよい。また、洗浄液によりエッチングされる場合においても、少なくとも洗浄処理の間、残っていればよい。膜１７ａが後の洗浄液により溶解する場合は、その膜厚は、洗浄工程において、少なくとも溶解して無くならない程度の膜厚とする。この膜厚より厚ければよい。また、膜１７ａの膜厚は、少なくとも隣接するメモリセルゲート電極ＭＧ間が閉塞する膜厚より薄くする。膜１７ａとしては、例えば、シリコン窒化膜を用いることができる。シリコン窒化膜の成膜は、例えば、低温のＡＬＤ（Atomic layer deposition）法を用いることができる。
次に、図１０に示すように、膜１７ａにＲＩＥ法による異方性ドライエッチングを施す。これにより、膜１７ａはその平面部分が除去されて、キャップ絶縁膜１６の側面、金属膜１５ｂの側面、及び第２ポリシリコン膜１５ａのレジスト膜２５から露出した部分の側面に接する部分が残る。このようにして、これら側面を覆うように側壁膜１７が形成される。
キャップ絶縁膜１６と側壁膜１７は、本実施形態では共にシリコン窒化膜を用いているため、エッチングレートに差がない。従って、図１０に示すように、キャップ絶縁膜１６及び側壁膜１７上部は平坦となる。
キャップ絶縁膜１６と側壁膜１７は、本実施形態では共にシリコン窒化膜を用いているため、エッチングレートに差がない。従って、図１０に示すように、キャップ絶縁膜１６及び側壁膜１７上部は平坦となる。
次に、図１１に示すように、レジスト膜２５を除去する。レジスト膜２５の除去は例えばＯ２プラズマによるアッシング又はＳＰＭにより行うことができる。以上の工程により、メモリセルゲート電極ＭＧのキャップ絶縁膜１６の側面、金属膜１５ｂの側面及び第２ポリシリコン膜１５ａのおおよそ上半分の側面を覆う側壁膜１７が形成される。側壁膜１７は少なくとも金属膜１５ｂの側面を覆っている。金属膜１５ｂが窒化タングステン／タングステンの積層膜で構成されている場合は、側壁膜１７はこれら窒化タングステン／タングステンを含む金属膜１５ｂの側面を覆っている。側壁膜１７は、さらに、金属膜１５ｂの下部に位置する第２ポリシリコン膜１５ａのおおよそ上半分の側面も覆っている。このように、側壁膜１７が、金属膜１５ｂの側面だけでなく、金属膜１５ｂの上部及び下部に形成された膜の側面にも延在して形成されているのは、金属膜１５ｂ側面を十分に、余裕を持って覆うためである。
次に、半導体基板１０表面の洗浄を行う。この洗浄は、例えば、アンモニア過水溶液、又はコリン過水溶液を含む洗浄液によって行うことができる。この洗浄により半導体基板１０表面の金属汚染を除去することが可能である。ここで、側壁膜１７は、少なくとも金属膜１５ｂの側面を覆い、さらに、金属膜１５ｂの上部及び下部に形成されたキャップ絶縁膜１６、及び第２ポリシリコン膜１５ａの側面にも延在して形成されている。側壁膜１７に覆われることによって金属膜１５ｂが露出していないため、洗浄液が金属膜１５ｂに接触することがない。従って、洗浄工程中に金属膜１５ｂを構成する金属材料が洗浄液中に溶出することはない。例えば、金属膜１５ｂに用いられる金属材料がタングステンである場合は、洗浄液がタングステンに接触することがない。従って、洗浄工程中にタングステンが洗浄液中に溶出することはない。
以上説明したように、この洗浄により半導体基板１０表面の金属汚染が除去される。この洗浄によって、洗浄液に金属膜１５ｂを構成する金属材料が溶出することはない。従って、洗浄液を介して、金属膜１５ｂを構成する金属材料が溶出して他の場所に再付着することがない。
また、図５、及び図６（ａ）（ｂ）で行われたメモリセルゲート電極ＭＧのエッチング工程において、メモリセルゲート電極ＭＧ及び半導体基板１０表面に付着した可能性のある金属は、この洗浄工程によって除去される。従って、この洗浄によって、浮遊ゲート電極１３の側面、電極間絶縁膜１４、ゲート酸化膜１２に付着した金属材料を除去することができ、金属汚染のない清浄な状態にすることができる。
次に、全面にライナー絶縁膜１８を形成する。ライナー絶縁膜１８は側壁膜１７が形成されたメモリセルゲート電極ＭＧ及び半導体基板１０表面に、その表面形状に沿うように被覆性良く成膜される。ライナー絶縁膜１８としては、例えば、ＣＶＤ法により形成されたシリコン酸化膜を用いることができる。少なくとも金属膜１５ｂ側面には側壁膜１７が形成されているため、金属膜１５ｂ側面における絶縁膜の膜厚は、浮遊ゲート電極１３側面における膜厚よりも大きい。すなわち、金属膜１５ｂ側面からライナー絶縁膜１８表面までの距離は、浮遊ゲート電極１３側面からライナー絶縁膜１８表面までの距離より大きい。
次いで、イオン注入法により、例えばリンを半導体基板１０表面に注入する。リンのイオン注入は、例えば、加速エネルギー２０Ｋｅｖ、注入量５×１０１４ａｔｍｓ／ｃｍ２の条件にて導入することができる。これにより、メモリセルゲート電極ＭＧ間の半導体基板１０表面にソースドレイン領域２０が形成される。
次に、図３に示すように、全面にプラズマ酸化膜１９を形成する。プラズマ絶縁膜１９は、例えばプラズマＣＶＤ法を用いて、被覆性の悪い条件にてシリコン酸化膜を成膜することにより形成する。
これにより、プラズマ絶縁膜１９を、メモリセルゲート電極ＭＧ間の空隙を残したまま蓋のように覆うことができる。プラズマ絶縁膜１９は、メモリセルゲート電極ＭＧ間の空隙内に埋設されていない。プラズマ絶縁膜１９は、複数のメモリセルゲート電極ＭＧ上面に跨るようにして上面全体を覆うように形成される。
このようにして、メモリセルゲート電極ＭＧ間の空隙がプラズマ絶縁膜１９で密閉され、エアギャップＡＧが形成される。以上の工程により、本実施形態におけるＮＡＮＤ型フラッシュメモリ装置１が形成される。
以上説明したように、本実施形態によれば、側壁膜１７が、少なくとも金属膜１５ｂの側面を覆い、さらに、金属膜１５ｂの上部及び下部に形成された膜の側面にも延在して形成されている。従って、金属膜１５ｂの側面は側壁膜１７に覆われて露出していないため、この状態で洗浄を行っても金属材料が洗浄液に溶出することがない。
従って、金属による汚染を抑制し、良好なメモリ特性を有した不揮発性半導体記憶装置及びその製造方法を提供することができる。
従って、金属による汚染を抑制し、良好なメモリ特性を有した不揮発性半導体記憶装置及びその製造方法を提供することができる。
（第２の実施形態）
図１３及び図１４を参照して、第２の実施形態について説明する。第２の実施形態では、側壁膜１７（膜１７ａ）に適用する膜材料として、シリコン窒化膜に代えて、シリコン酸化膜、若しくはシリコン（ポリシリコン）膜を用いる。この場合、第１の実施形態とは出来上がり形状に違いがある。すなわち、第２の実施形態においては、図１４に示すように、側壁膜１７は、金属膜１５ｂ側面を覆い、さらに、金属膜１５ｂの下部に位置する第２ポリシリコン膜１５ａのおおよそ上半分の側面も覆っている。この点は、第１の実施形態と同じである。異なる点は、側壁膜１７が、金属膜１５ｂの上部に位置するキャップ絶縁膜１６のおおよそ下半分の側面を覆っていることである。
図１３及び図１４を参照して、第２の実施形態について説明する。第２の実施形態では、側壁膜１７（膜１７ａ）に適用する膜材料として、シリコン窒化膜に代えて、シリコン酸化膜、若しくはシリコン（ポリシリコン）膜を用いる。この場合、第１の実施形態とは出来上がり形状に違いがある。すなわち、第２の実施形態においては、図１４に示すように、側壁膜１７は、金属膜１５ｂ側面を覆い、さらに、金属膜１５ｂの下部に位置する第２ポリシリコン膜１５ａのおおよそ上半分の側面も覆っている。この点は、第１の実施形態と同じである。異なる点は、側壁膜１７が、金属膜１５ｂの上部に位置するキャップ絶縁膜１６のおおよそ下半分の側面を覆っていることである。
以下に、製造方法を説明する。先ず、第１の実施形態の図８まで、第１の実施形態と同じ工程を経る。次に、図９に示す工程で、膜１７ａをシリコン酸化膜、又はシリコン膜によって形成する。膜１７ａは、キャップ絶縁膜１６、金属膜１５ｂ、第２ポリシリコン膜１５ａの露出した部分、及びレジスト膜２５表面に、これらによって形成された表面形状に沿うように被覆性良く成膜される。この点は第１の実施形態と同じである。シリコン酸化膜は、低温のＡＬＤ法により成膜することができる。シリコン膜の形成は、低温ＣＶＤ法により行うことができる。シリコン膜として、ポリシリコン、又はアモルファスシリコンを成膜しても良い。
膜１７ａの膜厚は、第１の実施形態と同じく、後の施される洗浄工程において、少なくとも溶解して無くならない程度の膜厚とする。この膜厚より厚ければよい。また、膜１７ａの膜厚は、少なくとも隣接するメモリセルゲート電極ＭＧ間が閉塞する膜厚より薄くする。
次に、図１３に示すように、ＲＩＥを用いて全面に異方性ドライエッチングを施し、レジスト膜を除去する。これにより、膜１７ａはその平面部分が除去されて、キャップ絶縁膜１６の側面、金属膜１５ｂの側面、及び第２ポリシリコン膜１５ａのおおよそ上半分の側面に接する部分が側壁状に残る。このようにして、これら側面を覆うように側壁膜１７が形成される。
ここで、膜１７ａはシリコン酸化膜、若しくはシリコン膜であるため、キャップ絶縁膜１６を形成するシリコン窒化膜とはエッチングレートが異なる。従って、キャップ絶縁膜１６はあまり膜減りすることがなく、膜１７ａを選択的にエッチングすることが可能となる。キャップ絶縁膜１６の出来上がりの膜厚は、成膜時に同じ膜厚であれば、第１の実施形態より第２の実施形態の方が厚くなる。従って、側壁膜１７の上部はキャップ絶縁膜１６上部高さより下になり、図１３に示すように、側壁膜１７はキャップ絶縁膜１６のおおよそ下半分を覆うように形成される。
以上により、金属膜１５ｂは側壁膜１７に覆われて露出していないため、後に施される洗浄工程において、金属材料が洗浄液中に溶出することはない。従って、この洗浄によって、浮遊ゲート電極１３の側面、電極間絶縁膜１４、ゲート酸化膜１２に付着した金属材料を除去することができ、金属汚染のない清浄な状態にすることができる。
次に、第１の実施形態の図１２で説明した工程を経た後、図１４に示すように、プラズマ酸化膜１９を形成する。これにより、メモリセルゲート電極ＭＧ間にエアギャップＡＧが形成される。以上の工程により、本実施形態におけるＮＡＮＤ型フラッシュメモリ装置１が形成される。
以上に説明したように、第２の実施形態によれば、第１の実施形態と同様の効果を有し、さらに、キャップ絶縁膜１６の膜厚が厚いため、メモリセルゲート電極ＭＧの上部を十分に覆うことが可能である。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
電極間絶縁膜１４として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等を適用しても良い。
金属膜１５ｂを構成する金属材料として、タングステンを用いた一例を示したが、タングステンに代えてアルミニウム（ＡＬ）又はチタン（Ｔｉ）を適用しても良い。アルミニウム、又はチタンの成膜は、例えばＣＶＤ法により行うことができる。
また、上記実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用した一例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
上記実施形態で説明したもの以外に次のような変形をすることができる。
電極間絶縁膜１４として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等を適用しても良い。
金属膜１５ｂを構成する金属材料として、タングステンを用いた一例を示したが、タングステンに代えてアルミニウム（ＡＬ）又はチタン（Ｔｉ）を適用しても良い。アルミニウム、又はチタンの成膜は、例えばＣＶＤ法により行うことができる。
また、上記実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用した一例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はＮＡＮＤ型フラッシュメモリ装置、１０は半導体基板、１２はゲート酸化膜、１３は浮遊ゲート電極、１４は電極間絶縁膜、１５は制御ゲート電極、１５ａは第２ポリシリコン膜、１５ｂは金属膜、１６はキャップ絶縁膜、１７は側壁膜、１８はライナー絶縁膜、２５はレジスト膜２５、ＭＴはメモリセルトランジスタ、ＭＧはメモリセルゲート電極である。
Claims (5)
- 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタを備え、
前記メモリセルトランジスタは、前記ゲート絶縁膜上に、第１導電膜を有する浮遊ゲート電極と、電極間絶縁膜と、第２導電膜及び金属膜とを積層してなる制御ゲート電極と、第１絶縁膜を順に積層したメモリセルゲート電極を備え、
少なくとも前記金属膜の側面を覆うように設けられた側壁膜を有し、
前記メモリセルゲート電極及び前記側壁膜を覆う第２絶縁膜を備えていること
を特徴とする不揮発性半導体記憶装置。 - 前記側壁膜は、シリコン窒化膜、シリコン酸化膜又はシリコン膜から選択される何れかの膜を備えること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記金属膜は、タングステン、アルミ又はチタンから選択されるいずれかの膜を備えること
を特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。 - 前記金属膜の側面における前記金属膜の側面から前記第２絶縁膜表面までの距離は、前記第１導電膜の側面における前記第１導電膜の側面から前記第２絶縁膜表面までの距離よりも大きいこと
を特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。 - 半導体基板上に、少なくともゲート酸化膜と、第１導電膜と、電極間絶縁膜と、第２導電膜と、金属膜と、第１絶縁膜とを順に積層したメモリセルゲート電極を形成する工程と、
前記半導体基板上に、前記メモリセルゲート電極を覆い、表面が平坦となるように犠牲膜を形成する工程と、
前記犠牲膜にエッチバックを施し、前記犠牲膜上面高さが、前記第２導電膜の下面より高く、前記第２導電膜の上面より低い所定の位置となるように設定する工程と、
全面に所定の膜を形成する工程と、
前記所定の膜に異方性条件によりエッチバックを施し、少なくとも前記金属膜の側面を覆う側壁膜を形成する工程と、
前記犠牲膜を除去する工程と、
金属汚染を除去することが可能な洗浄液により洗浄を行う工程と、
を少なくとも備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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