CN105789215A - 垂直存储装置及其制造方法 - Google Patents

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Abstract

本发明提供了垂直存储装置及其制造方法，所述制造方法包括：提供包括单元阵列区域和外围电路区域的基底；在单元阵列区域中形成成型结构；形成穿过成型结构并且沿着与基底的顶表面垂直的第一方向延伸的用于共源线的开口；在用于共源线的开口中形成具有限定凹进区域的内侧壁的第一接触塞；以及形成电连接到第一接触塞的内侧壁的共源位线接触件。

Description

垂直存储装置及其制造方法
本申请要求于2015年1月14日提交到韩国知识产权局的第10-2015-0006980号韩国专利申请的权益，该韩国专利申请的公开通过引用被完全包含于此。
技术领域
本发明构思的示例实施例涉及垂直存储装置及其制造方法，更具体地讲，涉及具有垂直于基底的顶表面的通道的垂直存储装置及其制造方法。
背景技术
为了促进存储装置的高集成度，已经进行了昂贵的研究来开发存储单元垂直于基底的顶表面堆叠的垂直存储装置。垂直存储装置包括：柱形形状或圆柱形的通道，从基底的顶表面垂直地突出；多条栅极线，接触通道；共源线接触塞，分开多条栅极线。垂直存储装置还包括将栅极线与共源线接触塞电绝缘的分离膜图案。在用于共源线的开口中制造共源线接触塞的过程中，可以在共源线接触塞的内部中形成空隙。在形成接触塞的过程中形成的副产气体会限制在空隙中。在分离膜图案因所述气体而融化的情况下，接触塞和栅极线之间会出现电短路。另外，由于限制在空隙中的气体，使得接触塞的顶表面会沿着垂直于基底的顶表面的方向膨胀。
发明内容
本发明构思的一些示例实施例提供了具有改善的可靠性的垂直存储装置。
本发明构思的其它示例实施例提供了制造具有改善的可靠性的垂直存储装置的方法。
根据本发明构思的一些示例实施例，提供了一种制造垂直存储装置的方法，所述方法包括：提供包括单元阵列区域和外围电路区域的基底；在单元阵列区域中形成成型结构；形成穿过成型结构并且沿着与基底的顶表面垂直的第一方向延伸的用于共源线的开口；在用于共源线的开口中形成具有限定凹进区域的内侧壁的第一接触塞；以及形成电连接到第一接触塞的内侧壁的共源位线接触件。
可以执行形成第一接触塞的步骤，使得第一接触塞包括在用于共源线的开口的入口附近的凹进区域的开放通道，所述方法还可以包括在形成第一接触塞之后，通过开放通道将凹进区域中的气体排出到凹进区域外部。
可以执行形成用于共源线的开口的步骤，使得用于共源线的开口沿着与第一方向垂直的第二方向延伸，执行形成第一接触塞的步骤使得第一接触塞沿着第二方向延伸。
所述方法还可以包括，在排出凹进区域中的气体之后：在凹进区域中形成沿着第二方向延伸的掩埋膜图案；通过部分地去除掩埋膜图案来暴露凹进区域中的第一接触塞的内侧壁的一部分；以及在掩埋膜图案上形成接触凹进区域中的暴露的内侧壁并且沿着第二方向延伸的第二接触塞，形成共源位线接触件的步骤还可以包括：在基底上形成上绝缘膜；以及形成穿过上绝缘膜并电连接到第一接触塞和第二接触塞的共源位线接触件。
可以执行形成第二接触塞的步骤，使得第二接触塞接触第一接触塞的内侧壁和掩埋膜图案的顶表面，并且第二接触塞的顶表面位于与第一接触塞的顶表面基本相同的平面上，可以执行形成共源位线接触件的步骤，使得共源位线接触件与第一接触塞和第二接触塞接触，所述方法还可以包括，在形成共源位线接触件之后，形成电连接到共源位线接触件的共源位线。
所述方法还可以包括在排出凹进区域中的气体之后：在凹进区域中在第一接触塞上形成沿着第二方向延伸的势垒膜图案；以及在势垒膜图案上形成沿着第二方向延伸的第二接触塞，形成共源位线接触件的步骤还可以包括：在基底上形成上绝缘膜；以及形成穿过上绝缘膜并电连接到第一接触塞和第二接触塞的共源位线接触件。
可以执行形成共源位线接触件的步骤，使得共源位线接触件接触第一接触塞、势垒膜图案和第二接触塞的各个顶表面，所述方法还可以包括，在形成共源位线接触件之后，形成电连接到共源位线接触件的共源位线。
所述方法还可以包括，在排出凹进区域中的气体之后，在凹进区域中形成沿着第二方向延伸的掩埋膜图案，形成共源位线接触件的步骤还可以包括：在基底上形成上绝缘膜；通过部分地去除上绝缘膜和掩埋膜图案来形成暴露第一接触塞的内侧壁的一部分的接触孔；以及在接触孔中形成共源位线接触件以电连接第一接触塞。
可以执行形成共源位线接触件的步骤，使得共源位线接触件接触第一接触塞的顶表面和内侧壁以及势垒膜图案的顶表面，所述方法还可以包括，在形成共源位线接触件之后，形成电连接到共源位线接触件的共源位线。
形成成型结构的步骤可以包括沿着第一方向形成在单元阵列区域中交替堆叠的多个层间绝缘膜和多个牺牲膜，所述方法还可以包括，在形成成型结构之后：在单元阵列区域的一部分中以及在外围电路区域中形成接触成型结构的成型保护膜；形成穿过成型结构并且在第一方向上延伸的多个竖直通道结构；以及通过沿着第一方向穿过多个层间绝缘膜和多个牺牲膜形成用于共源线的开口，来形成多个层间绝缘膜图案和多个牺牲膜图案，所述方法还可以包括，在形成用于共源线的开口之后，在形成第一接触塞之前：通过去除通过用于共源线的开口暴露的多个牺牲膜图案，在各个层间绝缘膜图案之间形成空置区域；以及在空置区域中形成多条单元栅极线，以围绕多个竖直通道结构。
所述方法还可以包括，在形成多条单元栅极线之后，在形成第一接触塞之前，在用于共源线的开口的侧壁上形成分离膜图案，以覆盖多条单元栅极线的各个侧壁。
所述方法还可以包括，在形成多条单元栅极线之后：形成穿过单元阵列区域的成型保护膜和多个层间绝缘膜图案并且沿着第一方向延伸的多个单元栅极线接触孔以暴露多条单元栅极线；形成穿过外围电路区域的成型保护膜并且沿着第一方向延伸的外围电路接触孔；以及形成设置在各个单元栅极线接触孔中的多个第三接触塞和设置在外围电路接触孔中的第四接触塞，多个第三接触塞和第四接触塞与第一接触塞基本同时形成。
形成用于共源线的开口的步骤还可以包括：在形成有多个竖直通道结构的成型结构以及成型保护膜上形成绝缘覆盖膜；以及形成穿过绝缘覆盖膜和成型结构并且沿着第一方向延伸的用于共源线的开口，可以执行形成第一接触塞的步骤，使得第一接触塞的外侧壁包括面对多条单元栅极线的第一部分和面对绝缘覆盖膜的第二部分。
所述方法还可以包括：在绝缘覆盖膜上形成覆盖第一接触塞的上绝缘膜；形成穿过单元阵列区域的上绝缘膜、绝缘覆盖膜、成型保护膜和多个层间绝缘膜并且暴露多个单元栅极线的多个单元栅极线接触孔；形成穿过外围电路区域的上绝缘膜、绝缘覆盖膜和成型保护膜并且沿着第一方向延伸的外围电路接触孔；以及同时形成设置在各个单元栅极线接触孔中的多个第三接触塞和设置在外围电路接触孔中的第四接触塞。
所述方法还可以包括：形成电连接到竖直通道结构的单元位线；形成电连接到第一接触塞的共源位线接触件；形成电连接到共源位线接触件的共源位线；形成电连接到多个第三接触塞和第四接触塞的连接布线；连接布线的顶表面位于与单元位线的顶表面和共源位线的顶表面基本相同的平面上。
可以通过热处理工艺或真空泵工艺来执行排出凹进区域中的气体的步骤。
根据本发明构思的其它示例实施例，提供了一种垂直存储装置，所述垂直存储装置包括：基底，包括单元阵列区域和外围电路区域；单元栅堆叠结构，其中形成有多个竖直通道结构，单元栅堆叠结构设置在单元阵列区域中，多个竖直通道结构沿着垂直于基底的顶表面的第一方向延伸；以及第一共源线接触塞，穿过至少两个竖直通道结构之间的单元栅堆叠结构并且沿着第一方向和与第一方向垂直的第二方向延伸，第一共源线接触塞具有限定凹进区域的内侧壁。
所述垂直存储装置还可以包括共源位线，第一共源线接触塞包括电连接到基底的下部和电连接到共源位线的上部。
所述垂直存储装置还可以包括：掩埋膜图案，在凹进区域中沿着第二方向延伸；以及共源位线接触件，与第一共源线接触塞的内侧壁接触，设置在掩埋膜图案上并且电连接到共源位线。
共源位线接触件可以包括设置在凹进区域外部并且接触第一共源线接触塞的顶表面的第一部分和设置在凹进区域内部并且接触第一共源线接触塞的内侧壁和掩埋膜图案的顶表面的第二部分，第一部分的宽度大于第二部分的宽度。
所述垂直存储装置还可以包括：掩埋膜图案，在凹进区域中沿着第二方向延伸；第二共源线接触塞，接触第一共源线接触塞的内侧壁并且在掩埋膜图案上沿着第二方向延伸；以及共源位线接触件，设置在第一共源线接触塞和第二共源线接触塞上并且电连接到共源位线。
第一共源线接触塞的顶表面可以位于与第二共源线接触塞的顶表面基本相同的平面上。
所述垂直存储装置还可以包括：势垒膜图案，设置在凹进区域中的第一共源线接触塞上并且沿着第二方向延伸；第二共源线接触塞，设置在凹进区域中的势垒膜图案上并且沿着第二方向延伸；以及共源位线接触件，设置在第一共源线接触塞和第二共源线接触塞上并且电连接到共源位线。
势垒膜图案、第一共源线接触塞和第二共源线接触塞的各个顶表面可以位于基本相同的平面上。
所述垂直存储装置还可以包括：掩埋膜图案，设置在凹进区域中并且包含绝缘材料。
单元栅堆叠结构可以包括在基底上沿着第一方向彼此分隔开的多个层间绝缘膜图案和设置在各个层间绝缘膜图案之间并且围绕多个竖直通道结构的多条单元栅极线，垂直存储装置还可以包括在单元阵列区域的一部分中和在外围电路区域中接触单元栅堆叠结构的成型保护膜。
所述垂直存储装置还可以包括：分离膜图案，设置在多个单元栅极线和第一共源线接触塞之间并且覆盖多条单元栅极线的各个侧壁。
所述垂直存储装置还可以包括：多个单元栅极线接触塞，穿过单元阵列区域中的成型保护膜和多个层间绝缘膜图案并且连接到各条单元栅极线；以及外围电路接触塞，穿过外围电路区域中的成型保护膜并且沿着第一方向延伸，第一共源线接触塞、多个单元栅极线接触塞和外围电路接触塞的各个顶表面位于基本相同的平面上。
所述垂直存储装置还可以包括：绝缘覆盖膜，设置在单元栅堆叠结构和成型保护膜上；上绝缘膜，设置在绝缘覆盖膜上；多个单元栅极线接触塞，穿过单元阵列区域中的上绝缘膜、绝缘覆盖膜、成型保护膜和多个层间绝缘图案并且连接到各条单元栅极线；外围电路接触塞，穿过外围电路区域中的上绝缘膜、绝缘覆盖膜和成型保护膜并且沿着第一方向延伸，第一共源线接触塞可以包括面对多条单元栅极线的第一部分和面对绝缘覆盖膜的第二部分。
第一共源线接触塞的顶表面可以与绝缘覆盖膜的顶表面位于基本相同的平面上，多个单元栅极线接触塞和外围电路接触塞的各个顶表面位于基本相同的平面上。
垂直存储装置还可以包括：单元位线，电连接到多个竖直通道结构中的至少一个；共源位线，电连接到第一共源线接触塞；连接布线，电连接到外围电路接触塞和多个单元栅极线接触塞中的至少一个，单元位线、共源位线和连接布线的各个顶表面可以位于基本相同的平面上。
根据本发明构思的又一示例实施例，提供了一种垂直存储装置，所述垂直存储装置包括：基底，包括单元阵列区域和外围电路区域；单元栅堆叠结构，位于单元阵列区域中；共源线接触塞，穿过单元栅堆叠结构并且具有限定凹进区域的内侧壁；共源位线接触件，电连接到共源线接触塞的内侧壁。
根据本发明构思的又一示例实施例，提供了一种存储装置，所述存储装置包括：多个垂直存储装置，每个垂直存储装置包括串联连接并且竖直堆叠的多个存储晶体管；控制器，被构造为控制垂直存储装置，每个垂直存储装置可以包括：基底，包括单元阵列区域和外围电路区域；单元栅堆叠结构，设置在单元阵列区域中，用于共源线的开口形成为沿着垂直于基底的顶表面的第一方向和垂直于第一方向的第二方向延伸；第一共源线接触塞，形成在用于共源线的开口中，并且具有在用于共源线的开口中限定凹进区域的内侧壁。
根据本发明构思的又一示例实施例，提供了一种电子系统，所述电子系统包括：存储器，包括多个垂直存储装置，每个垂直存储装置包括串联连接并且竖直堆叠的多个存储晶体管；处理器，被构造为通过总线与存储器通信；输入/输出装置，被构造为与总线通信，每个垂直存储装置可以包括：基底，包括单元阵列区域和外围电路区域；单元栅堆叠结构，设置在单元阵列区域中，用于共源线的开口形成为沿着垂直于基底的顶表面的第一方向和垂直于第一方向的第二方向延伸；第一共源线接触塞，形成在用于共源线的开口中，并且具有在用于共源线的开口中限定凹进区域的内侧壁。
在浏览了下面的附图和详细描述的基础上，根据本发明主题的实施例的其它方法、系统和/或装置对于本领域技术人员将是清楚的或者将变得清楚。所有这种其它方法、系统和/或装置意图包括在本说明书之内，包括在本发明构思的范围内并且受到权利要求的保护。另外，意图在于，这里公开的所有实施例可以单独实施或者以任何方式组合实施和/或结合实施。
附图说明
通过结合附图进行的下面的详细描述，本发明构思的示例性实施例将变得更容易理解。图1至图16表示如在此描述的非限制性的示例实施例。
图1是根据本发明构思的示例实施例的垂直存储装置的单元阵列的等效电路图；
图2是示出根据本发明构思的示例实施例的垂直存储装置的平面图；
图3A、图3B和图3C是根据本发明构思的示例实施例的垂直存储装置的图，图3A是沿着图2的线A1-A2截取的示例性剖视图，图3B是沿着图2的线B1-B2截取的示例性剖视图，图3C是沿着图2的线C1-C2截取的示例性剖视图；
图4A是图3A的部分D的放大图，图4B是图4A的部分的平面图；
图5A是根据另一示例实施例的垂直存储装置的剖视图，图5B是图5A的部分的平面图；
图6A是根据又一示例实施例的垂直存储装置的剖视图，图6B是图6A的部分的平面图；
图7A、图7B和图7C是根据本发明构思的再一示例实施例的垂直存储装置的图，图7A是沿着图2的线A1-A2截取的示例性剖视图，图7B是沿着图2的线B1-B2截取的示例性剖视图，图7C是沿着图2的线C1-C2截取的示例性剖视图；
图8A至图14C是示出根据本发明构思的又一示例实施例的制造图2、图3A、图3B、图4A、图4B、图5A、图5B、图6A和图6B的垂直存储装置的方法的剖视图，图8A、图9A、……、和图14A是沿着图2的线A1-A2截取的剖视图，图8B、图9B、……、和图14B是沿着图2的线B1-B2截取的剖视图，图8C、图9C、……、和图14C是沿着图2的线C1-C2截取的剖视图；
图15是根据本发明构思的示例实施例的垂直存储装置的示意性框图；以及
图16是示出根据本发明构思的示例实施例的电子系统的示意性构造的框图。
具体实施方式
在下文中，将参照附图来描述本发明构思的实施例。然而，本发明构思可以以许多不同的形式来实施，并且不应该被理解为限于在此提出的实施例；相反，提供这些实施例，使得本公开将是彻底和完整的，并且将把本发明构思充分传达给本领域普通技术人员。然而，应该理解的是，不意图将发明构思限于公开的具体形式，而是相反，本发明构思将覆盖落入本发明构思的精神和范围内的所有修改、等同和替换。在整个说明书和附图中，同样的标号表示同样的元件。在附图中，为了本发明构思的清晰，夸大或缩小了结构的尺寸。
这里使用的术语仅是出于描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式“一个”、“一种”和“该”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
将理解的是，当元件或层被称作“位于”另一元件或层“上”、“连接到”另一元件或层、或者“结合到”另一元件或层时，该元件或层可以直接位于所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或层。相反，当元件被称作“直接位于”其它元件或层“上”、“直接连接到”其它元件或层、或者“直接结合到”其它元件或层时，不存在中间元件或层。
为了便于描述，这里可以使用诸如“在……下面”、“在……下方”、“下面”、“在……上方”、“上面”等空间相对术语来描述如附图中所示的一个元件或特征与其它元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语意图包括装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或者“在”其它元件或特征“下面”的元件将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”可以包括上方和下方两个方位。装置可以被另外定位(旋转90度或处于其它方位)，并相应地阐释在此使用的空间相对描述符。
另外，尽管使用术语“第一”和“第二”来描述本发明构思的各种实施例中的各种构件、组件、区域、层和/或部分，但是所述构件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用来将一个构件、组件、区域、层或部分与其它构件、组件、区域、层或部分区分开。因此，在实施例中被称为第一构件、第一组件、第一区域、第一层或第一部分的构件、组件、区域、层或部分可以在另一实施例中被称为第二构件、第二组件、第二区域、第二层或第二部分。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将进一步理解的是，除非这里明确地这样定义，否则术语(诸如在通用字典中定义的术语)应该被理解为具有与相关领域和本说明书的上下文中它们的意思一致的意思，而将不被解释为理想的或过于正式的含义。
当特定实施例可以被不同地实施时，具体工艺顺序可以与所描述的顺序不同地执行。例如，两个连续描述的工艺可以基本同时执行或者以与所描述的顺序相反的顺序执行。
如这里所使用的，术语“和/或”包括一个或多个相关所列项的任意和所有组合。当诸如“……中的至少一个”的表述位于一系列元件之后时，该表述修饰整个系列的元件，而不修饰该系列中的单个元件。
如通过本发明实体所理解的，根据在此描述的各种实施例的装置和形成装置的方法可以在诸如集成电路的微电子装置中实施，其中，根据这里描述的各种实施例的多个装置集成在同一微电子装置中。因此，这里示出的剖视图可以在微电子装置中沿着两个不同方向(不需要正交)被复制。因此，使根据这里描述的各种实施例的装置具体化的微电子装置的平面图可以包括基于微电子装置的功能的阵列和/或二维图案中的多个装置。
根据这里描述的各种实施例的装置可以基于微电子装置的功能设置在其它装置之间。此外，根据这里描述的各种实施例的微电子装置可以在可以与两个不同方向正交的第三方向上重复，以提供三维集成电路。
因此，这里示出的剖视图为根据在此描述的各种实施例的多个装置提供了支持，所述多个装置在平面图中沿着两个不同的方向延伸和/或在透视图中沿着三个不同的方向延伸。例如，当在装置/结构的剖视图中示出单个有效区域时，如装置/结构的平面图所示出的，装置/结构可以包括其上的多个有效区域和晶体管结构(或适合这种情况的存储单元结构、栅极结构等)。
将参照附图来详细描述本发明构思的示例实施例。
图1是示出根据本发明构思的示例实施例的包括在垂直存储装置中的存储单元阵列的三维结构的等效电路图，图2是示出根据本发明构思的示例实施例的垂直存储装置的平面图。垂直存储装置可以为具有垂直堆叠结构的非易失性NAND闪存装置。
结合图1来参照图2，单元位线230可以对应于通过图1的标号BL0、BL1、……、BLn描述的元件，共源位线234可以对应于图1的共源线CSL。单元栅极线结构144可以包括通过接地选择线GSL控制的接地选择晶体管A、通过字线WL0、WL1、WL2、……、WLk控制的存储晶体管B以及通过串选择线SSL0、SSL1、……、SSLm控制的串选择晶体管C。沿着Z方向竖直堆叠的接地选择晶体管A、存储晶体管B和串选择晶体管C可以构成单元串D。多个存储晶体管B可以串联连接。串联连接的存储晶体管B可以竖直地布置。位线BL0、BL1、……、BLn中的每个可以按照并联方式将多个单元串D彼此连接。在图1中，参数m、n和k是整数。
图3A、图3B和图3C是根据本发明构思的一些示例实施例的垂直存储装置的图，图3A是沿着图2的线A1-A2截取的示例性剖视图，图3B是沿着图2的线B1-B2截取的示例性剖视图，图3C是沿着图2的线C1-C2截取的示例性剖视图。
在图2、图3A、图3B和图3C中，第一方向(Z方向)被定义为与基底100的顶表面基本垂直的方向，第二方向(X方向)和第三方向(Y方向)分别被定义为与基底100的顶表面平行并且彼此交叉的两个方向。例如，第二方向和第三方向可以基本上彼此垂直地交叉。第二方向和第三方向可以基本上垂直于第一方向。在图上用箭头表示的方向和与所述方向相反的方向被描述为相同的方向。上述方向的定义将等同地应用于所有附图。
参照图2、图3A、图3B和图3C，基底100可以包含例如半导体材料，诸如，硅或锗。基底100可以用作垂直存储装置的p型阱。基底100可以包括单元阵列区域CAR和外围电路区域PCR。基底100可以包括限定有效区域102和104的器件隔离区域106。有效区域102和104可以包括限定在单元阵列区域CAR中的第一有效区域102和限定在外围电路区域PCR中的第二有效区域104。
垂直存储装置可以包括形成在单元阵列区域CAR的第一有效区域102上的多个单元栅堆叠结构148。各个单元栅堆叠结构148可以包括沿着第二方向(X方向)延伸并且形成为沿着第一方向(Z方向)彼此分隔开的多个层间绝缘膜图案132(132a、132b、132c、132d和132e)以及设置在各个层间绝缘膜图案132(132a、132b、132c、132d和132e)之间的多条单元栅极线144(144a、144b、144c、144d)。单元栅极线144(144a、144b、144c、144d)可以在基底100上沿着第二方向(X方向)延伸并且在基底100上沿着第一方向(Z方向)彼此分隔开。
最下层间绝缘膜图案132a可以设置在最下单元栅极线144a和基底100之间，最上层间绝缘膜图案132e可以设置在最上单元栅极线144d上。
最下单元栅极线144a可以设置为图1中示出的接地选择线GSL，最上单元栅极线144d可以设置为图1中示出的串选择线SSL(SSL0、SSL1、……、SSLm)。设置在接地选择线GSL和串选择线SSL之间的单元栅极线144b和144c可以被设置为字线WL(WL0、WL1、WL2、……、WLk)。
即使示出了一条接地选择线GSL、两条字线WL和一条串选择线SSL，但是这些元件的数量不限于此。例如，可以包括一条或多条接地选择线GSL和一条或多条串选择线SSL，并且可以包括2n条字线WL，例如，四条、八条或十六条字线WL。堆叠的单元栅极线144a、144b、144c和144d的堆叠数量可以根据垂直存储装置的电路设计和/或集成程度来确定。
单元栅极线144a、144b、144c和144d中的每条可以包含金属或导电金属氮化物。例如，单元栅极线144a、144b、144c和144d中的每条可以包含具有相对低电阻的金属和/或金属氮化物，例如，钨、氮化钨、钛、氮化钛、钽、氮化钽或铂。单元栅极线144a、144b、144c和144d中的每条可以具有包括导电金属氮化物的势垒膜(barrierfilm)和金属膜的多层结构。
层间绝缘膜图案132a、132b、132c、132d和132e可以包含氧基材料，例如，氧化硅(SiO2)、碳氧化硅(SiOC)或氟氧化硅(SiOF)。单元栅极线144可以通过层间绝缘膜图案132a、132b、132c、132d和132e彼此绝缘。
如图3A、图3B和图3C中所示，单元栅极线144a、144b、144c和144d以及层间绝缘膜图案132a、132b、132c、132d和132e可以堆叠，使得随着远离基底100的顶表面在第一方向(Z方向)上，它们的长度或宽度沿着第二方向(X方向)逐渐减小。例如，单元栅极线144a、144b、144c和144d以及层间绝缘膜图案132a、132b、132c、132d和132e可以沿着第一方向(Z方向)以金字塔形状或台阶形状堆叠。因此，包括单元栅极线144a、144b、144c和144d以及层间绝缘膜图案132a、132b、132c、132d和132e的单元栅堆叠结构148可以为台阶形状的堆叠结构。
参照图2、图3A、图3B和图3C，垂直存储装置可以包括从基底100的顶表面沿着第一方向(Z方向)凸起并延伸的多个竖直通道结构CHS。
每个竖直通道结构CHS可以包括通道156、围绕通道156的外侧壁的介电膜结构154和设置在通道156内的通道掩埋膜图案158。
介电膜结构154的外侧壁可以被多条单元栅极线144a、144b、144c和144d围绕。单元栅极线144a、144b、144c和144d可以形成在介电膜结构154的外侧壁上，并且可以堆叠为在第一方向(Z方向)上彼此分隔开。单元栅极线144a、144b、144c和144d中的每条可以在部分地围绕通道156的同时沿着第二方向(X方向)延伸。
通道156可以形成在单元阵列区域CAR中并且可以与基底100的顶表面接触。通道156可以具有空心圆柱形形状或者杯子形状。通道156可以包含多晶硅或单晶硅并且可以包含p型杂质，例如，硼(B)。
通道掩埋膜图案158可以形成在通道156的内部空间中。通道掩埋膜图案158可以具有柱形形状或圆柱形形状，通道掩埋膜图案158的内部被完全填充。通道掩埋膜图案158可以包含绝缘材料，例如氧化硅。在通道156具有柱形形状或圆柱形的情况下，通道156的内部被完全填充，可以不形成通道掩埋膜图案158。
虽然未示出，但是介电膜结构154可以包括从通道156的外侧壁开始顺序堆叠的隧道绝缘膜、电荷储存膜和阻挡膜。阻挡膜可以包含氧化硅和/或金属氧化物，例如，氧化铪或氧化铝。电荷储存膜可以包含氮化物(例如，氮化硅)和/或金属氧化物，隧道绝缘膜可以包含氧化物，例如，氧化硅。例如，包括阻挡膜、电荷储存膜和隧道绝缘膜的堆叠结构可以具有氧化物膜、氮化物和氧化物膜顺序堆叠的氧化物-氮化物-氧化物(ONO)结构。
还可以在基底100的顶表面和通道156的底表面之间形成半导体图案(未示出)。
在这种情况下，通道156可以设置在半导体图案的顶表面上，介电膜结构154可以设置在半导体图案的顶表面的外围部分上。半导体图案可以包括例如单晶硅或多晶硅。
另一方面，在半导体图案设置在通道156和基底100之间的情况下，能够用作接地选择线GSL的最下单元栅极线144a可以在围绕半导体图案的外侧壁的同时延伸。在这种情况下，栅绝缘膜(未示出)可以进一步形成在最下单元栅极线144a和半导体图案的外侧壁之间。
焊盘160和160a可以形成在介电膜结构154、通道156和通道掩埋膜图案158上。焊盘160和160a可以覆盖介电膜结构154、通道156和通道掩埋膜图案158。焊盘160和160a可以包含多晶硅或单晶硅并且还可以包含n型杂质，例如，磷(P)或砷(As)。焊盘160可以电连接到单元位线230。焊盘160a可以设置为与共源位线234竖直地叠置。因此，焊盘160a可以不电连接到单元位线230。
如图2中所示，多个焊盘160和160a可以在单元阵列区域CAR中沿着第二方向(X方向)和第三方向(Y方向)布置。因此，响应于焊盘160和160a的布置，均包括通道156、介电膜结构154和通道掩埋膜图案158的多个竖直通道结构CHS可以沿着第二方向(X方向)和第三方向(Y方向)布置。
参照图2、图3A、图3B和图3C，垂直存储装置可以包括穿过单元栅堆叠结构148和形成在单元栅堆叠结构148上的绝缘覆盖膜161并且沿着垂直于基底100的顶表面的第一方向(Z方向)延伸的第一共源线接触塞180。第一共源线接触塞180可以具有沿着第二方向(X方向)延伸的线形形状。例如，第一共源线接触塞180可以设置在至少两个竖直通道结构CHS之间。
第一共源线接触塞180可以形成在穿过绝缘覆盖膜161和单元栅堆叠结构148并且沿着第一方向(Z方向)和垂直于第一方向的第二方向(X方向)延伸的用于共源线的开口162中。第一共源线接触塞180可以具有覆盖用于共源线的开口162的底表面和侧壁的外侧壁以及在用于共源线的开口162中限定凹进区域RR的内侧壁180i(见图4A)。第一共源线接触塞180的沿着第三方向(Y方向)切割的垂直剖面形状可以为U形。第一共源线接触塞180的外侧壁可以包括面对单元栅堆叠结构148的第一部分和面对绝缘覆盖膜161的第二部分。
两个单元栅堆叠结构148可以彼此分隔开，第一共源线接触塞180设置在两个单元栅堆叠结构148之间。每个单元栅堆叠结构148可以包括单元栅极线结构144。单元栅极线结构144可以沿着第二方向(X方向)延伸，并且可以包括多条单元栅极线144a、144b、144c和144d。另外，单元栅堆叠结构148中的每个可以包括层间绝缘膜图案结构132。层间绝缘膜图案结构132可以沿着第二方向(X方向)延伸，并且可以包括多个层间绝缘膜图案132a、132b、132c、132d和132e。
如图3A和图3B中所示，沿着第二方向(X方向)延伸的分离膜图案166可以形成在沿着第三方向(Y方向)彼此相邻的单元栅极线结构144之间。多个分离膜图案166可以覆盖多条单元栅极线144a、144b、144c和144d的各个侧壁并且可以沿着第三方向(Y方向)布置。因此，分离膜图案166可以将单元栅极线144a、144b、144c和144d与第一共源线接触塞180电绝缘。在这种情况下，第一共源线接触塞180和分离膜图案166可以沿着第二方向(X方向)延伸并且可以用作单元栅极线切割图案。
第一共源线接触塞180的顶表面可以位于与绝缘覆盖膜161和/或分离膜图案166的各顶表面基本相同的平面上。
第一共源线接触塞180可以包含金属、导电金属氮化物、掺杂的多晶硅以及它们的组合。例如，金属可以包含钨(W)。
分离膜图案166可以包括绝缘材料，例如，氧化硅。
如图3A和图3B中所示，第一杂质区域108可以形成在基底100的第一有效区域102的与第一共源线接触塞180相邻的上部处。第一杂质区域108可以沿着第二方向(X方向)延伸，并且可以设置为垂直存储装置的共源线CSL。第一杂质区域108可以包含n型杂质，例如，磷(P)或砷(As)。
尽管未示出，但是金属硅化物图案(例如，硅化钴图案或硅化镍图案)可以形成在第一杂质区域108上，从而减小第一共源线接触塞180和第一杂质区域108之间的接触电阻。
第一共源线接触塞180的下部可以电连接到第一杂质区域108，第一共源线接触塞180的上部可以电连接到共源位线234。共源线掩埋膜图案182可以形成在凹进区域RR中。共源线掩埋膜图案182可以包含绝缘材料，例如，氧化硅。第一上绝缘膜212和第二上绝缘膜226可以顺序地形成在绝缘覆盖膜161上。共源位线接触件232可以穿过第二上绝缘膜226和第一上绝缘膜212并且可以电连接到第一共源线接触塞180和共源位线234。
图4A是图3A的部分D的放大图，图4B是图4A的部分的平面图。
参照图4A和图4B，共源线掩埋膜图案182可以形成为在凹进区域RR中沿着第二方向(X方向)延伸。共源线掩埋膜图案182可以包括其中的空隙VC1。空隙VC1可以形成为与第一共源线接触塞180的内侧壁180i分隔开。
共源位线接触件232可以包括设置在凹进区域RR外部并且与第一共源线接触塞180的顶表面接触的第一部分232a以及设置在凹进区域RR中并且与第一共源线接触塞180的内侧壁180i和共源线掩埋膜图案182的顶表面接触的第二部分232b。第一部分232a和第二部分232b可以彼此一体地连接。当从第三方向(Y方向)观察时，第一部分232a的宽度Wa可以大于第二部分232b的宽度Wb。共源位线接触件232可以设置在共源位线接触孔CT中，其中，通过部分地去除第二上绝缘膜226、第一上绝缘膜212和共源线掩埋膜图案182来形成部分地暴露第一共源线接触塞180的内侧壁180i的共源位线接触孔CT。
在共源位线接触件232与第一共源线接触塞180的内侧壁180i接触的情况下，与共源位线接触件232与第一共源线接触塞180的顶表面接触的情况相比，共源位线接触件232与第一共源线接触塞180之间的接触面积增加。因此，可以减小它们之间的接触电阻。
如图4B中所示，分离膜图案166、第一共源线接触塞180和共源线掩埋膜图案182可以为沿着第二方向(X方向)延伸的线形形状，通过图4B中的虚线示出的共源位线234可以为沿着垂直于第二方向(X方向)的第三方向(Y方向)延伸的线形形状。围绕共源位线接触孔CT的共源线掩埋膜图案182的顶表面可以位于与分离膜图案166、第一共源线接触塞180和/或绝缘覆盖膜161的各个顶表面基本相同的平面上。直接位于共源位线接触孔CT下面的共源线掩埋膜图案182的顶表面可以位于与分离膜图案166、第一共源线接触塞180和/或绝缘覆盖膜161的各个顶表面相比更靠近基底100的距离处。
图5A是根据本发明构思的又一示例实施例的垂直存储装置的剖视图，图5B是图5A的部分的平面图。在图5A和图5B中，与图4A和图4B中相同的标号表示相同的元件，并且将省略对相同元件的详细描述，以避免冗余的描述。
参照图5A和图5B，除了第二共源线接触塞180a、共源线掩埋膜图案182a和共源位线接触件232a之外，在图5A和图5B中示出的垂直存储装置可以具有与图4A和图4B中的垂直存储装置基本相同的结构。
共源线掩埋膜图案182a可以设置在通过第一共源线接触塞180的内侧壁180i限定的凹进区域RR中，并且可以具有沿着第二方向(X方向)延伸的线形形状。共源线掩埋膜图案182a可以包含绝缘材料，例如，氧化硅。共源线掩埋膜图案182a可以具有其中的空隙VC2。空隙VC2可以形成为与第一共源线接触塞180的内侧壁180i分隔开。
第二共源线接触塞180a可以与第一共源线接触塞180的内侧壁180i部分地接触，并且可以设置在共源线掩埋膜图案182a上。第二共源线接触塞180a可以具有沿着第二方向(X方向)延伸的线形形状。第二共源线接触塞180a的顶表面可以位于与分离膜图案166、第一共源线接触塞180和/或绝缘覆盖膜161的各个顶表面基本相同的平面上。共源位线接触件232a可以与第一共源线接触塞180和第二共源线接触塞180a的顶表面接触，或者可以电连接到第一共源线接触塞180和第二共源线接触塞180a。在一个实施例中，共源位线接触件232a可以电连接到第一共源线接触塞180的内侧壁180i。共源位线接触件232a可以电连接到共源位线234。第二共源线接触塞180a可以与第一共源线接触塞180的内侧壁180i的上部接触，并且可以与共源线掩埋膜图案182a的顶表面接触。当从第三方向(Y方向)观察时，共源位线接触件232a的宽度Wc可以大于第二共源线接触塞180a的宽度Wd。
根据以上结构，第一共源线接触塞180、第二共源线接触塞180a和共源位线接触件232a之间的接触面积相对大。因此，可以减小它们之间的接触电阻。
图6A是根据本发明构思的又一示例实施例的垂直存储装置的剖视图，图6B是图6A的部分的平面图。在图6A和图6B中，与图4A和图4B中相同的标号表示相同的元件，并且将省略对相同元件的详细描述，以避免冗余的描述。
参照图6A和图6B，除了第二共源线接触塞180b、势垒膜图案184和共源位线接触件232b之外，在图6A和图6B中示出的垂直存储装置可以具有与图4A和图4B中的垂直存储装置基本相同的结构。
势垒膜图案184可以在通过第一共源线接触塞180的内侧壁180i限定的凹进区域RR中设置在第一共源线接触塞180的内侧壁180i上，并且可以在沿着第二方向(X方向)延伸的同时具有线形形状。第二共源线接触塞180b可以设置在凹进区域RR的势垒膜图案184上，并且可以具有沿着第二方向(X方向)延伸的线形形状。第二共源线接触塞180b的顶表面可以位于与分离膜图案166、第一共源线接触塞180、势垒膜图案184和/或绝缘覆盖膜161的各个顶表面基本相同的平面上。共源位线接触件232b可以与第一共源线接触塞180、势垒膜图案184和第二共源线接触塞180b的顶表面接触，或者可以电连接到第一共源线接触塞180、势垒膜图案184和第二共源线接触塞180b。在一个实施例中，共源位线接触件232b可以电连接到第一共源线接触塞180的内侧壁180i。共源位线接触件232b可以电连接到共源位线234。势垒膜图案184可以包含金属和/或导电金属氮化物。例如，势垒膜图案184可以包含钛/氮化钛(Ti/TiN)。
根据以上结构，第一共源线接触塞180、第二共源线接触塞180b和共源位线接触件232b之间的接触面积相对大。因此，可以减小它们之间的接触电阻。
再次参照图2、图3A、图3B和图3C，垂直存储装置的外围电路可以形成在基底100的外围电路区域PCR中。外围电路可以包括例如晶体管、布线或接触件。例如，外围电路栅极结构118可以形成在外围电路区域PCR的第二有效区域104上。外围电路栅极结构118可以包括顺序堆叠在基底100上的外围电路栅极绝缘膜图案112、外围电路栅电极114和外围电路栅极覆盖膜116。第二杂质区域110可以形成在第二有效区域104的与外围电路栅极结构118相邻的上部处。外围电路栅极结构118和第二杂质区域110可以构成晶体管PTR。在这种情况下，第二杂质区域110可以提供为外围电路晶体管PTR的源区/漏区。可以进一步形成外围电路栅极分隔件120来覆盖外围电路栅极结构118的侧壁。
外围电路保护膜122可以形成在外围电路区域PCR的基底100上并且可以覆盖外围电路栅极结构118、外围电路栅极分隔件120和第二杂质区域110。因此，外围电路(诸如，晶体管PTR)可以被外围电路保护膜122保护。
垂直存储装置可以包括形成在单元阵列区域CAR的一部分中以及基底100的外围电路区域PCR中的成型保护膜150。成型保护膜150可以覆盖台阶形状的单元栅堆叠结构148的侧部和外围电路保护膜122。成型保护膜150可以具有按照自对准方式接触台阶形状的单元栅堆叠结构148的侧部的倒置台阶形状的侧部。成型保护膜150可以包含绝缘材料，例如，氧化硅。
单元栅堆叠结构148的顶表面可以位于与成型保护膜150以及形成在竖直通道结构CHS上的焊盘160和160a的顶表面基本相同的平面上。在一个实施例中，单元栅堆叠结构148的最上层间绝缘膜图案132e的顶表面可以位于与成型保护膜150以及形成在竖直通道结构CHS上的焊盘160和160a的顶表面基本相同的平面上。
绝缘覆盖膜161可以形成在单元栅堆叠结构148、形成在竖直通道结构CHS上的焊盘160和160a以及单元阵列区域CAR和外围电路区域PCR中的成型保护膜150上。第一上绝缘膜212和第二上绝缘膜226可以顺序形成在单元阵列区域CAR和外围电路区域PCR中的绝缘覆盖膜161上。第一上绝缘膜212和第二上绝缘膜226可以包含绝缘材料，例如氧化硅。
垂直存储装置可以包括穿过第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和形成在与外围电路区域PCR相邻的单元阵列区域CAR中的层间绝缘膜图案132a、132b、132c、132d和132e并且沿着第一方向(Z方向)延伸的多个单元栅极线接触塞200。每个单元栅极线接触塞200可以接触单元栅极线144a、144b、144c和144d中的每个。为了简便，没有在图2和图3C中示出接触最上单元栅极线144d的单元栅极线接触塞200，但是垂直存储装置可以包括接触最上单元栅极线144d的单元栅极线接触塞200。此外，垂直存储装置可以包括穿过外围电路区域PCR的第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和外围电路保护膜122并且沿着第一方向(Z方向)延伸的外围电路接触塞210。外围电路接触塞210可以与第二杂质区域110接触，并且可以电连接到第二杂质区域110。外围电路接触塞210的顶表面可以位于与单元栅极线接触塞200的顶表面基本相同的平面上。
垂直存储装置可以包括位于第一上绝缘膜212上并电连接到单元栅极线接触塞200的单元栅极线接触布线214。如图2中所示，单元栅极线接触布线214可以沿着第三方向(Y方向)延伸并且可以电连接到接触不同单元栅极线结构144的各条单元栅极线144a、144b、144c和144d的多个单元栅极线接触塞200。
垂直存储装置可以包括位于第一上绝缘膜212上并电连接到外围电路接触塞210的外围电路接触布线216。
垂直存储装置可以包括穿过第二上绝缘膜226并且接触单元栅极线接触布线214的第一连接接触件222、穿过第二上绝缘膜226并且接触外围电路接触布线216的第二连接接触件223以及连接位于第二上绝缘膜226上的第一连接接触件222和第二连接接触件223的连接布线224。在图2中示出的结构中，在沿着图2的线C1-C2截取的剖视图中不存在第一连接接触件222、第二连接接触件223和连接布线224。然而，为了便于解释，第一连接接触件222、第二连接接触件223和连接布线224通过图3C中的虚线示出。单元栅极线接触塞200和外围电路接触塞210可以通过连接布线224彼此电连接。
穿过第一上绝缘膜212和绝缘覆盖膜161并且接触各个焊盘160的辅助单元位线接触件218可以形成在单元阵列区域CAR中。接触辅助单元位线接触件218的辅助单元位线220可以形成在第一上绝缘膜212上。如图2和图3B中所示，辅助单元位线220可以电连接设置在第一共源线接触塞180的两侧上的至少两条辅助单元位线接触件218。
覆盖辅助单元位线220、单元栅极线接触布线214和外围电路接触布线216的第二上绝缘膜226可以形成在第一上绝缘膜212上。
如图3B和图3C中所示，垂直存储装置可以包括穿过第二上绝缘膜226并且接触辅助单元位线220的单元位线接触件228以及设置在第二上绝缘膜226上并且接触单元位线接触件228的单元位线230。在图2中示出的结构中，在沿着图2的线B1-B2截取的剖视图中不存在单元位线接触件228和单元位线230。然而，为了便于解释，在图3B中用虚线示出了单元位线接触件228和单元位线230。多条单元位线230可以沿着第三方向(Y方向)延伸并且沿着第二方向(X方向)形成。单元位线230可以通过单元位线接触件228、辅助单元位线220、辅助单元位线接触件218和焊盘160电连接到竖直通道结构CHS。单元位线230、共源位线234和连接布线224的顶表面可以位于基本相同的平面上。
共源位线234可以对应于共源线CSL。共源位线234可以沿着第三方向(Y方向)延伸并且可以形成在多条单元位线230之间。
在一个实施例中，如图3C中所示，垂直存储装置可以包括穿过形成在与外围电路区域PCR相邻的单元阵列区域CAR中的第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和层间绝缘膜图案132a、132b、132c、132d和132e并且沿着第一方向(Z方向)延伸的多个单元栅极线接触塞200。尽管未示出，但是与图3C中所示不同，垂直存储装置可以包括穿过第二上绝缘膜226、第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和外围电路保护膜122并且沿着第一方向(Z方向)延伸的外围电路接触塞210。在这种情况下，单元栅极线接触塞200距离基底100的顶表面高度可以与外围电路接触塞210距离基底100的顶表面高度不同。
图7A、图7B和图7C是根据本发明构思的再一示例实施例的垂直存储装置的图，图7A是沿着图2的线A1-A2截取的示例性剖视图，图7B是沿着图2的线B1-B2截取的示例性剖视图，图7C是沿着图2的线C1-C2截取的示例性剖视图。
在图7A、图7B和图7C中，相同的标号表示与图3A、图3B、图3C、图4A、图4B、图5A、图5B、图6A和图6B中的元件相同的元件，并且将省略对相同元件的详细描述，以避免冗余的描述。
参照图7A、图7B和图7C，除了省略了绝缘覆盖膜161并且辅助单元位线接触件218、单元栅极线接触塞200和外围电路接触塞210的沿着第一方向(Z方向)的各个高度彼此不同之外，在图7A、图7B和图7C中示出的垂直存储装置可以具有与图3A、图3B、图3C、图4A和图4B中的垂直存储装置基本相同的结构。根据示例实施例的垂直存储装置可以不包括图3A至图3C中示出的绝缘覆盖膜161。
第一共源线接触塞180可以穿过单元栅堆叠结构148并且沿着第一方向(Z方向)和第二方向(X方向)延伸。多个单元栅极线接触塞200可以穿过单元阵列区域CAR的成型保护膜150和层间绝缘膜图案132a、132b、132c、132d和132e，并且可以接触各条单元栅极线144a、144b、144c和144d。外围电路接触塞210可以穿过外围电路区域PCR的成型保护膜150和外围电路保护膜122，并且可以在第一方向(Z方向)上延伸。
辅助单元位线接触件218可以穿过第一上绝缘膜212，并且可以接触各个焊盘160。接触辅助单元位线接触件218的辅助单元位线220可以形成在第一上绝缘膜212上。电连接到各个单元栅极线接触塞200的单元栅极线接触布线214可以形成在单元阵列区域CAR的成型保护膜150上。此外，电连接到外围电路接触塞210的外围电路接触布线216可以形成在外围电路区域PCR的成型保护膜150上。
形成穿过第一上绝缘膜212并且接触单元栅极线接触布线214的第一连接接触件222以及穿过第一上绝缘膜212并且接触外围电路接触布线216的第二连接接触件223。连接第一连接接触件222和第二连接接触件223的连接布线224形成在第一上绝缘膜212上。
第一共源线接触塞180的顶表面可以位于与单元栅极线接触塞200、外围电路接触塞210、分离膜图案166、竖直通道结构CHS的焊盘160和160a、单元栅堆叠结构148和/或成型保护膜150的各个顶表面基本相同的平面上。
图8A至图14C是示出根据本发明构思的又一示例实施例的制造垂直存储装置的方法的剖视图。例如，图8A至图14C是示出制造在图2、图3A、图3B、图3C、图4A、图4B、图5A、图5B、图6A和图6B中示出的垂直存储装置的方法的剖视图。图8A、图9A、……、和图14A是与沿着图2的线A1-A2截取的剖视图对应的工艺过程的剖视图。图8B、图9B、……、和图14B是与沿着图2的线B1-B2截取的剖视图对应的工艺过程的剖视图。图8C、图9C、……、和图14C是与沿着图2的线C1-C2截取的剖视图对应的工艺过程的剖视图。
参照图8A、图8B和图8C，形成器件隔离区域106以在包括单元阵列区域CAR和外围电路区域PCR的基底100的上部中限定有效区域102和104。有效区域102和104可以包括单元阵列区域CAR的第一有效区域102和外围电路区域PCR的第二有效区域104。基底100的示例可以包括包含半导体材料(例如，单晶硅或单晶锗)的半导体基底。
在外围电路区域PCR的基底100上形成外围电路栅极结构118和第二杂质区域110。外围电路栅极结构118可以包括顺序堆叠在基底100上的外围电路栅极绝缘膜图案112、外围电路栅电极114和外围电路栅极覆盖膜116。
在一个实施例中，外围电路栅极绝缘膜图案112可以由氧化硅和/或金属氧化物形成。在一个实施例中，外围电路栅电极114可以由金属、导电金属氮化物和/或掺杂的多晶硅形成。外围电路栅极覆盖膜116可以由氮化硅形成。
外围电路栅极结构118和第二杂质区域110可以构成形成在外围电路区域PCR中的外围电路晶体管PTR。
可以形成外围电路栅极分隔件120来覆盖外围电路栅极结构118的两个侧壁。
此后，可以形成外围电路保护膜122来保护晶体管PTR。例如，在基底100上形成保护膜来覆盖第二杂质区域110、外围电路栅极结构118和外围电路栅极分隔件120，可以通过去除形成在单元阵列区域CAR上的保护膜来形成外围电路保护膜122。外围电路保护膜122可以包括氧化物膜。
参照图9A、图9B和图9C，在包括单元阵列区域CAR和外围电路区域PCR的基底100上通过沿着与基底100的顶表面垂直的第一方向(Z方向)交替地堆叠多个层间绝缘膜130(130a、130b、130c、130d、130e)以及多个牺牲膜140(140a、140b、140c、140d)来形成成型结构MS。
在一个实施例中，层间绝缘膜130可以由氧化物类材料形成，例如，可以由氧化硅(SiO2)、碳氧化硅(SiOC)或氟氧化硅(SiOF)形成。牺牲膜140可以由对层间绝缘膜130具有蚀刻选择性并且通过湿蚀刻工艺能够容易地去除的材料形成。例如，牺牲膜140可以由氮化物类材料形成，例如，可以由氮化硅(SiN)或硼氮化硅(SiBN)形成。
层间绝缘膜130和牺牲膜140可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或旋转涂覆工艺形成。在一个实施例中，最下层间绝缘膜130a可以通过对基底100的顶表面执行热氧化工艺来形成。在这种情况下，最下层间绝缘膜130a可以形成为比剩余的层间绝缘膜130b、130c、130d和130e薄。
牺牲膜140可以通过后续工艺去除，并且提供将要形成接地选择线GSL、字线WL和串选择线SSL的空间。因此，层间绝缘膜130和牺牲膜140的堆叠数量可以根据后续将要形成的接地选择线GSL、字线WL和串选择线SSL的数量改变。例如，可以形成单层的接地选择线GSL和串选择线SSL以及两层字线WL。在这种情况下，如图9A、图9B和图9C中所示，可以堆叠四层牺牲膜140，并且可以堆叠五层层间绝缘膜130。然而，层间绝缘膜130和牺牲膜140的数量没有具体限制。例如，可以形成两条接地选择线GSL、两条串选择线SSL和四条、八条或十六条字线WL。在这种情况下，可以形成八层、十二层或二十层牺牲膜140，并且可以形成九层、十三层或二十一层层间绝缘膜130。字线WL的数量可以为十六或更多，例如，可以为2n(其中，n为等于或大于4的整数)。如图9A、图9B和图9C中所示，成型结构MS的最下层可以是最下层间绝缘膜130a，成型结构MS的最上层可以是最上层间绝缘膜130e。牺牲膜140可以形成在各个层间绝缘膜130之间。
参照图10A、图10B和图10C，可以通过部分地蚀刻层间绝缘膜130和牺牲膜140来形成台阶形状的成型结构146。例如，可以形成部分地覆盖最上层间绝缘膜130e的光致抗蚀剂图案(未示出)，可以通过使用光致抗蚀剂图案作为蚀刻掩模来蚀刻层间绝缘膜130e、130d、130c和130b以及牺牲膜140d、140c、140b和140a的两端。在通过部分地去除光致抗蚀剂图案的两端和层间绝缘膜130e、130d和130c的两端来减小光致抗蚀剂图案的宽度之后，可以通过利用得到的光致抗蚀剂图案作为蚀刻掩模来蚀刻牺牲膜140d、140c和140b。类似地，可以通过重复蚀刻工艺来形成在图10A、图10B和图10C中示出的台阶形状的成型结构146。
可以基本上去除形成在单元阵列区域CAR的一部分中和外围电路区域PCR中的层间绝缘膜130和牺牲膜140。在形成台阶形状的成型结构146的蚀刻工艺过程中，可以通过外围电路保护膜122来保护形成在外围电路区域PCR中的外围电路晶体管PTR。在一个实施例中，可以在蚀刻工艺中部分地去除形成在基底100上的最下层间绝缘膜130a。在一个实施例中，最下层间绝缘膜130a可以保留，而在蚀刻工艺过程中基本上不蚀刻。
在形成台阶形状的成型结构146之后，可以在包括单元阵列区域CAR的一部分和外围电路区域PCR的基底100上形成覆盖台阶形状的成型结构146的侧面或台阶的成型保护膜150。例如，通过利用绝缘材料(例如，氧化硅)通过CVD工艺或旋转涂覆工艺来在基底100上形成覆盖台阶形状的成型结构146的绝缘膜。
接下来，可以通过将绝缘膜的上部平坦化直到暴露最上层间绝缘膜130e来形成成型保护膜150。平坦化工艺可以包括化学机械抛光(CMP)和/或回蚀刻工艺。在一个实施例中，成型保护膜150可以由与层间绝缘膜130基本相同的材料或者与层间绝缘膜130类似的材料形成。在这种情况下，成型保护膜150可以基本上与层间绝缘膜130结合或者成为一体。在一个实施例中，台阶形状的成型结构146的顶表面可以位于与成型保护膜150的顶表面基本相同的平面上。
参照图11A、图11B和图11C，形成多个通道孔152，以穿过单元阵列区域CAR的台阶形状的成型结构146并沿着垂直于基底100的表面的第一方向(Z方向)延伸。
例如，可以在最上层间绝缘膜130e上形成硬掩模(未示出)，并且可以使用硬掩模作为蚀刻掩模通过干蚀刻工艺来蚀刻台阶形状的成型结构146的层间绝缘膜130和牺牲膜140，来形成通道孔152。在形成通道孔152之后，可以通过通道孔152来暴露基底100的顶表面。例如，硬掩模可以由硅类或碳类硬掩模上旋转(SOH)材料或光致抗蚀剂材料形成。
如图11A、图11B和图11C中所示，多个通道孔152可以沿着第二方向(X方向)和第三方向(Y方向)形成。
在形成通道孔152之后，可以通过灰化和/或剥离工艺来去除硬掩模。
可以通过从各个通道孔152的侧壁开始顺序堆叠介电膜结构154、通道156和通道掩埋膜图案158来形成竖直通道结构CHS，以填充各个通道孔152。竖直通道结构CHS可以形成为穿过台阶形状的成型结构146并且沿着第一方向(Z方向)延伸。
尽管没有具体地示出，但是可以通过顺序地堆叠阻挡膜、电荷储存膜和隧道绝缘膜来形成介电膜结构154。阻挡膜可以由诸如氧化硅的氧化物形成。电荷储存膜可以由氮化物(例如，氮化硅)或金属氧化物形成。隧道绝缘膜可以由诸如氧化硅的氧化物形成。例如，介电膜结构154可以形成为具有ONO结构。可以通过CVD工艺、PECVD工艺或原子层沉积(ALD)工艺来形成阻挡膜、电荷储存膜和隧道绝缘膜。
通道156可以由掺杂的或未掺杂的多晶硅或非晶硅形成。另一方面，在形成多晶硅或非晶硅作为通道156之后，可以通过热处理或激光束辐射来将多晶硅或非晶硅转换为单晶硅。在多晶硅或非晶硅转换为单晶硅之后，可以去除通道156中的缺陷，从而改善通道156的功能。通道掩埋膜图案158可以由诸如氧化硅或氮化硅的绝缘材料形成。通道156和通道掩埋膜图案158可以通过CVD工艺、PECVD工艺、旋转涂覆工艺、物理气相沉积(PVD)工艺或ALD工艺形成。
通道可以具有杯子形状，通道掩埋膜图案158可以具有柱形形状或圆柱形形状，通道掩埋膜图案158的内部被完全填充。介电膜结构154可以具有从通道156的外侧壁顺序堆叠的隧道绝缘膜、电荷储存膜和阻挡膜的结构。在一个实施例中，在通道156形成为完全填充通道孔152的情况下，可以不形成通道掩埋膜图案158。
在一个实施例中，形成图11A、图11B和图11C中示出的通道孔152之后，在形成介电膜结构154、通道156和通道掩埋膜图案158之前，可以形成填充通道孔152的下部的半导体图案(未示出)。可以通过利用基底100的顶表面作为种子通过执行选择外延生长(SEG)工艺来形成半导体图案。因此，半导体图案可以包含多晶硅或单晶硅。相反，在形成填充通道孔152的下部的非晶硅膜之后，可以通过对非晶硅膜执行激光外延生长(LEG)工艺或固相外延(SPE)工艺来形成半导体图案。在这种情况下，可以在半导体图案的顶表面上形成介电膜结构154、通道156和通道掩埋膜图案158。
可以形成填充通道孔152的上部的焊盘160和160a。在形成焊盘160和160a的示例性工艺中，可以通过回蚀刻工艺去除介电膜结构154、通道156和通道掩埋膜图案158的各个上部来形成凹进。接下来，可以在通道掩埋膜图案158、通道156、介电膜结构154和最上层间绝缘膜图案130e上形成填充凹进的焊盘膜，并且可以通过将焊盘膜的上部平坦化直到最上层间绝缘膜图案130e的顶表面被暴露来形成焊盘160和160a。焊盘膜可以由多晶硅形成，例如，可以由掺杂有n型杂质的多晶硅形成。相反，在由非晶硅形成辅助焊盘膜之后，可以通过将辅助焊盘膜结晶来形成焊盘膜。平坦化工艺可以包括CMP工艺。
参照图12A、图12B和图12C，在成型结构146和成型保护膜150上形成绝缘覆盖膜161。绝缘覆盖膜161可以接触焊盘160和160a的顶表面。通过部分蚀刻绝缘覆盖膜161和成型结构146来形成用于共源线的开口162。用于共源线的开口162可以穿过通道156之间的绝缘覆盖膜161和成型结构146，并且沿着第一方向(Z方向)延伸。
在一个实施例中，用于共源线的开口162可以在基底100的单元阵列区域CAR中沿着第二方向(X方向)延伸，并且可以为沟槽形状。成型结构146可以被用于共源线的开口162切开。因此，预定数量的通道156可以被定义为单元或者可以被分组。
例如，在绝缘覆盖膜161上形成硬掩模(未示出)之后，可以通过干蚀刻工艺利用硬掩模作为蚀刻掩模来蚀刻绝缘覆盖膜161、台阶形状的成型结构146的层间绝缘膜130和牺牲膜140，从而形成用于共源线的开口162。在形成用于共源线的开口162之后，可以通过用于共源线的开口162来暴露基底100的顶表面。硬掩模可以由例如硅类或碳类硬掩模上旋转(SOH)材料或光致抗蚀剂材料形成。在形成用于共源线的开口162之后，可以通过灰化工艺和/或剥离工艺去除硬掩模。
可以执行杂质注入工艺来将第一杂质区域108形成在基底100的被用于共源线的开口162暴露的上部中。例如，可以通过注入诸如磷(P)或砷(As)的n型杂质来执行杂质注入工艺。第一杂质区域108可以沿着第二方向(X方向)延伸，并且可以提供为共源线CSL。
另一方面，由于形成用于共源线的开口162，所以层间绝缘膜130和牺牲膜140可以分别转换为层间绝缘膜图案132a、132b、132c、132d和132e以及牺牲膜图案142(142a、142b、142c和142d)。层间绝缘膜图案132a、132b、132c、132d和132e可以构成层间绝缘膜图案结构132。此时，各个层间绝缘膜图案132a、132b、132c、132d和132e和各个牺牲膜图案142a、142b、142c和142d可以沿着第二方向(X方向)延伸。形成到单元阵列区域CAR的基底100的上部中的第一杂质区域108可以通过用于共源线的开口162暴露，层间绝缘膜图案132a、132b、132c、132d和132e以及牺牲膜图案142a、142b、142c和142d的各个侧壁可以通过用于共源线的开口162暴露。
参照图13A、图13B和图13C，去除了具有通过用于共源线的开口162暴露的侧壁的牺牲膜图案142a、142b、142c和142d。可以通过湿蚀刻工艺利用蚀刻溶液经由暴露的侧壁来去除牺牲膜图案142a、142b、142c和142d。例如，蚀刻溶液的示例可以包括酸溶液，例如，磷酸溶液或硫酸溶液。
当去除牺牲膜图案142a、142b、142c和142d时，在各个层间绝缘膜图案132a、132b、132c、132d和132e之间形成空置区域164，介电膜结构154的外侧壁可以被空置区域164部分地暴露。
参照图14A、图14B和图14C，可以在空置区域164中分别形成单元栅极线144a、144b、144c和144d。因此，牺牲膜图案142a、142b、142c和142d可以被单元栅极线结构144代替。每个单元栅极线结构144可以包括多条单元栅极线144a、144b、144c和144d。在这种情况下，单元栅极线144a、144b、144c和144d可以接触介电膜结构154的被暴露的外侧壁。因此，单元栅极线144a、144b、144c和144d可以形成为围绕介电膜结构154和通道156的外侧壁，同时沿着第二方向(X方向)延伸。结果，可以形成包括层间绝缘膜图案结构132和单元栅极线结构144的单元栅堆叠结构148。
在一个实施例中，在形成单元栅极线144a、144b、144c和144d之前，还可以由氧化硅或金属氧化物沿着空置区域164的内侧壁以及层间绝缘膜图案132a、132b、132c、132d和132e的表面形成附加阻挡膜(未示出)。
可以在用于共源线的开口162的侧壁上形成分离膜图案166，以覆盖通过用于共源线的开口162暴露的单元栅极线144a、144b、144c和144d以及层间绝缘膜图案132a、132b、132c、132d和132e的各个侧壁。分离膜图案166可以由诸如氧化硅的绝缘材料形成。
在一个实施例中，在形成分离膜图案166之后，可以通过用于共源线的开口162在第一杂质区域108处另外执行杂质注入工艺。
在一个实施例中，还可以在第一杂质区域108上形成诸如硅化镍图案或硅化钴图案的金属硅化物图案，从而减小共源线CSL的电阻。
可以在用于共源线CSL的开口162中形成第一共源线接触塞180，从而覆盖在用于共源线CSL的开口162的底表面处暴露的第一杂质区域108和在用于共源线CSL的开口162的侧壁处暴露的分离膜图案166。在一个实施例中，第一共源线接触塞180可以形成为包括在用于共源线CSL的开口162中限定凹进区域RR的内侧壁180i。第一共源线接触塞180还可以包括凹进区域RR的在用于共源线CSL的开口162的入口附近的开放通道OP。
第一共源线接触塞180可以沿着第二方向(X方向)延伸。
第一共源线接触塞180的外侧壁可以包括面对包括单元栅极线144a、144b、144c和144d的单元栅堆叠结构148的第一部分和面对绝缘覆盖膜161的第二部分。
第一共源线接触塞180的面对第一杂质区域108的底表面可以接触第一杂质区域108，第一共源线接触塞180的面对单元栅堆叠结构148和绝缘覆盖膜161的外侧壁可以接触分离膜图案166的侧壁。
第一共源线接触塞180可以由金属、导电金属氮化物、掺杂的多晶硅或它们的组合形成。例如，第一共源线接触塞180可以包含钨(W)。在这种情况下，在接触塞180的形成过程中产生的诸如氟化氢的副产气体会留在凹进区域RR中。
在形成第一共源线接触塞180之后，凹进区域RR中的副产气体可以通过凹进区域RR的开放通道排出到凹进区域RR外部。在一个实施例中，可以通过利用热处理工艺或真空泵工艺来排出凹进区域RR中的诸如氟化氢的副产气体。例如，可以在氮气气氛下在高于室温的大约600℃的温度下执行热处理工艺。可以在室温下执行真空泵工艺。在一个实施例中，可以与第一共源线接触塞180的形成工艺原位地执行热处理工艺。
可以形成共源线掩埋膜图案182以在凹进区域RR中沿着第二方向(X方向)延伸。
可以在绝缘覆盖膜161上形成第一上绝缘膜212。第一上绝缘膜212可以由诸如氧化硅的绝缘材料形成。
可以形成辅助单元位线接触件218，以穿过单元阵列区域CAR中的第一上绝缘膜212和绝缘覆盖膜161，并且可以接触焊盘160。
可以在单元阵列区域CAR中形成穿过第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和层间绝缘膜图案132a、132b、132c、132d和132e的多个单元栅极线接触孔170。单元栅极线接触孔170可以沿着第一方向(Z方向)延伸。可以通过部分地蚀刻单元阵列区域CAR中的第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和层间绝缘膜图案132a、132b、132c、132d和132e来形成单元栅极线接触孔170，从而暴露各条单元栅极线144a、144b、144c和144d的一部分。
例如，在第一上绝缘膜212上形成硬掩模(未示出)之后，可以通过干蚀刻工艺利用硬掩模作为蚀刻掩模蚀刻第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和层间绝缘膜图案132a、132b、132c、132d和132e来形成单元栅极线接触孔170。例如，硬掩模可以由硅类或碳类硬掩模上旋转材料或光致抗蚀剂材料形成。在形成单元栅极线接触孔170之后，可以通过灰化工艺和/或剥离工艺来去除硬掩模。
在单元栅极线接触孔170之中，为了方便，在图14C中没有示出暴露最上单元栅极线144d的单元栅极线接触孔，但是单元栅极线接触孔170可以包括暴露最上单元栅极线144d的单元栅极线接触孔。
可以通过蚀刻外围电路区域PCR中的第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和外围电路保护膜122来形成外围电路接触孔172。例如，在第一上绝缘膜212上形成硬掩模(未示出)之后，可以通过蚀刻第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和外围电路保护膜122来形成外围电路接触孔172。例如，硬掩模可以由硅类或碳类硬掩模上旋转材料或光致抗蚀剂材料形成。在形成外围电路接触孔172之后，可以通过灰化工艺和/或剥离工艺来去除硬掩模。
外围电路接触孔172可以形成为穿过第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和外围电路保护膜122，同时沿着第一方向(Z方向)延伸。
外围电路接触孔172可以形成为部分地暴露形成在外围电路区域PCR中的基底100的第二有效区域104的上部中的第二杂质区域110。
在一个实施例中，单元栅极线接触孔170和外围电路接触孔172可以基本同时形成。在一个实施例中，单元栅极线接触孔170和外围电路接触孔172可以不同时形成。
多个单元栅极线接触塞200可以形成在各个单元栅极线接触孔170中，多个外围电路接触塞210可以形成在各个外围电路接触孔172中。
单元栅极线接触塞200可以穿过第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和层间绝缘膜图案132a、132b、132c、132d和132e，并且可以接触各条单元栅极线144a、144b、144c和144d。
外围电路接触塞210可以穿过第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和外围电路保护膜122，并可以接触第二杂质区域110。
在一个实施例中，单元栅极线接触塞200和外围电路接触塞210可以基本同时形成。用于同时形成单元栅极线接触塞200和外围电路接触塞210的的示例性工艺可以包括：在基底100上形成填充孔170和172的导电膜；通过CMP工艺和/或回蚀刻工艺将导电膜平坦化，以暴露第一上绝缘膜212的顶表面。导电膜可以通过CVD工艺、ALD工艺或溅射工艺由诸如金属、导电金属氮化物或掺杂的多晶硅的导电材料形成。
单元栅极线接触塞200和外围电路接触塞210的顶表面可以位于基本相同的平面上。
在一个实施例中，辅助单元位线接触件218、单元栅极线接触塞200和外围电路接触塞210可以基本同时形成。辅助单元位线接触件218、单元栅极线接触塞200和外围电路接触塞210的顶表面可以位于基本相同的平面上。
此后，如图2、图3A、图3B和图3C中所示，可以在第一上绝缘膜212上形成接触辅助单元位线接触件218的辅助单元位线220。可以在第一上绝缘膜212上形成电连接到各个单元栅极线接触塞200的多个单元栅极线接触布线214。另外，可以在第一上绝缘膜212上形成电连接到外围电路接触塞210的外围电路接触布线216。
可以在第一上绝缘膜212上形成第二上绝缘膜226，并且第二上绝缘膜226可以覆盖辅助单元位线220、单元栅极线接触布线214和外围电路接触布线216。
可以穿过第二上绝缘膜226和第一上绝缘膜212形成电连接到第一共源线接触塞180的共源位线接触件232。可以在第二上绝缘膜226上形成电连接到共源位线接触件232的共源位线234。
可以通过穿过第二上绝缘膜226来形成接触辅助单元位线220的单元位线接触件228，可以在第二上绝缘膜226上形成电连接到单元位线接触件228的单元位线230。
可以形成通过穿过第二上绝缘膜226与单元栅极线接触布线214接触的第一连接接触件222以及通过穿过第二上绝缘膜226与外围电路接触布线216接触的第二连接接触件223。可以在第二上绝缘膜226上形成连接第一连接接触件222和第二连接接触件223的连接布线224。
单元位线230、共源位线234和连接布线224的顶表面可以位于基本相同的平面上。
根据本发明构思的又一示例实施例，如图4A和图4B中所示，可以通过部分地去除第二上绝缘膜226、第一上绝缘膜212和共源线掩埋膜图案182来形成共源位线接触孔CT。可以通过共源位线接触孔CT来暴露第一共源线接触塞180的内侧壁180i(参照图4A和图4B)。
可以在共源位线接触孔CT中形成电连接到第一共源线接触塞180的共源位线接触件232。共源位线接触件232可以接触第一共源线接触塞180的顶表面和内侧壁180i，并且可以接触共源线掩埋膜图案182的顶表面。
可以在第二上绝缘膜226上形成电连接到共源位线接触件232的共源位线234。
根据本发明构思的又一示例实施例，如图5A和图5B中所示，可以通过部分地去除共源线掩埋膜图案182来形成部分地暴露第一共源线接触塞180的内侧壁180i的共源线掩埋膜图案182a。可以在共源线掩埋膜图案182a上形成接触第一共源线接触塞180的内侧壁180i的第二共源线接触塞180a。第二共源线接触塞180a可以形成为沿着第二方向(X方向)延伸。
接下来，可以在绝缘覆盖膜161上顺序形成第一上绝缘膜212和第二上绝缘膜226。电连接到第一共源线接触塞180和第二共源线接触塞180a的共源位线接触件232a可以形成为穿过第二上绝缘膜226和第一上绝缘膜212。第二共源线接触塞180a可以形成为与第一共源线接触塞180的内侧壁180i的上部以及共源线掩埋膜图案182a的顶表面接触。第二共源线接触塞180a的顶表面可以与第一共源线接触塞180的顶表面位于基本相同的平面上。共源位线接触件232a可以形成为接触第一共源线接触塞180和第二共源线接触塞180a的顶表面。可以在第二上绝缘膜226上形成电连接到共源位线接触件232a的共源位线234。
根据本发明构思的又一示例实施例，如图6A和图6B中所示，可以在限定凹进区域RR的第一共源线接触塞180的内侧壁180i上形成势垒膜图案184。在这种情况下，在凹进区域RR中可以不形成图14A和图14B的共源线掩埋膜图案182。势垒膜图案184可以形成为沿着第二方向(X方向)延伸。可以在势垒膜图案184上形成填充凹进区域RR并沿着第二方向(X方向)延伸的第二共源线接触塞180b。
接着，可以在绝缘覆盖膜161上顺序地形成第一上绝缘膜212和第二上绝缘膜226。可以通过穿过第二上绝缘膜226和第一上绝缘膜212来形成电连接到第一共源线接触塞180和第二共源线接触塞180b的共源位线接触件232b。共源位线接触件232b可以形成为接触第一共源线接触塞180、势垒膜图案184和第二共源线接触塞180b的顶表面。可以在第二上绝缘膜226上形成电连接到共源位线接触件232b的共源位线234。
根据本发明构思的又一示例实施例，参照图14A、图14B和图14C，可以在绝缘覆盖膜161上形成第一上绝缘膜212。可以通过穿过单元阵列区域CAR中的第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150和多个层间绝缘膜图案132a、132b、132c、132d和132e来形成暴露各条单元栅极线144a、144b、144c和144d的多个单元栅极线接触孔170。可以在单元栅极线接触孔170中分别形成单元栅极线接触塞200。可以在第一上绝缘膜212上形成第二上绝缘膜226。可以在外围电路区域PCR中形成穿过第二上绝缘膜226、第一上绝缘膜212、绝缘覆盖膜161、成型保护膜150并且沿着第一方向(Z方向)延伸的外围电路接触孔172。可以在外围电路接触孔172中分别形成外围电路接触塞210。
可以结合参照图4A和图4B、图5A和图5B或者图6A和图6B描述的示例实施例来实施这些实施例。
根据本发明构思的又一示例实施例，除了省略了形成绝缘覆盖膜161的步骤之外，制造垂直存储装置的方法可以与根据参照图8A至图14C描述的示例实施例的制造垂直存储装置的方法相同。下面将更详细地描述。
参照图7A、图7B、图7C、图8A至图14C，在成型结构146和成型保护膜150上可以不形成图12A、图12B和图12C中示出的绝缘覆盖膜161。可以在成型结构146和成型保护膜150上顺序地形成第一上绝缘膜212和第二上绝缘膜226。因此，用于共源线的开口162可以形成为穿过成型结构146。
例如，为了形成用于共源线的开口162，在成型结构146上形成第一上绝缘膜212之前，可以在成型结构146上形成硬掩模(未示出)，可以通过干蚀刻工艺利用硬掩模作为蚀刻掩模来蚀刻成型结构146。在形成用于共源线的开口162之后，可以通过用于共源线的开口162暴露基底100的顶表面。
例如，硬掩模可以由硅类或碳类硬掩模上旋转材料或光致抗蚀剂材料形成。
在形成用于共源线的开口162之后，可以通过灰化工艺和/或剥离工艺去除硬掩模。
可以形成第一共源线接触塞180来覆盖用于共源线的开口162的底表面和侧壁，并且第一共源线接触塞180可以形成为具有在用于共源线的开口162中限定凹进区域RR的内侧壁180i。
此外，暴露各条单元栅极线144a、144b、144c和144d的多个单元栅极线接触孔170可以形成为穿过单元阵列区域CAR中的成型保护膜150以及多个层间绝缘膜图案132a、132b、132c、132d和132e。
例如，在成型保护膜150上形成硬掩模(未示出)之后，可以通过干蚀刻工艺利用硬掩模作为蚀刻掩模蚀刻成型保护膜150以及多个层间绝缘膜图案132a、132b、132c、132d和132e来形成多个单元栅极线接触孔170。在形成单元栅极线接触孔170之后，各条单元栅极线144a、144b、144c和144d可以通过单元栅极线接触孔170部分地暴露。
例如，硬掩模可以由硅类或碳类硬掩模上旋转材料或光致抗蚀剂材料形成。
在形成单元栅极线接触孔170之后，可以通过灰化工艺和/或剥离工艺来去除硬掩模。
可以在外围电路区域PCR中形成穿过成型保护膜150和外围电路保护膜122并且沿着第一方向(Z方向)延伸的外围电路接触孔172。
例如，在成型保护膜150上形成硬掩模(未示出)之后，可以通过干蚀刻工艺利用硬掩模作为蚀刻掩模蚀刻成型保护膜150和外围电路保护膜122来形成外围电路接触孔172。在形成外围电路接触孔172之后，可以通过外围电路接触孔172部分地暴露外围电路区域PCR的第二有效区域104的第二杂质区域110。
例如，硬掩模可以由硅类或碳类硬掩模上旋转材料或光致抗蚀剂材料形成。在形成外围电路接触孔172之后，可以通过灰化工艺和/或剥离工艺来去除硬掩模。
可以分别在单元栅极线接触孔170中形成单元栅极线接触塞200。可以分别在外围电路接触孔172中形成外围电路接触塞210。单元栅极线接触塞200和外围电路接触塞210可以基本同时形成。第一共源线接触塞180可以与单元栅极线接触塞200和外围电路接触塞210基本同时形成。
辅助单元位线接触件218可以穿过第一上绝缘膜212并且可以电连接到焊盘160。
可以在成型保护膜150上形成电连接到单元栅极线接触塞200的单元栅极线接触布线214。
可以在成型保护膜150上形成电连接到外围电路接触塞210的外围电路接触布线216。可以形成穿过第一上绝缘膜212并且接触单元栅极线接触布线214的第一连接接触件222。可以形成穿过第一上绝缘膜212并接触外围电路接触布线216的第二连接接触件223。可以在第一上绝缘膜212上形成连接第一连接接触件222和第二连接接触件223的连接布线224。
可以结合参照图4A和图4B、图5A和图5B或者图6A和图6B描述的示例实施例来实施这些实施例。
图15是根据本发明构思的示例实施例的垂直存储装置的示意性框图。
参照图15，在垂直存储装置300中，竖直堆叠结构的NAND单元阵列350可以连接到核心电路单元370。例如，NAND单元阵列350可以包括根据本发明构思的示例实施例的任何一种垂直存储装置。核心电路单元370可以包括例如，控制逻辑371、行解码器372、列解码器373、感测放大器374和页缓存器375。
控制逻辑371可以与行解码器372、列解码器373和页缓存器375通信。行解码器372可以经由多条串选择线SSL、多条字线WL和多条接地选择线GSL与NAND单元阵列350通信。列解码器373可以经由多条位线BL与NAND单元阵列350通信。当从NAND单元阵列350输出信号时，感测放大器374可以连接到列解码器373，并且当信号发送到NAND单元阵列350时，感测放大器374可以不连接到列解码器373。
例如，控制逻辑371可以将行地址信号发送到行解码器372，行解码器372可以解码行地址信号并且经由串选择线SSL、字线WL和接地选择线GSL将行地址信号发送到NAND单元阵列350。控制逻辑371可以将列地址信号发送到列解码器373或页缓存器375，列解码器373可以解码列地址信号并且经由多条位线BL将列地址信号发送到NAND单元阵列350。NAND单元阵列350的信号可以经由列解码器373被发送到感测放大器374，并且可以被感测放大器374放大，然后可以经由页缓存器375被发送到控制逻辑371。
图16是示出根据本发明构思的示例实施例的电子系统的示意性构造的框图。
参照图16，电子系统400可以包括存储系统410、处理器420、随机存取存储器(RAM)430、输入/输出装置440和调制解调器450，例如，基带芯片组，上述每个元件电连接到系统总线405。存储系统410可以包括存储控制器411和存储装置412。RAM430可以用作处理器420的工作存储器。输入/输出装置440可以与总线405通信。存储装置412可以包括根据本发明构思的示例实施例的以上参照图1至图14C描述的垂直存储装置。垂直存储装置可以包括多个垂直存储装置，每个垂直存储装置可以包括串联连接并且竖直布置的多个存储晶体管。因此，在处理器420中处理的数据或者从外部输入的高容量数据可以被稳定地存储。存储控制器411被构造为控制存储装置412。通过存储装置412和存储控制器411的结合，存储系统410可以被设置为存储卡或半导体盘装置，例如，固态盘(SSD)。处理器420可以经由总线405与存储系统410通信。在电子系统400为移动装置的情况下，还可以提供电池(未示出)来供应电子系统400的操作电压。尽管未示出，但是根据示例实施例的电子系统400还可以包括应用芯片组、照相图像处理器(CIP)和移动DRAM。
根据示例实施例的制造垂直存储装置的方法去除了限制在共源线接触塞内部的副产气体。因此，能够防止或降低共源线接触塞和单元栅极线之间的电短路的可能性以及共源线接触塞的膨胀。此外，能够实现去除了共源线接触塞的缺点的高可靠性垂直存储装置。
尽管已经参照本发明构思的示例实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以对此进行形式和细节上的各种修改。

Claims (25)

1.一种制造垂直存储装置的方法，所述方法包括：
提供包括单元阵列区域和外围电路区域的基底；
在单元阵列区域中形成成型结构；
形成穿过成型结构并且沿着与基底的顶表面垂直的第一方向延伸的用于共源线的开口；
在用于共源线的开口中形成具有限定凹进区域的内侧壁的第一接触塞；以及
形成电连接到第一接触塞的内侧壁的共源位线接触件。
2.根据权利要求1所述的方法，其中，形成第一接触塞的步骤包括在用于共源线的开口的入口附近形成凹进区域的开放通道，
其中，所述方法还包括在形成第一接触塞之后，通过开放通道将凹进区域中的气体排出到凹进区域外部。
3.根据权利要求2所述的方法，其中，形成用于共源线的开口的步骤包括形成用于共源线的开口，以沿着与第一方向垂直的第二方向延伸，
其中，形成第一接触塞的步骤包括形成第一接触塞，使得第一接触塞沿着第二方向延伸。
4.根据权利要求3所述的方法，所述方法还包括，在排出凹进区域中的气体之后：
在凹进区域中形成沿着第二方向延伸的掩埋膜图案；
通过部分地去除掩埋膜图案来暴露凹进区域中的第一接触塞的内侧壁的一部分；以及
在掩埋膜图案上形成接触凹进区域中的暴露的内侧壁并且沿着第二方向延伸的第二接触塞，
其中，形成共源位线接触件的步骤还包括：
在基底上形成上绝缘膜；以及
形成穿过上绝缘膜并电连接到第一接触塞和第二接触塞的共源位线接触件。
5.根据权利要求4所述的方法，其中，形成第二接触塞的步骤包括形成第二接触塞，使得第二接触塞接触第一接触塞的内侧壁和掩埋膜图案的顶表面，并且第二接触塞的顶表面位于与第一接触塞的顶表面相同的平面上，
其中，形成共源位线接触件的步骤包括形成共源位线接触件，使得共源位线接触件与第一接触塞和第二接触塞接触，
其中，所述方法还包括，在形成共源位线接触件之后，形成电连接到共源位线接触件的共源位线。
6.根据权利要求3所述的方法，所述方法还包括，在排出凹进区域中的气体之后：
在凹进区域中在第一接触塞上形成沿着第二方向延伸的势垒膜图案；以及
在势垒膜图案上形成沿着第二方向延伸的第二接触塞，
其中，形成共源位线接触件的步骤还包括：
在基底上形成上绝缘膜；以及
形成穿过上绝缘膜并电连接到第一接触塞和第二接触塞的共源位线接触件。
7.根据权利要求6所述的方法，其中，形成共源位线接触件的步骤包括形成共源位线接触件，使得共源位线接触件接触第一接触塞、势垒膜图案和第二接触塞的各个顶表面，
其中，所述方法还包括，在形成共源位线接触件之后，形成电连接到共源位线接触件的共源位线。
8.根据权利要求3所述的方法，所述方法还包括，在排出凹进区域中的气体之后，在凹进区域中形成沿着第二方向延伸的掩埋膜图案，
其中，形成共源位线接触件的步骤还包括：
在基底上形成上绝缘膜；
通过部分地去除上绝缘膜和掩埋膜图案来形成暴露第一接触塞的内侧壁的一部分的接触孔；以及
在接触孔中形成共源位线接触件以电连接第一接触塞。
9.根据权利要求8所述的方法，其中，形成共源位线接触件的步骤包括形成共源位线接触件，使得共源位线接触件接触第一接触塞的顶表面和内侧壁以及掩埋膜图案的顶表面，
其中，所述方法还包括，在形成共源位线接触件之后，形成电连接到共源位线接触件的共源位线。
10.根据权利要求1所述的方法，其中，形成成型结构的步骤包括沿着第一方向形成在单元阵列区域中交替堆叠的多个层间绝缘膜和多个牺牲膜，
其中，所述方法还包括，在形成成型结构之后：
在单元阵列区域的一部分中以及在外围电路区域中形成接触成型结构的成型保护膜；
形成穿过成型结构并且在第一方向上延伸的多个竖直通道结构；以及
通过沿着第一方向穿过所述多个层间绝缘膜和所述多个牺牲膜形成用于共源线的开口，来形成多个层间绝缘膜图案和多个牺牲膜图案，
其中，所述方法还包括，在形成用于共源线的开口之后，在形成第一接触塞之前：
通过去除通过用于共源线的开口暴露的所述多个牺牲膜图案，在各个层间绝缘膜图案之间形成空置区域；以及
在空置区域中形成多条单元栅极线，以围绕所述多个竖直通道结构。
11.根据权利要求10所述的方法，所述方法还包括，在形成所述多条单元栅极线之后：
形成穿过单元阵列区域的成型保护膜和所述多个层间绝缘膜图案并且沿着第一方向延伸的多个单元栅极线接触孔以暴露所述多条单元栅极线；
形成穿过外围电路区域的成型保护膜并且沿着第一方向延伸的外围电路接触孔；以及
形成设置在各个单元栅极线接触孔中的多个第三接触塞和设置在外围电路接触孔中的第四接触塞，所述多个第三接触塞和第四接触塞与第一接触塞同时形成。
12.根据权利要求10所述的方法，其中，形成用于共源线的开口的步骤还包括：
在形成有所述多个竖直通道结构的成型结构以及成型保护膜上形成绝缘覆盖膜；以及
形成穿过绝缘覆盖膜和成型结构并且沿着第一方向延伸的用于共源线的开口，
其中，形成第一接触塞的步骤包括形成第一接触塞，使得第一接触塞的外侧壁包括面对所述多条单元栅极线的第一部分和面对绝缘覆盖膜的第二部分。
13.根据权利要求12所述的方法，所述方法还包括：
在绝缘覆盖膜上形成覆盖第一接触塞的上绝缘膜；
形成穿过单元阵列区域的上绝缘膜、绝缘覆盖膜、成型保护膜和所述多个层间绝缘膜并且暴露所述多个单元栅极线的多个单元栅极线接触孔；
形成穿过外围电路区域的上绝缘膜、绝缘覆盖膜和成型保护膜并且沿着第一方向延伸的外围电路接触孔；以及
同时形成设置在各个单元栅极线接触孔中的多个第三接触塞和设置在外围电路接触孔中的第四接触塞。
14.一种垂直存储装置，所述垂直存储装置包括：
基底，包括单元阵列区域和外围电路区域；
单元栅堆叠结构，其中形成有多个竖直通道结构，单元栅堆叠结构设置在单元阵列区域中，所述多个竖直通道结构沿着垂直于基底的顶表面的第一方向延伸；以及
第一共源线接触塞，穿过至少两个竖直通道结构之间的单元栅堆叠结构并且沿着第一方向和与第一方向垂直的第二方向延伸，第一共源线接触塞具有限定凹进区域的内侧壁。
15.根据权利要求14所述的垂直存储装置，所述垂直存储装置还包括：
共源位线，
其中，第一共源线接触塞包括电连接到基底的下部和电连接到共源位线的上部。
16.根据权利要求15所述的垂直存储装置，所述垂直存储装置还包括：
掩埋膜图案，在凹进区域中沿着第二方向延伸；以及
共源位线接触件，与第一共源线接触塞的内侧壁接触，设置在掩埋膜图案上并且电连接到共源位线。
17.根据权利要求16所述的垂直存储装置，其中，共源位线接触件包括设置在凹进区域外部并且接触第一共源线接触塞的顶表面的第一部分和设置在凹进区域内部并且接触第一共源线接触塞的内侧壁和掩埋膜图案的顶表面的第二部分，
其中，第一部分的宽度大于第二部分的宽度。
18.根据权利要求15所述的垂直存储装置，所述垂直存储装置还包括：
掩埋膜图案，在凹进区域中沿着第二方向延伸；
第二共源线接触塞，接触第一共源线接触塞的内侧壁并且在掩埋膜图案上沿着第二方向延伸；以及
共源位线接触件，设置在第一共源线接触塞和第二共源线接触塞上并且电连接到共源位线。
19.根据权利要求18所述的垂直存储装置，其中，第一共源线接触塞的顶表面位于与第二共源线接触塞的顶表面相同的平面上。
20.根据权利要求15所述的垂直存储装置，所述垂直存储装置还包括：
势垒膜图案，设置在凹进区域中的第一共源线接触塞上并且沿着第二方向延伸；
第二共源线接触塞，设置在凹进区域中的势垒膜图案上并且沿着第二方向延伸；以及
共源位线接触件，设置在第一共源线接触塞和第二共源线接触塞上并且电连接到共源位线。
21.根据权利要求20所述的垂直存储装置，其中，势垒膜图案、第一共源线接触塞和第二共源线接触塞的各个顶表面位于相同的平面上。
22.根据权利要求14所述的垂直存储装置，所述垂直存储装置还包括：
掩埋膜图案，设置在凹进区域中并且包含绝缘材料。
23.根据权利要求14所述的垂直存储装置，其中，单元栅堆叠结构包括在基底上沿着第一方向彼此分隔开的多个层间绝缘膜图案和设置在各个层间绝缘膜图案之间并且围绕所述多个竖直通道结构的多条单元栅极线，
其中，垂直存储装置还包括在单元阵列区域的一部分中和在外围电路区域中接触单元栅堆叠结构的成型保护膜。
24.根据权利要求23所述的垂直存储装置，所述垂直存储装置还包括：
多个单元栅极线接触塞，穿过单元阵列区域中的成型保护膜和所述多个层间绝缘膜图案并且连接到各条单元栅极线；以及
外围电路接触塞，穿过外围电路区域中的成型保护膜并且沿着第一方向延伸，
其中，第一共源线接触塞、所述多个单元栅极线接触塞和外围电路接触塞的各个顶表面位于相同的平面上。
25.根据权利要求23所述的垂直存储装置，所述垂直存储装置还包括：
绝缘覆盖膜，设置在单元栅堆叠结构和成型保护膜上；
上绝缘膜，设置在绝缘覆盖膜上；
多个单元栅极线接触塞，穿过单元阵列区域中的上绝缘膜、绝缘覆盖膜、成型保护膜和所述多个层间绝缘图案并且连接到各条单元栅极线；
外围电路接触塞，穿过外围电路区域中的上绝缘膜、绝缘覆盖膜和成型保护膜并且沿着第一方向延伸，
其中，第一共源线接触塞包括面对所述多条单元栅极线的第一部分和面对绝缘覆盖膜的第二部分。
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