KR100731076B1 - 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법 - Google Patents

수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법 Download PDF

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Abstract

수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그 제조 방법이 개시된다. 본 수직형 스플리트 게이트 플래시 메모리 소자는, 반도체 기판의 활성 영역에 형성되고 서로 대향하는 한쌍의 측벽을 포함하는 제1 트렌치부와, 상기 제1 트렌치부의 중앙 부위에서 상기 제1 트렌치부보다 깊게 형성되고 서로 대향하는 한쌍의 측벽을 포함하는 제2 트렌치부와, 상기 제1 트렌치부의 상기 한쌍의 측벽을 따라 형성되고 서로 대향하는 한쌍의 플로팅 게이트와, 상기 한쌍의 플로팅 게이트 및 상기 제2 트렌치부의 상기 한쌍의 측벽을 따라 형성되고 서로 대향하는 한쌍의 콘트롤 게이트와, 상기 한쌍의 콘트롤 게이트의 아래에 위치한 상기 활성 영역에 형성된 공통 소스 확산 영역과, 상기 한쌍의 플로팅 게이트 각각에 인접한 상기 활성 영역에 형성된 드레인 영역과, 상기 공통 소스 확산 영역과 전기적으로 접촉하고 상기 한쌍의 콘트롤 게이트 사이에 형성된 공통 소스 라인을 포함한다.
플래시 메모리, 스플리트 게이트

Description

수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그 제조 방법{VERTICAL SPILIT GATE STRUCTURE OF FLASH MEMORY DEVICE, AND MANUFACTURING METHOD THEREOF}
도 1은 스플리트 게이트 구조를 가지는 종래의 플래시 메모리 소자의 단면도이다.
도 2a 내지 도 2i는 본 발명에 따른 수직형 스플리트 게이트 구조의 플래시 메모리 소자의 제조 과정을 설명하는 도면들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 스플리트 게이트 구조의 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플리트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 소노스(SONOS; Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.
한편, NOR형 소자는 비트 라인에 메모리 셀들이 병렬로 연결되어 있다. 따라서, 만약 셀 트랜지스터의 문턱 전압(Threshold Voltage)이 비선택 메모리 소자의 콘트롤 게이트 전극에 인가되는 전압(통상 0볼트)보다 낮아지게 되면, 선택 메모리 소자의 온 또는 오프에 관계없이 소스와 드레인 사이에 전류가 흘러 모든 메모리 소자가 온 상태로 읽혀지는 오동작이 발생할 수 있다. 또한, 채널 핫 캐리어 주입(Channel Hot Carrier Injection)에 의한 프로그램을 수행할 때 필요한 전압을 발생시키기 위하여 고용량의 승압 회로가 필요한다.
이러한 문제를 해결하기 위하여, 일반적으로 스플리트 게이트라고 불리는 게이트 구조가 제안되었다. 도 1에는 2-폴리(Poly) 구조의 스플리트 게이트가 형성된 단위 셀 트랜지스터의 단면을 개략적으로 도시하였다. 도 1을 참조하면, 기판(10)의 활성 영역에는 소스 확산 영역(12s) 및 드레인 확산 영역(12d)이 형성되며, 드레인 확산 영역(12d) 근처에 플로팅 게이트(16)가 게이트 절연막(14)를 개재하여 기판(10) 위에 형성된다. 또한, 콘트롤 게이트(22)는 플로팅 게이트(16)의 상부로부터 그 측벽으로 연장되며, 일단부가 기판(10)에 평행하게 형성된다. 콘트롤 게이트(22)와 플로팅 게이트(16)는 게이트간 절연막(18)에 의해 절연되어 있으며, 기판(10)과 콘트롤 게이트(22)의 사이에는 터널 절연막(20)이 개재된다.
도 1에 도시한 스플리트 게이트 구조의 메모리 소자에서는, 콘트롤 게이트(22) 및 드레인 영역(12d)에 각각 전압 Vth 및 Vpp를 인가하면, 소스 영역(12s)으로부터 드레인 영역(12d)로 전류가 흐르게 되고, 이렇게 발생한 전자가 플로팅 게이트(16)로부터의 정전기력에 의해 절연막을 통해 플로팅 게이트(16) 내로 주입됨으로써 프로그램이 수행된다. 또한, 콘트롤 게이트(22)에 고전압을 인가하고 소스 및 드레인 영역(12s, 12d)을 접지시키면, 플로팅 게이트(16)에 충전된 전자들이 콘트롤 게이트(22)에 인가한 고전압에 의해 플로팅 게이트(16)로부터 F-N 터널링(Fowler-Nordheim Tunneling)되어 소거된다.
그러나, 상술한 스플리트 게이트 소자에서는, 콘트롤 게이트의 채널 길이가 사진 공정에 의해 형성되기 때문에 채널 길이를 정확하게 제어하기가 어렵다. 따라서, 콘트롤 게이트의 구동시 불가피하게 전압 및 전류의 변동이 발생할 수 밖에 없다. 또한, 콘트롤 게이트의 일단이 기판의 표면을 따라 평행하게 형성되므로, 셀 사이즈를 줄이는 데에 한계가 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 메모리 셀의 사이즈가 현저히 감소된 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 수직형 스플리트 게이트 구조의 플래시 메모리 소자 제조 방법은, (a) 반도체 기판의 활성 영역에 서로 대향하는 한쌍의 측벽을 포함하는 제1 트렌치부를 형성하는 단계와, (b) 상기 제1 트렌치부의 상기 한쌍의 측벽 각각에 서로 대향하는 한쌍의 플로팅 게이트를 형성하는 단계와, (c) 상기 한쌍의 플로팅 게이트 사이로 노출된 상기 제1 트렌치부의 중앙 부위에 서로 대향하는 한쌍의 측벽을 포함하는 제2 트렌치부를 형성하는 단계와, (d) 상기 한쌍의 플로팅 게이트 및 상기 제2 트렌치부의 상기 한쌍의 측벽에 각각 서로 대향하는 한쌍의 콘트롤 게이트를 형성하는 단계와, (e) 상기 한쌍의 콘트롤 게이트 사이로 노출되는 상기 제2 트렌치부의 바닥부에 공통 소스 확산 영역을 형성하는 단계와. (f) 상기 한쌍의 플로팅 게이트에 인접한 상기 활성 영역에 드레인 확산 영역을 형성하는 단계를 포함한다.
상기 (b) 단계 이전에 상기 제1 트렌치 및 상기 플로팅 게이트 사이에 개재되는 터널 절연막을 형성할 수 있다. 또한, 상기 (d) 단계 이전에 상기 플로팅 게 이트 및 상기 콘트롤 게이트 사이에 개재되는 게이트간 유전막을 형성할 수 있다. 아울러, 상기 (e) 단계 이전에, 상기 한쌍의 콘트롤 게이트 각각의 일측벽에 서로 대향하는 한쌍의 절연 스페이서를 형성할 수 있다. 그리고, 상기 (e) 단계 이후에, 상기 한쌍의 절연 스페이서 사이에 상기 공통 소스 확산 영역과 전기적으로 접촉하는 공통 소스 라인을 형성할 수 있다.
본 발명에 따른 수직형 스플리트 게이트 구조의 플래시 메모리 소자는, 반도체 기판의 활성 영역에 형성되고 서로 대향하는 한쌍의 측벽을 포함하는 제1 트렌치부와, 상기 제1 트렌치부의 중앙 부위에서 상기 제1 트렌치부보다 깊게 형성되고 서로 대향하는 한쌍의 측벽을 포함하는 제2 트렌치부와, 상기 제1 트렌치부의 상기 한쌍의 측벽을 따라 형성되고 서로 대향하는 한쌍의 플로팅 게이트와, 상기 한쌍의 플로팅 게이트 및 상기 제2 트렌치부의 상기 한쌍의 측벽을 따라 형성되고 서로 대향하는 한쌍의 콘트롤 게이트와, 상기 한쌍의 콘트롤 게이트의 아래에 위치한 상기 활성 영역에 형성된 공통 소스 확산 영역과, 상기 한쌍의 플로팅 게이트 각각에 인접한 상기 활성 영역에 형성된 드레인 영역과, 상기 공통 소스 확산 영역과 전기적으로 접촉하고 상기 한쌍의 콘트롤 게이트 사이에 형성된 공통 소스 라인을 포함한다.
여기서, 상기 플로팅 게이트 및 상기 제1 트렌치부 사이에 개재된 터널 절연막을 더 포함할 수 있으며, 상기 플로팅 게이트 및 상기 콘트롤 게이트 사이에 개재된 게이트간 유전막을 더 포함할 수 있다. 상기 콘트롤 게이트 및 상기 제2 트렌치부 사이에는 게이트 절연막이 개재될 수 있다. 상기 콘트롤 게이트 및 상기 공통 소스 라인 사이에는 절연 스페이서가 형성될 수 있다.
이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 수직형 스플리트 게이트 구조를 가지는 플래시 메모리 소자 및 그 제조 방법의 바람직한 실시예를 자세히 설명하기로 한다.
도 2a를 참조하면, 실리콘 반도체 기판(100)에 STI(Shallow Trench Isolation) 등과 같은 소자 분리막(미도시)을 형성하여 활성 영역을 정의한다. 그리고, 기판(100) 위에 제1 절연막(140)을 형성하고, 사진 공정 및 식각 공정을 통해 기판(100) 내에 제1 트렌치(100a)를 형성한다. 제1 절연막(140)으로서 실리콘 질화막을 사용하는 경우, 제1 절연막(140)과 기판(100) 사이에 버퍼층으로서 실리콘 산화막을 형성할 수 있다. 제1 트렌치(100a)를 형성한 다음, 이온 주입 공정을 통해 셀의 문턱 전압을 조정한다. 그 후, 제1 트렌치(100a)의 내벽을 산화시켜 터널 절연막으로서 실리콘 산화막(120)을 형성한다.
터널 절연막(120)을 형성한 후, 기판(100)의 전면에 폴리실리콘층(160)을 형성한다. 그리고, 폴리실리콘층(160)을 에치백하면, 도 2b에서 보듯이, 제1 트렌치(100a)의 측벽에 서로 대향하는 한쌍의 플로팅 게이트(160a)가 형성된다. 이때, 폴리실리콘층(160)의 에치백 공정에서, 제1 트렌치(100a)의 바닥부에 형성된 실리콘 산화막(120)의 일부가 제거될 수 있다. 플로팅 게이트(160a)를 형성한 후에는, 실리콘 산화막(120)이 제거되어 노출된 실리콘 기판(100)과 플로팅 게이트(160a)를 구성하는 폴리실리콘을 산화시켜 실리콘 산화막(180)을 형성한다.
다음으로, 도 2c에서 보듯이, 실리콘 산화막(180)이 형성된 한쌍의 플로팅 게이트(160a)의 사이를 제2 절연막(200)으로 매립한다. 제2 절연막(200)을 마스크로 사용하여 다시 이온 주입 공정을 행함으로써, 플로팅 게이트(160a)의 상부에 도펀트를 주입한다. 플로팅 게이트(160a)에 도펀트를 주입할 때, 제1 트렌치(100a)의 바닥부가 제2 절연막(200)에 의해 마스킹되어 있으므로, 문턱 전압이 조정된 실리콘 기판의 차지 밸런스(Charge Balance)가 영향을 받지 않는다.
다음으로, 도 2d에서 보듯이, 제2 절연막(200)을 선택적으로 제거한 다음, 다시 산화 공정을 통해 플로팅 게이트(160a)의 상부에 형성된 실리콘 산화막을 보다 두껍게 형성한다. 산화 공정에서, 이전 단계에서 도펀트가 이온 주입된 플로팅 게이트(160a)의 상부가 그 측벽에 형성된 산화막보다 더 두껍게 형성될 수 있다. 따라서, 플로팅 게이트(160a)의 상부에는 캐핑 산화막(180a)이 두껍게 형성되고, 그 측벽에는 게이트간 유전막으로 사용되는 측벽 산화막(180b)이 형성된다.
다음으로, 도 2e에서 보듯이, 캐핑 산화막(180a)을 마스크로 사용하여, 제1 트렌치(100a)의 바닥부를 식각함으로써 제2 트렌치(100b)를 형성한다. 제2 트렌치(100b)는 제1 트렌치(100a)의 중앙 부위에 형성되며, 제1 트렌치(100a)보다 깊게 형성된다. 그리고, 제2 트렌치(100b)에 의해 노출된 실리콘 기판(100)을 산화시켜 게이트 산화막(220)을 형성한다. 다음으로, 기판의 전면에 다시 폴리실리콘층을 증착한 후, 에치백 공정을 통해 콘트롤 게이트(240)를 형성한다. 도 2f에서 보듯이, 콘트롤 게이트(240)는 제2 트렌치(100b)의 측벽으로부터 플로팅 게이트(160a)의 측벽으로 수직하게 형성된다. 그 후, 콘트롤 게이트(240)의 전도성을 향상시키기 위해, 콘트롤 게이트(240)의 상부에 이온 주입 공정을 실시한다.
그리고, 도 2g에서 보듯이, 서로 대향하는 한쌍의 콘트롤 게이트(240)의 외벽을 산화시키면, 도펀트가 주입된 콘트롤 게이트(240)의 상부에는 두꺼운 실리콘 산화막(260a)가 형성되고, 측벽은 상대적으로 얇은 실리콘 산화막(260b)이 형성된다.
다음으로, 도 2h에서 보듯이, 기판 전면에 절연막을 증착한 후 에치백 공정을 통해 서로 대향하는 콘트롤 게이트(260) 각각의 측벽에 절연 스페이서(280)를 형성한다. 그 후, 한쌍의 절연 스페이서(280) 사이로 노출되는 제2 트렌치(100b)의 바닥에 도펀트를 이온 주입하여 공통 소스 확산 영역(S)을 형성한다. 공통 소스 확산 영역(S)에 의해 이웃하는 메모리 셀이 병렬 접속된다. 그 후, 절연 스페이서(280) 사이의 갭을 도전성 재료로 매립하여 공통 소스 라인(300)을 형성한다. 공통 소스 라인(300)은 워드 라인에 수직한 방향으로 연장되므로, 복수의 메모리 셀들이 공통 소스 라인(300)에 의해 병렬 접속된 노어형 메모리 어레이가 형성된다.
마지막으로, 도 2i에서 보듯이, 기판 위에 형성된 제1 절연막(140)을 제거하고, 노출되는 기판의 활성 영역에 도펀트를 이온 주입하여 드레인 확산 영역(D)을 형성한다.
상술한 방법에 의해 형성된 스플리트 게이트는 그 단면이 기판에 수직한 구조를 갖는다. 따라서, 종래의 스플리트 게이트 구조에 비해 셀 사이즈가 크게 감소될 수 있다. 또한, 플로팅 게이트는 제1 트렌치의 측벽에 자동 정렬될 수 있으 며, 콘트롤 게이트는 제2 트렌치의 측벽 및 플로팅 게이트의 측벽에 자동 정렬될 수 있다. 따라서, 플로팅 게이트를 사진 공정에 의존하지 않고도 미세한 선폭으로 형성할 수 있으며, 콘트롤 게이트의 오정렬로 인한 구동 전압의 변동을 방지할 수 있다. 또한 공통 소스 라인을 종래의 SAS(Self-Aligned Source) 기술을 적용하지 않고, 도전성 재료로 형성되므로 소스 라인의 저항이 크게 감소한다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. (a) 반도체 기판의 활성 영역에 서로 대향하는 한쌍의 측벽을 포함하는 제1 트렌치부를 형성하는 단계와,
    (b) 상기 제1 트렌치부의 상기 한쌍의 측벽 각각에 서로 대향하는 한쌍의 플로팅 게이트를 형성하는 단계와,
    (c) 상기 한쌍의 플로팅 게이트 사이로 노출된 상기 제1 트렌치부의 중앙 부위에 서로 대향하는 한쌍의 측벽을 포함하는 제2 트렌치부를 형성하는 단계와,
    (d) 상기 한쌍의 플로팅 게이트 및 상기 제2 트렌치부의 상기 한쌍의 측벽에 각각 서로 대향하는 한쌍의 콘트롤 게이트를 형성하는 단계와,
    (e) 상기 한쌍의 콘트롤 게이트 사이로 노출되는 상기 제2 트렌치부의 바닥부에 공통 소스 확산 영역을 형성하는 단계와.
    (f) 상기 한쌍의 플로팅 게이트에 인접한 상기 활성 영역에 드레인 확산 영역을 형성하는 단계를 포함하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자 제조 방법.
  2. 제1항에서,
    상기 (b) 단계 이전에 상기 제1 트렌치 및 상기 플로팅 게이트 사이에 개재되는 터널 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자 제조 방법.
  3. 제1항에서,
    상기 (d) 단계 이전에 상기 플로팅 게이트 및 상기 콘트롤 게이트 사이에 개재되는 게이트간 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자 제조 방법.
  4. 제1항에서,
    상기 (e) 단계 이전에, 상기 한쌍의 콘트롤 게이트 각각의 일측벽에 서로 대향하는 한쌍의 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자 제조 방법.
  5. 제4항에서,
    상기 (e) 단계 이후에, 상기 한쌍의 절연 스페이서 사이에 상기 공통 소스 확산 영역과 전기적으로 접촉하는 공통 소스 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자 제조 방법.
  6. 반도체 기판의 활성 영역에 형성되고 서로 대향하는 한쌍의 측벽을 포함하는 제1 트렌치부와,
    상기 제1 트렌치부의 중앙 부위에서 상기 제1 트렌치부보다 깊게 형성되고 서로 대향하는 한쌍의 측벽을 포함하는 제2 트렌치부와,
    상기 제1 트렌치부의 상기 한쌍의 측벽을 따라 형성되고 서로 대향하는 한쌍의 플로팅 게이트와,
    상기 한쌍의 플로팅 게이트 및 상기 제2 트렌치부의 상기 한쌍의 측벽을 따라 형성되고 서로 대향하는 한쌍의 콘트롤 게이트와,
    상기 한쌍의 콘트롤 게이트의 아래에 위치한 상기 활성 영역에 형성된 공통 소스 확산 영역과,
    상기 한쌍의 플로팅 게이트 각각에 인접한 상기 활성 영역에 형성된 드레인 영역과,
    상기 공통 소스 확산 영역과 전기적으로 접촉하고 상기 한쌍의 콘트롤 게이트 사이에 형성된 공통 소스 라인을 포함하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자.
  7. 제6항에서,
    상기 플로팅 게이트 및 상기 제1 트렌치부 사이에 개재된 터널 절연막을 더 포함하는 것을 특징으로 하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자.
  8. 제6항에서,
    상기 플로팅 게이트 및 상기 콘트롤 게이트 사이에 개재된 게이트간 유전막을 더 포함하는 것을 특징으로 하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자.
  9. 제6항에서,
    상기 콘트롤 게이트 및 상기 제2 트렌치부 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자.
  10. 제6항에서,
    상기 콘트롤 게이트 및 상기 공통 소스 라인 사이에 개재된 절연 스페이서를 더 포함하는 것을 특징으로 하는 수직형 스플리트 게이트 구조의 플래시 메모리 소자.
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