KR20100078876A - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 커플링(Coupling) 비를 향상시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것으로,
본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역 및 소자 분리 영역을 정의하기 위해 반도체 기판에 소자분리막을 형성하는 단계와, 상기 반도체 기판 상에 얇은 플로팅 게이트용 물질을 형성하는 단계와, 상기 플로팅 게이트용 물질 상에 상기 플로팅 게이트용 물질의 0.8~1배 두께의 메탈층을 형성하는 단계와, 상기 메탈층 상에 ONO막 및 컨트롤 게이트용 물질을 차례로 형성하는 단계와, 상기 폴리실리콘막, 메탈층, ONO막 및 컨트롤 게이트용 물질을 선택적으로 식각하여 게이트 패턴을 형성하는 단계를 포함하며, 상기 컨트롤 게이트용 물질은 상기 플로팅 게이트용 물질의 3~4배의 두께로 형성되는 것을 특징으로 한다.
메탈층, 폴리실리콘막

Description

플래시 메모리 소자의 제조방법{Method Manufactruing of Flash Memory Device}
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 커플링(Coupling) 비를 향상시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소 자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
하지만, 일반적인 플래시 메모리 소자는 수직방향으로의 스케일링(Scaling)이 안되기 때문에 층간절연막 형성시 갭필 문제가 발생하게 되며, 커플링 비가 감소함으로써 플래시 메모리 소자의 성능이 감소하는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 커플링(Coupling) 비를 향상시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역 및 소자 분리 영역을 정의하기 위해 반도체 기판에 소자분리막을 형성하는 단계와, 상기 반도체 기판 상에 얇은 플로팅 게이트용 물질을 형성하는 단계와, 상기 플로팅 게이트용 물질 상에 상기 플로팅 게이트용 물질의 0.8~1배 두께의 메탈층을 형성하는 단계와, 상기 메탈층 상에 ONO막 및 컨트롤 게이트용 물질을 차례로 형성하는 단계와, 상기 폴리실리콘막, 메탈층, ONO막 및 컨트롤 게이트용 물질을 선택적으로 식각하여 게이트 패턴을 형성하는 단계를 포함하며, 상기 컨트롤 게이트용 물질은 상기 플로팅 게이트용 물질의 3~4배의 두께로 형성되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 폴리실리콘과 메탈의 스택을 적용한 플로팅 게이트를 형성함으로써 층간절연막 갭필 능력을 향상시키고, 커플링 비를 향상시켜 수율의 증대를 가져올 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예 를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 액티브 영역과 소자분리영역으로 정의된 반도체 기판(100) 상에 패드 산화막, 질화막 및 산화막이 순차적으로 적층된 하드 마스크막을 형성한다. 이어서, 패드 산화막를 포함한 반도체 기판(100) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 소자분리막이 형성될 산화막 표면을 노출시키는 포토레지스트 패턴을 형성한다.
그리고, 포토레지스트 패턴을 식각마스크로 이용하여 노출된 영역의 패드 산화막, 질화막 및 산화막을 선택적으로 제거하여 식각된 패드 산화막 패턴, 질화막 패턴 및 산화막 패턴으로 이루어진 하드마스크막 패턴을 형성한다. 그 다음, 포토레지스트 패턴을 제거하고, 하드 마스크막 패턴을 식각마스크로 이용하여 반도체 기판(100)의 노출 표면을 일정 깊이로 식각하여 트렌치를 형성한다.
트렌치 형성후, 트렌치가 매립되도록 반도체 기판(100) 전면에 매립 절연막을 형성하고 화학적 기계적 연마 공정(CMP)를 통해 평탄화시켜 반도체 기판(100)의 액티브 영역을 한정하는 소자분리막(120)을 형성한다. 여기서, 매립절연막은 HDPUSG(High Density Plasma-Undoped Silicate Glass)막으로 형성하는 것이 바람직하다.
이어서, 소자분리막(120)을 형성한 후 패드 산화막 패턴, 산화막 패턴 및 질화막 패턴을 제거한다. 그리고, 액티브 영역의 반도체 기판(100) 내부에 웰(Well)(미도시)을 형성한다. 예를 들어, P형 기판인 경우, 깊은 N웰을 형성한 다음, 포켓 P 웰을 형성한다. 그 후 임플란트 공정을 통해 셀 문턱 전압을 결정한다.
그 다음, 도 1b에 도시된 바와 같이, 소자분리막(120)을 포함한 반도체 기판(100) 전면에 터널 산화막(140)을 형성하고, 터널 산화막(140) 상에 플로팅 게이트 도전막을 위한 얇은 폴리실리콘막(160)을 증착한다. 이러한 얇은 폴리실리콘막(160)은 LPCVD공정을 적용하여 포스포러스(Phosphorous)와 같은 n형 불순물 이온을 1e20~3e20의 에너지로 이온주입되어 30~50nm의 두께로 형성되며, 전자를 저장하는 플로팅 게이트의 역할을 하게 된다.
이후, 폴리실리콘막(160)을 포함한 반도체 기판(100) 전면에 메탈층(180)을 CVD 공정을 적용하여 20~50nm의 두께로 형성한다. 이때, 메탈층(180)은 TaN 및 TiN 과 같은 물질로 형성된다.
이어서, 도 1c에 도시된 바와 같이, 메탈층(180)을 포함한 반도체 기판(100) 전면에 ONO(Oxide/nitride/oxide)막(200)을 형성하고, ONO막(200) 위에 컨트롤 게이트 도전막으로서 폴리실리콘막(220)을 형성한다. 그리고, 반도체 기판(100) 위에 형성된 터널 산화막 패턴(140), 폴리 실리콘막(160), 메탈층(180), ONO막(200) 및 컨트롤 게이트 도전막용 폴리 실리콘막(220)을 소자 분리막(120)에 수직한 방향을 소정의 폭만큼 제거하여 게이트 패턴을 형성한다. 여기서, 컨트롤 게이트(220)는 150nm~200nm의 두께를 가지며, TiN 및 TaN과 같은 금속으로 형성할 수 있다.
이후, 도 1d에 도시된 바와 같이, 게이트 패턴에 게이트 산화 공정(Gate Side Wall Oxidation)을 진행하여 게이트의 측면 산화막(240)을 형성한다.
다음으로, 도시되지는 않았지만 반도체 기판(100) 전면에 층간절연막을 형성하는 등의 공지된 후속공정을 통해 플래시 메모리 소자를 완성한다.
이와 같이, 본 발명에 따른 플래시 메모리 소자는 플로팅 게이트를 얇은 폴리실리콘막과 메탈층의 스택 구조를 가지게함으로써 플로팅 게이트의 전체적인 두께를 낮출 수 있다. 또한, 플로팅 게이트의 저항을 줄일 수 있어 플래쉬 메모리 소자의 성능을 향상시킬 수 있으며, 커플링 비를 향상시켜 수율의 증대를 가져올 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1a 내지 1d는 본 발명에 따른 플래시 메모리 소자의 제조공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체기판 120: 소자분리막
140: 터널산화막 160: 플로팅 게이트용 폴리실리콘막
180: 메탈층 200: ONO막
220: 컨트롤 게이트용 폴리실리콘막 240: 측면 산화막

Claims (8)

  1. 액티브 영역 및 소자 분리 영역을 정의하기 위해 반도체 기판에 소자분리막을 형성하는 단계와,
    상기 반도체 기판 상에 얇은 플로팅 게이트용 물질을 형성하는 단계와,
    상기 플로팅 게이트용 물질 상에 상기 플로팅 게이트용 물질의 0.8~1배 두께의 메탈층을 형성하는 단계와,
    상기 메탈층 상에 ONO막 및 컨트롤 게이트용 물질을 차례로 형성하는 단계와,
    상기 폴리실리콘막, 메탈층, ONO막 및 컨트롤 게이트용 물질을 선택적으로 식각하여 게이트 패턴을 형성하는 단계를 포함하며,
    상기 컨트롤 게이트용 물질은 상기 플로팅 게이트용 물질의 3~4배의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 플로팅 게이트용 물질은 LPCVD공정을 적용하여 30~50nm의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 플로팅 게이트용 물질은 포스포러스와 같은 n형 불순물 이온을 1e20~3e20의 에너지로 이온주입하여 도핑된 폴리실리콘막인 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 메탈층은 CVD 공정을 적용하여 20~50nm의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 메탈층은 TaN 및 TiN 중 적어도 어느 하나의 물질로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 게이트 패턴 형성 후에 게이트 산화 공정을 진행하여 상기 게이트 패턴 측벽에 측면 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 컨트롤 게이트용 물질은 150nm~200nm의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 컨트롤 게이트용 물질은 폴리실리콘, TiN 및 TaN 중 적어도 어느 하나의 물질로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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