KR20060021054A - 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 - Google Patents

불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 Download PDF

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Abstract

불휘발성 메모리 장치 및 이를 제조하는 방법에서, 제1확산 영역은 기판의 표면 부위에 수직 방향으로 형성된 리세스의 바닥 부위에 형성되며, 제2확산 영역 및 제3확산 영역은 상기 제1확산 영역으로부터 이격되며 서로 마주하는 상기 리세스의 측면 부위들에 각각 형성된다. 제1절연막, 제2절연막 및 상기 제1절연막과 상기 제2절연막 사이의 전하 트랩핑막을 포함하는 복합 절연막은 상기 리세스의 표면들 상에 형성되며, 상기 리세스를 매립하는 게이트 전극은 상기 복합 절연막 상에 형성된다. 상기 복합 절연막은 상기 확산 영역들과 인접하는 4개의 전하 저장 영역들을 가지며, 4 비트 정보를 저장할 수 있다.

Description

불휘발성 메모리 장치, 이를 제조하는 방법 및 이를 동작시키는 방법{Non-volatile memory device, method of manufacturing the same and method of operating the same}
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 2는 도 1에 도시된 불휘발성 메모리 장치의 전기적 등가 회로도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 설명하기 위한 평면도이다.
도 4 및 도 5는 도 1에 도시된 불휘발성 메모리 장치의 제1비트 정보(first bit data)의 프로그래밍과 읽기(reading)를 설명하기 위한 단면도들이다.
도 6 및 도 7은 도 1에 도시된 불휘발성 메모리 장치의 제2비트 정보(first bit data)의 프로그래밍과 읽기(reading)를 설명하기 위한 단면도들이다.
도 8 및 도 9는 도 1에 도시된 불휘발성 메모리 장치의 제1비트 정보 및 제3비트 정보의 프로그래밍 동작들과 읽기 동작들을 동시에 수행하는 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 11 내지 도 22는 도 1에 도시된 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들 및 평면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 14 : 필드 절연 패턴
20 : 리세스 30 : 제1채널
32 : 제2채널 100 : 불휘발성 메모리 장치
102 : 게이트 전극 104 : 워드 라인
110 : 복합 절연막 112 : 제1절연막
114 : 전하 트랩핑막 116 : 제2절연막
120 : 제1확산 영역 122 : 제2확산 영역
124 : 제3확산 영역
본 발명은 불휘발성 메모리 장치(non-volatile memory device)에 관한 것이다. 보다 상세하게는, SONOS(silicon-oxide-nitride-oxide-semiconductor) 구조를 갖는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
최근, 반도체 장치의 집적도 향상에 대한 요구에 부응하여 다양한 시도들이 수행되고 있으며, 이에 대한 일 예로써, 미합중국 특허 제5,834,808호(issued to Tsukiji)에는 하나의 컨트롤 게이트와 두 개의 플로팅 게이트를 갖는 불휘발성 메모리 장치가 개시되어 있고, 미합중국 특허 제6,649,972호(issued to Eitan)에는 기판에 형성된 두 개의 확산 영역과 그들 사이에 형성된 채널과 ONO(oxide-nitride-oxide)막을 포함하는 2 비트 불휘발성 반도체 메모리 셀이 개시되어 있다. 상기 미합중국 특허 제6,649,972호에 따르면, 상기 ONO막은 제1산화막, 질화막 및 제2산화막을 포함하며, 상기 질화막은 100Å 이하의 두께를 가지며 두 개의 전하 저장 영역을 갖는다.
그러나, 상기와 같은 시도들에도 불구하고, 반도체 장치의 집적도 향상에 대한 요구는 여전히 존재하며, 상기 특허들의 경우, 플로팅 게이트의 구조 또는 데이터 저장막으로 사용되는 질화막의 사용 방법 등을 개선하여 불휘발성 메모리 장치 의 데이터 집적도(storage density of data)를 향상시키고 있으나, 상기 플로팅 게이트 및 질화막이 수평 방향으로 형성되기 때문에 상기 불휘발성 메모리 장치의 크기 축소는 매우 제한적일 수밖에 없다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 향상된 데이터 집적도를 갖고, 셀 크기를 감소시킬 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2목적은 상술한 바와 같은 불휘발성 메모리 장치를 제조하는 방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치는, 기판의 표면 부위에 수직 방향으로 형성된 리세스의 바닥 부위에 형성된 제1확산 영역과, 상기 제1확산 영역으로부터 이격되며 서로 마주하는 상기 리세스의 측면 부위들에 각각 형성된 제2확산 영역과 제3확산 영역과, 상기 리세스의 표면들 상에 형성되며, 제1절연막, 제2절연막 및 상기 제1절연막과 상기 제2절연막 사이에 형성된 전하 트랩핑막(charge trapping layer)을 포함하는 복합 절연막과, 상기 복합 절연막 상에 형성되며 상기 리세스를 매립하는 게이트 전극을 포함한다.
상기 제1확산 영역과 제2확산 영역 사이 및 상기 제1확산 영역과 상기 제3확산 영역 사이에서 제1채널과 제2채널이 형성되며, 상기 전하 트랩핑막은 상기 제1채널 및 상기 제2확산 영역과 인접하는 제1전하 저장 영역과, 상기 제1채널 및 상 기 제1확산 영역과 인접하는 제2전하 저장 영역과, 상기 제2채널 및 상기 제3확산 영역과 인접하는 제3전하 저장 영역과, 상기 제2채널 및 상기 제1확산 영역과 인접하는 제4전하 저장 영역을 갖는다.
상기 각각의 전하 저장 영역들은 각자 1 비트 정보를 저장하므로, 상기 불휘발성 메모리 장치는 4 비트의 정보를 저장할 수 있다. 따라서, 상기 불휘발성 메모리 장치의 데이터 집적도와 향상시킬 수 있으며, 셀 크기를 감소시킬 수 있다.
상기 제2목적을 달성하기 위한 본 발명의 제2실시예에 따르면, 기판의 표면 부위에 수직 방향으로 형성된 리세스의 바닥 부위에 제1확산 영역을 형성하고, 상기 제1확산 영역으로부터 이격되며 서로 마주하는 상기 리세스의 측면 부위들에 제2확산 영역과 제3확산 영역을 형성한다. 이어서, 제1절연막, 제2절연막 및 상기 제1절연막과 상기 제2절연막 사이의 전하 트랩핑막을 포함하는 복합 절연막을 상기 리세스의 표면들 상에 형성하고, 상기 리세스를 매립하는 게이트 전극을 상기 복합 절연막 상에 형성하여 불휘발성 메모리 장치를 완성한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 개략적인 단면도이고, 도 2는 도 1에 도시된 불휘발성 메모리 장치의 전기적 등가 회로도이며, 도 3은 도 1에 도시된 불휘발성 메모리 장치를 설명하기 위한 평면도이다.
도 1 내지 도 3을 참조하면, 상기 일 실시예에 따른 불휘발성 메모리 장치 (100)는 실리콘 웨이퍼와 같은 반도체 기판(10)의 표면 부위에 수직 방향으로 형성된 리세스(20) 내에 매립된 게이트 전극(102)을 갖는다. 상기 게이트 전극(102)과 리세스(20)의 측벽들 사이에는 복합 절연막(110)이 형성되어 있고, 상기 리세스(20)의 바닥 부위에는 제1확산 영역(120)이 형성되어 있으며, 제1확산 영역(120)과 이격하여 상기 리세스(20)의 측면 부위들에는 제2확산 영역(122)과 제3확산 영역(124)이 각각 형성되어 있다.
게이트 전극(102)은 상기 리세스(20) 내에 형성되며, 수직 방향으로 연장하는 사각 프리즘 형상을 갖는다. 게이트 전극(102)은 N 타입 또는 P 타입 불순물들을 함유하는 도프트 폴리실리콘 또는 금속으로 이루어질 수 있다.
복합 절연막(110)은 터널 산화막(tunnel oxide layer)으로 기능하는 제1절연막(112)과 전하를 트랩하기 위한 전하 트랩핑막(charge trapping layer, 114) 및 블록킹 산화막(blocking oxide layer)으로 기능하는 제2절연막(116)을 포함한다. 제1절연막(112)은 반도체 기판(10)의 상부면, 상기 리세스(20)의 측면들 및 상기 리세스(20)의 바닥면 상에 형성되며, 전하 트랩핑막(114)은 게이트 전극(102)의 측면들과 마주하도록 제1절연막(112) 상에 형성되며, 제2절연막(116)은 제1절연막(112) 및 전하 트랩핑막(114) 상에 형성된다.
제1절연막(112)은 실리콘 산화물로 형성될 수 있으며, 제2절연막(116)은 실리콘 산화물 또는 알루미늄 산화물로 형성될 수 있다. 전하 트랩핑막(114)은 실리콘 질화물, 나노결정 물질(nanocrystal material), 알루미늄 산화물, 하프늄 산화물 또는 이들의 혼합물로 이루어질 수 있다. 상기 나노결정 물질의 예로는 실리콘 (Si), 실리콘 게르마늄(SiGe), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 카드뮴 셀렌(CdSe), 텅스텐 나이트라이드(WN) 등이 있다.
도 1에 도시된 바와 같은 불휘발성 메모리 장치(100)는 도 2에 도시된 바와 같은 전기적 등가 회로로 표시될 수 있다. 도 2에 도시된 등가 요소들은 도 1에서와 같이 동일한 참조 부호로서 표현된다. 게이트 전극(102)은 워드 라인(104)과 연결되며, 전하 트랩핑막(114)과 정전용량적으로(capacitively) 결합된다. 제1, 제2 및 제3확산 영역들(120, 122, 124)은 서로 이격되어 있다. 구체적으로, 제2 및 제3확산 영역들(122, 124)이 제1확산 영역(120)을 기준으로 서로 대향하여 위치하며, 제1확산 영역(120)과 제2확산 영역(122) 사이에서 제1채널(30)이 형성되고, 제1확산 영역(120)과 제3확산 영역(124) 사이에서 제2채널(32)이 형성된다. 제1 및 제2채널(30, 32)과 전하 트랩핑막(114) 사이에는 제1절연막(112)이 위치하며, 게이트 전극(102)과 전하 트랩핑막(114)은 제2절연막(116)에 의해 서로 절연된다. 또한, 제1, 제2 및 제3확산 영역들(120,122, 124)은 제1, 제2 및 제3비트 라인들(106, 107, 108)에 각각 연결되어 있다.
도 2에 도시된 바에 의하면, 게이트 전극(102)은 공통으로 사용되며, 확산 영역들(120, 122, 124)은 소스 또는 드레인으로서 각각 기능한다. 즉, 도 2에 도시된 불휘발성 메모리 장치(100)는 공통의 게이트 전극(102)과, 게이트 전극(102)과 인접하여 직렬로 배치되며 소스 또는 드레인으로서 각각 기능하는 3개의 확산 영역들(120, 122, 124)과, 게이트 전극(102)과 확산 영역들(120, 122, 124) 사이에 위치하는 전하 트랩핑막(114)과, 전하 트랩핑막(114)과 확산 영역들(120, 122, 124) 사이의 제1절연막(112)과, 게이트 전극(102)과 전하 트랩핑막(114) 사이의 제2절연막(116)을 포함한다.
한편, 반도체 기판(10)의 표면 부위에는 반도체 기판(10)을 가로지르는 제1방향으로 연장하며 STI(shallow trench isolation) 공정에 의해 형성된 필드 절연 패턴들(14)이 형성되어 있으며, 상기 리세스(20)는 상기 필드 절연 패턴들(14) 사이에 위치한다.
제1확산 영역(120)은 게이트 전극(102)의 하부(lower portion)와 인접하여 제1절연막(112)과 접하도록 형성된다. 제2확산 영역(122)과 제3확산 영역(124)은 게이트 전극(102)에 대하여 서로 대향하며, 제1확산 영역(120)으로부터 수직 방향으로 이격되어 형성된다. 구체적으로, 제2확산 영역(122)과 제3확산 영역(124)은 게이트 전극(102)의 상부(upper portion)와 인접하여 제1절연막(112)과 접하도록 형성된다. 더욱 구체적으로, 제2확산 영역(122)과 제3확산 영역(124)은 필드 절연 패턴들(14)과 상기 리세스(20) 사이의 반도체 기판(10)의 상부면 부위들에 각각 형성된다.
제1확산 영역(120), 제2확산 영역(122) 및 제3확산 영역(124)은 이온 주입 공정을 이용하여 리세스(20)의 바닥 부위 및 상기 반도체 기판(10)의 상부면 부위들에 불순물을 주입함으로써 형성될 수 있다. 예를 들면, 상기 반도체 기판(10)은 P 타입 기판이며, 상기 제1, 제2 및 제3확산 영역들(120, 122, 124)에 주입되는 불순물은 N 타입 불순물일 수 있다.
제1, 제2 및 제3확산 영역(120, 122, 124)은 상기 제1방향을 따라 연장하며, 게이트 전극(102)은 상기 제1방향에 대하여 실질적으로 수직하는 제2방향으로 연장하는 워드 라인(104)과 연결된다. 제1, 제2 및 제3확산 영역(120, 122, 124)은 제1, 제2 및 제3비트 라인들(106, 107, 108)과 콘택 플러그들을 통해 각각 전기적으로 연결된다.
각각의 확산 영역들(120, 122, 124)은 워드 라인(104) 및 상기 비트 라인들(106, 107, 108)에 인가되는 전압들에 따라 소스 또는 드레인으로서 기능한다. 게이트 전극(102) 및 상기 확산 영역들(120, 122, 124) 중 하나에 프로그래밍(또는 쓰기)을 위한 프로그래밍 전압들이 인가될 경우, 제1확산 영역(120)과 제2확산 영역(122) 사이의 상기 리세스(20)의 제1측면 부위 또는 제1확산 영역(120)과 제3확산 영역(124) 사이의 상기 리세스(20)의 제2측면 부위에는 채널이 형성된다. 예를 들면, 게이트 전극(102)과 제1확산 영역(120)에 프로그래밍 전압들이 인가되고, 제2확산 영역(122) 및 제3확산 영역(124)이 접지되는 경우, 제1확산 영역(120)은 드레인으로서 기능하며 상기 제1측면 부위와 제2측면 부위에 각각 제1채널(30) 및 제2채널(32)이 형성되며, 전자들은 상기 제1채널(30) 및 제2채널(32)을 따라 제2확산 영역(122) 및 제3확산 영역(124)으로부터 제1확산 영역(120)으로 이동한다.
도시된 바에 의하면, 전하 트랩핑막(114)은 불휘발성 메모리 장치(100)의 데이터 저장막으로서 기능하며, 상기 리세스(20)의 측면들과 게이트 전극(102) 사이에 형성되어 있다. 전하 트랩핑막(114)은 상기 제1채널(30)과 인접하는 제1전하 저장 영역(114a)과 제2전하 저장 영역(114b), 그리고 상기 제2채널(32)과 인접하는 제3전하 저장 영역(114c)과 제4전하 저장 영역(114d)을 갖는다. 구체적으로, 제1전 하 저장 영역(114a)은 제1채널(30) 및 제2확산 영역(122)과 인접하여 위치하며, 제2전하 저장 영역(114b)은 제1채널(30) 및 제1확산 영역(120)과 인접하여 위치한다. 제3전하 저장 영역(114c)은 제2채널(32) 및 제3확산 영역(124)과 인접하여 위치하며, 제4전하 저장 영역(114d)은 제2채널(32) 및 제1확산 영역(120)과 인접하여 위치한다. 상기 전하 저장 영역들(114a, 114b, 114c, 114d)은 도 1에서 점선으로 표시된 원들로 표시된다.
한편, 상기 제1채널(30) 또는 제2채널(32)을 따라 전자들이 이동하는 동안, 상기 전자들 중 일부는 제1절연막(112)의 전위 장벽(potential barrier)을 뛰어넘기에 충분한 에너지를 얻게 되며, 전하 트랩핑막(114)의 트랩 사이트(trap site)에 트랩된다. 예를 들면, 게이트 전극(102)과 제2확산 영역(122)에 프로그래밍 전압들이 인가되고, 제1확산 영역(120)이 접지되는 경우, 전자들은 제1채널(30)을 따라 제1확산 영역(120)으로부터 제2확산 영역(122)으로 이동하며, 전자들의 일부는 제2확산 영역(122)과 인접하는 제1전하 저장 영역(114a)으로 주입된다. 따라서, 제1확산 영역(120)과 제2확산 영역(122) 사이에서 제1전하 저장 영역(114a)과 인접하는 제1채널(30) 부위의 문턱 전압(threshold voltage)이 상승된다.
상기 전하 저장 영역들(114a, 114b, 114c, 114d)은 각각 1 비트의 정보를 저장할 수 있으므로, 상기 불휘발성 메모리 장치(100)는 4 비트의 정보를 저장할 수 있다. 구체적으로, 상기 전하 저장 영역들(114a, 114b, 114c, 114d)에는 각각 '0' 또는 '1'의 로직 상태(또는 바이너리 값 '0' 또는 '1')가 저장될 수 있다. 각각의 전하 저장 영역(114a, 114b, 114c, 114d)이 프로그램되는 경우(예를 들면, '0'의 로직 상태), 채널 전류는 매우 낮아야 하며, 이와 반대로 각각의 전하 저장 영역(114a, 114b, 114c, 114d)이 프로그램되지 않은 경우(예를 들면 '1'의 로직 상태), 채널 전류는 상대적으로 높아야 한다. 특히, 상기 '0'과 '1'의 로직 상태들 사이의 구별을 위해 상기 '0'과 '1'의 로직 상태들 사이에서의 채널 전류 차이가 최대화되는 것이 바람직하다.
한편, 전하 트랩핑막(114)에 주입되는 전하량은 프로그램 시간에 따라 변화되며, 채널의 문턱 전압은 트랩된 전하의 양에 따라 변화된다. 그러나, 프로그램이 과도하게 지속될 경우, 전하 트랩핑막(114)에 트랩된 전하를 제거하는데 소요되는 시간이 증가되므로, 정보의 소거(erasing)는 비효율적이다. 그러나, 프로그램을 수행하는 동안 전자들의 이동 방향에 대하여 반대 방향으로 읽기를 수행함으로써 프로그램 타임을 감소시킬 수 있다.
예를 들면, 제1전하 저장 영역(114a)에 제1정방향으로 프로그램이 진행된 경우, 읽기(reading)는 제1역방향으로 수행되는 것이 바람직하다. 이는 제1역방향으로의 읽기를 수행하는 동안 제1채널(30)의 문턱 전압이 프로그램시와 동일한 제1정방향 읽기를 수행하는 동안의 제1채널(30)의 문턱 전압보다 높기 때문이다. 상기 제1정방향은 제1전하 저장 영역(114a)이 프로그램되는 동안 제1채널(30)을 통한 전자들의 이동 방향을 의미한다. 상기 제1역방향은 상기 제1정방향에 대하여 반대 방향을 의미한다.
구체적으로, 제1전하 저장 영역(114a)에 저장된 정보를 제1정방향으로 읽기 위하여 게이트 전극(102)과 제2확산 영역(122)에 읽기 전압들을 인가하고, 제1확산 영역(120)을 접지시키는 경우, 읽기 전압들에 의해 형성된 전계들이 제2확산 영역(122)의 근처에서 가장 강하기 때문에 채널의 문턱 전압이 상대적으로 낮다. 그러나, 제1전하 저장 영역(114a)에 저장된 정보를 제1역방향으로 읽기 위하여 게이트 전극(102)과 제1확산 영역(120)에 읽기 전압들을 인가하고, 제2확산 영역(122)을 접지시키는 경우, 읽기 전압들에 의해 형성된 전계들이 제2확산 영역(122)의 근처에서는 상대적으로 약하기 때문에 채널의 문턱 전압이 상대적으로 높다. 예를 들면, 제1역방향 읽기에서는 제1채널(30)의 문턱 전압이 약 4V 이상이지만, 제1정방향 읽기에서는 제1채널(30)의 문턱 전압은 1V 미만으로 유지된다. 따라서, '0'과 '1'의 로직 상태들 사이에서의 전류 차이가 용이하게 검출하기 위해서는 역방향 읽기가 적용되는 것이 바람직하다. 일 예로서, 미합중국 특허 제6,649,972호는 정방향 읽기 및 역방향 읽기를 상세하게 개시하고 있다.
도 4 및 도 5는 도 1에 도시된 불휘발성 메모리 장치의 제1비트 정보(first bit data)의 프로그래밍과 읽기(reading)를 설명하기 위한 단면도들이다.
도 4를 참조하면, 제1비트 정보는 제1정방향(40a)으로 제1전하 저장 영역(114a)에 저장된다. 구체적으로, 게이트 전극(102)과 제2확산 영역(122)에 프로그래밍 전압들(Vp1, Vp2)이 인가되고, 제1확산 영역(120)과 제3확산 영역(124)은 접지된다. 예를 들면, 게이트 전극(102)에 약 10V 정도의 프로그래밍 전압(Vp1)이 인가되고, 제2확산 영역(122)에 약 5V 정도의 프로그래밍 전압(Vp2)이 인가될 수 있다. 따라서, 게이트 전극(102)에 인가된 프로그래밍 전압(Vp1)에 의해 제1채널(30)이 제1확산 영역(120)과 제2확산 영역(122) 사이에서 형성되며, 전자들은 제1채널 (30)을 따라 제1확산 영역(120)으로부터 제2확산 영역(122)으로 이동하며 상기 전자들 중 일부는 제1전하 저장 영역(114a)으로 주입된다. 도시된 바에 의하면, 제1전하 저장 영역(114a)에 트랩된 전하는 교차 해치된 영역으로 표시된다.
한편, 제1확산 영역(120)과 제3확산 영역(124) 사이에서 제2채널(32)이 형성되지만, 제1확산 영역(120)과 제3확산 영역(124)이 접지되어 있으므로, 제2채널(32)을 통한 전자들의 이동은 발생되지 않는다.
도 5를 참조하면, 제1전하 저장 영역(114a)에 프로그램된 제1비트 정보를 제1역방향(40b)으로 읽기 위하여, 게이트 전극(102)과 제1확산 영역(120)에는 읽기 전압들(Vr1, Vr2)이 인가되고, 제2확산 영역(122)은 접지된다. 이때, 제3확산 영역(124)에는 제2채널(32)에서 전자들의 이동을 방지하기 위해 제1확산 영역(120)에 인가된 읽기 전압(Vr2)과 동일한 전압(Vr2)이 인가된다. 예를 들면, 게이트 전극(102)에는 약 3V 정도의 읽기 전압(Vr1)이 인가되며, 제1확산 영역(120)에는 약 2V 정도의 읽기 전압(Vr2)이 인가된다.
제1전하 저장 영역(114a)에 '0'의 로직 상태가 저장된 경우, 제1채널(30)에서의 채널 전류는 매우 낮으며, 제1전하 저장 영역(114a)에 '1'의 로직 상태가 저장된 경우, 제1채널(30)에서의 채널 전류는 상대적으로 높다. 구체적으로, 제1전하 저장 영역(114a)에 '0'의 로직 상태가 저장된 경우, 제1전하 저장 영역(114a)에 트랩된 전하가 제1전하 저장 영역(114a)과 인접하는 제1채널(30) 부위의 문턱 전압을 상승시키기 때문에 채널 전류가 매우 낮게 검출된다. 그러나, 제1정방향(40a)으로 제1전자 저장 영역(114a)을 읽는 경우, 제1채널(30)의 문턱 전압이 1V 미만으로 유 지되므로, 채널 전류가 상대적으로 높게 검출되므로, 제1전하 저장 영역(114a)의 로직 상태를 정확하게 읽을 수 없다.
도 6 및 도 7은 도 1에 도시된 불휘발성 메모리 장치의 제2비트 정보(first bit data)의 프로그래밍과 읽기(reading)를 설명하기 위한 단면도들이다.
도 6을 참조하면, 제2비트 정보는 제2정방향(42a)으로 제2전하 저장 영역(114b)에 저장된다. 구체적으로, 게이트 전극(102)과 제1확산 영역(120)에 프로그래밍 전압들(Vp1, Vp2)이 인가되고, 제2확산 영역(122)은 접지된다. 예를 들면, 게이트 전극(102)에 약 10V 정도의 프로그래밍 전압(Vp1)이 인가되고, 제1확산 영역(120)에 약 5V 정도의 프로그래밍 전압(Vp2)이 인가될 수 있다. 따라서, 게이트 전극(102)에 인가된 프로그래밍 전압(Vp1)에 의해 제1채널(30)이 제1확산 영역(120)과 제2확산 영역(122) 사이에서 형성되며, 전자들은 제1채널(30)을 따라 제2확산 영역(122)으로부터 제1확산 영역(120)으로 이동하며 상기 전자들 중 일부는 제2전하 저장 영역(114b)으로 주입된다. 도시된 바에 의하면, 상기 트랩된 전하는 교차 해치된 영역으로 표시된다.
한편, 제3확산 영역(124)에는 제1확산 영역(120)에 인가된 프로그래밍 전압(Vp2)과 동일한 전압(Vp2)이 인가된다. 따라서, 게이트 전극(102)에 인가된 프로그래밍 전압(Vp1)에 의해 제1확산 영역(120)과 제3확산 영역(124) 사이에서 제2채널(32)이 형성되지만, 제1확산 영역(120)과 제3확산 영역(124)에 동일한 크기의 전압들(Vp2)이 각각 인가되므로 제2채널(32)을 통한 전자들의 이동은 발생되지 않는다.
도 7을 참조하면, 제2전하 저장 영역(114b)에 프로그램된 제2비트 정보를 제 2역방향(42b)으로 읽기 위하여, 게이트 전극(102)과 제2확산 영역(122)에는 읽기 전압들(Vr1, Vr2)이 인가되고, 제1확산 영역(120)은 접지된다. 이때, 제3확산 영역(124)은 제2채널(32)에서 전자들의 이동을 방지하기 위해 접지된다. 예를 들면, 게이트 전극(102)에는 약 3V 정도의 읽기 전압(Vp1)이 인가되며, 제2확산 영역(122)에는 약 2V 정도의 읽기 전압(Vp2)이 인가된다.
도시되지는 않았으나, 제3비트 정보는 제3정방향으로 제3전하 저장 영역(114c)에 저장된다. 구체적으로, 게이트 전극(102)과 제3확산 영역(124)에 프로그래밍 전압들이 인가되고, 제1확산 영역(120)과 제2확산 영역(122)은 접지된다. 예를 들면, 게이트 전극(102)에 약 10V 정도의 프로그래밍 전압이 인가되고, 제3확산 영역(124)에 약 5V 정도의 프로그래밍 전압이 인가될 수 있다. 따라서, 게이트 전극(102)에 인가된 프로그래밍 전압에 의해 제2채널(32)이 제1확산 영역(120)과 제3확산 영역(124) 사이에서 형성되며, 전자들은 제2채널(32)을 따라 제1확산 영역(120)으로부터 제3확산 영역(124)으로 이동하며 상기 전자들 중 일부는 제3전하 저장 영역(114c)으로 주입된다.
한편, 제1확산 영역(120)과 제2확산 영역(122) 사이에서 제1채널(30)이 형성되지만, 제1확산 영역(120)과 제2확산 영역(122)이 접지되어 있으므로, 제1채널(30)을 통한 전자들의 이동은 발생되지 않는다.
제3전하 저장 영역(114c)에 프로그램된 제3비트 정보를 제3역방향으로 읽기 위하여, 게이트 전극(102)과 제1확산 영역(120)에는 읽기 전압들이 인가되고, 제3확산 영역(124)은 접지된다. 이때, 제2확산 영역(122)에는 제1채널(30)에서 전자들 의 이동을 방지하기 위해 제1확산 영역(120)에 인가된 읽기 전압과 동일한 전압이 인가된다. 예를 들면, 게이트 전극(102)에는 약 3V 정도의 읽기 전압이 인가되며, 제1확산 영역(120)에는 약 2V 정도의 읽기 전압이 인가된다.
이와는 반대로, 제4비트 정보는 제4정방향으로 제4전하 저장 영역(114d)에 저장된다. 구체적으로, 게이트 전극(102)과 제1확산 영역(120)에 프로그래밍 전압들이 인가되고, 제3확산 영역(124)은 접지된다. 예를 들면, 게이트 전극(102)에 약 10V 정도의 프로그래밍 전압이 인가되고, 제1확산 영역(120)에 약 5V 정도의 프로그래밍 전압이 인가될 수 있다. 따라서, 게이트 전극(102)에 인가된 프로그래밍 전압에 의해 제2채널(32)이 제1확산 영역(120)과 제3확산 영역(124) 사이에서 형성되며, 전자들은 제2채널(32)을 따라 제3확산 영역(124)으로부터 제1확산 영역(120)으로 이동하며 상기 전자들 중 일부는 제4전하 저장 영역(114d)으로 주입된다.
한편, 제2확산 영역(122)에는 제1확산 영역(120)에 인가된 프로그래밍 전압과 동일한 전압이 인가된다. 따라서, 게이트 전극(102)에 인가된 프로그래밍 전압에 의해 제1확산 영역(120)과 제2확산 영역(122) 사이에서 제1채널(30)이 형성되지만, 제1확산 영역(120)과 제2확산 영역(122)에 동일한 크기의 전압들이 각각 인가되므로 제1채널(30)을 통한 전자들의 이동은 발생되지 않는다.
제4전하 저장 영역(114d)에 프로그램된 제4비트 정보를 제4역방향으로 읽기 위하여, 게이트 전극(102)과 제3확산 영역(124)에는 읽기 전압들이 인가되고, 제1확산 영역(120)은 접지된다. 이때, 제2확산 영역(122)은 제1채널(30)에서 전자들의 이동을 방지하기 위해 접지된다. 예를 들면, 게이트 전극(102)에는 약 3V 정도의 읽기 전압이 인가되며, 제3확산 영역(124)에는 약 2V 정도의 읽기 전압이 인가된다.
상기한 바와 같은 불휘발성 메모리 장치의 프로그램 동작들과 읽기 동작들은 표 1로 간단하게 정리될 수 있다.
게이트 전극 제1확산영역 제2확산영역 제3확산영역
제1비트 프로그램 Vp1 접지 Vp2 접지
제2비트 프로그램 Vp1 Vp2 접지 Vp2
제3비트 프로그램 Vp1 접지 접지 Vp2
제4비트 프로그램 Vp1 Vp2 Vp2 접지
제1비트 읽기 Vr1 Vr2 접지 Vr2
제2비트 읽기 Vr1 접지 Vr2 접지
제3비트 읽기 Vr1 Vr2 Vr2 접지
제4비트 읽기 Vr1 접지 접지 Vr2
표 1을 참조하면, 각각의 전하 저장 영역들(114a, 114b, 114c, 114d)에는 게이트 전극(102)과 제1, 제2 및 제3확산 영역들(120, 122, 124)에 인가되는 프로그래밍 전압들 및 읽기 전압들을 적절하게 조절함으로써 4 비트 정보가 저장될 수 있다.
도 8 및 도 9는 도 1에 도시된 불휘발성 메모리 장치의 제1비트 정보 및 제3비트 정보의 프로그래밍 동작들과 읽기 동작들을 동시에 수행하는 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 제1 및 제3전하 저장 영역들(114a, 114c)에 대한 프로그래밍 동작들은 제1정방향(40a) 및 제3정방향(44a)으로 동시에 수행될 수 있다. 구체적으로, 게이트 전극(102)과 제2 및 제3확산 영역(122, 124)에 프로그래밍 전압들이 인가되고, 제1확산 영역(120)은 접지된다. 예를 들면, 게이트 전극(102)에 약 10V 정도의 프로그래밍 전압(Vp1)이 인가되고, 제2 및 제3확산 영역(122, 124)에 약 5V 정도의 프로그래밍 전압들(Vp2)이 인가되면, 게이트 전극(102)에 인가된 프로그래밍 전압(Vp1)에 의해 제1 및 제2채널(30, 32)이 형성되고, 제1 및 제2채널(30, 32)을 따라 제1확산 영역(120)으로부터 제2 및 제3확산 영역들(122, 124)로 각각 전자들이 이동하며, 이동하는 전자들 중 일부들이 제2 및 제3확산 영역들(122, 124)로 각각 주입된다.
도 9를 참조하면, 제1 및 제3전하 저장 영역들(114a, 114c)에 저장된 비트 정보들은 게이트 전극(102)과 제1확산 영역(120)에 읽기 전압들(Vr1, Vr2)을 인가하고, 제2 및 제3확산 영역들(122, 124)을 접지시킴으로써 제1역방향(40b) 및 제3역방향(44b)으로 동시에 읽어질 수 있다. 예를 들면, 제1전하 저장 영역(114a)에 '0'의 로직 상태가 저장되어 있고, 제3전하 저장 영역(114c)에 '1'의 로직 상태가 저장되어 있는 경우, 게이트 전극(102)에 약 3V의 읽기 전압(Vr1)을 인가하고, 제1확산 영역(120)에 약 2V의 읽기 전압(Vr2)을 인가하고, 제2 및 제3확산 영역(122, 124)을 접지시키면, 제1 및 제2확산 영역들(120, 122) 사이의 제1채널(30)을 통한 채널 전류는 매우 낮게 검출되는 반면, 제1 및 제3확산 영역들(120, 124) 사이의 제2채널(32)을 통한 채널 전류는 상대적으로 높게 검출된다.
또한, 제2 및 제4전하 저장 영역들(114b, 114d)에 대한 프로그래밍 동작들은 게이트 전극(102)과 제1확산 영역(120)에 프로그래밍 전압들을 인가하고 제2 및 제3확산 영역들(122, 124)을 접지시킴으로써 동시에 수행될 수 있으며, 제2 및 제4전하 저장 영역들(114b, 114d)에 대한 읽기 동작들은 게이트 전극(102)과 제2 및 제3 확산 영역들(122, 124)에 읽기 전압들을 인가하고 제1확산 영역(120)을 접지시킴으로써 동시에 수행될 수 있다.
게이트 전극 제1확산영역 제2확산영역 제3확산영역
제1비트 프로그램 Vp1 접지 Vp2 Vp2
제3비트 프로그램
제2비트 프로그램 Vp1 Vp2 접지 접지
제4비트 프로그램
제1비트 읽기 Vr1 Vr2 접지 접지
제3비트 읽기
제2비트 읽기 Vr1 접지 Vr2 Vr2
제4비트 읽기
표 2는 상술한 바와 같이 제1비트 정보 및 제3비트 정보의 프로그래밍 동작들과 읽기 동작들을 동시에 수행하는 방법과, 제2비트 정보 및 제4비트 정보의 프로그래밍 동작들과 읽기 동작들을 동시에 수행하는 방법을 간단하게 정리한 것이다.
표 2를 참조하면, 상기 불휘발성 메모리 장치는 한번의 프로그래밍 동작을 수행함으로써 2 비트 정보를 저장할 수 있으며, 또한 한번의 읽기 동작을 수행함으로써 2 비트 정보를 읽을 수 있으므로, 크게 개선된 동작 특성을 갖는다.
한편, 도시되지는 않았으나, 제1, 제2, 제3 및 제4전하 저장 영역들(114a, 114b, 114c, 114d)에 저장된 비트 정보들은 게이트 전극(102)과 제1, 제2 및 제3확산 영역(120, 122, 124)에 소거 전압들을 인가함으로써 소거될(erased) 수 있다. 구체적으로, 게이트 전극(102)에 마이너스 전압을 인가하고, 제1, 제2 및 제3확산 영역(120, 122, 124)에 플러스 전압을 인가함으로써 소거될 수 있다. 예를 들면, 게이트 전극(102)에 약 -8V 정도의 소거 전압을 인가하고, 제1, 제2 및 제3확산 영역(120, 122, 124)에 약 5V 정도의 소거 전압을 인가할 경우, 각각의 전하 저장 영역들(114a, 114b, 114c, 114d)에 트랩된 전하들은 각각의 전하 저장 영역(114a, 114b, 114c, 114d)과 인접하는 확산 영역들(120, 122, 124)로 각각 이동된다. 상기 소거 전압들은 복합 절연막(110)의 두께에 따라 변화될 수 있다. 특히, 제1절연막(112)의 두께에 따라 변화될 수 있다. 또한, 게이트 전극(102)을 접지시키고, 제1, 제2 및 제3확산 영역(120, 122, 124)에 소거 전압들을 상대적으로 높게, 예를 들면 약 13V 정도의 소거 전압을 인가함으로써 상기 비트 정보들을 소거시킬 수도 있다.
한편, 이와는 다르게, 게이트 전극(102)과 반도체 기판(10)에 소거 전압들을 인가할 수도 있다. 구체적으로, 게이트 전극(102)에 마이너스 전압을 인가하고, 반도체 기판(10)에 플러스 전압을 인가함으로써 F-N 터널링 현상을 이용하여 상기 비트 정보들을 소거할 수 있다. 예를 들면, 게이트 전극(102)에 약 -8V 정도의 소거 전압을 인가하고, 반도체 기판(10)에 약 12V 정도의 소거 전압을 인가함으로써 상기 비트 정보들을 소거할 수 있다. 또한, 게이트 전극(102)을 접지시키고, 반도체 기판(10)에 약 20V 정도의 소거 전압을 인가함으로써 상기 비트 정보들을 소거시킬 수도 있다. 이때, 제1, 제2 및 제3확산 영역들(120, 122, 124)은 접지된다.
도 10은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 10을 참조하면, 상기 다른 실시예에 따른 불휘발성 메모리 장치(200)는 실리콘 웨이퍼와 같은 반도체 기판(10)의 표면 부위에 수직 방향으로 형성된 리세 스 (20)내에 매립된 게이트 전극(202)을 갖는다. 상기 게이트 전극(202)과 리세스(20)의 측면들 및 바닥면 사이에는 복합 절연막(210)이 형성되어 있고, 상기 리세스(20)의 바닥 부위에는 제1확산 영역(220)이 형성되어 있으며, 제1확산 영역(220)과 이격하여 상기 리세스(20)의 측면 부위들에는 제2확산 영역(222)과 제3확산 영역(224)이 각각 형성되어 있다.
복합 절연막(210)은 터널 산화막(tunnel oxide layer)으로 기능하는 제1절연막(212)과 블록킹 산화막(blocking oxide layer)으로 기능하는 제2절연막(216) 및 제1절연막(212)과 제2절연막(216) 사이에서 연속적으로 형성된 전하 트랩핑막(214)을 포함한다.
게이트 전극(202)에 워드 라인(204)을 통해 프로그래밍 전압 또는 읽기 전압이 인가되는 경우, 제1확산 영역(220)과 제2확산 영역(222) 사이의 리세스(20)의 측면 부위에는 제1채널(30)이 형성되며, 제1확산 영역(220)과 제3확산 영역(224) 사이의 리세스(20)의 측면 부위에는 제2채널(32)이 형성된다.
전하 트랩핑막(214)은 제1채널(30) 및 제2확산 영역(222)과 인접하여 위치하는 제1전하 저장 영역(214a)과, 제1채널(30) 및 제1확산 영역(220)과 인접하여 위치하는 제2전하 저장 영역(214b)과, 제2채널(32) 및 제3확산 영역(224)과 인접하여 위치하는 제3전하 저장 영역(214c)과, 제2채널(32) 및 제1확산 영역(220)과 인접하여 위치하는 제4전하 저장 영역(214d)을 갖는다.
도 10에 도시된 불휘발성 메모리 장치의 다른 구성 요소들은 도 1에 도시된 불휘발성 메모리 장치(100)의 구성 요소들과 유사하므로 이에 대한 추가적인 상세 설명은 생략한다.
도 11 내지 도 22는 도 1에 도시된 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 11 및 도 12를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(10)을 가로지르는 제1방향으로 연장하는 제1트렌치들(12)을 형성하고, 소자 분리를 위한 필드 절연 패턴들(14)을 제1트렌치들(12)의 내부에 형성한다.
구체적으로, 반도체 기판(10) 상에 화학 기상 증착 공정(chemical vapor deposition; CVD) 또는 열산화 공정을 통해 제1패드 산화막(130)을 형성하고, 상기 제1패드 산화막(130) 상에 제1마스크층(미도시)을 형성한다. 상기 제1마스크층은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 형성될 수 있다.
상기 제1마스크층의 표면을 노출시키는 제1포토레지스트 패턴(미도시)을 상기 제1마스크층 상에 형성한다. 상기 제1포토레지스트 패턴은 포토리소그래피 공정을 통해 형성될 수 있다. 이어서 상기 제1포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1마스크층을 이방성으로 식각함으로써 제1패드 산화막(130) 상에 제1마스크 패턴(132)을 형성한다. 상기 포토레지스트 패턴은 제1마스크 패턴(132)을 형성한 후 스트립 공정 및 애싱 공정을 통해 제거된다.
제1마스크 패턴(132)을 식각 마스크로 사용하여 제1패드 산화막(130) 및 반도체 기판(10)의 표면 부위를 이방성 식각하여 상기 제1트렌치들(12)을 형성한다. 각각의 제1트렌치(12)는 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다. 바람직하게는, 약 2300Å 정도의 깊이를 갖도록 형성될 수 있다.
한편, 상기 제1트렌치들(12)을 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 제1트렌치들(12)의 내측면들에 대한 산화 처리를 수행할 수 있다. 상기 산화 처리에 의해 상기 제1트렌치들(12)의 내측면들 상에는 약 30Å 정도의 두께를 갖는 트렌치 산화막(미도시)이 형성된다.
상기 제1트렌치들(12)이 형성된 반도체 기판(10) 상에 필드 절연막(미도시)을 형성하여 상기 제1트렌치들(12)을 매립한다. 상기 필드 절연막으로는 실리콘 산화물로 이루어질 수 있으며, 상기 실리콘 산화물의 예로는 USG(undoped silicate glass), PE-TEOS(plasma enhanced tetra ethyl ortho silicate) USG 또는 HDP(high density plasma) 산화물 등이 있다. 바람직하게는, SiH4, O2 및 Ar 가스를 소스 가스로서 이용하여 형성된 HDP 산화물이 사용될 수 있다.
상기 필드 절연막의 상부(upper portion)를 제거하여 제1마스크 패턴(132)을 노출시킨다. 구체적으로, 화학적 기계적 연마 공정(chemical mechanical polishing; CMP)을 제1마스크 패턴(132)의 표면이 노출되도록 수행하여 상기 필드 절연막의 상부를 제거하여 제1트렌치들(12) 내에 필드 절연 패턴들(14)을 형성한 다.
도 13 및 도 14를 참조하면, 상기 제1트렌치들(12) 사이에 제2트렌치(136)를 형성한다. 구체적으로, 제1마스크 패턴(132) 및 필드 절연 패턴들(14) 상에 제1마스크 패턴(132)의 표면을 노출시키는 제2포토레지스트 패턴(미도시)을 형성하고, 상기 제2포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 통해 제1마스크 패턴(132)을 부분적으로 제거하여 필드 절연 패턴들(14) 사이의 제1패드 산화막(130) 부위를 노출시키는 제2마스크 패턴(134)을 형성한다.
상기 제2포토레지스트 패턴은 제2마스크 패턴(134)을 형성한 후 스트립 공정 및 애싱 공정을 통해 제거된다. 제2마스크 패턴(134)을 식각 마스크로 이용하는 이방성 식각 공정을 수행함으로써 필드 절연 패턴들(14) 사이에서 상기 제1방향을 따라 연장하는 제2트렌치(136)를 형성한다.
도 15를 참조하면, 이온 주입 공정을 통해 제2트렌치(136)의 바닥 부위에 예비 제1확산 영역(138)을 형성한다. 구체적으로, 제2마스크 패턴(134)을 이온 주입 마스크로 이용하여 N 타입 불순물을 제2트렌치(136)의 바닥 부위에 주입한다. 상기 이온 주입 공정을 수행하는 동안 이온빔의 입사각은 약 90°인 것이 바람직하다. 이는 제2트렌치(136)의 측벽 부위가 도핑되는 것을 방지하기 위함이다.
한편, 도시되지는 않았으나, 예비 제1확산 영역(138)을 형성하기 전, 이온 충격으로부터 제2트렌치(136)의 표면 부위들을 보호하기 위하여 제2트렌치(136)의 표면들 상에 제2패드 산화막을 형성할 수 있다. 또한, 이온들이 제2트렌치(136)의 측면 부위들에 주입되는 것을 방지하기 위하여 등방성 식각 공정을 통해 제2트렌치 (136)의 내부를 확장시킬 수도 있다.
이어서, 예비 제1확산 영역(138)에 주입된 불순물들을 어닐링 처리(annealing process)를 통해 확산시킴으로써 상기 제1방향을 따라 연장하는 제1확산 영역(120)을 완성한다. 상기 어닐링 처리는 약 600℃ 이상의 온도에서 수행될 수 있다.
도 16 및 도 17을 참조하면, 제2마스크 패턴(134)을 제거하고, 제2트렌치(136)를 충분히 매립하도록 희생막(미도시)을 형성한다. 구체적으로, 제2마스크 패턴(134)은 인산을 포함하는 식각액을 이용하여 제거될 수 있으며, 상기 희생막은 필드 절연 패턴들(14)과 동일한 물질로 이루어질 수 있다.
이어서, CMP 공정을 수행하여 상기 희생막의 일부와 패드 산화막(130)을 제거함으로써 반도체 기판(10)의 상부면을 노출시키고 제2트렌치(136) 내에 희생 패턴(140)을 형성한다. 상기 CMP 공정에서 반도체 기판(10)의 상부면 부위가 연마 저지막으로서 기능한다.
그러나, 제2마스크 패턴(134)은 희생막을 형성한 후, CMP 공정을 통해 제거될 수도 있다.
도 18을 참조하면, 필드 절연 패턴들(14)과 희생 패턴(140) 사이의 반도체 기판(10) 상부면 부위들에 상기 제1방향을 따라 연장하는 제2확산 영역(122)과 제3확산 영역(124)을 형성한다. 제2확산 영역(122)과 제3확산 영역(124)은 이온 주입 공정을 통해 형성될 수 있으며, 제1확산 영역(120)과 동일한 타입으로 도핑된다. 또한, 제2확산 영역(122)과 제3확산 영역(124)은 각각 제2트렌치(136)의 상부 측면 과 접하도록 형성된다. 예를 들면, 상기 반도체 기판(10)으로는 P 타입 반도체 기판이 사용될 수 있으며, 상기 제1, 제2 및 제3확산 영역들(120, 122, 124)은 N 타입 불순물들로 도핑될 수 있다.
이어서, 제2확산 영역(122) 및 제3확산 영역(124)을 수행하는 동안 이온 충격에 의한 반도체 기판(10)의 손상을 치유하기 위한 어닐링 처리를 수행한다.
한편, 도시되지는 않았으나, 제2확산 영역(122) 및 제3확산 영역(124)을 형성하기 전, 이온 충격으로부터 반도체 기판(10)을 보호하기 위하여 노출된 반도체 기판(10)의 상부면 상에 제3패드 산화막을 추가적으로 형성할 수도 있다.
도 19 및 도 20을 참조하면, 필드 절연 패턴들(14), 제2 및 제3확산 영역(122, 124) 및 희생 패턴(140) 상에 희생 패턴(140)을 부분적으로 노출시키는 제3포토레지스트 패턴(142)을 형성한다. 구체적으로, 제3포토레지스트 패턴(142)은 제1방향에 대하여 수직하는 제2방향으로 연장하며, 희생 패턴(140)을 부분적으로 노출시키는 개구(144)를 갖는다.
제3포토레지스트 패턴(142)을 식각 마스크로 이용하는 이방성 식각 공정을 통해 희생 패턴(140)을 부분적으로 제거함으로써 제2트렌치(136)의 측면들 및 바닥면을 부분적으로 노출시키며 반도체 기판(10)에 대하여 수직 방향으로 연장하는 리세스(20)를 형성한다.
제3포토레지스트 패턴(142)은 리세스(20)를 형성한 후 스트립 공정 및 애싱 공정을 통해 제거된다.
도 21을 참조하면, 리세스(20)의 측면들 및 바닥면 상에 터널 산화막으로서 기능하는 제1절연막(112) 및 전하 트랩핑막(114)을 순차적으로 형성한다. 제1절연막(112)은 실리콘 산화물로 이루어질 수 있으며, 열산화 공정을 통해 약 50Å 내지 100Å 정도의 두께로 형성될 수 있다. 전하 트랩핑막(114)은 실리콘 질화물, 나노결정 물질(nanocrystal material), 알루미늄 산화물, 하프늄 산화물 또는 이들의 혼합물로 이루어질 수 있으며, LPCVD 공정, 원자층 증착(atomic layer deposition; ALD) 공정 등을 통해 약 20Å 내지 100Å 정도의 두께로 형성될 수 있다. 상기 나노결정 물질의 예로는 실리콘(Si), 실리콘 게르마늄(SiGe), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 카드뮴 셀렌(CdSe), 텅스텐 나이트라이드(WN) 등이 있다.
도 22를 참조하면, 이방성 식각 공정을 수행함으로써 제1, 제2 및 제3확산 영역들(120, 122, 124) 상부에 각각 위치하는 전하 트랩핑막(114) 부위들을 제거하여 리세스의 측면들 상에만 전하 트랩핑막(114)을 잔류시킨다. 이어서, 상기 전하 트랩핑막(114)을 부분적으로 제거하기 위한 이방성 식각 공정에 의한 제1절연막(112)의 손상을 치유하기 위한 재산화 공정을 추가적으로 수행한다.
다시 도 1 내지 도 3을 참조하면, 제1절연막(112) 및 전하 트랩핑막(114) 상에 제2절연막(116)을 형성한다. 제2절연막(116)은 실리콘 산화물 또는 알루미늄 산화물로 이루어질 수 있으며, LPCVD 공정 또는 ALD 공정을 통해 약 50Å 내지 100Å 정도로 형성될 수 있다.
제2절연막(116) 상에 리세스를 충분히 매립하는 도전층(미도시)을 형성하고, 상기 도전층을 패터닝하여 리세스(20) 내에 게이트 전극(102)과 제2방향을 따라 연장하는 워드 라인(104)을 형성한다. 구체적으로, 상기 도전층은 불순물 도핑된 폴 리실리콘 또는 금속으로 이루어질 수 있으며, LPCVD 공정, ALD 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정, 금속 유기 화학 기상 증착(metal organic chemical vapor deposition; MOCVD) 공정 등을 통해 형성될 수 있다.
구체적으로, 상기 도전층 상에 제2방향을 따라 연장하는 제4포토레지스트 패턴(미도시)을 형성하고, 상기 제4포토레지스트 패턴을 식각 마스크로 하는 이방성 식각 공정을 수행함으로써 게이트 전극(102) 및 워드 라인(104)을 형성한다. 상기 제4포토레지스트 패턴은 게이트 전극(102) 및 워드 라인(104)을 형성한 후 스트립 공정 및 애싱 공정을 통해 제거된다.
한편, 도시되지는 않았으나, 워드 라인(104) 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 제1, 제2 및 제3확산 영역(120, 122, 124)을 노출시키는 콘택홀들을 형성한다. 이어서, 상기 콘택홀들을 매립하는 콘택 플러그들을 형성하고, 상기 콘택 플러그들을 통해 제1, 제2 및 제3확산 영역(120, 122, 124)과 각각 전기적으로 연결된 제1, 제2 및 제3비트 라인(106, 107, 108)을 형성한다.
상기한 바에 의하면, 전하 트랩핑막(114)은 리세스(20)의 측면들과 게이트 전극(102)의 측면들 사이에만 형성되어 있으나, 도 10에 도시된 바와 같이, 제1절연막(212), 전하 트랩핑막(214) 및 제2절연막(216)을 순차적으로 적층함으로써, 전하 트랩핑막(214)이 제1절연막(212)과 제2절연막(216) 사이에서 연속적으로 형성되도록 할 수도 있다.
상기와 같은 본 발명에 따르면, 상기 불휘발성 메모리 장치는 반도체 기판의 표면 부위에 수직 방향으로 매립된 게이트 전극을 가지며, 4개의 전하 저장 영역들을 이용하여 4개의 비트 정보들을 저장할 수 있다. 따라서, 상기 불휘발성 메모리 장치의 데이터 집적도를 크게 향상시킬 수 있으며, 상기 불휘발성 메모리 장치의 물리적 크기를 크게 축소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (57)

  1. 게이트 전극;
    상기 게이트 전극과 인접하여 서로 이격되도록 직렬로 배치되며, 소스 또는 드레인으로서 기능하는 다수의 확산 영역들;
    상기 게이트 전극과 상기 확산 영역들 사이에 위치하며, 상기 확산 영역들 사이에서 형성된 채널들을 통해 이동하는 전자들 중 일부를 트랩하기 위한 전하 트랩핑막; 및
    상기 전하 트랩핑막과 상기 확산 영역들 사이에 위치하는 절연막을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 게이트 전극은 기판의 표면 부위에 수직 방향으로 매립되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 확산 영역들은, 상기 게이트 전극의 하부와 인접하여 위치하는 제1확산 영역과, 상기 제1확산 영역으로부터 수직 방향으로 이격되며 상기 게이트 전극의 제1측면과 인접하는 제2확산 영역과, 상기 제1확산 영역으로부터 수직 방향으로 이격되며 상기 게이트 전극의 제1측면에 대향하는 제2측면과 인접하는 제3확산 영역을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 제1확산 영역과 상기 제2확산 영역 사이에서 제1채널이 형성되고, 상기 제1확산 영역과 제2확산 영역 사이에서 제2채널이 형성되며, 상기 전하 트랩핑막은 상기 채널들을 통해 이동하는 전자들의 일부분들을 트랩하여 저장하기 위한 다수의 전하 저장 영역들을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 게이트 전극과 상기 전하 트랩핑막 사이에 위치하는 제2절연막을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 기판의 표면 부위에 형성된 리세스의 바닥 부위에 형성된 제1확산 영역;
    상기 제1확산 영역으로부터 이격되며 서로 마주하는 상기 리세스의 측면 부위들에 각각 형성된 제2확산 영역과 제3확산 영역;
    상기 리세스의 표면들 상에 형성되며, 제1절연막, 제2절연막 및 상기 제1절연막과 상기 제2절연막 사이에 형성된 전하 트랩핑막(charge trapping layer)을 포함하는 복합 절연막;
    상기 복합 절연막 상에 형성되며 상기 리세스를 매립하는 게이트 전극을 포함하는 불휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 제1확산 영역과 제2확산 영역 사이 및 상기 제1확산 영역과 상기 제3확산 영역 사이에서 제1채널과 제2채널이 형성되는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 전하 트랩핑막은 상기 제1채널과 인접한 두 개의 전하 저장 영역들과 제2채널과 인접한 두 개의 전하 저장 영역들을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 전하 트랩핑막은 상기 제1채널 및 상기 제2확산 영역과 인접하는 제1전하 저장 영역과, 상기 제1채널 및 상기 제1확산 영역과 인접하는 제2전하 저장 영역과, 상기 제2채널 및 상기 제3확산 영역과 인접하는 제3전하 저장 영역과, 상기 제2채널 및 상기 제1확산 영역과 인접하는 제4전하 저장 영역을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제6항에 있어서, 상기 전하 트랩핑막은 상기 리세스의 측면들과 상기 게이트 전극의 측면들 사이에 위치하는 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제6항에 있어서, 상기 전하 트랩핑막은 상기 제1절연막과 상기 제2절연막 사이에서 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 제6항에 있어서, 상기 게이트 전극은 상기 기판에 대하여 수직 방향으로 연장하는 사각 프리즘 형상을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 제6항에 있어서, 제1절연막은 실리콘 산화물로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치.
  14. 제6항에 있어서, 상기 제2절연막은 실리콘 산화물 또는 알루미늄 산화물로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치.
  15. 제6항에 있어서, 상기 전하 트랩핑막은 실리콘 질화물, 나노결정 물질(nanocrystal material), 알루미늄 산화물, 하프늄 산화물 또는 이들의 혼합물로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치.
  16. 제15항에 있어서, 상기 나노결정 물질은 실리콘(Si), 실리콘 게르마늄(SiGe), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 카드뮴 셀렌(CdSe) 또는 텅스텐 나이트라이드(WN)인 것을 특징으로 하는 불휘발성 메모리 장치.
  17. 제6항에 있어서, 상기 기판은 P 타입 반도체 기판을 포함하며, 상기 제1, 제2 및 제3확산 영역들은 각각 N 타입 불순물로 도핑된 것을 특징으로 하는 불휘발성 메모리 장치.
  18. 제6항에 있어서, 상기 게이트 전극은 불순물 도핑된 폴리실리콘 또는 금속으 로 이루어진 것을 특징으로 하는 메모리 장치.
  19. 기판의 표면 부위에 매립된 게이트 전극;
    상기 게이트 전극과 상기 기판 사이에 형성되며, 제1절연막, 제2절연막 및 상기 제1절연막과 상기 제2절연막 사이에 형성된 전하 트랩핑막을 포함하는 복합 절연막;
    상기 게이트 전극의 하부(lower portion)와 인접하여 상기 복합 절연막과 접하는 제1확산 영역; 및
    상기 제1확산 영역과 이격되어 상기 복합 절연막과 접하며, 상기 게이트 전극에 대하여 서로 대향하는 제2확산 영역 및 제3확산 영역을 포함하는 불휘발성 메모리 장치.
  20. 기판의 표면 부위에 형성된 리세스의 바닥 부위에 제1확산 영역을 형성하는 단계;
    상기 제1확산 영역으로부터 이격되며 서로 마주하는 상기 리세스의 측면 부위들에 제2확산 영역과 제3확산 영역을 형성하는 단계;
    제1절연막, 제2절연막 및 상기 제1절연막과 상기 제2절연막 사이의 전하 트랩핑막을 포함하는 복합 절연막을 상기 리세스의 표면들 상에 형성하는 단계;
    상기 리세스를 매립하는 게이트 전극을 상기 복합 절연막 상에 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  21. 제20항에 있어서, 상기 제1확산 영역을 형성하는 단계는,
    상기 기판 상에 제1방향으로 연장하는 트렌치를 형성하기 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행함으로써 상기 기판의 표면 부위에 상기 트렌치를 형성하는 단계;
    상기 마스크 패턴을 이온 주입 마스크로 사용하여 상기 트렌치의 바닥 부위에 불순물을 주입하는 단계; 및
    상기 트렌치를 부분적으로 매립하여 상기 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  22. 제21항에 있어서, 상기 리세스를 형성하는 단계는,
    상기 마스크 패턴을 제거하는 단계;
    상기 트렌치를 매립하는 희생층을 상기 기판 상에 형성하는 단계;
    상기 기판의 표면이 노출되도록 상기 희생층의 일부를 제거하여 상기 트렌치 내에 희생 패턴을 형성하는 단계; 및
    상기 희생 패턴을 부분적으로 제거하여 상기 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  23. 제22항에 있어서, 상기 제2 및 제3확산 영역들은, 상기 희생 패턴을 형성한 후, 상기 희생 패턴에 대하여 서로 마주하는 상기 노출된 기판의 표면 부위들에 불순물을 주입함으로써 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  24. 제20항에 있어서, 상기 제2 및 제3확산 영역은 상기 리세스와 인접하는 상기 기판의 상부면 부위들에 각각 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  25. 제20항에 있어서, 상기 복합 절연막을 형성하는 단계는,
    상기 리세스의 측면들 및 바닥면 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 전하 트랩핑막을 형성하는 단계; 및
    상기 전하 트랩핑막 상에 제2절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  26. 제25항에 있어서, 상기 전하 트랩핑막을 형성한 후, 상기 리세스의 바닥면 및 상기 기판의 상부면 위에 각각 위치하는 전하 트랩핑막의 부위들을 이방성 식각 공정을 통해 제거하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  27. 제26항에 있어서, 상기 제1절연막은 실리콘 산화물로 이루어지며, 상기 전하 트랩핑막을 부분적으로 제거하기 위한 식각 공정을 수행함으로써 발생된 제1절연막의 손상을 치유하기 위하여 제1절연막을 재산화시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  28. 제20항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 리세스를 매립하는 도전층을 형성하여 상기 리세스 내에 상기 게이트 전극을 형성하는 단계; 및
    상기 도전층을 패터닝하여 상기 게이트 전극과 연결된 워드 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  29. 제20항에 있어서, 제1절연막은 실리콘 산화물로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  30. 제20항에 있어서, 상기 제2절연막은 실리콘 산화물 또는 알루미늄 산화물로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  31. 제20항에 있어서, 상기 전하 트랩핑막은 실리콘 질화물, 나노결정 물질(nanocrystal material), 알루미늄 산화물, 하프늄 산화물 또는 이들의 혼합물로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  32. 제31항에 있어서, 상기 나노결정 물질은 실리콘(Si), 실리콘 게르마늄(SiGe), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 카드뮴 셀렌(CdSe) 또는 텅스텐 나이트라이드(WN)인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  33. 제20항에 있어서, 상기 기판은 P 타입 반도체 기판을 포함하며, 상기 제1, 제2 및 제3확산 영역들은 각각 N 타입 불순물로 도핑된 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  34. 제20항에 있어서, 상기 게이트 전극은 불순물 도핑된 폴리실리콘 또는 금속으로 이루어진 것을 특징으로 하는 메모리 장치의 제조 방법.
  35. 기판의 표면 부위에 매립된 게이트 전극과, 상기 게이트 전극과 상기 기판 사이에 위치하는 전하 트랩핑막과, 상기 전하 트랩핑막과 상기 기판 사이에 위치하는 절연막과, 상기 게이트 전극의 하부와 인접하여 상기 절연막과 접하는 제1확산 영역과, 상기 제1확산 영역과 이격되어 상기 절연막과 접하며 상기 게이트 전극에 대하여 서로 대향하는 제2확산 영역 및 제3확산 영역을 포함하는 불휘발성 메모리 장치에 있어서,
    상기 게이트 전극, 제1확산 영역 및 제2확산 영역에 서로 다른 프로그래밍 전압들을 인가하여 제1비트 정보 또는 제2비트 정보를 프로그래밍하는 단계;
    상기 게이트 전극, 제1확산 영역 및 제3확산 영역에 서로 다른 프로그래밍 전압들을 인가하여 제3비트 정보 또는 제4비트 정보를 프로그래밍하는 단계;
    상기 게이트 전극, 제1확산 영역 및 제2확산 영역에 서로 다른 읽기 전압들을 인가하여 상기 제1비트 정보 또는 상기 제2비트 정보를 읽는 단계;
    상기 게이트 전극, 제1확산 영역 및 제3확산 영역에 서로 다른 읽기 전압들을 인가하여 상기 제3비트 정보 또는 상기 제4비트 정보를 읽는 단계; 및
    상기 게이트 전극, 제1확산 영역, 제2확산 영역 및 제3확산 영역들에 서로 다른 소거 전압들을 인가하여 프로그램된 정보를 소거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  36. 제35항에 있어서, 상기 게이트 전극 및 제2확산 영역에 서로 다른 프로그래밍 전압들을 인가하고, 상기 제1확산 영역을 접지시켜, 상기 제2확산 영역과 인접하는 상기 전하 트랩핑막의 전하 저장 영역에 상기 제1비트 정보를 프로그래밍하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  37. 제36항에 있어서, 상기 제1비트 정보를 프로그래밍하는 동안 상기 제3확산 영역은 접지되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  38. 제35항에 있어서, 상기 게이트 전극 및 제1확산 영역에 서로 다른 프로그래밍 전압들을 인가하고, 상기 제2확산 영역을 접지시켜, 상기 제1확산 영역과 인접하는 상기 전하 트랩핑막의 전하 저장 영역에 상기 제2비트 정보를 프로그래밍하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  39. 제38항에 있어서, 상기 제2비트 정보를 프로그래밍하는 동안 상기 제3확산 영역은 상기 제1확산 영역에 인가된 프로그래밍 전압과 동일한 크기를 갖는 전압이 인가되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  40. 제35항에 있어서, 상기 게이트 전극 및 제3확산 영역에 서로 다른 프로그래밍 전압들을 인가하고, 상기 제1확산 영역을 접지시켜, 상기 제3확산 영역과 인접하는 상기 전하 트랩핑막의 전하 저장 영역에 상기 제3비트 정보를 프로그래밍하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  41. 제40항에 있어서, 상기 제3비트 정보를 프로그래밍하는 동안 상기 제2확산 영역은 접지되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  42. 제35항에 있어서, 상기 게이트 전극 및 제1확산 영역에 서로 다른 프로그래밍 전압들을 인가하고, 상기 제3확산 영역을 접지시켜, 상기 제1확산 영역과 인접하는 상기 전하 트랩핑막의 전하 저장 영역에 상기 제4비트 정보를 프로그래밍하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  43. 제42항에 있어서, 상기 제4비트 정보를 프로그래밍하는 동안 상기 제2확산 영역은 상기 제1확산 영역에 인가된 프로그래밍 전압과 동일한 크기를 갖는 전압이 인가되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  44. 제35항에 있어서, 상기 게이트 전극 및 제1확산 영역에 서로 다른 읽기 전압들을 인가하고, 상기 제2확산 영역을 접지시켜, 상기 제2확산 영역과 인접하는 상기 전하 트랩핑막의 전하 저장 영역에 저장된 상기 제1비트 정보를 읽는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  45. 제44항에 있어서, 상기 제1비트 정보를 읽는 동안 상기 제3확산 영역은 제1확산 영역에 인가된 읽기 전압과 동일한 크기를 갖는 전압이 인가되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  46. 제35항에 있어서, 상기 게이트 전극 및 제2확산 영역에 서로 다른 읽기 전압들을 인가하고, 상기 제1확산 영역을 접지시켜, 상기 제1확산 영역과 인접하는 상기 전하 트랩핑막의 전하 저장 영역에 상기 제2비트 정보를 읽는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  47. 제46항에 있어서, 상기 제2비트 정보를 읽는 동안 상기 제3확산 영역은 접지되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  48. 제35항에 있어서, 상기 게이트 전극 및 제1확산 영역에 서로 다른 읽기 전압들을 인가하고, 상기 제3확산 영역을 접지시켜, 상기 제3확산 영역과 인접하는 상기 전하 트랩핑막의 전하 저장 영역에 저장된 상기 제3비트 정보를 읽는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  49. 제48항에 있어서, 상기 제3비트 정보를 읽는 동안 상기 제2확산 영역은 제1확산 영역에 인가된 읽기 전압과 동일한 크기를 갖는 전압이 인가되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  50. 제35항에 있어서, 상기 게이트 전극 및 제3확산 영역에 서로 다른 읽기 전압들을 인가하고, 상기 제1확산 영역을 접지시켜, 상기 제1확산 영역과 인접하는 상기 전하 트랩핑막의 전하 저장 영역에 상기 제4비트 정보를 읽는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  51. 제50항에 있어서, 상기 제4비트 정보를 읽는 동안 상기 제2확산 영역은 접지되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  52. 제35항에 있어서, 상기 게이트 전극에 제1프로그래밍 전압을 인가하고 상기 제2확산 영역 및 제3확산 영역에 제2프로그래밍 전압을 인가하고 상기 제1확산 영역을 접지시켜 동시에 상기 제1비트 정보 및 상기 제3비트 정보를 프로그램하는 것 을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  53. 제35항에 있어서, 상기 게이트 전극에 제1프로그래밍 전압을 인가하고 상기 제1확산 영역에 제2프로그래밍 전압을 인가하고 상기 제2확산 영역 및 제3확산 영역을 접지시켜 동시에 상기 제2비트 정보 및 상기 제4비트 정보를 프로그램하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  54. 제35항에 있어서, 상기 게이트 전극에 제1읽기 전압을 인가하고 상기 제1확산 영역에 제2읽기 전압을 인가하고 상기 제2확산 영역 및 제3확산 영역을 접지시켜 상기 제1비트 정보 및 상기 제3비트 정보를 동시에 읽는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  55. 제35항에 있어서, 상기 게이트 전극에 제1읽기 전압을 인가하고 상기 제2확산 영역 및 제3확산 영역에 제2읽기 전압을 인가하고 상기 제1확산 영역을 접지시켜 상기 제2비트 정보 및 상기 제4비트 정보를 동시에 읽는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  56. 기판의 표면 부위에 매립된 게이트 전극과, 상기 게이트 전극과 상기 기판 사이에 위치하는 전하 트랩핑막과, 상기 전하 트랩핑막과 상기 기판 사이에 위치하는 절연막과, 상기 게이트 전극의 하부와 인접하여 상기 절연막과 접하는 제1확산 영역과, 상기 제1확산 영역과 이격되어 상기 절연막과 접하며 상기 게이트 전극에 대하여 서로 대향하는 제2확산 영역 및 제3확산 영역을 포함하는 불휘발성 메모리 장치에 있어서,
    상기 게이트 전극, 제1확산 영역 및 제2확산 영역에 서로 다른 프로그래밍 전압들을 인가하여 제1비트 정보 또는 제2비트 정보를 프로그래밍하는 단계;
    상기 게이트 전극, 제1확산 영역 및 제3확산 영역에 서로 다른 프로그래밍 전압들을 인가하여 제3비트 정보 또는 제4비트 정보를 프로그래밍하는 단계;
    상기 게이트 전극, 제1확산 영역 및 제2확산 영역에 서로 다른 읽기 전압들을 인가하여 상기 제1비트 정보 또는 상기 제2비트 정보를 읽는 단계;
    상기 게이트 전극, 제1확산 영역 및 제3확산 영역에 서로 다른 읽기 전압들을 인가하여 상기 제3비트 정보 또는 상기 제4비트 정보를 읽는 단계; 및
    상기 게이트 전극 및 상기 기판에 서로 다른 소거 전압들을 인가하여 프로그램된 정보를 소거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  57. 제56항에 있어서, 상기 정보를 소거하는 동안 상기 제1확산 영역, 제2확산 영역 및 제3확산 영역은 접지되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
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