TW202145534A - 非揮發性記憶體結構 - Google Patents
非揮發性記憶體結構 Download PDFInfo
- Publication number
- TW202145534A TW202145534A TW109116212A TW109116212A TW202145534A TW 202145534 A TW202145534 A TW 202145534A TW 109116212 A TW109116212 A TW 109116212A TW 109116212 A TW109116212 A TW 109116212A TW 202145534 A TW202145534 A TW 202145534A
- Authority
- TW
- Taiwan
- Prior art keywords
- volatile memory
- memory structure
- substrate
- doped region
- trench
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 150000004767 nitrides Chemical class 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 46
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一種非揮發性記憶體結構，包括基底、選擇閘極、控制閘極與電荷儲存結構。在基底中具有溝渠。選擇閘極設置在溝渠中。控制閘極設置在溝渠中，且位在選擇閘極上。電荷儲存結構設置在控制閘極與選擇閘極之間以及控制閘極與基底之間。電荷儲存結構包括氮化物層、第一氧化物層與第二氧化物層。氮化物層設置在選擇閘極上與溝渠的兩側壁上。氮化物層為連續結構。第一氧化物層設置在氮化物層與選擇閘極之間。第二氧化物層設置在控制閘極與氮化物層之間。
Description
本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種非揮發性記憶體結構及其製造方法。
由於非揮發性記憶體（non-volatile memory）可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。
專利文獻1(美國專利第7,592,224號(US 7,592,224 B2))公開了一種儲存元件。專利文獻1的儲存元件具有垂直通道以及位在溝渠中的選擇閘極與控制閘極，且利用不連續的儲存構件(discontinuous storage elements，DSE)(如，矽奈米晶粒)來儲存電荷。另外，專利文獻2(美國專利第8,710,576號(US 8,710,576 B2))公開了一種快閃記憶體(flash memory)。專利文獻2的快閃記憶體具有具有垂直通道，且利用氧化物/氮化物/氧化物(ONO)結構來儲存電荷。
然而，如何能夠進一步地提升記憶體元件的電性效能(electrical performance)與積集度為目前業界持續努力的目標。
本發明提供一種非揮發性記憶體結構，其可有效地提升記憶體元件的電性效能與積集度。
本發明提出一種非揮發性記憶體結構，包括基底、選擇閘極、控制閘極與電荷儲存結構。在基底中具有溝渠。選擇閘極設置在溝渠中。控制閘極設置在溝渠中，且位在選擇閘極上。電荷儲存結構設置在控制閘極與選擇閘極之間以及控制閘極與基底之間。電荷儲存結構包括氮化物層、第一氧化物層與第二氧化物層。氮化物層設置在選擇閘極上與溝渠的兩側壁上。氮化物層為連續結構。第一氧化物層設置在氮化物層與選擇閘極之間。第二氧化物層設置在控制閘極與氮化物層之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，選擇閘極的材料例如是摻雜多晶矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，控制閘極可具有突出於基底的頂面的突出部。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，突出部的最大寬度可大於溝渠的最大寬度。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括間隙壁。間隙壁設置在突出部的側壁上。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，間隙壁可為單層結構。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，間隙壁可為多層結構。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，部分控制閘極可位在基底的頂面上。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，控制閘極的剖面形狀可為T形。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，控制閘極的材料例如是摻雜多晶矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，電荷儲存結構可共形地設置在溝渠的兩側壁上與選擇閘極的頂面上。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，部分電荷儲存結構可位在基底的頂面上。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括介電層。介電層設置在選擇閘極與基底之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第一摻雜區與第二摻雜區。第一摻雜區位在溝渠下方的基底中。第二摻雜區位在溝渠的一側的基底中。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，部分第一摻雜區可位在選擇閘極兩側的基底中。第一摻雜區的頂部可低於選擇閘極的頂面。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第三摻雜區。第三摻雜區位在溝渠的另一側的基底中。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括井區。井區位在基底中。第一摻雜區、第二摻雜區與第三摻雜區可位在井區中。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，井區的導電型可不同於第一摻雜區、第二摻雜區與第三摻雜區的導電型。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第一輕摻雜汲極與第二輕摻雜汲極。第一輕摻雜汲極(lightly doped drain，LDD)位在第二摻雜區與控制閘極之間的基底中。第二輕摻雜汲極位在第三摻雜區與控制閘極之間的基底中。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一輕摻雜汲極與第二輕摻雜汲極的導電型可同於第一摻雜區與第二摻雜區的導電型。
基於上述，在本發明所提出的非揮發性記憶體結構中，由於作為電荷儲存層的氮化物層設置在溝渠的兩側壁上，因此可實現單一記憶胞中儲存二位元資料(two bits per cell)的記憶體元件。此外，由於選擇閘極與控制閘極設置在溝渠中，所以非揮發性記憶體結構可具有垂直通道與埋入式的選擇閘極，因此可防止短通道效應(short channel effect)與過度抹除現象(over-erase phenomenon)，且可具有較高的記憶胞密度(cell density)。如此一來，可有效地提升記憶體元件的電性效能與積集度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例的非揮發性記憶體結構的剖面圖。
請參照圖1，非揮發性記憶體結構100包括基底102、選擇閘極104、控制閘極106與電荷儲存結構108。在基底102中具有溝渠T。基底100可為半導體基底，如矽基底。
選擇閘極104設置在溝渠T中。亦即，選擇閘極104可為埋入式選擇閘極。選擇閘極104的材料例如是摻雜多晶矽等導體材料。
控制閘極106設置在溝渠T中，且位在選擇閘極104上。控制閘極106可具有突出於基底102的頂面的突出部P。突出部P的最大寬度W1可大於溝渠T的最大寬度W2。如此一來，部分控制閘極106可位在基底102的頂面上，而使得控制閘極106的剖面形狀可為T形。控制閘極106的材料例如是摻雜多晶矽等導體材料。
電荷儲存結構108設置在控制閘極106與選擇閘極104之間以及控制閘極106與基底102之間。電荷儲存結構108可共形地設置在溝渠T的兩側壁上與選擇閘極104的頂面上。此外，部分電荷儲存結構108可位在基底102的頂面上。電荷儲存結構108包括氮化物層110、氧化物層112與氧化物層114。氮化物層110設置在選擇閘極104上與溝渠T的兩側壁上，且可用以作為電荷儲存層。氮化物層110為連續結構。氧化物層112設置在氮化物層110與選擇閘極104之間，且可設置在氮化物層110與基底102之間。氧化物層114設置在控制閘極106與氮化物層110之間。
此外，非揮發性記憶體結構100更可包括間隙壁116、介電層118、摻雜區120、摻雜區122、摻雜區124、井區126、輕摻雜汲極128與輕摻雜汲極130中的至少一者。間隙壁116設置在突出部P的側壁上。間隙壁116可為單層結構或多層結構。間隙壁116的材料例如是氧化矽、氮化矽或其組合。介電層118設置在選擇閘極104與基底102之間。介電層118的材料例如是氧化矽。
摻雜區120位在溝渠T下方的基底102中。摻雜區120可作為源極線(source line)使用。部分摻雜區120可位在選擇閘極104兩側的基底102中。摻雜區120的頂部可低於選擇閘極104的頂面。摻雜區122位在溝渠T的一側的基底102中。摻雜區124位在溝渠T的另一側的基底102中。井區126位在基底102中。摻雜區120、摻雜區122與摻雜區124可位在井區126中。井區126的導電型可不同於摻雜區120、摻雜區122與摻雜區124的導電型。輕摻雜汲極128位在摻雜區122與控制閘極106之間的基底102中。輕摻雜汲極130位在摻雜區124與控制閘極106之間的基底102中。在一些實施例中，「輕摻雜汲極」亦可稱為源極/汲極延伸區(source/drain extension，SDE)。輕摻雜汲極128與輕摻雜汲極130可分別位在間隙壁116下方。輕摻雜汲極128與輕摻雜汲極130可位在井區126中。輕摻雜汲極128與輕摻雜汲極130的導電型可同於摻雜區120、摻雜區122與摻雜區124的導電型，且可不同於井區126的導電型。
舉例來說，摻雜區120、摻雜區122、摻雜區124、輕摻雜汲極128與輕摻雜汲極130可為N型摻雜區，且井區126可為P型井區，但本發明並不以此為限。在其他實施例中，摻雜區120、摻雜區122、摻雜區124、輕摻雜汲極128與輕摻雜汲極130可為P型摻雜區，且井區126可為N型井區。
基於上述實施例可知，在本發明所提出的非揮發性記憶體結構100中，由於作為電荷儲存層的氮化物層110設置在溝渠T的兩側壁上，因此可實現單一記憶胞中儲存二位元資料的記憶體元件。此外，由於選擇閘極104與控制閘極106設置在溝渠T中，所以非揮發性記憶體結構100可具有垂直通道與埋入式的選擇閘極104，因此可防止短通道效應與過度抹除現象，且可具有較高的記憶胞密度。如此一來，可有效地提升記憶體元件的電性效能與積集度。
綜上所述，在上述實施例的非揮發性記憶體結構中，由於將氮化物層設置在溝渠的兩側壁上，且將選擇閘極與控制閘極設置在溝渠中，因此可有效地提升記憶體元件的電性效能與積集度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:非揮發性記憶體結構
102:基底
104:選擇閘極
106:控制閘極
108:電荷儲存結構
110:氮化物層
112, 114:氧化物層
116:間隙壁
118:介電層
120, 122, 124:摻雜區
126:井區
128, 130:輕摻雜汲極
P:突出部
T:溝渠
W1, W2:最大寬度
圖1為本發明一實施例的非揮發性記憶體結構的剖面圖。
100:非揮發性記憶體結構
102:基底
104:選擇閘極
106:控制閘極
108:電荷儲存結構
110:氮化物層
112,114:氧化物層
116:間隙壁
118:介電層
120,122,124:摻雜區
126:井區
128,130:輕摻雜汲極
P:突出部
T:溝渠
W1,W2:最大寬度
Claims (20)
- 一種非揮發性記憶體結構，包括： 基底，其中在所述基底中具有溝渠； 選擇閘極，設置在所述溝渠中； 控制閘極，設置在所述溝渠中，且位在所述選擇閘極上；以及 電荷儲存結構，設置在所述控制閘極與所述選擇閘極之間以及所述控制閘極與所述基底之間，且包括： 氮化物層，設置在所述選擇閘極上與所述溝渠的兩側壁上，其中所述氮化物層為連續結構； 第一氧化物層，設置在所述氮化物層與所述選擇閘極之間；以及 第二氧化物層，設置在所述控制閘極與所述氮化物層之間。
- 如請求項1所述的非揮發性記憶體結構，其中所述選擇閘極的材料包括摻雜多晶矽。
- 如請求項1所述的非揮發性記憶體結構，其中所述控制閘極具有突出於所述基底的頂面的突出部。
- 如請求項3所述的非揮發性記憶體結構，其中所述突出部的最大寬度大於所述溝渠的最大寬度。
- 如請求項3所述的非揮發性記憶體結構，更包括： 間隙壁，設置在所述突出部的側壁上。
- 如請求項5所述的非揮發性記憶體結構，其中所述間隙壁為單層結構。
- 如請求項5所述的非揮發性記憶體結構，其中所述間隙壁為多層結構。
- 如請求項1所述的非揮發性記憶體結構，其中部分所述控制閘極位在所述基底的頂面上。
- 如請求項1所述的非揮發性記憶體結構，其中所述控制閘極的剖面形狀包括T形。
- 如請求項1所述的非揮發性記憶體結構，其中所述控制閘極的材料包括摻雜多晶矽。
- 如請求項1所述的非揮發性記憶體結構，其中所述電荷儲存結構共形地設置在所述溝渠的兩側壁上與所述選擇閘極的頂面上。
- 如請求項1所述的非揮發性記憶體結構，其中部分所述電荷儲存結構位在所述基底的頂面上。
- 如請求項1所述的非揮發性記憶體結構，更包括： 介電層，設置在所述選擇閘極與所述基底之間。
- 如申請專利範圍第1項所述的非揮發性記憶體結構，更包括： 第一摻雜區，位在所述溝渠下方的所述基底中；以及 第二摻雜區，位在所述溝渠的一側的所述基底中。
- 如申請專利範圍第14項所述的非揮發性記憶體結構，其中部分所述第一摻雜區位在所述選擇閘極兩側的所述基底中，且所述第一摻雜區的頂部低於所述選擇閘極的頂面。
- 如申請專利範圍第14項所述的非揮發性記憶體結構，更包括： 第三摻雜區，位在所述溝渠的另一側的所述基底中。
- 如申請專利範圍第16項所述的非揮發性記憶體結構，更包括： 井區，位在所述基底中，其中所述第一摻雜區、所述第二摻雜區與所述第三摻雜區位在所述井區中。
- 如申請專利範圍第17項所述的非揮發性記憶體結構，其中所述井區的導電型不同於所述第一摻雜區、所述第二摻雜區與所述第三摻雜區的導電型。
- 如申請專利範圍第14項所述的非揮發性記憶體結構，更包括： 第一輕摻雜汲極，位在所述第二摻雜區與所述控制閘極之間的所述基底中；以及 第二輕摻雜汲極，位在所述第三摻雜區與所述控制閘極之間的所述基底中。
- 如申請專利範圍第19項所述的非揮發性記憶體結構，其中所述第一輕摻雜汲極與所述第二輕摻雜汲極的導電型同於所述第一摻雜區與所述第二摻雜區的導電型。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109116212A TW202145534A (zh) | 2020-05-15 | 2020-05-15 | 非揮發性記憶體結構 |
| CN202010572228.3A CN113675208A (zh) | 2020-05-15 | 2020-06-22 | 非挥发性存储器结构 |
| US17/093,585 US20210358934A1 (en) | 2020-05-15 | 2020-11-09 | Non-volatile memory structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109116212A TW202145534A (zh) | 2020-05-15 | 2020-05-15 | 非揮發性記憶體結構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202145534A true TW202145534A (zh) | 2021-12-01 |
Family
ID=78512855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109116212A TW202145534A (zh) | 2020-05-15 | 2020-05-15 | 非揮發性記憶體結構 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20210358934A1 (zh) |
| CN (1) | CN113675208A (zh) |
| TW (1) | TW202145534A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI832369B (zh) * | 2022-08-09 | 2024-02-11 | 力晶積成電子製造股份有限公司 | 半導體裝置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI809742B (zh) * | 2021-12-03 | 2023-07-21 | 南亞科技股份有限公司 | 半導體元件 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471188B1 (ko) * | 2003-01-24 | 2005-03-10 | 삼성전자주식회사 | 듀얼 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법 |
| KR100559996B1 (ko) * | 2003-08-08 | 2006-03-13 | 동부아남반도체 주식회사 | 플래시 메모리 제조 방법 |
| KR100606928B1 (ko) * | 2004-05-06 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| US7163863B2 (en) * | 2004-06-29 | 2007-01-16 | Skymedi Corporation | Vertical memory cell and manufacturing method thereof |
| KR100634266B1 (ko) * | 2004-09-02 | 2006-10-13 | 삼성전자주식회사 | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 |
| US7285819B2 (en) * | 2005-07-25 | 2007-10-23 | Freescale Semiconductor, Inc. | Nonvolatile storage array with continuous control gate employing hot carrier injection programming |
| US7592224B2 (en) * | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| KR101037638B1 (ko) * | 2008-03-21 | 2011-05-27 | 재단법인서울대학교산학협력재단 | 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법 |
| FR3080949B1 (fr) * | 2018-05-04 | 2021-05-28 | St Microelectronics Rousset | Dispositif de memoire non volatile du type a piegeage de charges et procede de fabrication |
| CN111092075B (zh) * | 2018-10-24 | 2022-03-22 | 力晶积成电子制造股份有限公司 | 沟槽式晶体管结构及其制造方法 |
| TWI685954B (zh) * | 2018-12-13 | 2020-02-21 | 力晶積成電子製造股份有限公司 | 非揮發性記憶體結構及其製造方法 |
-
2020
- 2020-05-15 TW TW109116212A patent/TW202145534A/zh unknown
- 2020-06-22 CN CN202010572228.3A patent/CN113675208A/zh active Pending
- 2020-11-09 US US17/093,585 patent/US20210358934A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI832369B (zh) * | 2022-08-09 | 2024-02-11 | 力晶積成電子製造股份有限公司 | 半導體裝置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210358934A1 (en) | 2021-11-18 |
| CN113675208A (zh) | 2021-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5241485B2 (ja) | Ｓｏｃ用途のための高密度トレンチ・ベース不揮発性ランダム・アクセスｓｏｎｏｓメモリ・セルの構造及びこれを製造する方法 | |
| US8389357B2 (en) | Method of fabricating a memory device having a memory array including a plurality of memory cell transistors arranged in rows and columns | |
| JP4198903B2 (ja) | 半導体記憶装置 | |
| US6301155B1 (en) | Non-volatile semiconductor memory device and method of reading same | |
| KR101978450B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| US20040245564A1 (en) | Semiconductor storage device, semiconductor device and their manufacturing methods, and portable electronic equipment, and IC card | |
| US11183509B2 (en) | Non-volatile memory with silicided bit line contacts | |
| CN107452747B (zh) | 制造半导体器件的方法 | |
| KR101736246B1 (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
| KR100766233B1 (ko) | 플래쉬 메모리 소자 및 그의 제조 방법 | |
| JP2018056422A (ja) | 半導体装置 | |
| JP2008166379A (ja) | 半導体記憶装置及びその製造方法 | |
| TW202145534A (zh) | 非揮發性記憶體結構 | |
| US20090230461A1 (en) | Cell device and cell string for high density NAND flash memory | |
| KR20080048313A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP2007329473A (ja) | フィンに傾斜した角度で伸張する制御ゲート電極を有する不揮発性メモリ素子 | |
| US20050062096A1 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| KR20080076074A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP5014591B2 (ja) | 半導体装置及びその製造方法 | |
| CN101197330A (zh) | 制造快闪存储器件的方法 | |
| US9825045B2 (en) | Nonvolatile memory device | |
| JP2006210700A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| TWI685954B (zh) | 非揮發性記憶體結構及其製造方法 | |
| KR20100041231A (ko) | 비휘발성 메모리 소자 및 그 형성방법 | |
| TW201707149A (zh) | 半導體裝置及其製造方法 |