JP2007329473A - フィンに傾斜した角度で伸張する制御ゲート電極を有する不揮発性メモリ素子 - Google Patents

Abstract

【課題】フィンに傾斜した角度で伸張する制御ゲート電極を有する不揮発性メモリ素子を提供する。
【解決手段】ボディ及びボディからそれぞれ上向きに突出して互いに対向して離隔された一対のフィンを備える半導体基板を備え、制御ゲート電極は、一対のフィンの外側面の少なくとも一部分上を覆い、一対のフィンの上部を一対のフィンに傾斜した角度で横切って伸張し、一対のゲート絶縁膜は、制御ゲート電極と一対のフィンとの間にそれぞれ介在され、一対のストレージノード膜は、一対のゲート絶縁膜と制御ゲート電極との間の少なくとも一部分にそれぞれ介在される不揮発性メモリ素子である。
【選択図】図２

Description

本発明は、不揮発性メモリ素子に係り、特にフィンタイプのチャンネル領域を備える不揮発性メモリ素子及びその製造方法に関する。

半導体製品は、その体積が次第に小さくなりつつも、高容量のデータ処理を要している。これにより、かかる半導体製品に使われる不揮発性メモリ素子の動作速度を速め、集積度を向上させるための方法が研究されている。例えば、フィン−ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を利用して集積度を向上させた半導体素子は、チャンネル面積を拡大して動作速度を速めると共に、フィンの幅を減少させて集積度を向上させる。さらに、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を利用したフィン−ＦＥＴは、短チャンネル効果をさらに改善させるものと期待されている。

例えば、特許文献１は、フィン−ＦＥＴ及びフィンメモリセルについて開示している。他の例として、特許文献２は、ＳＯＩ基板を利用したフィン−ＦＥＴについて開示している。

しかし、ＳＯＩ基板は非常に高価であるという短所があるので、バルク半導体基板を利用してＳＯＩ基板と類似した特性を有するフィン−ＦＥＴまたはフィンメモリセルを形成しようとする試みが行われている。しかし、この場合にも、半導体素子の集積度がさらに増加するにつれて、フィン間の間隔がさらに近くなり、その結果、近接したフィン間で動作の障害が起こりうる。

図１は、通常の不揮発性メモリ素子の隣接した一対のビットライン間のプログラム及び読み取り動作の干渉を示すグラフである。図１において、ビットラインの消去状態は“０”、プログラム状態は“１”と表示し、消去動作のグラフは“Ｅ”、プログラム動作のグラフは“Ｐ”と表示した。

図１に示すように、一つのビットラインの状態が他のビットラインの消去動作のグラフＥ_００，Ｅ_１０に影響を及ぼすということが分かる。すなわち、一つのビットラインが消去状態である場合Ｅ_００より一つのビットラインがプログラム状態Ｅ_１０である場合に、他のビットラインの消去動作のためのしきい電圧が約０．５５Ｖほど増加するということが分かる。しかし、プログラム動作で、一つのビットラインの消去状態及びプログラム状態は、他のビットラインのプログラム動作のグラフＰ_０１，Ｐ_１１に大きく影響を及ぼさなかった。

かかる読み取り動作での干渉は、ビットラインが近接するにつれて隣接したストレージノード膜の電荷がチャンネル領域のポテンシャルに影響を及ぼすためであると解釈される。したがって、ビットライン間の絶縁膜の誘電率が高いほど、かかる干渉現象はさらに大きくなりうる。結局、かかるビットライン間で読み取り動作の干渉は、ビットラインの間隔の縮小を制約し、これにより、不揮発性メモリ素子の集積度の向上に制約となる。
米国特許第６，６６４，５８２号明細書 米国特許第６，８７６，０４２号明細書

本発明が解決しようとする課題は、前述した問題点を克服するためのものであって、読み取り動作の障害を減らし、高集積化が可能な不揮発性メモリ素子を提供するところにある。

前記課題を解決するための本発明の一態様による不揮発性メモリ素子は、ボディ及び前記ボディからそれぞれ上向きに突出して互いに対向して離隔された一対のフィンを備える半導体基板を備える。制御ゲート電極は、前記一対のフィンの外側面の少なくとも一部分上を覆い、前記一対のフィンの上部を前記一対のフィンに傾斜した角度で横切って伸張する。一対のゲート絶縁膜は、前記制御ゲート電極と前記一対のフィンとの間にそれぞれ介在される。一対のストレージノード膜は、前記一対のゲート絶縁膜と前記制御ゲート電極との間の少なくとも一部分にそれぞれ介在される。

前記本発明の一側面によれば、前記不揮発性メモリ素子は、前記一対のフィンの間を満たす埋め込み絶縁膜をさらに備え、前記制御ゲート電極は、前記埋め込み絶縁膜上を横切って伸張しうる。

前記本発明の他の側面によれば、前記不揮発性メモリ素子は、前記埋め込み絶縁膜の反対側の前記一対のフィンの外側面の他の部分を覆うように、前記制御ゲート電極と前記ボディとの間に介在された素子分離膜をさらに備えうる。

前記本発明のさらに他の側面によれば、前記不揮発性メモリ素子は、前記一対のフィンそれぞれの前記制御ゲート電極の両側部分に形成された不純物領域をさらに備えうる。

前記課題を解決するための本発明の他の態様による不揮発性メモリ素子は、ボディ及び前記ボディからそれぞれ上向きに突出して互いに対向して離隔された複数対のフィンを備える半導体基板を備える。複数の制御ゲート電極は、前記複数対のフィンの上部をジグザグ方向に横切ってそれぞれ伸張し、前記複数対のフィンの各対のフィンの外側面の少なくとも一部分上を覆っている。複数対のゲート絶縁膜は、前記複数の制御ゲート電極と前記複数対のフィンとの間にそれぞれ介在される。そして、複数対のストレージノード膜は、前記複数対のゲート絶縁膜と前記複数の制御ゲート電極との間の少なくとも一部分にそれぞれ介在される。

前記本発明の一側面によれば、前記複数の制御ゲート電極のそれぞれは、前記複数対のフィンに傾斜した角度で伸張する第１部分及び前記複数対のフィンに垂直した第２部分が交互に配列された構造を有しうる。

本発明による不揮発性メモリ素子は、通常のＳＯＩ構造と同様に、短チャンネル効果を抑制させ、漏れ電流を大きく減少させる。また、不揮発性メモリ素子は、通常のＳＯＩ構造とは異なり、ボディにバイアス電圧を印加してしきい電圧を調節できる。

本発明による不揮発性メモリ素子は、隣接したビットラインの間に及ぼす電位の影響を減少させ、これにより、隣接したビットラインの間の読み取り動作時の干渉現象を大きく抑制できる。したがって、ビットライン、すなわちフィンが隣接して配置された場合にも、不揮発性メモリ素子の動作信頼性が大きく向上する。その結果、高い動作信頼性を維持しつつも、フィンを近接して配置することによって、不揮発性メモリ素子の集積度を向上させる。

以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、異なる多様な形態に具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜上、そのサイズが誇張されている。

図２は、本発明の一実施形態による不揮発性メモリ素子１００を示す斜視図である。図３は、図２の不揮発性メモリ素子１００のＩＩＩ−ＩＩＩ’線の断面図であり、図４は、図２の不揮発性メモリ素子１００のＩＶ−ＩＶ’線の断面図である。例えば、本発明の一実施形態による不揮発性メモリ素子１００は、フラッシュメモリ素子またはＳＯＮＯＳ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ素子に利用されうる。

図２ないし図４に示すように、不揮発性メモリ素子１００は、半導体基板１１０、一対のゲート絶縁膜１２５ａ，１２５ｂ、一対のストレージノード膜１３０ａ，１３０ｂ及び制御ゲート電極１４０を備える。選択的に、不揮発性メモリ素子１００は、埋め込み絶縁膜１１５及び素子分離膜１２０をさらに備えうる。以下では、不揮発性メモリ素子の構造をさらに具体的に説明する。

半導体基板１１０は、ボディ１０２及び一対のフィン１０５ａ，１０５ｂを備える。フィン１０５ａ，１０５ｂは、ボディ１０２から上向きに突出して形成され、互いに対向して離隔される。例えば、半導体基板１１０は、バルク半導体ウェーハ、例えばシリコンウェーハ、ゲルマニウムウェーハまたはシリコンゲルマニウムウェーハをエッチングして形成されうる。すなわち、フィン１０５ａ，１０５ｂは、ボディ１０２と同じ物質で形成されうる。しかし、本発明の一実施形態の変形された例において、フィン１０５ａ，１０５ｂをボディ１０２上のエピタキシャル層として形成することも可能である。

埋め込み絶縁膜１１５は、フィン１０５ａ，１０５ｂの間を満たすように形成される。例えば、埋め込み絶縁膜１１５は、フィン１０５ａ，１０５ｂの内側面とボディ１０２との空間を満たすように形成されうる。例えば、埋め込み絶縁膜１１５は、フィン１０５ａ，１０５ｂの間を満たすように絶縁層を形成した後、それを平坦化することによって形成できる。埋め込み絶縁膜１１５は、酸化膜または窒化膜を備えうる。

しかし、本発明の一実施形態の変形された例において、埋め込み絶縁膜１１５は、フィン１０５ａ，１０５ｂの間の上端部分のみを物理的に連結するように形成されうる。この場合、埋め込み絶縁膜１１５とボディ１０２との間には、ボイド、すなわち空いている空間（図示せず）が限定されることもある。

制御ゲート電極１４０は、フィン１０５ａ，１０５ｂの外側面の少なくとも一部分上を覆い、フィン１０５ａ，１０５ｂの上部を傾斜した角度で横切って伸張しうる。フィン１０５ａ，１０５ｂの外側面は、埋め込み絶縁膜１１５の反対側を意味する。すなわち、フィン１０５ａ，１０５ｂ上に配置された制御ゲート電極１４０の部分は、フィン１０５ａ，１０５ｂに傾斜して配置される。ここで、傾斜して配置されるというのは、制御ゲート電極１４０がフィン１０５ａ，１０５ｂに垂直ではないという意味である。制御ゲート電極１４０とフィン１０５ａ，１０５ｂとの間の角度は、０°より大きく９０°より小さく、望ましくは、対称性のために４５°でありうる。

フィン１０５ａ，１０５ｂの間の制御ゲート電極１４０の部分は、埋め込み絶縁膜１１５上を横切って伸張しうる。フィン１０５ａ，１０５ｂの外側面に配置された制御ゲート電極１４０の部分は、フィン１０５ａ，１０５ｂの上端部分を覆うように形成されうる。一方、フィン１０５ａ，１０５ｂの外側面に配置された制御ゲート電極１４０の部分は、フィン１０５ａ，１０５ｂに直角に配置されうる。しかし、本発明の一実施形態の変形された例において、フィン１０５ａ，１０５ｂの外側面に配置された制御ゲート電極１４０の部分もフィン１０５ａ，１０５ｂに傾斜して配列されることもある。

例えば、制御ゲート電極１４０は、導電層を形成した後、それを傾斜してパターニングすることによって形成できる。制御ゲート電極１４０は、ポリシリコン層、金属層及び金属シリサイド層の少なくとも一層以上を備えうる。

素子分離膜１２０は、フィン１０５ａ，１０５ｂの外側面の上部を露出するようにフィン１０５ａ，１０５ｂの外側面の下部を覆っている。素子分離膜１２０は、制御ゲート電極１４０をボディ１０２と絶縁させる。例えば、素子分離膜１２０は、フィン１０５ａ，１０５ｂを覆うようにボディ１０２上に絶縁層を形成し、それを所定厚さほどエッチバックすることによって形成できる。素子分離膜１２０は、酸化膜または窒化膜を備えうる。

ゲート絶縁膜１２５ａ，１２５ｂは、制御ゲート電極１４０とフィン１０５ａ，１０５ｂとの間にそれぞれ介在されうる。例えば、ゲート絶縁膜１２５ａ，１２５ｂは、埋め込み絶縁膜１１５の反対側、すなわちフィン１０５ａ，１０５ｂの外側面の素子分離膜１２０から露出された一部分を覆うように形成されうる。さらに、ゲート絶縁膜１２５ａ，１２５ｂは、フィン１０５ａ，１０５ｂの上面にさらに形成されうる。

ゲート絶縁膜１２５ａ，１２５ｂは、電荷のトンネリング通路となるという点でトンネリング絶縁膜と呼ばれることもある。例えば、ゲート絶縁膜１２５ａ，１２５ｂは、酸化膜、窒化膜及び高誘電率膜の少なくとも一つ以上を備えうる。ゲート絶縁膜１２５ａ，１２５ｂは、熱酸化法または化学気相蒸着（ＣＶＤ）法を利用して形成できる。

ストレージノード膜１３０ａ，１３０ｂは、ゲート絶縁膜１２５ａ，１２５ｂと制御ゲート電極１４０との間にそれぞれ介在されうる。例えば、ストレージノード膜１３０ａ，１３０ｂは、フィン１０５ａ，１０５ｂの外側面上のゲート絶縁膜１２５ａ，１２５ｂの部分を覆うように形成されうる。ストレージノード膜１３０ａ，１３０ｂは、電荷の保存層として利用されうる。例えば、ストレージノード膜１３０ａ，１３０ｂは、物質膜蒸着及び異方性エッチングを利用してフィン１０５ａ，１０５ｂの側壁スペーサ形態に形成できる。

例えば、ストレージノード膜１３０ａ，１３０ｂは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属のドット、シリコンまたは金属のナノクリスタル、及びシリコン窒化膜の少なくとも一つ以上を備えうる。ポリシリコンまたはシリコンゲルマニウムを備えるストレージノード膜１３０ａ，１３０ｂは、フラッシュメモリ素子のフローティング層として使われうる。シリコンまたは金属のドット、シリコンまたは金属のナノクリスタル、またはシリコン窒化膜を備えるストレージノード膜１３０ａ，１３０ｂは、ＳＯＮＯＳメモリ素子のトラップ層として利用されうる。

不純物領域１５０は、フィン１０５ａ，１０５ｂそれぞれの制御ゲート電極１４０の両側部分にそれぞれ形成されうる。不純物領域１５０は、ソース領域及びドレイン領域として利用されうる。不純物領域１５０は、ボディ１０２または残りのフィン１０５ａ，１０５ｂ領域にダイオード接合される。例えば、不純物領域１５０がｎ型不純物でドーピングされた場合、残りのフィン１０５ａ，１０５ｂの部分またはボディ１０２は、ｐ型不純物でドーピングされうる。逆に、不純物領域１５０がｐ型不純物でドーピングされた場合、残りのフィン１０５ａ，１０５ｂの部分またはボディ１０２は、ｎ型不純物でドーピングされうる。

不揮発性メモリ素子１００は、制御ゲート電極１４０とストレージノード膜１３０ａ，１３０ｂとの間にブロッキング絶縁膜（図示せず）をさらに備えうる。特に、ストレージノード１３０ａ，１３０ｂがポリシリコンまたはシリコンゲルマニウムのような導電性物質で形成された場合には、ブロッキング絶縁膜が必要でありうる。例えば、ブロッキング絶縁膜は、酸化膜、窒化膜または高誘電率膜を備えうる。

以下では、本発明の一実施形態による不揮発性メモリ素子１００の動作特性を説明する。

前述した不揮発性メモリ素子１００において、フィン１０５ａ，１０５ｂは、ビットラインとして利用され、制御ゲート電極１４０は、ワードラインとして利用されうる。チャンネル領域（図示せず）は、制御ゲート電極１４０の直下のフィン１０５ａ，１０５ｂの表面付近に形成される。したがって、制御ゲート電極１４０に動作電圧、例えばプログラム電圧または消去電圧を印加して、ストレージノード膜１３０ａ，１３０ｂに電荷を注入するか、または注入された電荷を消去できる。

一方、不揮発性メモリ素子１００は、フィン１０５ａ，１０５ｂの幅方向に見れば、埋め込み絶縁膜１１５、フィン１０５ａ，１０５ｂの一つ及び制御ゲート電極１４０の配置構造を有する。すなわち、フィン１０５ａ，１０５ｂの幅方向を基準として考えれば、不揮発性メモリ素子１００は、ＳＯＩと類似した構造を有する。

これによれば、不純物領域１５０の周辺のフィン１０５ａ，１０５ｂの部分に形成される空乏領域は大きく制限されうる。特に、フィン１０５ａ，１０５ｂの幅が狭いほど、空乏領域はさらに制限されうる。さらに具体的に、空乏領域は、フィン１０５ａ，１０５ｂの幅方向には非常に制限され、フィン１０５ａ，１０５ｂの高さ方向にのみ形成されうる。しかし、フィン１０５ａ，１０５ｂの幅が狭くなれば、高さ方向に形成された空乏領域の影響は非常に減少する。

したがって、不揮発性メモリ素子１００は、通常のＳＯＩ構造と同様に、短チャンネル効果を抑制させ、漏れ電流を大きく減少させる。また、不揮発性メモリ素子１００は、通常のＳＯＩ構造とは異なり、ボディ１０２にバイアス電圧を印加してしきい電圧を調節できるという長所をさらに有する。

さらに、傾斜して配置された制御ゲート電極１４０は、隣接したビットライン、すなわちフィン１０５ａ，１０５ｂに形成されたチャンネル領域（図示せず）の間の距離を従来の直交構造より遠くする。これにより、制御ゲート電極１４０に整列されたストレージノード膜１３０ａ，１３０ｂの間の距離も遠くなる。すなわち、第１ストレージノード膜１３０ａから第２フィン１０５ｂのチャンネル領域への距離、または第２ストレージノード膜１３０ｂから第１フィン１０５ａのチャンネル領域への距離がそれぞれ遠くなる。すなわち、ストレージノード膜１３０ａ，１３０ｂに保存された電荷の電位が隣接したチャンネル領域に及ぼす影響が減少する。

したがって、このように隣接したビットラインの間に及ぼす電位の影響が減少するにつれて、それらの間の動作時の干渉現象が抑制されうる。特に、図１で問題点として指摘された読み取り動作時の干渉現象が大きく抑制されうる。これにより、ビットライン、すなわちフィン１０５ａ，１０５ｂが隣接して配置された場合にも、不揮発性メモリ素子１００の動作信頼性が大きく向上する。したがって、高い動作信頼性を維持しつつも、フィン１０５ａ，１０５ｂを近接して配置することによって、不揮発性メモリ素子１００の集積度を大きく向上させる。

図５は、本発明の他の実施形態による不揮発性メモリ素子２００を示す平面図である。例えば、不揮発性メモリ素子２００は、図２ないし図４の不揮発性メモリ素子１００をＮＡＮＤタイプに連結したものである。不揮発性メモリ素子２００で反復される単位セル構造は、点線領域Ｃで表示され、かかる点線領域Ｃが不揮発性メモリ素子１００に対応する。したがって、不揮発性メモリ素子２００は、不揮発性メモリ素子１００の反復的な構造と理解することができる。二つの実施形態において、重複する部分についての説明は省略し、同じ参照符号は同じ構成要素を表す。

図５に示すように、半導体基板は、複数対のフィン１０５ａ，１０５ｂを備える。各対のフィン１０５ａ，１０５ｂの構造は、図２ないし図４に示す。すなわち、複数対のフィン１０５ａ，１０５ｂは、図２ないし図４に示したように、半導体基板１１０のボディ１０２から上向きに突出して対向して離隔されるように配置される。

複数の制御ゲート電極１４０は、複数対のフィン１０５ａ，１０５ｂの上部をジグザグ方向に横切ってそれぞれ伸張し、各対のフィン１０５ａ，１０５ｂの外側面の少なくとも一部分上を覆っている。図２ないし図４に示したように、制御ゲート電極１４０の一部分は、各対のフィン１０５ａ，１０５ｂの外側面の上部を覆うように形成されうる。ジグザグ方向に伸張するというのは、上下または左右に交差しつつある方向に伸張するということを意味するが、上下または左右の間に水平区間が配置されたことを排除しない。すなわち、ジグザグ方向は、図５に示したように、上−水平−下−水平−上のような反復構造を含むが、上−水平−上のように上下が交差しない場合は含まない。

さらに具体的に見れば、制御ゲート電極１４０は、フィン１０５ａ，１０５ｂに傾斜した角度で伸張する第１部分１４０ａ及びフィン１０５ａ，１０５ｂに垂直した第２部分１４０ｂが交互に配列された構造を有しうる。第１部分１４０ａは、フィン１０５ａ，１０５ｂ上を横切って伸張する部分でありうる。すなわち、第１部分１４０ａは、フィン１０５ａ，１０５ｂ及び埋め込み絶縁膜１１５上を傾斜して横切る部分でありうる。

例えば、第１部分１４０ａがフィン１０５ａ，１０５ｂとなす鋭角θは、０°より大きくて９０°より小さく、望ましくは、対称性のために４５°でありうる。しかし、第１部分１４０ａが図５に示したように必ずしも直線である必要はない。第２部分１４０ｂは、フィン１０５ａ，１０５ｂの外側面を覆うように素子分離膜（図２の１２０）上に配置された部分であり、フィン１０５ａ，１０５ｂに直交するように配置されうる。

しかし、本発明において、ジグザグ方向は、図５の例に制限されない。すなわち、水平区間なしに上下または左右伸張方向が交互に配列されることもある。例えば、第２部分１４０ｂの中間まで第１部分１４０ａの傾斜が続くこともあり、他の例として、第２部分１４０ｂと第１部分１４０ａとが上下または左右に交差して配置されることもある。

複数対のゲート絶縁膜（図示せず）は、複数の制御ゲート電極１４０と複数対のフィン１０５ａ，１０５ｂとの間にそれぞれ介在される。複数対のストレージノード膜は、複数対のゲート絶縁膜と複数の制御ゲート電極１０４との間の少なくとも一部分にそれぞれ介在される。単位セルＣ部分のゲート絶縁膜とストレージノード膜との構造及び配置は、図２ないし図４を参照する。

図５において、フィン１０５ａ，１０５ｂ及び制御ゲート電極１４０の数は例示的なものであり、本発明の範囲はかかる数に制限されない。さらに、不揮発性メモリ素子２００は、ビットラインとして利用されるフィン１０５ａ，１０５ｂのエッジ付近上に選択トランジスタ構造を形成する選択ゲート電極（図示せず）をさらに備えることができる。選択ゲート電極は、制御ゲート電極１４０のようにジグザグ構造を有することもできるが、これに制限されず、直線構造を有することもできる。

不揮発性メモリ素子２００において、制御ゲート電極１４０がジグザグ構造で配置されることによって、ビットライン、すなわちフィン１０５ａ，１０５ｂの長手方向に増加する長さは、制御ゲート電極１４０の一つの幅、すなわち１Ｆほどである。したがって、ビットラインの長さ増加による面積増大は、ビットラインの間隙減少による面積減少に比べてはるかに小さい。したがって、不揮発性メモリ素子２００は、高い集積度を有する。

発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であることは明白である。

本発明は、メモリ関連の技術分野に適用可能である。

通常の不揮発性メモリ素子の隣接した一対のビットライン間のプログラム及び読み取り動作の干渉を示すグラフである。 本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。 図２の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線の断面図である。 図２の不揮発性メモリ素子のＩＶ−ＩＶ’線の断面図である。 本発明の他の実施形態による不揮発性メモリ素子を示す平面図である。

符号の説明

１００ 不揮発性メモリ素子
１０２ ボディ
１０５ａ，１０５ｂ フィン
１１０ 半導体基板
１１５ 埋め込み絶縁膜
１２０ 素子分離膜
１２５ａ，１２５ｂ ゲート絶縁膜
１３０ａ，１３０ｂ ストレージノード膜
１４０ 制御ゲート電極

Claims (20)

1. ボディと前記ボディからそれぞれ上向きに突出して互いに対向して離隔された一対のフィンとを備える半導体基板と、
   前記一対のフィンの外側面の少なくとも一部分上を覆い、前記一対のフィンの上部を前記一対のフィンに傾斜した角度で横切って伸張する制御ゲート電極と、
   前記制御ゲート電極と前記一対のフィンとの間にそれぞれ介在された一対のゲート絶縁膜と、
   前記一対のゲート絶縁膜と前記制御ゲート電極との間の少なくとも一部分にそれぞれ介在された一対のストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。
2. 前記一対のフィンの間を満たす埋め込み絶縁膜をさらに備え、前記制御ゲート電極は、前記埋め込み絶縁膜上を横切って伸張することを特徴とする請求項１に記載の不揮発性メモリ素子。
3. 前記埋め込み絶縁膜の反対側の前記一対のフィンの外側面の他の部分を覆うように、前記制御ゲート電極と前記ボディとの間に介在された素子分離膜をさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
4. 前記一対のゲート絶縁膜は、前記埋め込み絶縁膜の反対側の前記一対のフィンの外側面の一部分を覆うように形成されたことを特徴とする請求項２に記載の不揮発性メモリ素子。
5. 前記一対のゲート絶縁膜は、前記一対のフィンの上面上にさらに形成されたことを特徴とする請求項４に記載の不揮発性メモリ素子。
6. 前記一対のストレージノード膜は、前記一対のフィンの外側面の一部分上の前記一対のゲート絶縁膜部分を覆うように形成されたことを特徴とする請求項２に記載の不揮発性メモリ素子。
7. 前記一対のフィンそれぞれの前記制御ゲート電極の両側部分に形成された不純物領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
8. 前記一対のフィン上を横切って伸張する前記制御ゲート電極部分は、前記一対のフィンに対して４５°の角度で傾斜して形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
9. 前記半導体基板は、バルク半導体ウェーハをエッチングして形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
10. ボディと前記ボディからそれぞれ上向きに突出して互いに対向して離隔された複数対のフィンとを備える半導体基板と、
    前記複数対のフィンの上部をジグザグ方向に横切ってそれぞれ伸張し、前記複数対のフィンの各対のフィンの外側面の少なくとも一部分上を覆っている複数の制御ゲート電極と、
    前記複数の制御ゲート電極と前記複数対のフィンとの間にそれぞれ介在された複数対のゲート絶縁膜と、
    前記複数対のゲート絶縁膜と前記複数の制御ゲート電極との間の少なくとも一部分にそれぞれ介在された複数対のストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。
11. 前記複数対のフィンの各対のフィンの間を満たす埋め込み絶縁膜をさらに備え、前記複数の制御ゲート電極のそれぞれは、前記埋め込み絶縁膜上を横切って伸張することを特徴とする請求項１０に記載の不揮発性メモリ素子。
12. 前記埋め込み絶縁膜の反対側の前記複数対のフィンの外側面の他の部分を覆うように、前記複数の制御ゲート電極のそれぞれと前記ボディとの間に介在された素子分離膜をさらに備えることを特徴とする請求項１１に記載の不揮発性メモリ素子。
13. 前記複数対のゲート絶縁膜は、前記埋め込み絶縁膜の反対側の前記複数対のフィンの外側面の一部分を覆うように形成されたことを特徴とする請求項１１に記載の不揮発性メモリ素子。
14. 前記複数対のゲート絶縁膜は、前記複数対のフィンの上面上にさらに形成されたことを特徴とする請求項１３に記載の不揮発性メモリ素子。
15. 前記複数対のストレージノード膜は、前記複数対のフィンの外側面の一部分上の前記複数対のゲート絶縁膜部分を覆うように形成されたことを特徴とする請求項１１に記載の不揮発性メモリ素子。
16. 前記複数の制御ゲート電極の間の前記複数対のフィン部分に形成された不純物領域をさらに備えることを特徴とする請求項１０に記載の不揮発性メモリ素子。
17. 前記半導体基板は、バルク半導体ウェーハをエッチングして形成されたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
18. 前記複数の制御ゲート電極のそれぞれは、前記複数対のフィンに傾斜した角度で伸張する第１部分及び前記複数対のフィンに垂直した第２部分が交互に配列された構造を有することを特徴とする請求項１０に記載の不揮発性メモリ素子。
19. 前記複数の制御ゲート電極のそれぞれの第１部分は、前記複数対のフィンの各対のフィン上を横切って伸張する部分であることを特徴とする請求項１８に記載の不揮発性メモリ素子。
20. 前記複数の制御ゲート電極のそれぞれの第１部分は、前記複数対のフィンに対して４５°の角度で傾斜して形成されたことを特徴とする請求項１９に記載の不揮発性メモリ素子。

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