JP2007251177A - ボイドが限定された一対のフィンを有する不揮発性メモリ素子及びその製造方法 - Google Patents
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Abstract
【課題】ボイドが限定された一対のフィンを有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】胴体及び胴体からそれぞれ突出した一対のフィンを備える半導体基板と、一対のフィンの間にボイドを限定するように、一対のフィンの上端部分を連結するブリッジ絶縁膜と、ボイドの反対側に一対のフィンの外側面の一部表面を覆い、ブリッジ絶縁膜上を横切って伸張し、半導体基板と絶縁された制御ゲート電極と、制御ゲート電極と一対のフィンとの間にそれぞれ介在されたゲート絶縁膜と、ゲート絶縁膜と制御ゲート電極との間にそれぞれ介在されたストレージノード膜とを備える不揮発性メモリ素子である。
【選択図】図1
【解決手段】胴体及び胴体からそれぞれ突出した一対のフィンを備える半導体基板と、一対のフィンの間にボイドを限定するように、一対のフィンの上端部分を連結するブリッジ絶縁膜と、ボイドの反対側に一対のフィンの外側面の一部表面を覆い、ブリッジ絶縁膜上を横切って伸張し、半導体基板と絶縁された制御ゲート電極と、制御ゲート電極と一対のフィンとの間にそれぞれ介在されたゲート絶縁膜と、ゲート絶縁膜と制御ゲート電極との間にそれぞれ介在されたストレージノード膜とを備える不揮発性メモリ素子である。
【選択図】図1
Description
本発明は、不揮発性メモリ素子に係り、特に、フィン型チャンネル領域を備える不揮発性メモリ素子及びその製造方法に関する。
半導体製品は、その体積がだんだん小さくなっていっても、高容量のデータ処理が必要となる。これにより、このような半導体製品に使われる不揮発性メモリ素子の動作速度を速くし、集積度を高めるための方法が研究されている。例えば、Fin−FETを利用して集積度を高めた半導体素子は、チャンネル面積を広めて動作速度を速め、同時にフィンの幅を縮小して集積度を高めることができる。さらに、シリコン・オン・絶縁体(Silicon On Insulator:SOI)基板を利用したFin−FETは、短チャンネル効果をさらに改善させうると期待されている。
例えば、David M.Friedらによる特許文献1は、Fin−FET及びフィンメモリセルについて開示している。他の例として、Bin Yuらによる特許文献2は、SOI基板を利用したFin−FETについて開示している。
しかし、SOI基板は、高価であるという短所があって、バルク半導体基板を利用してSOI基板と類似した特性を有するFin−FETまたはフィンメモリセルを形成しようとする試みが行なわれている。しかし、この場合にも、半導体素子の集積度がさらに高くなるにつれて、フィン間の間隔が一層近くなり、その結果、近接したフィン間で読み取り動作の障害が発生する可能性がある。さらに、SOI基板を利用する場合にも、絶縁体の誘電特性程度によって短チャンネル効果、例えばDIBL(Drain Induced Barrier Lowering)が問題となりうる。
米国特許第6,664,582号明細書
米国特許第6,876,042号明細書
本発明が解決しようとする技術的課題は、前記問題点を克服するためのものであって、読み取り動作の障害を減らし、短チャンネル効果を改善させうる不揮発性メモリ素子を提供するところにある。
本発明が解決しようとする他の技術的課題は、読み取り動作の障害を減らし、短チャンネル効果を改善させうる不揮発性メモリ素子の製造方法を提供するところにある。
前記技術的課題を達成するための本発明の一形態によれば、半導体基板、ブリッジ絶縁膜、制御ゲート電極、ゲート絶縁膜、及びストレージノード膜を備える不揮発性メモリ素子が提供される。前記半導体基板は、胴体及び前記胴体からそれぞれ突出した一対のフィンを備える。前記ブリッジ絶縁膜は、前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を連結する。前記制御ゲート電極は、前記ボイドの反対側の前記一対のフィンの外側面の少なくとも一部表面を覆い、前記ブリッジ絶縁膜上を横切って伸張し、前記半導体基板と絶縁される。前記ゲート絶縁膜は、前記制御ゲート電極と前記一対のフィンとの間にそれぞれ介在される。前記ストレージノード膜は、前記ゲート絶縁膜と前記制御ゲート電極との間にそれぞれ介在される。
本発明の一側面によれば、前記ブリッジ絶縁膜は、前記一対のフィンの上端を横切って伸張し、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されうる。さらに、前記ブリッジ絶縁膜は、前記一対のフィンの間の上端部分を覆って形成されてもよい。
本発明の他の側面によれば、前記不揮発性メモリ素子は、前記ボイドの反対側の前記一対のフィンの外側面の下端部分を覆い、前記制御ゲート電極と前記胴体との間に介在された素子分離膜をさらに備えてもよい。
前記技術的課題を達成するための本発明の他の形態による不揮発性メモリ素子は、胴体及び前記胴体からそれぞれ突出した一対のフィンを備える半導体基板を備える。ブリッジ絶縁膜は、前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を非電気的に連結する。複数の制御ゲート電極は、前記ボイドの反対側の前記一対のフィンの外側面の少なくとも一部表面を覆い、前記ブリッジ絶縁膜上を横切って伸張し、前記半導体基板と絶縁され、互いに離隔される。一対のゲート絶縁膜は、前記複数の制御ゲート電極のそれぞれと前記一対のフィンとの間にそれぞれ介在される。一対のストレージノード膜は、前記複数の制御ゲート電極のそれぞれと前記一対のゲート絶縁膜との間にそれぞれ介在される。
前記他の技術的課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。半導体基板をエッチングして、胴体及び前記胴体からそれぞれ突出した一対のフィンを限定する。前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を連結するブリッジ絶縁膜を形成する。前記ボイドの反対側の前記一対のフィンの外側面の一部分を覆う一対のゲート絶縁膜を形成する。前記ゲート絶縁膜を覆うストレージノード膜を形成する。そして、前記ストレージノード膜を覆い、前記ブリッジ絶縁膜上を横切って伸張する制御ゲート電極を形成する。
本発明による不揮発性メモリ素子は、SOV−類似構造(SOV:Silicon−On−Void)を有し、改善された短チャンネル効果を有する。例えば、オフ電流及び接合漏れ電流が減少し、オン電流が増加し、DIBL値が低くなりうる。それにもかかわらず、胴体に電圧を印加することによって、フィンにボディーバイアスを印加できるという長所は維持される。
また、本発明による不揮発性メモリ素子は、従来のSOI構造より読み取り動作の障害を減らすことができて、高い読み取り信頼性を有することができる。
以下、添付した図面を参照して本発明による望ましい実施の形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施の形態に限定されるものではなく、異なる多様な形態に具現される。本実施の形態は、単に、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上そのサイズが誇張されている。
図1は、本発明の一実施形態による不揮発性メモリ素子を示す斜視図であり、図2は、図1の不揮発性メモリ素子のI−I’で切り取った断面図であり、図3は、図1の不揮発性メモリ素子のII−II’で切り取った断面図である。本発明の一実施形態による不揮発性メモリ素子は、単位セル構造を例示して示す。例えば、このような単位セル構造は、フラッシュメモリまたはSONOSメモリに利用されうる。さらに、このような単位セル構造は、NANDセルアレイ構造またはNORセルアレイ構造を形成できる。
図1ないし図3を参照すれば、不揮発性メモリ素子は、半導体基板110、ブリッジ絶縁膜115、ゲート絶縁膜125a、125b、ストレージノード膜130a、130b、及び制御ゲート電極140を備える。さらに、選択的に、不揮発性メモリ素子は、素子絶縁膜120をさらに備えてもよい。以下で不揮発性メモリ素子の構造をさらに具体的に説明する。
半導体基板110は、胴体102と胴体102から突出した一対のフィン105a、105bとを備える。さらに具体的には、フィン105a、105bは、X1方向に沿って互いに対向して離隔され、X2方向に沿って伸張されうる。但し、図1に示すように、3つの直交する軸の方向を、それぞれ、X1方向、X2方向、X3方向とする(図4及び6についても同様)。例えば、半導体基板110は、バルク半導体ウェーハ、例えばバルクシリコンウェーハ、バルクシリコン−ゲルマニウムウェーハをエッチングして形成されうる。すなわち、フィン105a、105bは、胴体102と同じ物質で形成されうる。
ブリッジ絶縁膜115は、フィン105a、105bの間にボイド117を限定するように、フィン105a、105bの上端部分を非電気的に連結する。さらに具体的には、ブリッジ絶縁膜115は、フィン105a、105bの上端を横切って伸張する。これにより、ボイド117は、フィン105a、105bとブリッジ絶縁膜115との間に限定されうる。本発明の実施形態において、ボイド117は、空気で満たされている空き空間のことをいう。例えば、ブリッジ絶縁膜115は、シリコン酸化膜またはシリコン窒化膜を備えうる。
制御ゲート電極140は、ボイド117の反対側のフィン105a、105bの外側面の少なくとも一部表面を覆い、ブリッジ絶縁膜115上を横切って伸張する。制御ゲート電極140は、半導体基板110と絶縁される。例えば、制御ゲート電極140は、素子分離膜120によって露出されたフィン105a、105bの上端部分を覆うように形成されうる。素子分離膜120は、シリコン酸化膜またはシリコン窒化膜を備えることができる。
制御ゲート電極140は、ゲート絶縁膜125a、125bまたはストレージノード膜130a、130bによってフィン105a、105bと電気的に絶縁され、素子分離膜120によって胴体102と電気的に絶縁されうる。例えば、制御ゲート電極140は、ポリシリコン、金属、金属シリサイドまたはこれらの複合膜を備えうる。
ゲート絶縁膜125a、125bは、制御ゲート電極140とフィン105a、105bとの間にそれぞれ介在されうる。例えば、ゲート絶縁膜125a、125bは、ボイド117の反対側のフィン105a、105bの外側面の上端部分上にそれぞれ形成されうる。ゲート絶縁膜125a、125bは、電荷のトンネルリング通路となるという点で、トンネルリング絶縁膜と呼ばれることもある。例えば、ゲート絶縁膜125a、125bは、シリコン酸化膜、シリコン窒化膜または高誘電率膜から形成されるか、またはそれらの複合膜から形成されうる。
ストレージノード膜130a、130bは、ゲート絶縁膜125a、125bと制御ゲート電極140との間にそれぞれ介在される。例えば、ストレージノード膜130a、130bは、フィン105a、105bの外側面の上端部分の側壁に形成されうる。ストレージノード膜130a、130bは、電荷の保存層として用いられる。
例えば、ストレージノード膜130a、130bは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属のドット、シリコンまたは金属のナノクリスタルまたはシリコン窒化膜を備えうる。ポリシリコンまたはシリコンゲルマニウムから形成されたストレージノード膜130a、130bは、フローティングゲートとして利用されうる。シリコンまたは金属のドット、シリコンまたは金属のナノクリスタルまたはシリコン窒化膜から形成されたストレージノード膜130a、130bは、局部的な電荷トラップ層として利用されうる。局部的な電荷トラップ層として利用されるストレージノード膜130a、130bは、ブリッジ絶縁膜115上で互いに連結されうる。
ソース領域145及びドレイン領域150は、フィン105a、105bそれぞれの制御ゲート電極140の両側部分に形成されうる。ソース領域145及びドレイン領域150は、形式上の区分に過ぎず、入れ替わって呼ばれてもよい。ソース領域145及びドレイン領域150は、胴体102または残りのフィン105a、105b領域にダイオード接合される。例えば、ソース領域145及びドレイン領域150がn型不純物でドーピングされている場合、残りのフィン105a、105b部分または胴体102は、p型不純物でドーピングされうる。
不揮発性メモリ素子は、制御ゲート電極140とストレージノード膜130a、130bとの間にブロッキング絶縁膜(図示せず)をさらに備えることができる。特に、ストレージノード膜130a、130bがポリシリコンまたはシリコンゲルマニウムのような導電性物質から形成された場合には、ブロッキング絶縁膜が必要である。例えば、ブロッキング絶縁膜は、シリコン酸化膜またはシリコン窒化膜を備えうる。
以下では、本発明の実施形態による不揮発性メモリ素子の動作特性を説明する。
前述の不揮発性メモリ素子において、ソース領域145及びドレイン領域150の周辺のフィン105a、105b部分に形成される空乏領域(depletion region)は制限されうる。特に、フィン105a、105bの幅が薄いほど、空乏領域はさらに制限される。さらに具体的には、空乏領域は、フィン105a、105bの幅方向、すなわち、X1方向にはボイド117の存在によってさらに制限されるが、ただし、X3方向に沿ってのみ形成されうる。しかし、フィン105a、105bの幅が狭くなれば、X3方向に沿って形成された空乏領域の影響は、相当に縮少される。ここで、ボイド117は、どの絶縁膜よりも低い誘電定数を有するということに留意しなければならない。
すなわち、ソース領域145とドレイン領域150との間のフィン105a、105b部分(チャンネル領域と呼ばれることもある)の電位及び空乏は、ボイド117によって大きく影響を受ける。このようなフィン105a、105b及びボイド117の配置構造は、従来のSOI構造と比較して、むしろ、シリコン・オン・ボイド(Silicon−On−Void:SOV)構造と類似した構造と呼ばれうる。
ただし、本発明の実施形態による構造は、従来の平面形トランジスタ構造で採用されたSOV構造とは差別化され、その意味でSOV類似(SOV−like)構造と呼ばれうる。すなわち、従来のSOV構造は、垂直方向、すなわち、X3方向に配列されるが、本発明の実施形態によるSOV類似構造は、水平方向、すなわち、X1方向に配列される。また、本発明の実施形態によるSOV類似構造において、フィン105a、105bは、従来のSOV構造とは違って、胴体102から完全にフローティングされない。
このようなSOV構造またはSOV類似構造は、空乏領域の拡張によって発生しうる短チャンネル効果の改善に寄与できる。例えば、オフ電流及び接合漏れ電流が減少し、DIBL効果が改善されうる。それにもかかわらず、胴体102に電圧を印加することによって、フィン105a、105bにボディーバイアスを印加できる長所は維持される。
図5は、SOI構造及びSOV構造の電気的な特性を比較して示す図である。図5において、SOV構造は、平面形トランジスタ構造で採用された実験結果であって、間接的に本発明の実施形態によるSOV類似構造の長所を示す。図5の結果は、論文、Semicond.Sci.Technol.20(2005),115−119頁をさらに参照できる。
図5を参照すれば、SOI構造に比べて、SOV構造が低いオフ電流値及び高いオン電流値を有するということが分かる。また、挿入グラフから分かるように、SOV構造は、SOI構造に比べて低いDIBL値を有するということが分かる。このような改善された効果は、ボイドが、絶縁体に比べて低い誘電率を有するためであると解釈できる。したがって、このような結果から、SOV類似構造を有する本発明の実施形態による不揮発性メモリ素子は、改善された短チャンネル効果、すなわち低いオフ電流、高いオン電流及び低いDIBL値を有すると期待される。
本発明の実施形態による不揮発性メモリ素子において、フィン105a、105bは、ビットラインの一部として利用され、制御ゲート電極140は、ワードラインの一部として利用され、ストレージノード130a、130bは、電荷保存層として利用されうる。フィン105a、105bが近接して配置された場合、ストレージノード膜130a、130bに保存された電荷は、読み取り障害を起こしうる。例えば、左側のストレージノード膜130aに保存された電荷は、右側のフィン125bの電位を変化させることによって、右側のストレージノード膜130bの状態を読むに当たって障害を与えうる。その反対の場合も同様である。
しかし、ボイド117、すなわち、空気はどの絶縁体より低い誘電率を有するため、このような読み取り障害問題が緩和されうる。すなわち、SOV構造またはSOV類似構造は、従来のSOI構造より読み取り動作の信頼性を高めることができる。
図4は、本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。図4の不揮発性メモリ素子は、前述の図1に示す不揮発性メモリ素子の構造を少し変形したものである。したがって、図4の不揮発性メモリ素子は、前述の図1ないし図3に示す不揮発性メモリ素子の説明を参照でき、重複される部分についての説明は省略する。両実施形態において、同じ参照符号は同じ構成要素を示す。
図4を参照すれば、ブリッジ絶縁膜115’は、フィン105a、105bの上端部分の間を覆うように形成される。これにより、ボイド117’は、ブリッジ絶縁膜115’の下及びフィン105a、105bの間に限定されうる。例えば、非常に狭い間隔を有するフィン105a、105bの間に段差被覆性(step coverage)の悪い物質膜蒸着法(Physical Vapor Deposition:PVD)を利用して、フィン105a、105bの上端部分のみを連結するブリッジ絶縁膜115’が形成されうる。
フィン105a、105bの上面がブリッジ絶縁膜115’から露出されることによって、ゲート絶縁膜125a’、125b’は、ボイド117’の反対側、すなわち、フィン105a、105bの外側面の上方部分だけでなく、フィン105a、105bの上端部分まで伸張して形成されうる。
本発明の他の実施形態による不揮発性メモリ素子は、前述の一実施形態による不揮発性メモリ素子の特徴を共有できる。
図6は、本発明のさらに他の実施形態による不揮発性メモリ素子を示す斜視図である。図6の不揮発性メモリ素子は、複数個の図1の不揮発性メモリ素子をNAND構造で連結したものである。したがって、両実施形態において、重複される部分についての説明は省略し、同じ参照符号は、同じ構成要素を示す。
図6を参照すれば、複数の制御ゲート電極140は、ボイド117の反対側、すなわち、フィン105a、105bの外側面の上端部分上を覆い、ブリッジ絶縁膜115上を横切ってそれぞれ伸張し、互いに離隔される。ゲート絶縁膜125a、125bは、制御ゲート電極140のそれぞれとフィン105a、105bとの間にそれぞれ介在される。ストレージノード膜130a、130bは、制御ゲート電極140のそれぞれとゲート絶縁膜125a、125bとの間にそれぞれ介在される。
このようなNAND構造において、ソース領域(図3の145参照)及びドレイン領域(図3の150参照)は、フィン105a、105bのそれぞれの制御ゲート電極140間の部分に交互に形成されうる。ソース領域(図3の145参照)及びドレイン領域(図3の150参照)は、入れ替わって呼ばれることもある。
図6において、制御ゲート電極140の数は、例示的なものであり、本発明の範囲は、このような数に制限されない。さらに、図6には、一対のフィン105a、105bが示されているが、複数対のフィン(図示せず)が列状にさらに配置されてもよい。この場合、異なる対のフィンの同じ行に配置された制御ゲート電極は、互いに連結される。
図6には、図1の不揮発性メモリ素子がNAND構造で配置されているが、その代わりに、図4の不揮発性メモリ素子がNAND構造で配置されてもよいということは明らかである。
図7ないし図13には、本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法が提供される。
図7を参照すれば、半導体基板110内に少なくとも一対の第1トレンチ153を形成する。例えば、半導体基板110上にハードマスク膜151を形成する。次いで、ハードマスク膜151をエッチングマスクとして半導体基板110の露出された部分をエッチングして、第1トレンチ153を形成できる。例えば、ハードマスク膜151は、窒化膜及び/または酸化膜を備えうる。
図8を参照すれば、少なくとも第1トレンチ153を埋め込む素子分離膜120aを形成する。例えば、第1トレンチ153を十分に埋め込むように、素子分離膜120aを形成し、ハードマスク膜151が露出されるまで素子分離膜120aを平坦化する。これにより、素子分離膜120aは、第1トレンチ153を埋め込み、半導体基板110上に突出する。
図9を参照すれば、ハードマスク膜151を除去し、半導体基板110上に突出した素子分離膜120aの側壁にスペーサ絶縁膜155を形成する。スペーサ絶縁膜155は、その間に半導体基板110の一部分を露出するように、その幅を制御する。例えば、スペーサ絶縁膜155は、所定の絶縁膜を蒸着した後、これを異方性エッチングすることによって形成できる。例えば、スペーサ絶縁膜155は、窒化膜を備えてもよく、さらに窒化膜の下部に酸化膜をさらに備えてもよい。
図10を参照すれば、スペーサ絶縁膜155をエッチングマスクとして、スペーサ絶縁膜155から露出された半導体基板110をエッチングして、第2トレンチ160を形成する。これにより、半導体基板110の胴体102上に突出した一対のフィン105a、105bが限定される。第1及び第2トレンチ153、160は、同じ深さまたは異なる深さを有しうる。
図11を参照すれば、スペーサ絶縁膜155を連結する非導電性キャッピング膜157を形成して、フィン105a、105bの間にボイド117aを限定する。段差被覆性が悪い蒸着技術を用いてキャッピング膜157を形成することによって、キャッピング膜157は、フィン105a、105bの間を満たさず、スペーサ絶縁膜155を連結するように形成できる。
例えば、キャッピング膜157は、シリコン窒化膜を含み、プラズマ強化化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition:PECVD)法を利用して形成しうる。この場合、キャッピング膜157は、スペーサ絶縁膜155上で厚く成長し、フィン105a、105bの底及び側壁上には、成長しないか、または薄く成長しうる。したがって、キャッピング膜157は、フィン105a、105bの間を埋め込む前にスペーサ絶縁膜155を連結できる。この場合、キャッピング膜157は、第2トレンチ160の縦横比に応じてフィン105a、105bの上端部分まで連結できる。
キャッピング膜157が、フィン105a、105bの底及び側壁にも薄く成長した場合、ボイド117aは、キャッピング膜157の内部に限定される。しかし、第2トレンチ160の縦横比が大きい場合に、キャッピング膜157は、フィン105a、105bの側壁にはほとんど成長しないこともある。この場合、ボイド117aは、フィン105a、105bとキャッピング膜157との間またはフィン105a、105b、スペーサ絶縁膜155とキャッピング膜157との間に限定されうる。
図12を参照すれば、選択的にキャッピング膜157を平坦化して、ブリッジ絶縁膜115aを限定する。例えば、平坦化は、エッチバックまたは化学機械的研磨(CMP)法を利用して行える。ブリッジ絶縁膜115aは、スペーサ絶縁膜155及びキャッピング膜157を備える。したがって、ボイド117aは、ブリッジ絶縁膜115aとフィン105a、105bとの間に限定される。
図13を参照すれば、フィン105a、105bの一部分、例えば上端部分を露出するように素子分離膜120を形成する。例えば、半導体基板110上に突出した素子分離膜120aを所定深さほどエッチングすることによって、素子分離膜120を形成できる。
次いで、ボイド117aの反対側のフィン105a、105bの一部分上にゲート絶縁膜125a、125bを形成する。例えば、ゲート絶縁膜125a、125bは、熱酸化法または化学気相蒸着法を利用して素子分離膜120から露出されたフィン105a、105bの上端部分上に形成されうる。化学気相蒸着法を利用した場合、ゲート絶縁膜125a、125bは、ブリッジ絶縁膜115a上で互いに連結されるように形成されうる。
次いで、ゲート絶縁膜125a、125bを覆うように、ストレージノード膜130a、130bを形成する。例えば、ストレージノード膜130a、130bは、ゲート絶縁膜125a、125bを覆い、互いに離隔されるようにスペーサ形態で形成される。他の例として、ストレージノード膜130a、130bは、ゲート絶縁膜125a、125bを覆い、ブリッジ絶縁膜115a上で互いに連結されるように形成される。
次いで、ストレージノード膜130a、130bを覆い、ブリッジ絶縁膜115a上を横切って伸張する制御ゲート電極140を形成する。選択的に、制御ゲート電極140を形成する前に、ストレージノード膜130a、130bを覆うように、ブロッキング絶縁膜(図示せず)をさらに形成してもよい。制御ゲート電極140及び半導体基板110の胴体102は、素子分離膜120によって絶縁されうる。
したがって、この実施形態によれば、SOV構造の不揮発性メモリ素子を、一般的な製造段階を利用して経済的に製造することができる。
この実施形態の不揮発性メモリ素子において、ブリッジ絶縁膜115aは、図1ないし図3の不揮発性メモリ素子のブリッジ絶縁膜115に対応しうる。したがって、この実施形態の不揮発性メモリ素子の動作特性は、図1ないし図3の説明を参照できる。
さらに、この実施形態の不揮発性メモリ素子の製造方法は、図6のNAND構造に容易に適用できるということは明らかである。
この実施形態の変形された例において、フィン105a、105bは、図9及び図10のスペーサ絶縁膜155を利用せずとも形成できる。例えば、図7及び図8において、第1及び第2トレンチ153、160を一般的なフォトリソグラフィ及びエッチング技術を利用して一度にまたは順次に形成することによって、胴体102上に突出したフィン105a、105bを限定することが可能である。この場合、図11ないし図13において、ブリッジ絶縁膜115aは、スペーサ絶縁膜155なしにキャッピング膜157だけでボイド117aを限定できる。この場合、ブリッジ絶縁膜115aは、図4の構造に対応しうる。
本発明の特定の実施の形態に関する以上の説明は、例示及び説明を目的として提供された。前記実施の形態に限定されず、本発明の技術的思想内で当業者によって前記実施の形態を組合わせて実施するなど様々な多くの修正及び変更が可能であるということは明らかである。
本発明は、メモリ素子関連の技術分野に好適に用いられる。
102 胴体
105a、105b フィン
110 半導体基板
115、115’、115a ブリッジ絶縁膜
117、117’、117a ボイド
120 素子絶縁膜
120a 素子分離膜
125a、125b、125a’、125b’ ゲート絶縁膜
130a、130b ストレージノード膜
140 制御ゲート電極
145 ソース領域
150 ドレイン領域
151 ハードマスク膜
153、160 第1および第2トレンチ
155 スペーサ絶縁膜
157 キャッピング膜
105a、105b フィン
110 半導体基板
115、115’、115a ブリッジ絶縁膜
117、117’、117a ボイド
120 素子絶縁膜
120a 素子分離膜
125a、125b、125a’、125b’ ゲート絶縁膜
130a、130b ストレージノード膜
140 制御ゲート電極
145 ソース領域
150 ドレイン領域
151 ハードマスク膜
153、160 第1および第2トレンチ
155 スペーサ絶縁膜
157 キャッピング膜
Claims (20)
- 胴体及び前記胴体からそれぞれ突出した一対のフィンを備える半導体基板と、
前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を連結するブリッジ絶縁膜と、
前記ボイドの反対側の前記一対のフィンの外側面の少なくとも一部表面を覆い、前記ブリッジ絶縁膜上を横切って伸張し、前記半導体基板と絶縁された制御ゲート電極と、
前記制御ゲート電極と前記一対のフィンとの間にそれぞれ介在されたゲート絶縁膜と、
前記ゲート絶縁膜と前記制御ゲート電極との間にそれぞれ介在されたストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。 - 前記ブリッジ絶縁膜は、前記一対のフィンの上端を横切って伸張し、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記ブリッジ絶縁膜は、前記一対のフィン上のスペーサ絶縁膜及び前記スペーサ絶縁膜を連結するキャッピング膜を備えることを特徴とする請求項2に記載の不揮発性メモリ素子。
- 前記ブリッジ絶縁膜は、前記一対のフィンの間の上端部分を覆い、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記ボイドの反対側の前記一対のフィンの外側面の下端部分を覆い、前記制御ゲート電極と前記胴体との間に介在された素子分離膜をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記ゲート絶縁膜は、前記一対のフィンの外側面及び上面上に形成されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記一対のフィンのそれぞれの前記制御ゲート電極の両側部分にそれぞれ形成されたソース領域及びドレイン領域をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記半導体基板は、バルク半導体基板をエッチングして形成されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
- 胴体及び前記胴体からそれぞれ突出して互いに対向して離隔された一対のフィンを備える半導体基板と、
前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を非電気的に連結するブリッジ絶縁膜と、
前記ボイドの反対側の前記一対のフィンの外側面の少なくとも一部表面を覆い、前記ブリッジ絶縁膜上を横切って伸張し、前記半導体基板と絶縁され、互いに離隔された複数の制御ゲート電極と、
前記複数の制御ゲート電極のそれぞれ及び前記一対のフィンの間にそれぞれ介在された一対のゲート絶縁膜と、
前記複数の制御ゲート電極のそれぞれと前記一対のゲート絶縁膜との間にそれぞれ介在された一対のストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。 - 前記ブリッジ絶縁膜は、前記一対のフィンの上端を横切って伸張し、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項9に記載の不揮発性メモリ素子。
- 前記ブリッジ絶縁膜は、前記一対のフィン上のスペーサ絶縁膜と前記スペーサ絶縁膜を連結するキャッピング膜とを備えることを特徴とする請求項10に記載の不揮発性メモリ素子。
- 前記ブリッジ絶縁膜は、前記一対のフィンの間の上端部分を覆い、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項9に記載の不揮発性メモリ素子。
- 半導体基板をエッチングして、胴体及び前記胴体からそれぞれ突出した一対のフィンを限定する段階と、
前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を連結するブリッジ絶縁膜を形成する段階と、
前記ボイドの反対側の前記一対のフィンの外側面の一部分を覆うゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜を覆うストレージノード膜を形成する段階と、
前記ストレージノード膜を覆い、前記ブリッジ絶縁膜上を横切って伸張する制御ゲート電極を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。 - 前記ブリッジ絶縁膜は、前記ボイド内の前記一対のフィン及び前記胴体上にさらに形成され、前記ボイドは、前記ブリッジ絶縁膜の内部に限定されたことを特徴とする請求項13に記載の不揮発性メモリ素子の製造方法。
- 前記ブリッジ絶縁膜の形成は、プラズマ強化化学気相蒸着法を利用することを特徴とする請求項13に記載の不揮発性メモリ素子の製造方法。
- 前記ブリッジ絶縁膜は、前記一対のフィンの間の上端部分を覆い、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項15に記載の不揮発性メモリ素子の製造方法。
- 前記ブリッジ絶縁膜は、前記一対のフィンの上端を横切って伸張し、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項15に記載の不揮発性メモリ素子の製造方法。
- 前記胴体及び前記一対のフィンを限定する段階は、
前記半導体基板内に一対の第1トレンチを形成する段階と、
前記第1トレンチを埋め込み、前記半導体基板上に突出した素子分離膜を形成する段階と、
前記素子分離膜の突出した側壁にスペーサ絶縁膜を形成する段階と、
前記スペーサ絶縁膜から露出された前記半導体基板をエッチングして、前記胴体上に突出した一対のフィンを限定する段階と、を含むことを特徴とする請求項13に記載の不揮発性メモリ素子の製造方法。 - 前記一対のフィンを限定する段階後、前記スペーサ絶縁膜の間を連結し、前記一対のフィンの間に前記ボイドを限定するキャッピング膜を形成する段階をさらに含み、
前記ブリッジ絶縁膜は、前記スペーサ絶縁膜及びキャッピング膜を備えることを特徴とする請求項18に記載の不揮発性メモリ素子の製造方法。 - 前記キャッピング膜の形成後、前記素子分離膜を所定深さほどエッチングして、前記一対のフィンの外側面の一部分を露出する段階をさらに含むことを特徴とする請求項19に記載の不揮発性メモリ素子の製造方法。
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