CN107293322B - 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法 - Google Patents

含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法 Download PDF

Info

Publication number
CN107293322B
CN107293322B CN201610757366.2A CN201610757366A CN107293322B CN 107293322 B CN107293322 B CN 107293322B CN 201610757366 A CN201610757366 A CN 201610757366A CN 107293322 B CN107293322 B CN 107293322B
Authority
CN
China
Prior art keywords
electrode
floating body
memory cell
chip
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610757366.2A
Other languages
English (en)
Other versions
CN107293322A (zh
Inventor
于妮尔图·维佳佳
子威·霍巴赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zeno Semiconductor Inc
Original Assignee
Zeno Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/797,334 external-priority patent/US8130547B2/en
Priority claimed from US12/797,320 external-priority patent/US8130548B2/en
Priority claimed from US12/897,528 external-priority patent/US8514622B2/en
Priority claimed from US12/897,538 external-priority patent/US8264875B2/en
Priority claimed from US12/897,516 external-priority patent/US8547756B2/en
Application filed by Zeno Semiconductor Inc filed Critical Zeno Semiconductor Inc
Priority claimed from CN201180017951.4A external-priority patent/CN102971797B/zh
Publication of CN107293322A publication Critical patent/CN107293322A/zh
Application granted granted Critical
Publication of CN107293322B publication Critical patent/CN107293322B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Abstract

一种半导体存储单元，由下列组件构成：配置用于充电到一个指示存储单元状态水平的浮体区；与上述的浮体区进行电接触的第一区；与上述的浮体区进行电接触的并与上述的第一区间隔开来的第二区；位于上述的第一区与第二区之间的栅。上述单元为多层单元。还公开了用于制造内存组件的存储单元阵列。还提供了操作存储单元的方法。

Description

含导通浮体晶体管、并具有永久性和非永久性功能的半导体 存储元件及操作方法
交叉引用
本项专利受益于美国临时专利No.61/302129(归档日期2010年2月7日)，以及美国临时专利No.61/425820(归档日期2010年12月22日)；上述专利均通过引用全文包含在本专利中，根据美国法典(U.S.C.)第35卷，第119章，我方享有对于上述专利之优先权。
本项发明专利还全文引用了：专利编号No.12/797320(归档日期2010年6月9日)，名为《半导体储存含导通浮体晶体管》之专利；专利编号No.12/797334(归档日期2010 年6月9日)，名为《保持半导体储存含导通浮体晶体管状态之方法》之专利；专利编号 No.12/897528，名为《含较少数量触点之紧凑型半导体器件，操作及制造方法》之专利；专利编号No.12/897516，名为《含导通浮体晶体管之半导体组件》之专利；以及专利编号 12/897/538，名为《含导通浮体晶体管之半导体存储元件》之专利。
本项发明之领域
本项发明与半导体储存技术有关。具体而言，本项发明与含有导通浮体晶体管之半导体存储元件有关，该半导体存储元件含有非永久性储存功能和永久性储存功能。
本项发明之背景
半导体储存组件专门用来储存数据。静态和动态随机储存(SRAM和DRAM)有着广泛之应用。SRAM通常包括6个晶体管，并且芯片尺寸较大。但是，与DRAM不同，它不需要通过定期刷新操作来保持自身之储存状态。传统DRAM芯片为一个晶体管和一个电容(1T/1C)之结构。由于1T/1C储存芯片之不断缩小，保持所需之电容值不变就变得越来越难了。
于是就提出了基于DRAM之可导电浮体效应(见《不含电容之1T-DRAM芯片》第85-87页，S.Okhonin等，IEEE电子组件通讯，2002年2月，第23卷，第二篇；以及《在绝缘硅上使用一个晶体管汲极芯片之储存设计》第152-153页，技术文摘(Tech. Digest)，2002年IEEE国际固态电路会议，2002年2月)。上述储存去掉了传统1T/1C 储存芯片之电容，从而更容易得到更小之单位尺寸。另外，这种储存芯片与传统之1T/1C 储存芯片相比，能够实现更小之芯片尺寸。但是，与SRAM不同，这种DRAM储存芯片仍然需要刷新操作，因为储存之电荷会随时间产生泄漏。
传统之1T/1C DRAM刷新操作包括首先读取储存芯片之状态，然后使用相同之数据在储存芯片上重新写入。因此，该“读-写”刷新操作需要两个步骤：读和写。刷新时，储存芯片是无法访问之。有一种“自动刷新”方法，不要求首先读取储存芯片之状态，在美国专利No.7170807(Fazan等)中公开。但是这种操作仍然需要在刷新芯片时，中断对芯片之访问。
另外，在反复之读取操作之后，浮体DRAM储存芯片中之电荷会相应减少。这种减少之情况由浮体电荷之电荷泵(charge pump)效应造成，浮体电荷被吸引到表面并聚集到接口。(见《部分空乏之绝缘硅MOSFET之瞬时电荷泵充电原理》第279-281页， S.Okhonin等，IEEE电子通讯，第23卷第5篇，2002年5月)
因此，就会有人需要一种半导体储存组件和操作方法，使得不需要中断读储存芯片之访问，就能够保持半导体储存组件之储存芯片状态。
也就会需要一种半导体储存组件和相同之操作方法，使得在反复读取操作之后储存芯片之状态依然能够保持。
永久性储存组件，比如闪存可擦除可程序设计只读储存(闪存EPROM)组件，甚至能够在断电之情况下保持数据。但是，与非永久性储存组件相比，永久性储存组件通常操作较慢。
闪存储存组件，通常利用了浮栅多晶硅作为永久性数据之储存。这样就在现有之标准金属氧化物半导体(CMOS)工艺基础之上，增加了额外之工艺步骤。在美国专利 2010/0172184非对称单体聚合揘MOS永久性储存芯片中，(专利授权人为Roizin等)描述了一种单体聚合永久性储存组件之成型方法。与很多永久性储存组件类似，该芯片比非永久性储存组件操作更慢。另外，永久性储存组件仅能够完成有限之工作周期，即存在失效周期之限制。
相应之，人们也就希望能够制造出一种通用型之储存组件，能够兼具非永久性和永久性储存组件之优点；如操作速度可以与非永久性储存相媲美，如果断电，能够持久之保存数据。另外，人们也希望能够制造出一种通用性储存组件，尺寸并不会比相对应之非永久性或永久性大到无法接受，同时还具有相当之储存容量。
本项发明即能够满足上述需求，详见下文。
本项发明概要
在本项发明中，一方面需要一种方法，能够不中断对储存芯片之访问，并且保持储存芯片之状态；该方法包括了：在芯片上施加一个反向之偏压，抵消掉芯片浮体之电荷泄漏，浮体之电位即是储存芯片之状态；同时访问芯片。
在至少一个实例中，施加偏压包括了向芯片之一个电极施加反向偏压，该电极不用于芯片之选址。
在至少一个实例中，施加之反向偏压为恒定之正偏压。
在至少一个实例中，施加之反向偏压为周期性脉冲形式正电压。
在至少一个实例中，在浮体中可以储存之最大电位变大了(由于向芯片施加了反向偏压)，使得储存器窗口相对更大。
在至少一个实例中，施加之反向偏压在芯片上进行了保持操作，具体方法包括同时在芯片上执行读操作(在保持操作之同时)。
在至少一个实例中，芯片为多层，浮体通过储存多个位，被设定为能够显示多个状态，具体方法为：通过检测芯片电流来确定芯片状态。
另一方面，在本项发明中，提出了一种操作储存数组之方法，储存数组由行储存芯片和列储存芯片组成，其中每个储存芯片都有一个浮体区域，用于储存数据；具体方法为：至少对与被选中芯片不在同一行或同一列之所有芯片执行保持操作；然后访问选定之芯片，并在选定芯片上执行读或写操作，同时至少对所有与选定芯片不在同一行或同一列之芯片执行保持操作。
在至少一个实例中，保持操作包括：在所有芯片上执行保持操作，同时在选定芯片上执行读或写操作(包括读取选定芯片)。
在至少一个实例中，保持操作通过在电极上施加反向偏压来实现，该电极未被储存芯片选址使用。
在至少一个实例中，电极经过分段后，允许对储存芯片数组之选定部分进行独立之反向偏压控制。
在至少一个实例中，保持操作之执行包括：在选定芯片之外之所有芯片上执行保持操作，在选定芯片上执行读或写操作(其中包含在选定芯片上写入“0”之操作)；同时在选定芯片上写入“0”时，所有与选定芯片同一行之电极，相连之芯片也被执行写入“0”操作。
在至少一个实例中，在执行这一单个数字之写入“0”操作中，包括一个保持操作，即在所有非选定芯片上进行保持操作，同时在选定芯片上进行读或写操作(包括在选定芯片上写入“0”)。
在至少一个实例中，保持操作包括：在所有非选定芯片上执行保持操作，同时在选定芯片上执行读或写操作(包括在选定芯片上写入“1”)。
在至少一个实例中，保持操作在所有之单元(除被选定之单元上)进行，同时在选定之单元上进行读或写操作(写操作为多层写操作)，操作使用交替写入和验证算法。
在至少一个实例中，保持操作包括：在所有非选定芯片上执行保持操作，同时在选定芯片上执行一个读或写操作(包括在选定芯片上执行一个多层之写操作)，该多层写操作包括：施加一个斜坡电压到选定芯片上，执行写操作；通过检测选定芯片之电流变化来读取芯片状态；一旦选定芯片之电流变化达到预定值，便移除斜坡电压。
在至少一个实例中，保持操作包括：在所有非选定芯片上执行保持操作，同时在选定芯片上执行一个读或写操作(包括在选定芯片上执行一个多层之写操作)，该多层写操作包括：施加一个斜坡电流到选定芯片上，执行写操作；通过检测选定芯片位线(bit line)和源线(source line)之间之电压变化，来读取芯片状态；一旦选定芯片之电压变化达到预定值，便移除斜坡电流。
在至少一个实例中，多层写操作允许数字级对选定芯片之一个数字进行选择。
在至少一个实例中，保持操作包括：在所有非选定芯片上执行保持操作，同时在选定芯片上执行一个单层/多层之读或写操作，其中在选定芯片上之单层或多层中之每一层执行写操作包括：在选定芯片上施加一个斜坡电压来实现写操作；通过检测选定芯片上可寻址之电极来读取选定芯片之状态；使用基准储存芯片来验证写操作之状态。
在至少一个实例中，具体方法包括：在执行写操作之前，使用“读然后验证”操作来设置基准储存芯片之状态。
在至少一个实例中，设置基准储存芯片之状态包括在给储存芯片数组供电时设置状态。
另一方面，在本项发明中，提出了一种操作储存数组之方法，储存数组由行储存芯片和列储存芯片组成，其中每个储存芯片都有一个浮体区域，用于储存数据；具体方法包括：至少刷新其中一个储存芯片之状态；至少访问其中另外一个储存芯片，其中对另一储存芯片之访问不会被刷新操作中断，并刷新操作不附带进行替代之读和写操作。
在至少一个实例中，至少有一个储存芯片是多层储存芯片。
另一方面，在本项发明中，提出了一种操作储存数组之方法，储存数组由行储存芯片和列储存芯片组成，其中每个储存芯片都有一个浮体区域，提出了一种操作储存数组之方法，储存数组由行储存芯片和列储存芯片组成，其中每个储存芯片都有一个浮体区域，用于储存数据；具体方法包括：访问储存芯片中之选定芯片；在选定之储存芯片上同时执行一个写和验证操作，而不进行替代之读和写操作。
在至少一个实例中，选定之储存芯片为多层储存芯片。
在至少一个实例中，“读然后验证”操作中之验证，部分通过感应储存数组之列方向上之电流变化来实现，该列与选定芯片相连。
在至少一个实例中，读然后验证摂操作中之验证，部分通过感应储存数组之行方向上之电流变化来实现，该行与选定芯片相连。
在至少一个实例中，“写然后验证”操作之写部分包括使用汲极或栅斜坡电压。
在至少一个实例中，“写然后验证”操作之写部分包括使用汲极坡电压。
在本项发明中，提出了一种集成电路，其中包含了一个半导体储存芯片链/串，其中每个储存芯片包含一个浮体区域，用来储存数据；链或串包含至少一个触点，与储存芯片之至少一个控制行相连，其中触点之数量与储存芯片之数量相同或比芯片数量少一些。
在至少一个实例中，触点之数量小于储存芯片之数量。
在至少一个实例中，半导体储存芯片串联后构成串。
在至少一个实例中，半导体储存芯片并联后构成链。
在至少一个实例中，集成电路在绝缘硅(SOI)基板上制造。
在至少一个实例中，集成电路在体硅基板上制造。
在至少一个实例中，触点之数量为2，则半导体储存芯片之数量大于2。
在至少一个实例中，储存芯片还包括第一和第二导电区域，与浮体区域相连。
在至少一个实例中，第一和第二导电区域由相邻之储存芯片共享，由于每个储存芯片都具有相邻之储存芯片。
在至少一个实例中，每个储存芯片还包括第一、第二和第三导电区域，与浮体区域相连。
在至少一个实例中，每个储存芯片还包括一个门，与浮体区域绝缘。
在至少一个实例中，至少有一个储存芯片是无触点之储存芯片。
在至少一个实例中，大部分储存芯片都是无触点之储存芯片。
在至少一个实例中，储存芯片对多字节数据进行储存。
另一方面，在本项发明中，提出之集成电路包括成对之无触点半导体储存芯片，每个半导体储存芯片包括：一个浮体区域，用于数据储存；第一和第二导电区域，与浮体区域相连；一个门，位于浮体区域表面之上；以及一个绝缘区域，将门与浮体区域绝缘。
在至少一个实例中，无触点储存芯片串联。
在至少一个实例中，无触点储存芯片并联。
在至少一个实例中，集成电路包括至少一个半导体储存芯片，该芯片具有一个触点，触点之总数小于储存芯片之总数，储存芯片包括至少含有一个触点之储存芯片和无触点之储存芯片。
另一方面，在本项发明中，集成电路包括：一对串联之半导体储存芯片，每个半导体储存芯片包括：一个浮体区域，用于数据储存；第一和第二导电区域，与浮体区域相连；一个门，位于浮体区域表面之上；以及一个绝缘区域，将门与浮体区域绝缘。
在至少一个实例中，至少有一个半导体储存芯片是无触点之半导体储存芯片。
在至少一个实例中，至少有一个无触点之半导体储存芯片包括另外一个导电区域，与浮体区域相连。
另一方面，在本项发明中，集成电路包括成对之并联半导体储存芯片，每个半导体储存芯片包括：浮体区域，用于数据储存；导电区域，与浮体区域相连；导电区域之上之一个门；绝缘区域，将浮体基板区域与门绝缘；其中至少有一个半导体储存芯片是无触点之半导体储存芯片。
在至少一个实例中，大部分半导体储存芯片都是无触点之半导体储存芯片。
在至少一个实例中，集成电路包括一部分触点，触点数量小于等于储存芯片之数量。
在至少一个实例中，每个储存芯片还包括第二个导电区域，与浮体区域相连。
在至少一个实例中，储存芯片还包括第二和第三导电区域，与浮体区域相连。
另一方面，在本项发明中，集成电路包括成对之并联无触点半导体储存芯片，每个半导体储存芯片包括：一个浮体区域，用于数据储存；第一和第二导电区域，与浮体区域相连；一个门，位于浮体区域表面之上；以及一个绝缘区域，将门与浮体区域绝缘。
另一方面，在本项发明中，集成电路包括：一个储存串或链，包含一组无触点半导体储存芯片；第一触点，与第一附加半导体储存芯片相连；其中无触点半导体储存芯片可以通过第一触点访问。
在至少一个实例中，集成电路还包括第二个触点，与第二附加半导体储存芯片相连；其中无触点半导体储存芯片可以通过第二触点访问。
在至少一个实例中，无触点半导体储存芯片和附加半导体储存芯片成串联连接。
在至少一个实例中，储存芯片串或链包括第一储存芯片串或链，以及由第一组组成之一个组，集成电路还包括：第二个储存串或链，包含第二组无触点半导体储存芯片；第二触点，与第二附加半导体储存芯片相连；其中第二组无触点半导体储存芯片可以通过第二触点访问。
在至少一个实例中，储存芯片串或链包括第一储存芯片串，以及由第一组组成之一个 (储存芯片)组，集成电路还包括：第二储存芯片串，包括第二组无触点半导体储存芯片；第三个触点，与第三个附加半导体储存芯片相连；第四个触点，与第四个附加半导体储存芯片相连；其中第二组无触点半导体粗存芯片可以通过第三和第四触点访问；其中第一组无触点半导体储存芯片，第一附加半导体储存芯片和第二附加半导体储存芯片成串联连接；并且第二组无触点半导体储存芯片、第三附加半导体储存芯片和第四附加半导体储存芯片在第二串中，成串联连接。
在至少一个实例中，集成电路还包括一个第一电极，与第一触点和第三触点相连；以及一个第二电极，与第二触点相连；还有一个第三电极与第四触点相连。
在至少一个实例中，半导体储存芯片本质上由2维半导体储存芯片组成。
在至少一个实例中，半导体储存芯片本质上由鳍型、三维半导体储存芯片组成。
在至少一个实例中，第一组无触点半导体储存芯片，与第二组无触点半导体储存芯片，并排对齐；第一串中，包括第一组绝缘部分(将第一组中相邻之储存芯片绝缘)，以及第二组绝缘部分(将第一串和第二串中相邻之储存芯片绝缘)；第二串包括第三组绝缘部分(将第二串中相邻之储存芯片绝缘)；以及第四组绝缘部分(将第二串和第一串中相邻之储存芯片绝缘)。
在至少一个实例中，第一触点和第二触点分别位于储存芯片串之第一和第二端。
在至少一个实例中，一个半导体储存芯片包括：一个浮体区域，用于数据储存；第一和第二导电区域，与浮体区域相连；一个门，位于浮体区域表面之上；以及一个绝缘区域，将门与浮体区域绝缘；并有一个字线电极，与门相连。
另一方面，在本项发明中，集成电路包括成对之浮体储存芯片，串联或并联。在储存芯片之间之连接用来减小整个电路之触点数量。由于将多个储存芯片进行串联或并联，需要一个小型之储存芯片数组。
本项发明之这一特征和其他特征，对于熟悉相关工艺之人而言，是浅显易懂之；集成电路、串、链储存芯片和构成方法都将在下文中详细介绍。
在本项发明中，半导体储存芯片包括：基板为第一导电类型；基板电极与基板相连；第一区域在基板之第一位置嵌入基板中，同时具有第二导电类型(N型)；一个位线电极和一个源线电极与第一区域相连；在基板之第二位置，嵌入了一个第二区域，具有第二导电类型，同时，在基板之一部分(至少)具有第一导电类型，位于第一和第二位置之间，作为非永久性储存之浮体，实现数据储存；另外之位线电极和源线电极与第二区域相连；在第一和第二位置以及基板表面之上，有一个俘获层；俘获层包括第一和第二储存位置，设置为各自独立之永久性数据储存，其中第一和第二储存位置分别设置用来接收非永久性中储存之数据；在俘获层之上有一个控制门。
在至少一个实例中，表面包括一个顶层表面，芯片还包括一个埋入层，位于基板之底部，埋入层为第二导电类型；有一个埋入式阱电极，与埋入层相连。
在至少一个实例中，浮体完全被顶层表面、第一和第二区域、以及埋入层包围。
在至少一个实例中，第一导电类型为“p”型，第二导电类型为“n”型。
在至少一个实例中，半导体储存芯片还包括绝缘层，包围基板之侧表面。
在至少一个实例中，芯片用作多层芯片。
在至少一个实例中，第一和第二储存位置中至少有一个之设置满足：其中一个储存位置可以分别储存大于一个字节之数据。
在至少一个实例中，浮体之设置满足：可以在其中储存大于一个字节之数据。
另一方面，在本项发明中，芯片之操作方法需要：一个储存芯片器件，具有成对之储存芯片，并且每一个储存芯片都含有一个浮体，能够作为非永久性数据储存，还需要一个俘获层，具有第一和第二储存位置，作为永久性数据储存，具体包括：在给储存芯片通电时，将储存芯片作为非永久性储存进行操作；在断开储存芯片电源之后，重置储存芯片中之永久性储存，至预定之状态，然后执行影子镜像操作，将非永久性储存芯片中之内容装载到永久性储存中。
在至少一个实例中，该方法还包括：关闭储存芯片组件，在关闭时，储存芯片组件用作闪存、可擦除、可程序设计只读储存。
在至少一个实例中，该方法还包括：重新恢复储存芯片之供电，在恢复供电时，执行一个恢复步骤，将永久性储存中之内容装载到永久性储存芯片中。
另一方面，在本项发明中，操作储存芯片组件包括：储存组件需要具备一对储存芯片，每个储存芯片具有一个浮体，作为非永久性数据储存，同时还具有一个俘获层，用作永久性数据储存；并将其中一个储存芯片用作非永久性储存芯片，与另外一个永久性储存芯片互不干扰。
在至少一个实例中，操作包括：在芯片表面之一个区域施加一个电压，该芯片表面与永久性储存之储存位置相邻。
在至少一个实例中，在至少一个实例中，施加电压包括：施加一个正向电压，芯片之浮体具有P型导电类型。
在至少一个实例中，操作包括：操作非永久性储存，实现读与写/保持操作中之一个。
在至少一个实例中，该方法还包括：执行一个重置操作，赋予永久性储存一个初始状态。
在至少一个实例中，方法还包括：执行影子镜像操作，在永久性储存中装载非永久性储存之内容。
另一方面，在本项发明中，半导体储存芯片包括：浮体区域，用作数据之非永久性储存；一个俘获层，用作数据之永久性储存；其中在非永久性储存中存入之数据与永久性储存中存入之数据互不相关，浮体区域可以独立于俘获层进行操作，并且俘获层可以独立于浮体区域执行操作。
在至少一个实例中，浮体区域为第一导电类型，被埋入层包围，埋入层具有第二导电类型，与第一导电类型不同。
在至少一个实例中，第一导电类型为“p”型，第二导电类型为“n”型。
在至少一个实例中，浮体区域被买入绝缘材料包围。
在至少一个实例中，浮体区域在基板上构建，芯片还包括包围基板侧面之绝缘层。
在至少一个实例中，芯片用作多层芯片。
在至少一个实例中，俘获层包括第一和第二储存位置，第一和第二储存位置各自设置为能够独立储存数据，用作永久性储存。
在本项发明中，有一个多晶硅浮动门半导体储存芯片，包括：一个基板；一个浮体区域，位于基板之表面，设置为非永久性储存；一个多晶硅浮动门，设置为储存永久性数据；一个绝缘区域，将浮体区域和这一个多晶硅浮动门绝缘；第一和第二区域位于各自位置之表面，而不是浮体区域之表面；其中浮栅设置为允许接收来自非永久性储存之数据。
在至少一个实例中，第一和第二区域为非对称布置，其中第一面积定义了第一区域之表面，而第二面积定义了第二区域之表面，同时第一面积不等于第二面积。
在至少一个实例中，上述表面之第一和第二区域中之一个与浮栅有更高之耦合，比另外一个与浮栅之耦合更高。
在至少一个实例中，芯片包括基板底部之埋入层，埋入层之导电类型与浮体区域之导电类型不同。
在至少一个实例中，浮体被顶层表面、第一和第二区域、以及埋入层包围。
在至少一个实例中，绝缘层围住了基板之侧面。
在至少一个实例中，埋入之绝缘材料层位于基板之底部。
在至少一个实例中，浮体被顶层表面、第一和第二区域，以及埋入式绝缘材料层。
在至少一个实例中，浮栅覆盖了浮体表面之一块面积，在被覆盖表面和第一区域第二区域之间，有一个空隙。
在至少一个实例中，选择门与单独之多晶硅浮栅相邻。
在至少一个实例中，第一和第二区域为非对称布置，其中第一面积定义了第一区域之表面，而第二面积定义了第二区域之表面，同时第一面积不等于第二面积。
在至少一个实例中，选择门与浮栅重迭。
另一方面，在本项发明中，半导体储存芯片包括：一个基板；一个浮体区域，设置为非永久性储存；一个迭栅永久性储存，包括一个浮栅(与基板相邻)，一个控制栅(与浮栅相邻)，使得浮栅能够布置在控制栅和基板之间；一个选择栅，与基板和浮栅相邻。
在至少一个实例中，浮体位于基板之表面，芯片还包括：第一和第二区域均位于各自所在位置之表面，而不是浮体区域之表面；其中，第一和第二区域为非对称布置，第一面积定义了第一区域在表面之面积，第二面积定义了第二区域在表面之面积；而第一面积不等于第二面积。
在至少一个实例中，上述表面之第一和第二区域中之一个与浮栅有更高之耦合，比另外一个与浮栅之耦合更高。
在至少一个实例中，基板底部有一个埋入层，埋入层之导电类型与浮体区域之导电类型不同。
在至少一个实例中，浮体被顶层表面、第一和第二区域、以及埋入层包围。
在至少一个实例中，绝缘层围住了基片之侧面。
在至少一个实例中，埋入之绝缘材料层位于基片之底部。
在至少一个实例中，浮体被顶层表面、第一和第二区域、以及绝缘材料之埋入层包围。
另一方面，在本项发明中，一个单独之多晶硅浮栅半导体储存芯片包括：基板，用于储存数据之非永久性储存浮体区域，单个多晶硅浮栅(用作数据之永久性储存)；其中浮体区域用作数据之非永久性储存，独立于数据之永久性储存工作，而单个多晶硅浮栅则作为数据之永久性储存，独立于非永久性储存工作。
在至少一个实例中，浮体区域为第一导电类型，被埋入层包围，埋入层具有第二导电类型，与第一导电类型不同。
在至少一个实例中，浮体区域被买入绝缘材料包围。
在至少一个实例中，第一导电类型为“p”型，第二导电类型为“n”型。
在至少一个实例中，绝缘层围住了基片之侧面。
另一方面，在本项发明中，芯片之操作方法需要：一个储存芯片器件，具有成对之储存芯片，并且每一个储存芯片都含有一个浮体，能够作为非永久性数据储存，还需要一个浮栅，作为永久性数据储存，具体包括：在给储存芯片通电时，将储存芯片作为非永久性储存进行操作；在断开储存芯片电源之后，重置储存芯片中之永久性储存，至预定之状态，然后执行影子镜像操作，将非永久性储存芯片中之内容装载到永久性储存中。
在至少一个实例中，该方法还包括：关闭储存芯片组件，在关闭时，储存芯片组件用作闪存、可擦除、可程序设计只读储存。
在至少一个实例中，该方法还包括：重新恢复储存芯片之供电，在恢复供电时，执行一个恢复步骤，将永久性储存中之内容装载到永久性储存芯片中。
另一方面，在本项发明中，操作储存芯片组件包括：一个储存芯片组件，包括一对储存芯片，每个储存芯片含有一个浮体，作为非永久性数据储存，一个浮栅，用作永久性数据储存，一个控制栅；并能够对非永久性储存芯片进行整体操作，与永久性储存中之数据无关。
在至少一个实例中，该方法还包括：对控制栅施加一个电压，使位于浮栅下部之信道区域反转，不受浮栅中储存电荷之影响。
在至少一个实例中，该方法还包括：在基板之一个与浮栅相连之区域上施加一个正电压，浮体为“p”导电类型。
在至少一个实例中，对储存芯片整体之操作包括完成读与写/保持操作中之一个。
在至少一个实例中，该方法还包括：执行一个重置操作，赋予永久性储存一个初始状态。
在至少一个实例中，方法还包括：执行影子镜像操作，在永久性储存中装载非永久性储存之内容。
本项发明之这一特征和其他特征，对于熟悉相关工艺之人而言，是浅显易懂之；有关方法、组件和数组都将在下文中详细介绍。
关于图纸之简要说明
图1为本项发明实例中储存芯片之示意图。
图2为本项发明实例中多个芯片组合成数组后构成一个储存组件之示意图。
图3为本项发明实例中n-p-n双极组件在储存芯片中成型之示意图。
图4A展示之是本项发明实例中，一个数组中之基板电极分段。
图4B展示之是本项发明实例中之多任务器，多任务器用来确定施加到分段基板电极上之偏压。
图4C展示之是本项发明实例中使用之电压发生器电路，该电路向多任务器输入正偏压。
图5展示之是本项发明实例中，储存在一个储存芯片浮体中之最大电荷，该最大电荷量可以通过增大基板电极之正向偏压而增大。
图6A为本项发明实例中之浮体电位(为浮体电流之函数)和基板电位。
图6B为本项发明实例中之浮体电位(为浮体电流之函数)和埋入阱。
图7为本项发明实例中选定储存芯片之偏压情况和储存数组中未被选定芯片之偏压情况。
图8A为本项发明实例中一个未被选定之储存芯片，该储存芯片与选定之储存芯片具有相同之行，图标为选定储存芯片在读操作期间。
图8B为图8A中，未选定储存芯片之n-p-n双极组件状态，图标为选定储存芯片之读操作期间。
图8C为图8A中一个未被选定之储存芯片，该储存芯片与选定之储存芯片具有相同之列，图标为选定储存芯片在读操作期间。
图8D为图8A中，未选定储存芯片(图8C)之n-p-n双极组件状态，图标为选定储存芯片之读操作期间。
图8E为图8A中一个未被选定之储存芯片，该储存芯片与选定之储存芯片具有不同之行和列，图标为选定储存芯片在读操作期间。
图8F为图8A中，未选定储存芯片(图8E)之n-p-n双极组件状态，图标为选定储存芯片之读操作期间。
图9为本项发明实例中向储存芯片写入“0”之示意图。
图10为本项发明实例中选定储存芯片之举例，以及向储存数组中未被选定芯片写入“0”操作之情况。
图11A为本项发明实例中，未被选定储存芯片偏压情况之举例，在写入“0”操作期间。
图11B为图11A中芯片之等效电路图，展示展示了自有n-p-n双极组件。
图12为本项发明实例中，选定储存芯片和数组中未被选定储存芯片之举例，在写入“0”操作期间。
图13A为本项发明实例中，选定储存芯片偏压情况之举例，在写入“0”操作期间。
图13B为图13A中芯片之等效电路图，展示了自有n-p-n双极组件。
图13C为图13A中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有相同之行，时间为向选定芯片写入“0”操作期间。
图13D为图13C中芯片之等效电路图，展示了自有n-p-n双极组件。
图13E为图13A中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有相同之行，时间为向选定芯片写入“0”操作期间。
图13F为图13E中芯片之等效电路图，展示了自有n-p-n双极组件。
图13G为图13A中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有不同之行和列，时间为向选定芯片写入“0”操作期间。
图13H为图13G中芯片之等效电路图，展示了自有n-p-n双极组件。
图14为本项发明实例中，选定芯片和数组中未选定芯片之偏压情况之举例，在对选定芯片进行带-带之管道传输写入“1”操作期间。
图15A为图14中选定芯片偏压情况之举例。
图15B为图15A中芯片之等效电路图，展示了自有n-p-n双极组件。
图15C为图15A中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有相同之行，时间为向选定芯片写入“1”操作期间。
图15D为图15C中芯片之等效电路图，展示了自有n-p-n双极组件。
图15E为图15A中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有相同之行，时间为向选定芯片写入“1”操作期间。
图15F为图15E中芯片之等效电路图，展示了自有n-p-n双极组件。
图15G为图15A中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有不同之行和列，时间为向选定芯片写入“0”操作期间。
图15H为图15G中芯片之等效电路图，展示了自有n-p-n双极组件。
图16A为本项发明实例中，基准发生电路，用于产生储存芯片之初始积累电流，储存芯片位于同一被写入之源在线。
图16B为本项发明另外一个实例，基准发生电路，用于产生储存芯片之初始积累电流，储存芯片位于同一被写入之源在线。
图16C为本项发明另外一个实例，基准发生电路，用于产生储存芯片之初始积累电流，储存芯片位于同一被写入之源在线。
图17为本项发明实例中，储存芯片之浮体电位随着施加偏压而增大，偏压之增大将导致浮体上之空穴被注入电子。
图18A为本项发明实例中基准发生电路和读操作电路，与储存数组相连。
图18B为本项发明实例中之电压感应电炉，该电路设置对源线和位线电极之间之电压进行测量。
图19为本项发明实例中被选定芯片之偏压情况，在对选定芯片进行读操作期间。
图20为本项发明实例中被选定芯片之偏压情况，在对选定芯片进行写入“0”操作期间。
图21为本项发明之另外一个实例，为被选定芯片之偏压情况，在对选定芯片进行写入“0”操作期间。
图22为本项发明之另外一个实例，为被选定芯片之偏压情况，在对选定芯片进行带-带隧道传输写入“1”操作之期间。
图23A为本项发明另外一个实例中储存芯片之示意图。
图23B为本项发明实例中储存芯片之示意图，展示基板区域和埋入阱之触点。
图24为图23中储存芯片数组之示意图。
图25为图23中n-p-n双极组件之示意图。
图26为本项发明实例中，数组偏压情况之举例，在对选定芯片写入“0”操作期间。
图27为本项发明实例中被选定芯片之偏压情况，在对选定芯片进行写入“0”操作期间。
图28A为图27中选定芯片偏压情况之举例。
图28B为图28A中芯片之等效电路图，展示了自有n-p-n双极组件。
图28C为图27中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有相同之行，时间为向选定芯片写入“0”操作期间。
图28D为图28C中芯片之等效电路图，展示了自有n-p-n双极组件。
图28E为图27中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有相同之行，时间为向选定芯片写入0操作期间。
图28F为图28E中芯片之等效电路图，展示了自有n-p-n双极组件。
图28G为图27中未被选定芯片上偏压情况之举例，该未被选定芯片与选定芯片具有不同之行和列，时间为向选定芯片写入“0”操作期间。
图28H为图28G中芯片之等效电路图，展示了自有n-p-n双极组件。
图29为本项发明实例中，选定储存芯片偏压情况之举例，在写入“1”操作期间。
图30为本项发明另外一个实例中储存芯片之示意图。
图31为本项发明另外一个实例中储存芯片之示意图。
图32为本项发明另外一个实例中储存芯片之示意图。
图33为本项发明另外一个实例中储存芯片之示意图。
图34为图30和图32中储存芯片之俯视示意图。
图35A-35E为本项发明中第一个列举之储存芯片之数组和细节。
图36A-36U为本项发明中制造储存芯片方法之示意图。
图37A-36C为本项发明中保持储存芯片状态之方法示意图。
图38A-38D为本项发明中保持储存芯片数组中储存数据状态之方法。
图39为本项发明之储存芯片中浮体电压之示意图。
图40为本项发明之储存芯片电流-电压曲线。
图41为本项发明中对储存芯片数组进行读操作之示意图。
图42A-42H为图41中4个代表储存芯片数组之操作示意图。
图43A和43B为本项发明中本项发明中选定芯片之操作示意图，所进行之操作为第一类之写入逻辑0操作。
图44为本项发明中图43之储存芯片数组示意图，在第一类写入逻辑0操作期间。
图45为本项发明图46中未选中芯片之操作示意图，在第二类写入逻辑0操作期间。
图46为本项发明中图43之储存芯片数组示意图，在第二类写入逻辑0操作期间。
图47为本项发明中图43之储存芯片数组示意图，在第三类写入逻辑0操作期间。
图48A-48H为本项发明中4个代表储存芯片之操作示意图，在第三类逻辑操作期间。
图49为本项发明中图43之储存芯片数组示意图，在第一类写入逻辑1操作期间。
图50A-50H展示之是图15所示数组中4个代表芯片之操作示意图，在第一类写入逻辑1操作期间。
图51为本项发明中图43之储存芯片数组示意图，在第二类写入逻辑1操作期间。
图52A-52H展示之是图51所示数组中4个代表芯片之操作示意图，在第二类写入逻辑1操作期间。
图53A-53E展示之是本项发明中第二实例中之储存芯片。
图54A-54H展示之是图53A-53D中对储存芯片数组进行操作之示意图。
图55A-55F展示之是本项发明中对储存芯片进行多层操作之示意图。
图56为本项发明中之替代储存芯片。
图57为图56所示储存芯片之俯视图。
图58A为本项发明中之另一个替代储存芯片。
图58B为图58A所示储存芯片数组之示意图。
图59A-59F展示之是本项发明中第三实例中之储存芯片。
图60A-60F展示之是图59A-59F中储存芯片之另一个物理实例。
图61A展示之是图59A-59F以及图60A-60F所示之储存芯片数组。
图61B展示之是图59A-59F以及图60A-60F所示之单芯片之电路方案。
图62展示之是图61A中数组上之保持操作。
图63展示之是图61A中数组上之读操作。
图64A-64P为图63中8个代表储存芯片数组之操作示意图。
图65展示之是图61A中在储存数组上进行之2行写入逻辑0之操作。
图66A和66B展示之是图65中未被选择之储存芯片之操作。
图67展示之是图61A中在储存数组上进行之在1列上写入逻辑0之操作。
图68展示之是图61A中在储存数组上进行之在一个储存芯片上写入逻辑0之操作。
图69A-69P为图63中8个代表储存芯片数组之操作示意图。
图70展示之是图61A中在储存数组上进行之在一个储存芯片上写入逻辑1之操作。
图71A-71P为图70中8个代表储存芯片数组之操作示意图。
图72展示之是图61A中在储存数组上进行之在另外一个储存芯片上写入逻辑1之操作。
图73A-73B展示之是图72中在对单个储存芯片写入逻辑1操作时，可能出现之写入干扰情况。
图74展示之是图61A中在储存数组上进行之在另外一个储存芯片上写入逻辑1之操作。
图75A-75B为本项发明中另一种制造储存芯片方法之示意图。
图76A-76AA展示之是图75B中制造储存芯片之方法。
图77A-77F展示之是本项发明中第四实例中之储存芯片。
图78A-78B展示之是图77A-77F中另外一种对一个储存芯片数组进行之保持操作。
图79和80A-80H展示之是图77A-77F中对一个储存芯片数组进行之读操作。
图81展示之是图77F中在储存数组上进行之在一个储存芯片上写入逻辑0之操作。
图82A-82B为图81中未被选择之储存芯片数组之操作示意图。
图83展示之是图77F中在储存数组上进行之在一个储存芯片上写入逻辑0之操作。
图84A-84H为图83中4个代表储存芯片数组之操作示意图。
图85A-85F展示之是本项发明中第五实例中之储存芯片。
图86为本项发明中SCR模式下使用储存芯片之保持操作。
图87为本项发明中SCR模式下使用储存芯片之读操作。
图88为本项发明中SCR模式下使用储存芯片之写入逻辑1操作。
图89为本项发明中SCR模式下使用储存芯片之写入逻辑0操作。
图90A-90C展示之是标准MOSFET晶体管之现有工艺。
图91展示之是本项发明中一个实例之储存芯片示意图。
图92A为本项发明中一个实例之示意图，其中储存数组具有成对之储存芯片。
图92B为本项发明之一个实例，其中芯片数组具有一对储存芯片，并且有读电路与之相连，能够用来确定数据状态。
图93为本项发明之实例，其中示意了读取选定储存芯片之偏压情况，以及储存数组中未被选定芯片之偏压情况。
图94A为本项发明之一个实例，示意了读取选中芯片之偏压情况。
图94B-94D为本项发明之实例，展示了在图93示意之读操作期间，未被选中芯片之偏压情况。
图95为本项发明之一个实例，为储存芯片写入“0”之示意图。
图96A-96B为本项发明实例中，未被选定储存芯片偏压情况之举例，在写入“0”操作期间。
图97为本项发明实例数组中芯片之偏压情况，在写入“0”操作期间，其中所有BL电极相同之储存芯片均写入“0”状态。
图98为本项发明之另一个实例，选定储存芯片和数组中未被选定储存芯片之举例，在写入“0”操作期间。
图99A为图98所示实例中被选定芯片之偏压情况，在写入“0”操作期间。
图99B-99D展示之是图98中之实例，未被选中芯片在写入“0”操作期间之偏压情况。
图100和101A为本项发明实例中，选定储存芯片偏压情况之举例，在使用带对带穿透写入“1”操作期间。
图101B-101D为未选定储存芯片之偏压情况举例，使用图100所示之操作类型，进行写入“1”之操作。
图102为本项发明实例中储存芯片之偏压情况，在使用碰撞电离写入“1”之操作过程中。
图103A-103D和104展示之是本项发明实例中，选定储存芯片750之偏压情况，在使用碰撞电离写入“1”之期间。
图105为现有技术之方案，相邻之储存芯片共享触点。
图106A为本项发明实例中储存芯片串之截面示意图。
图106B为本项发明实例，在SL电极和BL电极之间，一个储存芯片包括两个储存芯片，本图为俯视示意图。
图107为图106B中芯片数组之等效电路展示。
图108和109A-109B为本项发明实例，展示了在读操作过程中之偏压状态。
图110-111为本项发明实例，展示了在写入“0”操作过程中之偏压状态。
图112A-112B为本项发明实例，展示了在写入“0”操作过程中之偏压状态，该操作允许单个字节写入。
图113A-113B为本项发明实例，展示了在使用带对带穿遂写入“1”操作过程中之偏压状态。
图114A-114B为本项发明实例，展示了在使用撞击电离写入“1”操作过程中之偏压状态。
图115A为本项发明实例中，鳍型三维储存芯片之示意图。
图115B为本项发明之另外一个实例中，鳍型三维储存芯片之示意图。
图116A为本项发明实例中，自有n-p-n双极组件之能带图，芯片取自图23，当浮体区域使用正电压充电时，在埋入阱上就会施加一个正偏压。
图116B为本项发明实例中，自有n-p-n双极组件之能带图，芯片取自图23，当浮体区域24使用中性粒子充入时，在埋入阱上就会施加一个偏压。
图117为本项发明实例中储存芯片之偏压情况，图标为在选定芯片上进行读操作之过程。
图118为本项发明实例中，储存芯片偏压情况之举例，在写入“0”操作期间。
图119为本项发明之另外一个实例中，储存芯片之偏压情况，在写入“0”操作期间。
图120A为本项发明实例中，选定储存芯片偏压情况之示意图，在写入“1”操作期间。
图120B为本项发明实例中，选定储存芯片和数组中未被选定储存芯片(150)之偏压情况，在使用碰撞电离写入“1”操作期间。
图121A为本项发明实例中储存芯片串之截面示意图。
图121B为本项发明实例，在SL电极和BL电极之间，一个储存芯片包括两个储存芯片，本图为俯视示意图。
图121C为本项发明实例中，储存芯片数组之等效电路展示，储存数组包括图 121B所示之串，以及其他芯片串。
图122为本项发明实例中，芯片串之偏压情况，在读操作期间。
图123A为本项发明实例，在相同串和不同串中，选定储存芯片和未选定储存芯片之偏压情况，也是在读操作期间。
图123B为本项发明实例，即图123A所示之数组，还包括一个读电路，连接用于测量或感应(选定芯片上)从BL电极到SL电极之间之电流。
图124为本项发明实例中，芯片串之偏压情况，在写入“0”操作期间。
图125为本项发明实例，在相同串和不同串中，选定储存芯片和未选定储存芯片之偏压情况，也是在写入“0”操作期间。
图126为本项发明实例中，芯片串之偏压情况，在写入“0”操作期间，该操作允许单字节写入。
图127为本项发明实例，在相同串和不同串中，选定储存芯片和未选定储存芯片之偏压情况，也是在写入“0”操作期间，该操作允许单字节写入。
图128为本项发明实例中，芯片串之偏压情况，在使用带对带方式穿遂写入“1”操作期间。
图129为本项发明实例，在相同串和不同串中，选定储存芯片和未选定储存芯片之偏压情况，也是使用带对带穿遂在写入“1”操作期间。
图130A为本项发明实例中，芯片串之偏压情况，在使用碰撞电离写入“1”操作期间。
图130B为本项发明实例，在相同串和不同串中，选定储存芯片和未选定储存芯片之偏压情况，也是在使用碰撞电离写入“1”操作期间。
图131A为本项发明实例中，在一个芯片数组上之两个储存芯片串之俯视示意图。
图131B为图131A中一个串之剖面视图。
图132A-132U为本项发明实例中，制造一个储存芯片数组之不同阶段。
图133为本项发明实例中，储存芯片链并排连接之示意图。
图134A为图133中储存芯片链之俯视示意图。
图134B为图134A中I-I’之剖视图，储存芯片取自图48A。
图134C为图133中II-II’之剖视图，储存芯片取自图48A。
图135为本项发明实例中，储存数组之等效电路表四，包括图133中之链。
图136为本项发明实例中，储存数组链之等效电路示意图，此时正在对一个链中之选定芯片进行读操作。
图137为图135所示之数组中选定芯片之示意图，以及在读操作过程中之偏压情况。
图138为本项发明实例中，储存数组链之等效电路示意图，此时正在对一个选定之数组链进行写入“0”操作。
图139为本项发明实例中，图138所示之储存芯片链之示意图，此时正在对该链进行写入“0”操作。
图140为本项发明之另外一个实例中，储存数组之等效电路示意图，此时正在进行写入“0”操作。
图141为本项发明实例中，图140所示之储存芯片链之示意图，此时正在对该链进行写入“0”操作。
图142为本项发明之另外一个实例中，储存数组之等效电路示意图，此时正在使用碰撞电离写入“1”操作。
图143为图142中选定储存芯片及偏压情况之示意图，此时正在芯片上进行写入“1”之操作。
图144为本项发明中另一个实例之链。
图145A为图144中储存芯片数组之俯视示意图。
图145B为图145A中I-I’之剖视图，储存芯片取自图145A。
图145C为图145A中II-II’之剖视图，储存芯片取自图145A。
图146为储存数组链之等效电路表示，包括图144中之链。
图147为本项发明实例中，储存数组之等效电路示意图，此时正在对一个选定之数组链进行读操作。
图148为图147所示之数组中选定芯片之示意图，以及在读操作过程中之偏压情况。
图149为本项发明之一个实例中，储存数组之等效电路示意图，此时正在进行写入“0”操作。
图150为本项发明实例中，图149所示之储存芯片数组之示意图，此时正在对该链进行写入“0”操作。
图151为本项发明之另外一个实例中，储存数组之等效电路示意图，此时正在进行写入“0”操作，该操作允许单字节写入。
图152为本项发明之另一个实例中，图151所示之选定储存芯片链之示意图，此时正在对该链进行图151所示之写入“0”操作。
图153为本项发明之另外一个实例中，储存数组之等效电路示意图，此时正在使用碰撞电离写入“1”操作。
图154为图153中选定储存芯片及偏压情况之示意图，此时正在芯片上进行写入“1”之操作。
图155为本项发明之另外一个实例中，储存数组之等效电路示意图，此时正在使用碰撞电离写入“1”操作。
图156为图155中选定储存芯片及偏压情况之示意图，此时正在芯片上进行写入“1”之操作。图157为本项发明中之另一个实例，为一个储存数组，该数组之相邻区域通过一个导电区域与一个公共之BL电极相连。
图157为本项发明中之另一个实例，为一个储存数组，该数组之相邻区域通过一个导电区域与一个公共之BL电极相连。
图158A为本项发明中之另一个实例，为一个储存数组。
图158B为158A所示之储存数组中之一个分离出来之储存芯片。
图158C和158D分别为图158B中，储存芯片沿I-I’和II-II’之剖视图。
图159为本项发明实例中，图158A所示储存数组之等效电路表示。
图160A为本项发明实例中，图158B-158D所示储存芯片之等效电路表示。
图160B为本项发明实例中，自有n-p-n双极组件之能带图，组件取自图160A，当浮体区域使用正电压充电时，在埋入阱上就会施加一个正偏压。
图160C为本项发明实例中，自有n-p-n双极组件(30)之能带图，组件取自图 160A，当浮体区域使用中型粒子充入时，在埋入阱上就会施加一个偏压。
图161为本项发明实例中，储存数组之示意图，此时正在对一个选定之数组链进行读操作。
图162为图161所示选定储存芯片之示意图，以及在进行读操作时之偏压情况。
图163为本项发明之一个实例中，储存数组之示意图，此时正在进行写入“0”操作。
图164为本项发明实例中，图163所示之储存芯片数组之示意图，此时正在对该链进行写入“0”操作。
图165为本项发明之另一个实例中，储存数组之示意图，此时正在进行写入“0”操作。
图166为本项发明实例中，图165所示之储存芯片链之示意图，此时正在对该链进行图165所示之写入“0”操作。
图167为本项发明之一个实例中，储存数组之示意图，此时正在使用带对带穿遂进行写入““1”操作。
图168为图167中选定储存芯片及偏压情况之示意图，此时正在芯片上进行写入“1”之操作。
图169为本项发明之一个实例中，储存数组之示意图，此时正在使用碰撞电离进行写入“1”操作。
图170为图169中选定储存芯片及偏压情况之示意图，此时正在芯片上进行写入“1”之操作。
图171为本项发明实例中储存芯片之操作流程图。
图172为本项发明另一个实例中储存芯片之操作流程图。
图173A为本项发明实例中储存芯片之剖面示意图。
图173B为本项发明实例中，列举之储存芯片数组，芯片按照行和列进行布置。
图173C为本项发明中之另一个实例，为一个储存芯片组件之数组架构。
图174为本项发明实例中，写入状态“1”操作之情况，该操作可以在储存芯片上进行。
图175为本项发明实例中，写入状态“0”操作之情况，该操作可以在储存芯片上进行。
图176为本项发明实例中，可以在储存芯片上进行之读操作。
图177为本项发明实例中，可以在储存芯片上进行之保持或刷新操作。
图178A-178B为本项发明实例中，可以在芯片上进行之影子镜像操作。
图179A-179B为本项发明实例中，可以在芯片上进行之储存操作。
图180为本项发明实例中，对储存芯片俘获层之重置，该重置将储存芯片设置到预定之状态。
图181A为本项发明另外一个实例中储存芯片之剖面示意图。
图181B为本项发明中之另一个实例，为一个储存芯片组件之数组架构。
图182-183为本项发明实例中，鳍型半导体储存芯片组件之剖面示意图。
图184为图182中鳍型半导体储存芯片组件之俯视图。
图185A为双层储存芯片之状态示意图。
图185B为多层储存芯片之状态示意图。
图186A-186E为本项发明中第一个列举之储存芯片之数组和细节。
图187为本项发明中储存组件之操作流程图。
图188为本项发明中对储存芯片数组进行保持操作之示意图。
图189A和189B表示之是在保持操作期间，储存组件之能带图。
图190A和190B为本项发明中对储存芯片数组进行读操作之示意图。
图191A和191B为本项发明中对储存芯片数组进行写入逻辑0之操作之意图。
图192A和192B为本项发明中对储存芯片数组进行写入逻辑-1之操作之意图。
图193A-193C为本项发明中对储存芯片数组进行影子镜像操作之示意图。
图194A-194C为本项发明中对储存芯片数组进行保持操作之示意图。
图195为本项发明中对储存芯片数组进行重置操作之示意图。
图196A-196R为本项发明中一种制造储存芯片方法之示意图。
图197A-197R为本项发明中另外一种制造储存芯片方法之示意图。
图198为本项发明中另一种储存组件之剖视图。
图199A-199B为本项发明中对储存芯片数组进行影子镜像操作之示意图。
图200A-200C为本项发明中对储存芯片数组进行保持操作之示意图。
图201为本项发明中对储存芯片数组进行重置操作之示意图。
图202A和202B为本项发明中另一种储存组件之剖视图。
图203为图202A和202B所示之储存组件之等效电路表示。
图204为本项发明中列举之储存组件数组。
图205为本项发明中对储存芯片数组进行保持操作之示意图。
图206为本项发明中对储存芯片数组进行读操作之示意图。
图207A-207C为本项发明中对储存芯片数组进行写入逻辑0之操作之意图。
图208A和208B为本项发明中对储存芯片数组进行写入逻辑1之操作之意图。
图209、210A-210B为本项发明中对储存芯片数组进行影子镜像操作之示意图。
图211、212A-212B为本项发明中对储存芯片数组进行储存操作之示意图。
图213A和213B为本项发明中对储存芯片数组进行重置操作之示意图。
图214和215为本项发明中另一种储存组件之剖视图。
图216为图215所示之储存组件之等效电路表示。
图217为本项发明中列举之储存组件数组。
图218为本项发明中对储存芯片数组进行保持操作之示意图。
图219为本项发明中对储存芯片数组进行读操作之示意图。
图220A、220B和221为本项发明中对储存芯片数组进行写入逻辑0之操作之意图。
图222A和222B为本项发明中对储存芯片数组进行写入逻辑-1之操作之意图。
图223A-223B为本项发明中对储存芯片数组进行影子镜像操作之示意图。
图224为本项发明中对储存芯片数组进行重置操作之示意图。
图225A和225B为本项发明中对储存芯片数组进行重置操作之示意图。
图226为本项发明另一个实例中储存组件之操作流程图。
图227为本项发明中对储存芯片数组进行读操作之示意图。
图228为本项发明中对储存芯片数组进行写入逻辑-1操作之示意图。
图229A-229C为本项发明中，另外一个储存组件之剖视图，该组件在绝缘硅(SOI)上制造。
图230A-230E为本项发明中，另外一种储存组件之剖视图，含有鳍型结构。
发明详述
在对本专利中之系统、组件和方法进行说明之前，需要提请读者注意之是，本项专利不应受到本部分所描述之某个实例之限制，实例可能各不相同。还应提醒读者之是，在本部分中所使用之术语，供说明某个实例用，并非意在对专利之范围进行限制，本项专利仅受限于后文附上之专利权利声明。
当给出一个值域时，表示包括了在上限和下限之间之之每个中间值(如非特殊声明，中间值均为下限单位之1/10)。在规定值之间之较小范围(即不包括无穷大)，或者在规定值域内之中间值，以及规定值域内之规定值或中间值均属于本项发明。上述较小范围中之上下限可以均包括(闭区间)或均不包括(开区间)，或者包含其中之一个、两个或零个，上述包括之数值均属于本项发明，另有说明排除该极限值之除外。当规定值域内包含一个或两个极限时，去掉其中一个或两个极限之值域也属于本项发明。
除另有说明外，所有在本文中使用之技术和科学术语与本发明所属行业中，人们通常理解之术语具有相同之意思。在实际使用或测试本项发明时，可能用到各种方法和材料，类似于下文之说明，以下即开始对优选方法和材料进行说明。所有在本文中引用并公开说明之专利均包含了被引用专利中之方法和/或材料。
需要在此处和附录中专利权声明中注意到是：单词之单数形式也包含了复数形式之含义，除非上下文清楚之排除了复数含义。例如，使用“一个芯片”也包含了“一对芯片”，使用“该电极”也包含了一个或多个电极，以此类推，对于熟悉现有技术之人，不难理解。
在本文中讨论之专利公开仅供在申请日期之前公开该专利。此文中之任何信息均不可理解为：允许借助于现有技术，在本项发明之前，申请专利公开。同时，本文中之专利公开日期可能与实际之公开日期有差别，实际公开日期需要另行确定。
定义
“保持操作”、“准备操作”或“保持/准备操作”，均表示一个过程：通过保持储存之电荷，来保持储存芯片之状态。保持所储存之电荷可以通过向芯片施加反向偏压，方法见本文说明。
“多层写入操作”表示之过程：能够在储存芯片上写入两个以上不同之状态，在每个芯片上保存不止一个字节。
“写-验证”、“写和验证”或“交替写和验证”算法或程序指之是：该过程交替之对一个储存芯片进行写入和读操作，该操作用来验证储存芯片是否在写入操作过程中达到了想要之储存芯片储存状态。
“读验证操作”表示：该过程对储存芯片进行读操作，验证储存芯片是否实现了想要之储存状态。
“读并程序设计”操作表示：该过程同时进行写和读操作，以便写入所需之储存芯片状态。
“反向偏压电极”表示：该电极位于半导体晶体管组件之背面，通常位于晶体管门之另外一侧。反向偏压电极通常指：“背栅电极”。此处，背栅电极指基板电极或埋入阱电极，取决于所具体说明之实例。
名词“反向偏压”表示在反向偏压电极上施加之电压。
“储存芯片”表示：半导体储存芯片，包含一个导电之浮体，能够作为数据储存组件。
“无触点储存芯片”表示，储存芯片不包含(任何)触点，不与(任何)控制线直接接触。无触点储存芯片通常为串联，构成一个串，或者并联为一个链。
“储存串”或“串”表示，一组互相连接之储存芯片，连接方式为串联，导电区域由相邻储存芯片在芯片表面共享或连接。在串联连接中，流经每个储存芯片均相同。
“链”表示，一组互相连接之储存芯片，连接方式为并联，导电区域由相邻储存芯片在芯片表面共享或连接。在并联连接中，在每个储存芯片上之电压降相同。
“芯片数组”或“储存芯片数组”表示，在行和列中之一对储存芯片。成对之储存芯片也可以进一步在芯片数组中连接成串或连。
“影子镜像”、“影子镜像操作”和“影子镜像程序”表示：将数据从非永久性储存中复制到永久性储存之过程。
“恢复”、“恢复操作”、或“恢复程序”表示，将永久性储存中之内容复制到非永久性储存中。
“重置”、“重置操作”、或“重置程序”表示，将永久性储存置为预定状态。
“永久性数据(permanent data)”表示，在系统使用储存芯片组件进行操作之过程中不会改变之数据，并且该数据可以从永久性储存中无限期存放。“永久性数据”包括但不限于：程序档、应用文件、音乐档、视频档、操作系统等。
名词“单一多晶硅”闪存指，一个永久性储存芯片，仅有一个多晶硅门，例如用多晶硅做浮栅，用来储存永久性数据。因此，单一多晶硅闪存能够与目前传统之金属氧化物半导体(CMOS)程序兼容。多晶硅材料可以与逻辑晶体管之门一起沉淀和成型。
名词“迭栅”闪存表示，具有多个多晶硅层/门之永久性储存芯片，例如第二多晶硅门(如，控制栅)，即是在一个多晶硅浮栅上堆栈形成之，可以用来储存永久性数据(见《永久性半导体储存技术》W.D Brown和J.E.Brewer第197面之图4.6)，在此处参照引用。上述迭栅储存芯片通常要求两个(或多个)多晶硅层处理工艺，当第一个多晶硅层 (如浮栅)淀积和成型之后，接下来进行第二个多晶硅层(如控制栅)之成型加工。
详细说明
根据本项发明实例中之图1，储存芯片(50)。芯片(50)包括一个基板(12)，具有第一导电类型，如n-型导电类型。基板12通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他已知之半导体材料。基板12有一个表面14。第一区域16具有第一导电类型，如n-型，位于基板12上，朝向表面14。第二区域18具有第一导电类型，也位于基板12上，朝向表面14，并且与第一区域16隔开。第一和第二区域16和18均通过一个掺杂工艺在基板12之组成材料上加工，使用之是目前已知和典型之掺杂工艺。另外，还使用了一个固态扩散工艺，加工出第一和第二区域，16和18。
浮体区域24具有第二导电类型，与第一导电类型不同，例如p-型-如果第一导电类型为n-型，与表面14、第一和第二区域(16、18)，绝缘层26和基板12粘连。浮体区域24可以通过掺杂工艺在基板12之组成材料上加工出来，也可以通过外延生长加工。绝缘层26(如浅槽隔离(STI))，可以使用硅氧化物。当将芯片50连接成数组80时，绝缘层26将芯片50与相邻之芯片50隔开，从而构成如图2所示之储存组件。门60位于区域16和18之间，表面14之上。门60通过绝缘层62与表面14绝缘。绝缘层62可以使用氧化硅和/或其他绝缘材料，包括高-K绝缘材料，包括但不限于过氧化钽、氧化钛、氧化锆、氧化铪、和或氧化铝。门60可以使用多晶硅材料或金属栅电极，如钨、钽、钛和它们之氮化物
芯片50还包括字线(WL)电极70，与门60相连，源线(SL)电极72，与区域 16和18中之一个相连(图标与16相连，但是也可以与18相连)，位线(BL)电极74，与区域16和18中之另外一个相连(图标为18，但是也可以与16相连，此时要求72与 18相连)，以及基板电极78，与基板12相连。基板区域12之触点可以通过具有第一类导电类型的与基板区域12相连的区域(未图示)来实现。
在另外一个实例中，储存芯片50具有p-型导电类型，(即第一导电类型)，而n- 型为第二导电类型，如上文所述。
对储存芯片50之操作在《Scaled 1T-Bulk Devices Built with CMOS 90nmTechnology for Low-cost eDRAM Applications》R.Ranica等，第38-41页中说明，技术文摘，VLSI技术研讨会，2005年，在此引用全文参考。储存芯片之状态通过浮体24中之电荷来表示。与芯片50上之浮体区域24不储存空穴相比，如果芯片50在浮体区域24上储存有空穴，则储存芯片50会有更低之阙值电压(晶体管开启之门电压)。
在浮体区域24上储存之正电荷，会随时间减少，原因在于在浮体24、区域16、 18和基板12上形成之p-n二极管会泄漏，也由于电荷之重新结合。本项发明之独特之处在于能够对数组80中之所有储存芯片50平行之进行保持操作。保持操作可以在基板电极 78上通过施加一个正之反向偏压实现，此时将接地电极72和/或电极74接地。施加到基板电极上之正之反向偏压能够保持相连储存芯片50之状态。保持操作可与加载到电极70 上之电压独立操作。如图3所示，在储存芯片50内部，通过基板区域12、浮体24、SL 和BL区域16和18上，形成了n-p-n双极组件30a和30b。如果浮体24充入了正电荷 (例如，置为“1”状态)，由SL区域16、浮体24、和基板区域12形成之双极晶体管3a，以及由BL区域18、浮体24、基板区域12形成之双极晶体管30b将打开。
双极晶体管电流之一部分将流入到浮体区域24中(通常成为基极电流)，并保持“1”状态下之数据。保持操作之效率可以通过双极组件之设计来提高，即将基板12、浮体区域24、区域16、18组成一个低增益之双极组件，其中双极增益定义为-从基板电极78 流出之集电极电流比上流入浮体区域24之基极电流。
对在状态“0”下储存有数据之储存芯片，双极组件30a、30b将不会开启，最终基极空穴电流会流入到浮体区域24中。使得，在状态“0”下之储存芯片继续保持该状态。
可以看到，保持操作可以批量之、平行之操作，如基板电极78由芯片数组80中之所有芯片50共享(如，78a、78b.....78n)。基板电极78可以进行分段，使得能够对芯片数组(如图4A所示)中之选定部分进行独立之施加偏压，例如基板电极78a、78b就从电极78m、78n中分类出来。另外，因为基板电极78不会被用于基板地址之选择，就不会在保持操作时对储存芯片之访问造成中断。
在另外一个实例中，可以在基板电极78上施加周期性之正向脉冲电压，与恒定之正向偏压不同，从而减少储存芯片50之功率消耗。在向反向偏压电极(如基板电极78) 施加正脉冲电压期间，储存芯片50之状态可以通过刷新储存在浮体24中之电荷来保持。图4B进一步说明了多任务器40，多任务器用来确定施加到基板电极78上之偏压，电极上之控制信号可以是时钟信号42，也可以使用不同之操作模式进行确定(后文详述)。正输入信号可以是电源供电电压Vcc(图4B)，或者是由电压发生器电路44产生之不同之正偏压(见图4C)。
保持/准备操作也可能产生一个更大之储存器窗口，通过增加能够储存在浮体24中之电荷量来实现。如果没有保持/准备操作，能够储存在浮体24中之最大电位受限于平带电压VFB，因为流向区域16和18之结漏电流将以浮体电位为指数增大，超过VFB。但是，通过在基板电极78上施加一个正电压，双极组件之动作将产生一个流入浮体24之空穴电流，补偿在浮体24和区域16&18之间之结漏电流。因此，储存在浮体24中之最大电荷 VMC，可以通过在基板电极78上施加正偏压来增大，见图5。增大储存在浮体24中之最大电荷使得储存窗口更大。
保持/准备操作可以用于储存芯片50上之多字节操作。为了增加储存密度，而不增加储存芯片50所占用之面积，通常会使用多层操作。通过将整个储存窗口分为不同之层来实现。在浮体储存中，不同之芯片状态由浮体24中之不同电荷来表示，举例见“TheMultistable Charge-Controlled Memory Effect in SOI Transistors at LowTemperatures”，Tack 等，1373-1382页，IEEE电子组件之操作，第37卷，1990年5月；以及美国专利 7542345“具有导电浮体晶体管之多字节储存芯片，及程序设计和读取方法”，在此引用，作为参考。但是，由于在浮体24中之0电荷状态为最稳定状态，浮体24会随着时间逐渐失去电荷，直至最稳定状态。在多层操作中，不同之电荷代表不同之状态，而电荷之种类要少于在单层操作之种类。因此，多层储存芯片更容易收到丢失电荷之影响，因为改变状态所需要“丢失”之电荷量更少。
图6表示，不同浮体24电位之相对净电流，浮体24之电位是基板电极78和BL、 SL，以及WL电极72、74和70接地之函数。当0电压施加到基板电极78上时，不会有双极电流流入到浮体24中，因此其中储存之电荷会随时间减少。当施加一个正电压到基板电极78上时，空穴电流将会流入到浮体24中，补偿流入到区域16和18之结漏电流。结漏电流由浮体24和区域16&18之间之电位差决定，而流入到浮体24之双极电流由基板电极78和浮体24之电位共同决定。如图6所示，在一定之基板电极78电位VHOLD下，不同之浮体电位；流入到浮体24之电流与浮体24和区域16&18之间之结漏电流平衡。不同之浮体24电位表示之是不同之电荷，从而表示储存芯片50之不同状态。不同之储存状态可以通过使用此处说明之保持/准备操作来维持。
保持操作之偏压情况为：0电压施加到BL电极74上，0电压施加到SL电极72上， 0电压或负电压施加到WL电极70上，正电压施加到基板电极78上。在一个特定之非限定实例中，将大约0.0伏特之电压施加到电极72上，大约0.0伏特之电压施加到电极74 上，大约0.0伏特之电压施加到电极70上，并将大约+1.2伏特之电压施加到电极78上。以上电压值可以不同。
储存在浮体24中之电荷可以通过检测储存芯片50之芯片电流进行感应。如果芯片50处于“1”状态，在浮体区域24中储存有空穴，则储存芯片具有较低之阙值电压(晶体管开启之门电压)，并最终有较高之芯片电流，相对于芯片50处于“0”状态，在浮体区域24中未储存空穴而言。感应电路/读电路90通常与储存数组80之BL电极74相连(见图18A中之读电路90)，该电路可以用来确定储存芯片之数据状态。读操作之实例见“A Design of aCapacitorless 1T-DRAM Cell Using Gate-Induced Drain Leakage(GIDL) Current forLow-power and High-speed Embedded Memory”，Yoshida等，913-918页，国际电子组件大会，2003年；以及美国专利7301803“用于具有导电浮体晶体管之双极读技术”，此处引用，以供参考。感应电路之实例见““An 18.5ns 128Mb SOI DRAM with a Floating body Cell”，Ohsawa等，458-459页，609页，IEEE国际固态电路大会(2005年)，此处引用，仅供参考。
读操作可以通过施加以下偏压条件来实现：在基板电极78上施加一个正电压，在SL电极72上施加一个0电压，在选定之BL电极74上施加一个正电压，并且在选定之 BL电极74上施加一个比选定WL电极70上更大之正电压。未选定之BL电极保持0电压，未选定之WL电极保持0电压或负电压。在一个特定之非限制实例中，将大约0.0伏特之电压施加到电极72上，大约+0.4伏特之电压施加到电极74上，大约0.0伏特之电压施加到电极70上，并将大约+1.2伏特之电压施加到电极78上。未选定之电极74保持0.0 伏，未选定之电极70保持0.0伏。偏压情况如图7示，分别为储存数组80中之选定之储存芯片50a和未选定之储存芯片50b、50c、和50d。以上电压值可以不同。
在读操作中未选定之储存芯片50如图8A、8C和8E所示，芯片50内部之n-p-n 双极组件30a、30b之状态分别在图8A、8C、8E和图8B、8D、8F中说明。在选定之芯片中，储存芯片50之偏压情况(具有相同之行，如储存芯片50b)和具有相同列之储存芯片(如储存芯片50c)，分别如图8A-8B和图8C-8D所示；而不共行或列之储存芯片 50之偏压情况如图8E-8F所示。
对于具有相同行之储存芯片50，如为选定之储存芯片，SL电极72和BL电极74 之电压均高于0.0伏(如图8A-8B)。可以看到，这些芯片处于保持模式，储存芯片处于“1”状态之，能保持浮体24中之电荷，因为本征n-p-n双极组件30a、30b会产生空穴电流，以补充浮体24中之电荷；同时处于“0”状态之储存芯片50将保持中性状态。
对于具有相同列之储存芯片，如为被选中之储存芯片，在BL电极74上施加了一个正电压(图8C-8D)。但是，n-p-n双极组件之30a由基板12、浮体24、和区域16组成，将仍然保持浮体24之状态，而与区域16相连之SL电极72此时接地。
对于具有相同行之储存芯片50，即为选定之储存芯片，SL电极72和BL电极74 之电压均高于0.0伏(如图8E-8F)。可以看到，这些芯片处于保持模式，储存芯片处于 1状态之，能保持浮体24中之电荷，因为本征n-p-n双极组件30a、30b会产生空穴电流，以补充浮体24中之电荷；同时处于0状态之储存芯片50将保持中性状态。
根据以上说明，可以看到保持操作不会中断储存芯片50之读操作。同时，未选定之储存芯片50在读操作期间将保留在保持操作中。
下面对储存芯片50之写操作进行说明。芯片50之写入“0”操作如图9所示。为了将“0”写入芯片50，需要向SL电极72施加一个负偏压，向WL电极70施加一个0或负偏压，向基板电极78施加一个0或负偏压。未被选中芯片之SL电极72不受影响，保持接地。在此中情况下，24和16之间之p-n结为正向偏置，将转移浮体24中之空穴。在一个特定之非限制实例中，将大约-2.0伏特之电压施加到电极72上，大约0.0伏特之电压施加到电极70上，并将大约+1.2伏特之电压施加到电极78上。上述电压值也可以不同，只要上述电荷之间之相对关系即可。
如图10所示，为储存数组80中选定和未选定储存芯片50在写入“0”操作期间之偏压情况。对于选定之储存芯片，施加到SL电极72上之负偏压将在浮体24和区域16之间产生大之电位差。对于受到正电荷充电之储存芯片之浮体24而言，本征n-p-n双极组件 30a、30b产生之空穴电流不足以补偿p-n二极管之正向偏置电流，该二极管由浮体24和结16构成。
图11A-11B为未选定储存芯片50之本征n-p-双极组件30a、30b在写入“0”操作期间之偏压情况和等效电路图。由于写入“0”操作涉及到向SL电极72施加一个负电压，所有未选定芯片之偏压情况均相同。可以看到，未被选定之储存芯片执行之是一个保持操作，同时BL和SL电极均大约为0.0伏。将正之反向偏压施加到基板电极78，进行保持操作，不会中断选定储存芯片之写入“0”操作。另外，未被选定之之储存芯片依然为保持操作。
写入“0”操作会在所有共享一个SL电极之储存芯片50中产生一个缺点，就是会同时写入所有之储存芯片，所以不能够进行单字节写入，如写入到单一某个储存芯片50之储存字节。为了在不同之储存芯片50中写入多个数据，会在所有之储存芯片先进行写入“0”操作，然后在选定之字节上进行写入“1”操作。
另外有一种允许单字节写入之写入“0”操作，就是在WL电极70上施加一个正电压，在BL电极74上施加一个负电压，在SL电极72上施加一个0/负电压，在基板电极 78上施加一个0或正电压。在此中情况下，由于在WL电极70上施加了一个正电压，浮体24之电位将通过电容耦合升高。使得：浮体24之电位升高，负电压施加到BL电极74 上，24和18之间之p-n结正向偏置，转移掉浮体24上之空穴。从而减少了储存数组80 中给其他储存芯片50造成干扰之写入“0”，所施加之电位可以按如下方法优化：如果假设具有状态“1”之浮体24之电位为VFB1，则可以通过设定施加到WL电极70上之电压来提高浮体24之电位，可以提高VFB1/2，而-VFB1/2就是施加到BL电极74之电压。然后在 SL电极72上施加一个正电压，进一步减少在储存数组中不需要写入“0”干扰之其他储存芯片。未被选定之之芯片将维持在保持状态，如在WL电极70上施加一个0/负电压，及在BL电极74上施加一个0电压。
在一个非限定实例中，可以在选定之储存芯片50a上施加以下偏压情况：在电极72上施加大约0.0伏之电压，在电极74上施加大约0.2伏，在电极70上施加大约+0.5伏，在电极78上施加大约+1.2伏，然后在未被选定之储存芯片之电极72上施加大约0.0伏，在电极74上施加大约0.0伏，在电极70上施加大约0.0伏，在电极78上施加大约+1.2伏。图12给出了储存数组80中选定储存芯片和未被选定储存芯片之偏压情况。以上电压值可以不同。
在写入“0”操作下，选定储存芯片50a之偏压情况可以通过图13A-13B详细说明。如上文讨论之，在浮体24和结18(与BL电极74相连)之间之电势差现在增大了，导致了正向偏置之偏压电流大于基极之空穴电流，该空穴电流由n-p-n双极组件30a、30b产生，双极组件由基板12、浮体24和区域16&18构成。结果就是空穴从浮体24中转移。
未被选定之储存芯片50在写入“0”操作时，如图13C-13H所示。具有相同行之储存芯片(如储存芯片50b)之偏压情况如图13C-13D所示，作为选定储存芯片50a之具有相同列之储存芯片(如储存芯片50c)，其偏压情况如图13E-13F所示；同时具有相同行和相同列之未被选定之储存芯片50(如储存芯片50d)，如图13G-13H所示。
对于具有相同行之储存芯片50，如为选定之储存芯片，SL电极72和BL电极74 之电压均高于0.0伏(如图13C-13D)。由于与WL电极70之电容耦合，上述芯片中浮体24之电位也会升高。对于处于“1”状态之储存芯片，升高之浮体24电位并不能保持，因为p-n二极管(由浮体24、结16&18构成)之正向偏置偏压电流要大于基极空穴电流(由n-p-n双极组件30产生)，n-p-n双极组件30由基板12、浮体24、结16和18构成。因此，浮体24之电位将回到初始之“1”平衡电位。对于处于“0”状态之储存芯片而言，如果浮体24之电位升高足够大(如至少为VFB/3，说明见下)，则n-p-n双极组件30a和 30b会被开启，使得浮体24达到一个新之平衡电位，该电位处于“0”状态和“1”状态之间。因此，需要对WL电位进行优化，使得n-p-n双极组件30a、30b不能被开启，或者让基极空穴电流足够低，使得该电流不能够导致浮体24电位随时间升高，同时在此期间完成写操作(写操作时间)。在本项发明中确定了：浮体24电位升高VFB/3足以防止浮体24 电位之上升过多。
相应之，经过仔细设计施加到WL电极70上之电压，与选定之储存芯片使用相同 WL电极(即，具有相同行)之未被选定储存芯片之状态得以维持。
对于与选定之储存芯片相同列之储存芯片，则可在BL电极74上施加一个负电压(见图13E和13F)，使得浮体24和区域18(与BL电极74相连)之间之电位实现上升。结果就得到了在浮体24和结18之间之更大之正向偏置电流。对于处于状态“0”之储存芯片，浮体24和结18之间之电位差依然足够低，使得p-n二极管(由浮体24和结18构成) 不会被正向偏置。因此，上述储存芯片仍然处于状态“0”。对于处于状态“1”之储存芯片，结点漏电流由于正向偏置电流而增大。但是，n-p-n双极组件30b(由基板12、浮体24和区域18构成)之空穴电流依然会增大，由基板12和区域18之间之电位差造成(分别为集电极和发射极)。因此，处于状态“1”之储存芯片中，浮体24依然能够保持正向充电 (即，处于状态“1”)。
对于具有相同行之储存芯片50，即为选定之储存芯片，SL电极72和BL电极74 之电压均高于0.0伏(如图13G-13H)。可以看到，这些芯片继续处于保持模式，储存芯片处于“1”状态之，能保持浮体24中之电荷，因为本征n-p-n双极组件30a、30b会产生空穴电流，以补充浮体24中之电荷；同时处于“0”状态之储存芯片50将保持中性状态。
相应之，本项发明提出了一种写入“0”操作，允许进行字节选择。施加到储存芯片50之基板电极78上之正偏压必须用来保持未被选定之芯片50之状态，尤其是与选定芯片50具有相同行和列之芯片，由于偏压情况能够改变储存芯片50之电位，而不影响本征双极组件30a、30b(由基板12、浮体24和区域16/18构成)重新达到平衡状态。将正偏压施加到基板电极78，进行保持操作，不会中断选定储存芯片之写入“0”操作。
还有一种可以在储存芯片50上进行之写入“1”操作，使用碰撞电离或带对带形式穿遂机制，说明实例见“A Design of a Capacitorless 1T-DRAM Cell Using Gate-Induced Drain Leakage(GIDL)Current for Low-power and High-speed EmbeddedMemory”Yoshida 等，第913-918页，国际电子组件大会(2003)，在此引用，以供参考。
选定储存芯片50在使用带对带形式穿遂写入“1”操作时之偏压情况，见图14和图15A-15B。施加到WL电极70之负偏压和施加到BL电极74之正偏压，会在选定储存芯片50之浮体24上产生空穴注入。施加到基板电极78上之正偏压将保持以上讨论之浮体 24中得到之正电子。未被选定之芯片50则依然处于保持模式，在未被选定之WL电极70 上施加0/负电压，在未被选定之BL电极74上施加0电压，持续该保持操作(保持模式)。
在一个非限定实例中，可以在选定之储存芯片50a上施加以下偏压情况：在电极72上施加大约0.0伏，在电极74上施加大约+1.2伏，在电极70上施加大约-1.2伏，在电击78上施加大约+1.2伏，并在未被选定之储存芯片50上施加以下偏压：将大约0.0伏特之电压施加到电极72上，大约0.0伏特之电压施加到电极74上，大约0.0伏特之电压施加到电极70上，并将大约+1.2伏特之电压施加到电极78上。图14给出了储存数组80中选定储存芯片和未被选定储存芯片之偏压情况。以上电压值可以不同。
未被选定之之储存芯片50在写入“1”操作时，如图_15C-15H所示。与选定储存芯片50具有相同行(如50b)储存芯片之偏压情况如图15C-15D所示，具有相同列之储存芯片(如50c)如图15E-15F所示。与选定储存芯片50a既不具有相同行也不具有相同列之储存芯片50(如50d)，其偏压情况如图15G-15H所示。
对于与被选定储存芯片具有相同行之储存芯片50，SL电极72和BL电极74之电压均高于0.0伏，WL电极70为0伏或负电压。(如图15C-15D)。与保持操作之偏压情况相比，可以看到，具有相同列之储存芯片(即，具有相同之WL电极70)均处于保持模式。因此，上述储存芯片之状态保持不变。
对于具有相同列之储存芯片，如为被选中之储存芯片，在BL电极74上施加了一个正电压。使得与BL电极74相连之双极组件30b(由基板12、浮体24和区域18构成) 关闭，因为在基板电极78和BL电极74(分别为集电极和发射极)之间之微小电压差。但是，与SL电极72相连之双极组件30a(由基板12、浮体24和区域16构成)依然能够为处于状态“1”之储存芯片产生基极空穴电流，储存芯片之浮体24充入正电荷。在双极组件30a(由基板12、浮体24和区域16构成)关闭时，处于状态“0”储存芯片将保持在状态“0”。
对于具有相同行之储存芯片50，即为选定之储存芯片，SL电极72和BL电极74 之电压均高于0.0伏(如图15G-15H)。可以看到，这些芯片处于保持模式(保持操作)，储存芯片处于“1”状态之，能保持浮体024中之电荷，因为本征n-p-n双极组件30a、30b 会产生空穴电流，以补充浮体24中之电荷；同时处于00状态之储存芯片50将保持中性状态。
将正偏压施加到基板电极78，进行保持操作，不会中断选定储存芯片之写入“1”操作。同时，未选定之储存芯片在写入“1”操作期间将保留在保持操作中。
多层写操作可以使用另外一个写入和验证算法来实现，首先 在储存芯片50上施加一个写入脉冲，随后进行写操作，并验证是否实现了所需之储存状态。如果没有实现所需之储存状态，则会有另外一个写入脉冲施加到储存芯片50上，随后再进行读/验证操作。该循环不断往复，直至实现所需之储存状态。
例如，使用带对带形式穿遂热空穴注入，在BL电极74上施加一个正电压，在SL 电极72上施加一个0电压，在WL电极70电极上施加一个负电压，然后在基板电极78 上施加一个正电压。不同振幅之正电压施加到BL电极74上之后，可以在浮体24上写入不同之状态。所产生之不同浮体电位24对应于不同之正电压，或施加到BL电极74上之不同正电压脉冲。通过在基板电极78上施加正电压，流入到浮体24之基极空穴电流保持了浮体24之电位。在一个非限定实例中，通过施加以下偏压状态来实现写操作。在电极 72上施加大约0.0伏电压，在电极70上施加大约-1.2伏，在电极78上施加大约+1.2伏，同时在BL电极74上施加电压，提高74之电位。在一个非限定实例中，在BL电极74上初始施加25微伏之电压，随后进行读/验证操作。如果读/验证操作表明，芯片电流达到了所需之状态(即，00、01、10或11所对应之芯片电流)，则可以开始多层写操作。如果为达到所需之状态，则提高施加到BL电极74上之电压，可以增大25微伏，或50微伏。随后将进行另外一个读/验证操作，该过程将反复进行，直到实现所需之状态。以上电压值可以不同。写操作之后进行之是读操作，用以验证储存状态。
写-验证算法本身较慢，因为要进行多次之写和读操作。本项发明提出了一个多层写操作，执行时无需交替进行写和读操作。该操作通过在BL电极74上施加一个斜坡电压实现，同时在SL电极72上施加一个0电压，在WL电极70电极上施加一个正电压，在选定之储存芯片基板电极78上施加一个正电压。未被选定之之芯片将维持在保持状态，即，在WL电极70上施加一个0/负电压，及在BL电极74上施加一个0电压。由此产生之偏压条件将在浮体24上产生空穴注入，通过碰撞电离机制实现。储存芯片50可以在检测芯片电流之同时进行读操作，电流流过与源线72耦合之读电路90(见图16A-16C)。在源线方向上测得之芯片电流是所有共源线72之储存芯片50之累计电流(见图16A- 16C)。因此，仅有一个共源线72之储存芯片50可以被写入。这就保证了在累计芯片电流中之变化，是选定储存芯片50之写操作造成之。
如图17所示，浮体24之电位会随着时间增加，因为偏压条件通过碰撞电离机制向浮体24注入了空穴。一旦芯片电流之变化达到了所需之水平(与储存芯片50之状态有关)，则施加到BL电极74上之电压会被撤除。通过在基板电极78上施加正电压(反向偏压)，流入到浮体24之基极空穴电流保持了浮体24之电位。通过这种方式，就可以进行多层写操作，执行时无需交替进行写和读操作。
图16A-16C给出了基准发生电路92，用来在储存芯片50上产生初始积累芯片电流，其中储存芯片50共享同一被写入之源线72。例如，所有共源线72之储存芯片50所产生之初始状态之累计电荷，可以储存在电容94(图16B)中。当电荷需要写入或从电容94中读出时，晶体管96打开。另外，基准芯片50R(图16C)类似于一个储存芯片50，也可以用来储存初始状态。利用类似于案例，写入操作可以在基准芯片50R上进行，使用源线72之累计芯片电流。当需要在基准芯片50R上进行写操作时，晶体管96打开。同时，在基准芯片之基板上也施加了一个正偏压，来保持它之状态。基准芯片50R之尺寸可以设定为：使得基准芯片能够储存所有储存芯片50之最大积累电荷，即，当所有共源线72之储存芯片50均被正电荷充电。
类似之，利用碰撞电离之多层写操作也可以实现：在BL电极74上施加一个斜坡写入电流，而不是在BL电极74施加一个斜坡电压。
在另一个实例中，多层写操作可以通过带对带形式穿遂机制来实现，即在BL电极74上施加一个斜坡电压，同时在SL电极72上施加一个0电压，在WL电极70上施加一个负电压，在选定储存芯片50之基板电极78上施加一个0/正电压。未被选定之之芯片将维持在保持状态，即，在WL电极70上施加一个0/负电压，及在BL电极74上施加一个0电压。另外，多个BL电极74也可以同时选定，对多个芯片平行之写入。选定储存芯片中，浮体24之电位将由于带对带形式穿遂机制升高。选定之储存芯片50可以在检测芯片电流之同时进行读操作，电流流过与源线72耦合之读电路90。一旦芯片电流之变化达到了所需之水平(与储存芯片50之状态有关)，则施加到BL电极74上之电压会被撤除。如果在基板电极78上施加正电压，流入到浮体24之基极空穴电流保持了浮体24 之电位。通过这种方式，就可以进行多层写操作，执行时无需交替进行写和读操作。
类似之，多层写操作也可以使用带对带穿遂机制类实现，即在BL电极74上施加一个斜坡写入电流，而不是在BL电极74上施加一个斜坡电压。
在另外一个实例中，在程序设计操作之同时，可以通过检测储存芯片在位线方向上之电流变化来进行读操作，该电流经过与位线74耦合之读电路90(如图18A所示)。代表不同储存状态之基准芯片50R可以用来验证写入操作之状态。基准芯片50R可以通过写-验证操作来进行设定，例如当所有之储存组件第一次启动时。
在斜坡电压操作中，所产生之写入储存芯片50之芯片电流，将被用来与基准芯片50R之电流进行对比，通过读电路90实现。在上述读同时程序设计之操作期间，基准芯片50R也随着与选定储存芯片50相同之偏压情况被偏置，此时进行之是选定储存芯片50 之写操作。因此，写操作需要在达到所需之芯片状态后停止，以防止改变基准芯片50R 之状态。对于斜坡电流操作，可以感应位线74之电压，而不是芯片电流。位线电压可以使用例如电压感应电路(图18B)来检测，如“VLSI Design of Non-Volatile Memories”， Campardo G等(2005年)，此处引用，以供参考。
在一个多层写入操作之实例中(无需交替之读写操作)，在给定之位线方向上使用了一个读同时程序设计之操作/方案，每个储存芯片50储存了2个字节，要求每个储存芯片50能够储存4个状态。随着浮体24中电荷之增加，4个状态可以表示为“00”、“01”、“10”、“11”。为了将储存芯片50程序设计为状态“01”，基准芯片50R相应之状态“01”就会被启动。因而，上文说明之偏压条件，就会同时对选定储存芯片50和“01”之基准芯片 50R采用。在源线电极72上施加一个0电压，在基板电极78上施加一个正电压，在WL 电极70上施加一个正电压(通过碰撞电离机制)，同时在BL电极74上施加一个从0 开始之斜坡电压。从低电压(如0电压)开始之斜坡电压，能够保证基准芯片50R之状态不会改变。
随后，施加到BL电极74上之电压将升高。结果就是，空穴注入到选定芯片50之浮体24中，并且选定芯片50之芯片电流随之增大。一旦选定芯片50之芯片电流达到“01”基准芯片之电流，写操作即停止，施加到BL电极74和WL电极70上之正电压即被撤除。
如上文所述，可以在基板电极78上施加周期性之正向脉冲电压，与恒定之正向偏压不同，从而减少储存芯片50之功率消耗。在此期间，储存芯片50之操作可以按下文简要描述，此时基板电极78接地。当基板电极78接地时，与基板电极78相连之储存芯片 50就不再处于保持状态。因此，基板电极接地之时间必须短于浮体之电荷保存时间，防止浮体状态在基板电极基地时被充入电荷。浮体24中之电荷寿命(即，电荷保存时间)，在不使用所述之保持模式时，因为毫秒数量级，例如，见“A Scaled Floating BodY Cell (FBC)Memory withHigh-k+Metal Gate on Thin-Silicon and Thin-BOX for 16-nm Technology Node andBeyond”，Ban等，92-92页，VLSI技术大会(2008年)，此处引用，以供参考。在向反向偏压电极(如基板电极78)施加正脉冲电压期间，储存芯片50之状态可以通过刷新储存在浮体24中之电荷来保持。
读操作可以通过施加以下偏压条件来实现：在基板电极78上施加一个0电压，在SL电极72上施加一个0电压，在选定之BL电极74上施加一个正电压，并且在选定之 BL电极74上施加一个比选定WL电极70上更大之正电压。未选定之BL电极74保持0 电压，未选定之WL电极70保持0电压或负电压。如果基板电极78被分组(例如图4A- 4C所示)，则可以在未被选定之基板电极78上施加一个正电压。在一个特定之非限制实例中，将大约0.0伏特之电压施加到电极72上，大约+0.4伏特之电压施加到电极74上，大约0.0伏特之电压施加到电极70上，并将大约+1.2伏特之电压施加到电极78上。未选定之电极74保持0.0伏，未选定之电极70保持0.0伏。未被选定之电极78(按照图4A 和4B中基板电极78之分组情况)可以保持在+1.2伏(见图19)。因为随着时间进行之读操作属于纳秒数量级，比电荷寿命(电荷保存时间)要短很多，而此时浮体24并未使用保持操作进行辅助。相应之，读操作之执行不会影响到与电极78相连之储存芯片之状态，因为电极78之接地非常短暂(纳秒级)。
通过施加下列偏压条件，可以在芯片50上实现写入“0”操作：向SL电极72施加一个负偏压，向WL电极70施加一个0或负偏压，向基板电极78施加一个0或负偏压。未被选中芯片之SL电极72不受影响，保持接地。如果基板电极78被分组(例如图4A- 4C所示)，则可以在未被选定之基板电极78上施加一个正电压。在此中情况下，24和 16之间之p-n结为正向偏置，将转移浮体24中之空穴。在一个特定之非限制实例中，将大约-2.0伏特之电压施加到电极72上，大约0.0伏特之电压施加到电极70上，并将大约 0.0伏特之电压施加到电极78上。未被选定之电极78(按照图4A和4B中基板电极78之分组情况)可以保持在+1.2伏(见图19)。在基板电极78接地时，没有双极空穴电流流入到浮体24中。因此，写入“0”操作所要求之时间更短。因为随着时间进行之写入“0”操作属于纳秒数量级，比电荷寿命(电荷保存时间)要短很多，而此时浮体24并未使用保持操作进行辅助。相应之，写入“0”操作不会影响到未被选定之储存芯片50之状态，储存芯片与电极78相连，电极短暂接地来完成写入“0”操作。施加到储存很列80上之偏压情况如图20所示。上述电压值也可以不同，只要上述电荷之间之相对关系即可。
如图21所示，为交替写入“0”操作之偏压情况，允许对单个字节进行写入。将以下条件施加到选定储存芯片50上：在WL电极70上施加一个正电压，在BL电极74上施加一个负电压，在SL电极72上施加一个0/正电压，在基板电极78上施加一个0电压。在此中情况下，由于在WL电极70上施加了一个正电压，浮体24之电位将通过电容耦合升高。使得：浮体24之电位升高，负电压施加到BL电极74上，24和18之间之p-n结正向偏置，转移掉浮体24上之空穴。为了减少选定储存芯片中，对其他具有相同行或列之储存芯片之写入“0”干扰，可以对施加之电位进行如下优化：如果假设具有状态“1”之浮体24之电位为VFB1，则可以通过设定施加到WL电极70上之电压来提高浮体24之电位，可以提高VFB1/2，而-VFB1/2就是施加到BL电极74之电压。可以在SL电极72上施加一个正电压，来进一步减少对储存数组中其他储存芯片50之写入“0”之干扰，受干扰之数组不与选定储存芯共享SL电极72。未被选定之芯片依然处于保持状态，即施加到WL电极 70上之0电压或负电压，施加到BL电极74上之0电压，以及施加到基板电极78上之正电压，(按照图4A-4C中基板电极78之分组情况)。因为随着时间进行之写入“0”操作属于纳秒数量级，比电荷寿命(电荷保存时间)要短很多，而此时浮体24并未使用保持操作进行辅助。相应之，写入_0操作不会影响到未被选定之储存芯片50之状态，储存芯片与电极78相连，电极短暂接地来完成写入“0”操作。
依然参照图21，可以在选定之储存芯片50a上施加以下偏压情况：在电极72a上施加一个0.0伏，在电极74a上施加一个0.2伏之电位，在电极70a上施加一个大约+0.5 伏之电位，在电极78a上施加一个大约0.0伏之电位；同时在电极72n和其他不与选定芯片50a相连之SL电极上施加一个大约0.0伏之电压，在电极74n上和其他不与选定芯片 50a相连之BL电极上施加一个0.0伏电压，在电极70n和其他不与选定芯片50a相连之 WL电极上施加一个0.0伏电压，在电极78n和其他不与选定芯片50a相连之基板电极上施加一个+1.2伏电压。以上电压值可以不同。
在图22中，给出了对芯片50a在带对带穿遂写入“1”操作下，施加到储存数组80 之偏压情况，其中，在WL电极70a上施加一个负偏压，在BL电极74a上施加一个正偏压，在SL电极72a上施加一个0电压，在基板电极78a上施加一个0电压。施加到WL 电极70a之负偏压和施加到BL电极74a之正偏压，会在选定储存芯片50a之浮体24上产生空穴注入。未被选定之储存芯片50将依然处于保持模式，同时在未选定之WL电极70 上施加一个0/负电压(次数，电极70n和所有其他WL电极70均未与选定之芯片50a相连)，并且未被选定之BL电极74上施加一个0电压(此时，电极74b、74n和所有其他 BL电极74，均未与选定芯片50a相连)，并且在未被选定之基板电极78上施加一个正电压(此时基板电极78按照图4A和4B所示分组，并且在图22中，电极78n和所有其他基板电极78均未与选定芯片50a相连)。
依然参照图22，可以在选定之储存芯片50a上施加以下偏压情况：在电极72a上施加一个大约0.0伏之电位，在电极74a上施加一个大约+1.2伏之电位，在电极70a上施加一个大约-1.2伏之电位，在电极78a上施加一个大约0.0伏之电位；同时在未被选定之储存芯片上，在电极72上施加一个大约0.0伏之电位(按照前面章节定义)，在未被选定之电极74上施加一个大约0.0伏之电位(按照前面章节定义)，在未被选定之电极70 上施加一个大约0.0伏之电位(按照前面章节定义)，在未被选定之基板电极78上施加一个+1.2伏电位(按照前面章节定义)。以上电压值可以不同。
图23A所示，为本项发明中，储存芯片150之另一个实例。芯片150包括一个基板12，具有第一导电类型，如n-型导电类型。基板12通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他己知之半导体材料。底板12有一个表面14。第一区域 16具有第二导电类型，如n-型，位于底板12上，朝向表面14。第二区域18具有第二导电类型，也位于底板12上，朝向表面14。如图所示，第二区域18与第一区域16隔开。第一和第二区域16和18均通过一个掺杂工艺在基板12之组成材料上加工，使用之是目前己知和典型之掺杂工艺。另外，还使用了一个固态扩散工艺，加工出第一和第二区域 16和18。
如图所示，埋入层22具有第二导电类型，也在基板12上加工出来，埋入到基板 12中。埋入层22还可以通过离子掺杂工艺在基板12之材料上加工出来。另外，埋入层 22也可以通过外延生长得到。基板12之浮体区域24具有第一导电类型，如p-型导电类型，由基板表面、第一和第二区域16&18、绝缘层26和埋入层22包围。绝缘层26(如浅槽隔离(STI))，可以使用硅氧化物。当将芯片150连接成数组180时，绝缘层26将芯片150与相邻之芯片150隔开，从而构成如图24所示之储存组件。门60位于区域16 和18之间，表面14之上。门60通过绝缘层62与表面14绝缘。绝缘层62可以使用氧化硅和/或其他绝缘材料，包括高-K绝缘材料，包括但不限于过氧化钽、氧化钛、氧化锆、氧化铪、和或氧化铝。门60可以使用多晶硅材料或金属栅电极，如钨、钽、钛和它们之氮化物
芯片150还包括字线(WL)电极70，与门60相连，源线(SL)电极72，与区域 16和18中之一个相连(图标与16相连，但是也可以与18相连)，位线(BL)电极74，与区域16和18中之另外一个相连，埋入阱(BW)电极76与埋入层22相连；并且，在埋入层22下方之位置上，基板电极78与底板12相连。埋入阱区域22之触点可以通过区域20实现(区域20具有第二导电类型，并且与埋入阱区域22相连)；同时与基板区域 22之连接，可以通过区域28来实现，区域28具有第一导电类型，与基板区域12相连，如图23B所示。
在另外一个实例中，储存芯片150具有p-型导电类型，(即第一导电类型)，而 n-型为第二导电类型，如上文所述。
如图25所示，在储存芯片150内部，通过埋入阱区域22、浮体24、SL和BL区域16和18上，形成了n-p-n双极组件130a和30b。储存芯片之操作说明如下。可以看到，此处储存芯片150之操作原理与前述相同，与上述储存芯片50n-型基板电极78上施加偏压类似，此处在芯片150之n-型埋入阱电极76上施加一个偏压。本实例中，储存芯片 150之P-型基板12接地，将基板12和埋入层22之间之p-n节之偏压反转，从而防止从基板12和埋入层22产生漏电流。
保持操作可以BW电极76上通过施加一个正之反向偏压实现，此时将接地电极72和/或电极74接地。如果浮体24充入了正电荷(例如，置为“1”状态)，由SL区域16、浮体24、和埋入阱区域22形成之双极晶体管，以及由BL区域18、浮体24、基板区域 22形成之双极晶体管将打开。
双极晶体管电流之一部分将流入到浮体区域24中(通常成为基极电流)，并保持“1”状态下之数据。保持操作之效率可以通过双极组件130a、130b之设计来提高，即将埋入阱层22、浮体区域24、区域16、18组成一个低增益之双极组件，其中双极增益定义为从BW电极76流出之集电极电流比上流入浮体区域24之基极电流。
对在状态“0”下储存有数据之储存芯片，双极组件130a、130b将不会开启，最终基极空穴电流会流入到浮体区域24中。使得，在状态“0”下之储存芯片继续保持该状态。
保持操作可以平行批量之进行，在BW电极76(作为反向偏压电极)通常被储存数组180上之所有芯片150共享，或者至少由一部分数组180上之芯片150共享。BW电极76也可以进行分组，允许在储存数组180上之选定部分进行独立之偏压操作。另外，因为BW电极76不会被用于基板地址之选择，就不会在保持操作时对储存芯片之访问造成中断。
实现保持操作，向芯片150施加之偏压包括：0电压施加到BL电极74上，0电压施加到SL电极72上，0电压或负电压施加到WL电极70上，正电压施加到BW电极76 上，0电压施加到基板电极78。在一个特定之非限制实例中，将大约0.0伏特之电压施加到电极72上，大约0.0伏特之电压施加到电极74上，大约0.0伏特之电压施加到电极70 上，并将大约+1.2伏特之电压施加到电极76上，将大约0.0伏电压施加到电极78上。以上电压值可以不同。
在芯片150上之读操作可以通过施加以下偏压条件来实现：在BW电极76上施加一个正电压，在SL电极72上施加一个0电压，在选定之BL电极74上施加一个正电压，并且在选定之BL电极74上施加一个比选定之WL电极70更大之正电压，同时在基板电极78上施加一个0电压。当芯片150属于数组180时，未被选定之BL电极74(如 74b...74n)将保持在0电压，并且未被选定之WL电极70(如70n和其他WL电极70不与选定之芯片150a相连)，将保持在0或负电压。在一个特定之非限制实例中，将大约0.0伏特之电压施加到电极72上，大约+0.4伏特之电压施加到电极74a上，大约0.0伏特之电压施加到选定之电极70a上，并将大约+1.2伏特之电压施加到电极76上，在电极78 上施加一个0.0伏，如图26所示。未选定之电极74保持0.0伏，未选定之电极70保持 0.0伏，如图26所示。上述电压值也可以不同，只要上述电压之间之相对关系即可。因此，在上述偏压条件下，未被选定之之储存芯片(150b、150c、150d)将依然处于保持模式，维持相应之浮体24之状态。另外，保持操作不会中断对选定储存芯片150a之读取操作。
为了将0写入芯片_150，需要向SL电极72施加一个负偏压，向WL电极70施加一个0或负偏压，向BW电极76施加一个0或正偏压，向基板电极78施加一个0电压。未被选定之芯片150之SL电极72，其中未与选定芯片150a相连之，将保持接地。在此中情况下，24和16之间以及在24和18之间之p-n结为正向偏置，将转移浮体24中之空穴。在一个特定之非限制实例中，将大约-2.0伏特之电压施加到电极72上，大约-1.2伏特之电压施加到电极70上，大约+1.2伏特之电压施加到电极76上，并将大约0.0伏特之电压施加到电极78上。上述电压值也可以不同，只要上述电荷之间之相对关系即可。
由于写入“0”操作仅涉及到向SL电极72施加一个负电压(从而向整行施加了该负电压)，所有未选定芯片之偏压情况均相同。可以看到，未被选定之储存芯片执行之是一个保持操作，同时BL和SL电极均大约为0.0伏。
因此，保持操作将不会中断在储存芯片上之写入“0”操作。另外，未选定在储存芯片在写入“0”操作期间，将依然处于保持操作状态。
另外有一种与允许单字节写入之写入“0”操作(与上文描述不同)，就是在WL电极70上施加一个正电压，在BL电极74上施加一个负电压，在SL电极72上施加一个0/ 负电压，在BW电极76上施加一个0或正电压，并且在基板电极78上施加一个0电压。在此中情况下，由于在WL电极70上施加了一个正电压，浮体24之电位将通过电容耦合升高。使得：浮体24之电位升高，负电压施加到BL电极74上，24和16之间之p-n结正向偏置，转移掉浮体24上之空穴。施加到选定之WL电极70和选定之BL电极74上之偏压，将影响到与选定储存芯片150具有相同WL或BL电极之未被选定储存芯片150。从而减少了储存数组180中给其他储存芯片150造成干扰之写入“0”，所施加之电位可以按如下方法优化：“如果假设具有状态01之浮体024之电位为VFB1，则可以通过设定施加到WL电极70上之电压来提高浮体24之电位，可以提高VFB1/2，而-VFB1/2就是施加到 BL电极74之电压。这样就减小了浮体24之电位变化，包括处于状态“1”之未被选定之芯片150，上述芯片与选定之从VFB1到VFB1/2之芯片150具有相同之BL电极。对于处于“0”状态，与选定芯片150具有相同WL电极之储存芯片，如果浮体24之电位升高之足够高 (即，至少VFB/3，说明见下)，则两个n-p-n双极组件130a和130b将不会被打开，或者基极空穴电流足够低，从而不能随时间升高浮体24之电位，使得写入操作能够实现 (写入操作时间)。在本项发明中确定了：浮体24电位升高VFB/3足以防止浮体24电位上升之过多。然后在SL电极72上施加一个正电压，进一步减少在储存数组中不需要写入0干扰之其他储存芯片150。未被选定之之芯片将维持在保持状态，如在WL电极70 上施加一个0/负电压，及在BL电极74上施加一个0电压。未被选定之芯片150中，不与选定芯片150共享WL或BL电极之，将依然处于保持状态，即，此时，0/负电压施加到未被选定之WL电极上，0电压施加到未被选定之BL电极74上。”
在一个特定之非限制实例中，对于被选定之芯片150，将大约0.0伏特之电压施加到电极72上，大约0.2伏特之电压施加到电极74上，大约+0.5伏特之电压施加到电极70 上，并将大约+1.2伏特之电压施加到电极76上，将大约0.0伏电压施加到电极78上。对于未被选定之芯片，不与选定芯片50共享相同WL电极或BL电极之，将大约0.0伏电压施加到电极72上，大约0.0伏电压施加到电极74上，大约0.0伏电压施加到电极70上，大约+1.2伏电压施加到电极76上，大约0.0伏电压施加到电极78上。图27给出了储存数组180中选定储存芯片150和未被选定储存芯片150之偏压情况。以上电压值可以不同。
如图28A-28B所示，写入“0”操作期间，选定储存芯片之偏压情况。图28C-28H所示，为未被选定之储存芯片150之偏压情况。图28C-28D所示之偏压情况为：与选定之储存芯片150a具有相同行之未被选定之储存芯片150(如150B，图27)。图28E-28H所示之偏压情况为：与选定之储存芯片150a具有相同列之未被选定之储存芯片150(如 150c，图27)。与选定储存芯片150a既不具有相同行也不具有相同列之，未被选定之储存芯片150a(如图27中之150d)，其偏压情况如图28G-28H所示。
在储存芯片150之写入“0”操作期间(单字节写入“0”操作，如上所述)，必须有施加到BW电极76上之反向偏压，从而保持未被选定之芯片150之状态，尤其是与选定芯片150a具有相同行或列之储存芯片；由于偏压情况能够改变储存芯片150之电位，而无需本征双极组件130(由埋入阱区域22、浮体24、区域16和18构成)重新达到平衡状态。另外，保持操作将不会中断在储存芯片150上之写入“0”操作。
还有一种可以在储存芯片150上进行之写入1操作，使用碰撞电离或带对带形式穿遂机制，说明实例见“A Design of a Capacitorless 1T-DRAM Cell Using Gate-InducedDrain Leakage(GIDL)Current for Low-power and High-speed Embedded Memory”Yoshida 等，第913-918页，国际电子组件大会(2003)，在此引用，以供参考。
在图29中，给出了选定储存单元150a，在使用带对带穿遂写入“1”操作时之偏压情况。施加到WL电极70a之负偏压和施加到BL电极74a之正偏压，会在浮体24上产生空穴注入。施加到BW电极76a上之正偏压将保持以上讨论之浮体24中得到之正电子。未被选定之单元150将依然处于保持模式，未被选定之WL电极70上施加0或负电压 (在图27中，70n和其他不与单元150a相连之WL电极70)，在BL电极74b、74n和其他未与单元150a相连之BL电极74上施加0电压。将正偏压施加到BW电极76，进行保持操作，不会中断选定储存单元之写入“1”操作。同时，在对选定之储存单元进行写入“1”操作时，未被选定之储存单元150将一直处于保持操作。
也可以在储存单元150上进行多层操作。如图6所示，可以在储存单元50上进行保持操作，保持其多层状态。不同浮体24之间之浮体电流关系(浮体电流是BW电极76 电位之函数(图6B))，类似于基板电极78之不同浮体电流之间之关系(基板电极浮体电流为基板电极78电位之函数(图6A))。如图6B所示，在一定之BW电极76电位 VHOLD下，不同之浮体电位；流入到浮体24之电流与浮体24和区域16&18之间之结漏电流平衡。不同之浮体24电位表示之是不同之电荷，从而表示储存单元150之不同状态。不同之储存状态可以通过使用此处说明之保持/准备操作来维持。
下面对储存单元150上进行之多层写操作进行说明，非交替读和写操作。为了实现本操作，需在SL电极72上施加0伏电压，在WL电极70上施加一个正电压，在BW 电极76上施加一个正电压(反向偏压)，在基板电极78上施加一个0伏电压，同时在 BL电极74上施加一个增大之斜坡电压。由此产生之偏压条件将在浮体24上产生空穴注入，通过碰撞电离效应实现。储存单元150可以在检测单元电流之同时进行读操作，电流流过与源线72耦合之读电路90。在源线方向上测量之单元电流(当源线电流等于位线电流+BW电流，并且电流从埋入阱到源线方向和位线-源线方向测量)，属于所有储存单元 150之累计电流；其中所有之储存单元共享相同之源线72(例如，图16A-16C中，用来检测源线方向电流之实例。在储存数组80上和储存数组180上，也采用相同之检测方案)。因此，仅有一个共源线72之储存单元150可以被写入。这就保证了在累计单元电流中之变化，是选定储存单元150之写操作造成之。
由此产生之偏压条件将在浮体24上产生空穴注入，通过碰撞电离效应实现。图17所示，结果就是浮体24之电位会随时间升高。一旦单元电流之变化达到了所需之水平 (与储存单元150之状态有关，电流水平大体如图17所示)，则施加到BL电极74上之电压会被撤除。通过在BW电极76上施加正电压，流入到浮体24之基极空穴电流保持了浮体24之电位。通过这种方式，就可以进行多层写操作，执行时无需交替进行写和读操作。
类似之，利用碰撞电离之多层写操作也可以实现：在BL电极74上施加一个斜坡写入电流，而不是在BL电极74施加一个斜坡电压。
在另一个实例中，多层写操作可以通过带对带穿遂效应来实现，即在BL电极74 上施加一个斜坡电压，同时在SL电极72上施加一个0电压，在WL电极70上施加一个负电压，在BW电极76上施加一个正电压，在基板电极78上施加一个0电压。由于使用了带对带穿遂效应，浮体24之电位随之升高。储存单元50可以在检测单元电流之同时进行读操作，电流流过与源线72耦合之读电路90。一旦单元电流之变化达到了所需之水平(与储存单元50之状态有关)，则施加到BL电极74上之电压会被撤除。如果在基板电极78上施加正电压，流入到浮体24之基极空穴电流保持了浮体24之电位。通过这种方式，就可以进行多层写操作，执行时无需交替进行写和读操作。
类似之，多层写操作也可以使用带对带穿遂效应类实现，即在BL电极74上施加一个斜坡写入电流，而不是在BL电极74上施加一个斜坡电压。
类似之，当通过检测单元电流在位线72方向上之改变来实现读-程序设计操作时，(其中位线电流等于SL电流+BW电流)，需要通过与位线74耦合之读电路90来实现，如图18A所示。对于斜坡电流操作，可以感应位线74之电压，而不是去感应单元电流。如图18B所示，可以感应到位线电压，例如，可以使用电压感应电路。
在储存单元150操作之另外一个实例：使用了可控硅整流器(SCR)原理，在美国专利申请No.12/533661中公开，归档日期为2009年7月31日，在此引用，以供参考。
图30和31给出了本项发明中所说明之储存单元50之另一个实例。在本实例中，单元50具有鳍型结构52，在基板12上制造，基板12具有第一导电类型(如n-型导电类型)，使得能够在基板表面延伸得到一个三维结构，鳍52大体上垂直延伸至基板12之上表面(及之上)。鳍型结构52包括第一和第二区域16&18，具有第一导电类型。浮体24 由鳍型52之上表面、第一和第二区域16&18、以及绝缘层26围成(绝缘层26可以在图 34之俯视图上看到)。当将单元50连接成数组80时，绝缘层26将单元50与相邻之单元50隔开，从而构成如图2所示之储存组件(数组80)。浮体24导电，并具有第二导电类型，(如p-型导电类型)，可以通过离子掺杂工艺或外延生长加工得到。鳍52通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他己知之半导体材料。
如图30所示，储存单元组件50还包括一个门60，位于浮体基板区域24之两侧。另外，门60可以包括浮体基板区域24之三个侧面，如图31所示。门60通过绝缘层62 与浮体24隔开(绝缘)。门60位于第一和第二区域16及18之间，与浮体24相邻。
组件50包括以下几个电极：字线(WL)电极70、源线(SL)电极72，位线 (BL)电极74，和基板电极78。电极70与门60相连。电极72与第一区域16相连；电极74与第二区域18相连。另外，电极72也可以与第二区域18相连，而电极74可以与第一区域16相连。电极78与基板12相连。
图32和33给出了本项发明中所说明之储存单元150之另一个实例。在本实例中，单元150具有鳍型结构52，在基板12上制造，使得能够在基板表面延伸得到一个三维结构，鳍52大体上垂直延伸至基板12之上表面(及之上)。鳍型结构52导电，在埋入阱层22上构建。区域22可以通过离子产仔工艺，在基板12之材料上加工出来，也可以通过外延生长获得。埋入阱层22将浮体基板区域24与主体基板12绝缘，24具有第一导电类型(如p-型导电类型)。鳍型结构52包括第一和第二区域16、18(具有第二导电类型，如n-型导电类型)。因此，围绕浮体24之是：鳍52之上表面，第一和第二区域16及18，以及埋入阱层22，和绝缘层26(见图34)。当将单元150连接成数组80时，绝缘层26 将单元150与相邻之单元150隔开，从而构成如图2所示之储存组件。鳍52通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他己知之半导体材料。
如图32所示，储存单元组件150还包括一个门60，位于浮体基板区域24之两侧。另外，门60可以包括浮体基板区域24之三个侧面，如图33所示。门60通过绝缘层62 与浮体24隔开(绝缘)。门60位于第一和第二区域16及18之间，与浮体24相邻。
组件150包括以下几个电极：字线(WL)电极70、源线(SL)电极72，位线 (BL)电极74，埋入阱(BW)电极76和基板电极78。电极70与门60相连。电极72 与第一区域16相连；电极74与第二区域18相连。另外，电极72也可以与第二区域18 相连，而电极74可以与第一区域16相连。电极76与埋入层22相连；电极78与基板12 相连。
在图34中，给出了图30和32中储存单元50/150之俯视图。
从本项发明之前之说明中可以看出，由此构成了一个具有导电浮体之半导体储存。本项发明还包括保持储存状态之功能，或者平行、无算法之周期刷新操作。因此，可以不间断之进行储存器操作。上文所作之说明，对于熟悉该项技术之人而言，是目前能够制造并使用之最佳模式，熟悉该项技术之人将能够理解各种衍生变形之方案、组合、特定实例、方法和举例之等效方案。本项发明不限于上文所描述之实例、方法、例子，所有实例和方法均属于本项发明权利之范围和原则。
在一个浮体储存中，不同之储存状态由浮体之不同电荷量表示。在“ACapacitor-lessl T-DRAMCell”(S.Okhonin等)第85-87页，IEEE电子组件通讯，第23卷(2002年 2月)(“Okhonin-l：”)，以及“MemoryDesignUsingOne- TransistorGainCellonSOI”T.Ohsawa等着之，第152-153页，技术文摘，2002年IEEE国际固态电路会议，(2002年2月)(“Ohsawa-1”)，提出需要考虑一种在标准MOSFET单字结(2个电压等级)。使用大于等于2个电压等级，在标准MOSFET之浮体中储存数据之，能够在一个储存单元中春如一个2进制字结，例如“TheMultistable Charge- Controlled Memory Effectin SOI Transistors at LowTemperatures”Tack等，第1373-1382页， IEEE电子组件处理，第37卷，1900年5月(“Tack”)，此处引用，以供参考；还包括美国专利7542345“Multi-bit memory cell havingelectrically floating body transistor，and method of programming and readingsame”，授权人为Okhomn等，(“Okhonin-2”)。Tack描述了，在一个标准MOSFET(在绝缘硅上构建)之浮体中储存大于两种状态，通过操控“背栅”来实现背栅为MOSFET所占之硅槽底部氧化物(BOX)之下之一个导电层。Okhonin-2 公开了在浮体上获得大于两种电压状态之方法，使用本征双击结晶体管(BJT)来实现， BJT在标准MOSFET之两个源极/汲极区域构建，从而产生读和写电流。
通常在储存器设计中，一个储存单元之感应和方法状态对于设计是十分重要之。对于浮体DRAM储存也是如此。在目前之技术中，使用了不同之要素和方法来进行读操作，如在“A Design of a Capacitor-lessl T-DRAM Cell Using Gate-Induced Drain Leakage(GIDL)Current for Low-power and High-speed Embedded Memory”(Yoshida等)第913-918页中所公开之，国际电子组件会议(2003)(“Yoshida”)，在此引用，以供参考；以及在美国专利7301803“Bipolar reading technique for a memory cell having anelectrically floating body transistor”(“Okhonin-3”)，在此引用，以供参考；还有“Anl8.5ns 128Mb SOI DRAM with a Floating Body Cell”(Ohsawa等)第458-459，609页，国际固态电路会议(2005)(“Ohsawa-2”)，在此引用，以供参考。Yoshida和Okhonin-3中，均说明了一种方法，从一个标准MOSFET浮体储存单元上产生读电流，该储存单元通过SOI-CMOS工艺制造。Okhonin-3说明了使用本征BJT晶体管(位于标准MOSFET结构之中)，来产生读电流。Ohsawa-2公开了一种详细之感应方案，使用标准MOSFET浮体浮体24，可以在SOI和标准硅片上实现。
写入一个逻辑0到浮体DRAM单元上，在现有技术中，是直接传递之。或者可以将源线或位线之电位拉低，来将浮体之结正向偏置，去除空穴电荷(如有)。写入逻辑1 则通常使用带对带穿遂(也称为门诱导漏极漏电或GIDL)，或者碰撞电离方法来实现。
在浮体DRAM单元中，写入逻辑0是直线传递之(就是直接将传递偏压至源极或漏极结(标准MOSFET)，从而移除浮体中之大部分载流子，写入逻辑0)，而写入逻辑 1则有不同之技术。写入逻辑1可以通过门诱导带对带穿遂效应，在Yoshida之实例中有说明。在Yoshida之大致方法是：将适当之负电压施加到储存单元之字线(门)电极上，同时将适当之正电压施加到选定储存单元之位线电极(漏极)上，并将源线电极(源极) 接地。施加到WL电极之负电压和施加到BL电极之正电压，将在MOSFET晶体管之漏极区和浮体区之间之门附近产生强烈之电场(因此为GIDL之“门诱导”部分)。这样就使门和汲极结重迭区域附近之能带剧烈之向上弯曲，使得电子从价带穿遂到导带中，在价带中留下空穴。穿过能带之电子成为了漏极漏电流(即为GIDL之“漏极漏电流”部分)，同时空穴被注入到浮体区域24中，并且由空穴电荷产生了逻辑1状态。该过程在现有技术中非常常见，在Yoshida中有附图说明(尤其是第三页之图2、图6，以及第四页之图 9)。
还有一种写入逻辑1之方法，使用之是碰撞电离，例如“ANewlTDRAM Cell withEnhanced Floating Body Effect”Lin和Chang，第23-27页，IEEE国际研讨会储存技术、设计和测试(2006)(“Lin”)，在此引用，以供参考。在Lin中使用之大概方法是：将储存单元之门和位线(漏极)电极同时偏置，以便能使用正电压写入，同时将源线(源极) 接地。提高门之电位至正电压，可以提高浮体区域之电位，因为门绝缘层之电容耦合效应。与之联系之，是漏极之正电压可以使本征n-p-n双击晶体管(漏极(n＝集电极)至浮体 (p＝基极)至源极(n＝发射极))打开，无论储存单元上储存之是逻辑1或逻辑0。其中，在浮体(基极)和漏极(集电极)之间之反向偏置之p-n结电压将产生一个小电流，流经结。部分电流将以热载流子之形式，被电场加速，流过晶体管结。这些热载流子与半导体晶格中之原子碰撞，将在结附近产生空穴-电子对。电子将被电场扫入到漏极(集电极)，成为位线(集电极)电流，而空穴将被扫入浮体区域，成为空穴电荷，产生逻辑1状态。
目前，大部分工作都是在绝缘硅上进行之，绝缘硅(SOI)通常比硅片工艺更贵。有部分工作致力于减少制造浮体DRAM之成本，开始在硅片上进行。在“SilicononReplacement Insulator(SRI)Floating Body Cell(FBC)Memory”(S.Kim等)中之第 165-166页，技术文摘，VLSI技术大会(2010)(“S.Kim”)中，举出了一种工艺，能够有选择之构建埋入隔离区域，此处引用，以供参考。在S.Kim之例子中，构建了硅片晶体管。然后通过制造一个替代绝缘硅(SRI)结构。在浮体单元下方，有一层材料，经过选择性蚀刻，使用绝缘体进行替换，产生SOI类似之效应。另一个工艺方法为：有选择之产生空隙，并使用绝缘子填充，如“A4-bit Double SONOS Memory(DSM)with 4 Storage Nodes per Cell for UltimateMulti-Bit Operation”Oh等，第58-59页，技术文摘， VLSI技术大会(2006)(“Oh”)，在此引用，以供参考。
目前大部分工作均涉及到标准之横向MOSFET，其中之源极和漏极均位于半导体表面，与半导体表面之金属体系相连。在一种浮体DRAM单元中，使用了垂直MOSFET，见“Vertical Double Gate Z-RAM technology with remarkable low voltage operationfor DRAM application”J.Kim等，第163-164页，VLSI技术大会(“J.Kim”)，在此引用，以供参考。在J.Kim之方案中，浮体由一个两面门、一个上方源极区域和一个下方埋入漏极区域构成。漏极与一个抽头区域相连，使得能够将埋入漏极区域和一个表面之导电拉手连接起来。
另外一种方法使用了在浮体DRAM单元上之标准横向MOSFET，由临时专利-美国专利申请公开2010/0034041发表，授权人Widjaja(“Widjaja”)，在此引用，以供参考。Widjaja说明了一种标准横向MOSFET浮体DRAM单元，在硅片上通过一个埋入阱和一个基板实现，埋入阱和基板构成了垂直可控硅整流器(SCR)，另在基板、埋入阱、浮体和源极(或漏极)区域构建一个P1-N2-P3-N4结构。该结构工作方式类似于两个双极型晶体管(BJT)组件相连，一个n-p-n(N2-P3-N4)和一个p-n-p(P3-N2-P1)，可以通过控制浮体区域(P3)上之电荷来进行操作。
在现有技术中，标准MOSFET组件之构建和操作己经广为人知。如图90A所示，为一个举例之标准金属-氧化物-半导体场效应晶体管(MOSFET)组件100。MOSFET组件100包括一个基板区域，具有第一导电类型82，(如图所示为p-型)，第一和第二区域84和86，具有第二导电类型(如图所示为n-型)，位于表面88上，以及一个门90，由绝缘层92与半导体表面区域隔开。门90位于区域84和86之间。绝缘层96可以用来分隔硅基版82上之晶体管组件和其他组件。
如图90B所示，一个MOSFET组件100还可以包括一个阱区域96A，具有第一导电类型(如图所示为p-型)，位于基板区域82A之上(具有第二导电类型，如图所示为 n-型)，以及第一和第二区域84A和86A，具有第二导电类型，位于表面88A之上。另外，门90A，由绝缘层96与表面区域88A分开，页位于第一和第二区域84、86之间。绝缘层96A可以用来分隔埋入阱区域94A上之晶体管组件和其他组件。MOSFET组件 100和MOSFET组件100A均使用硅片CMOS技术构建。
如图90C所示，MOSFET组件100B未使用绝缘硅技术构建。MOSFET组件100B 包括一个槽区域，具有第一导电类型82B，(如图所示为p-型)，第一和第二区域84B 和86B，具有第二导电类型(如图所示为n-型)，位于表面88B上，以及一个门90B，由绝缘层92B与半导体表面区域隔开。门90B位于区域84B和86B之间。槽区域82B通过绝缘层96B与其他组件从侧面隔开，底部由绝缘层83B隔开。另外，也可以在底部之绝缘层83B上附加一个导电层(未画出)，用来作为“背栅”，通过绝缘层83B和槽区域 82B相连。
晶体管100、100A和100B均成为n-沟道晶体管，因为可以通过向门90、90A和 90B施加一个相应之电压来打开晶体管；并且只要施加了门电压，位于门之下之p-型材料将会反转，以n-型导电类型工作。从而实现在MOSFET100内部，在两个n-型区域84和 86之间导通，如MOSFET100A之84A和86A，以及MOSFET100B之84B和86B。在现有技术中，所有区域之导电类型均可以反转，(即，第一导电类型之区域可以变成n-型，第二导电类型之区域可以变成p-型)，以产生p-沟槽晶体管。通常，n-沟槽晶体管在储存单元中更为常见(包括所有类型和技术之储存单元)，因为大部分载流子电子均具有移动能力(在p-沟槽晶体管中，具有移动能力之是大部分载流子空穴)，从而实现相同尺寸之晶体管具有更大之读取电流，但是p-沟槽晶体管也可以作为一种设计方案。
在下文中，就说明了一种半导体储存组件，具有导电浮体，使用反向偏压区域来减小储存组件尺寸。在一个储存单元中，可以储存一个或多个字结之二进制信息。同时也说明了对该半导体组件之构建方法和操作方法。
该公开使用了标准规定，p-型和n-型半导体之“扩散”层或区域(无论如何构建)，如晶体管源极、漏极或源极/漏极区域，浮体、埋入层、阱和半导体基板，以及在扩散区域之间之绝缘区域(例如氧化硅，无论是否裸露在浅槽中，或其他布置方式)，均被认为是位于半导体表面“以下”并且图形也与该方案一致，将扩散区域至于图形之底部。该规定同时还定义了不同之“互连”层，例如晶体管门(无论使用何种材料构建，金属、p-型或 n-型多晶硅，或其他材料)，在一层或多层中之金属导体，在半导体表面和一个金属层之扩散区域之间之触点，在半导体门和一个金属层之间之触点，在两个金属层之间之过孔，在上述组件(包括门之间之绝缘层和半导体表面之扩散区域)之间之绝缘子，均被认为是位于半导体表面“之上”-并且图纸也与上述方案一致，给出示意图时，总是在图形之上方。有一个值得注意之例外是：在部分实例中，门之整体或一部分可能在半导体表面之下。另外一个例外是：部分绝缘体可能部分暴露在表面之上或之下。也有其他例外。对现有技术有一定了解之人，将不难理解该规定，这样便于就标准之画图和说明方法进行讨论，也便于在文中讨论半导体之结构，并且是集中使用之物理半导体可能被布置在任何角度和方位，而不会影响其物理或电学特性。
在此讨论之实例中，最多自由一个表面触点，位于半导体区域，半导体表面以下，与半导体表面之上之互连区域相连(在储存单元之边界范围内)。这与目前之单晶体管(1T)浮体单元(FBC)DRAM不同，浮体单元具有两个触点-一个位于源极区域，一个位于晶体管之漏极区。由于目前部分之1TFBCDRAM单元与相邻之单元公用两个触点，使得每个单元平均只有一个触点，本项发明中之部分实例也可以设计为两个相邻之单元共享一个触点，使得平均每个单元只有半个触点。
本项发明之优势在于取消了半导体区域表面之一个源极/漏极区，从而无需在表面与之相连。对比，例如图90B所示之现有技术MOSFET和图35C所示之本项发明仿真截面。在任何工艺技术下，图35C所示之结构都必然小于图90B所示之结构。在本项发明之部分实例中，门也被去掉，从而进一步缩小储存单元之尺寸。对比，如图77C和85C 所示之模拟截面结构与现有技术生产之MOSFET(图90B)。新之储存单元称之为“半晶体管储存单元”，作为相同、类似结构之简称。与图35C所示相同或类似之结构称之为“带门之半晶体管储存单元”。与图77C和85C所示相同或类似之结构称之为“带门之半晶体管储存单元”。在半导体表面之下垂直布置扩散区域，由所有半晶体管储存单元共享尤其是半导体表面之位线区域(能够与半导体表面之上之位线耦合)，一个浮体区域(用于储存多数电荷载流子，多数载流子之数量确定了储存单元中存入数据之逻辑状态)，一个源线区域(完全位于半导体表面一下，以及储存单元表面以内，能够与半导体表面以下之源线相连，通常位于成对之储存单元以下，并与之相连)，其中位线区域，浮体，和源线区域构成了一个垂直之双极结型晶体管，可用于操作，通过使用浮体DRAM储存单元设计来认为构建即为“半晶体管”。
对本项技术有所了解之人们，很容易通过以下之实例和方法举例来理解本发明，下列方法和实例仅用于说明本项发明之原理。对于通晓本项技术之人，通过阅读本公开和检阅图纸，很容易理解本文中之实例是具有很多其他方案和方法之。因此，所公开之实例仅供举例说明，本项发明仅由专利权声明限定。
在本项说明中之图纸，尤其是说明半导体结构之图纸，仅为方便理解和说明清晰目之，并未按照实际比例绘制。在所说明之半导体结构中，有两种不同之导电类型：p-型，多数电荷载流子为带正电荷之空穴，通常会在电场作用下沿半导体价带移动；n-型，多数电荷载流子为带负电之电子，通常在电场作用下沿导带移动。通常将杂质引入到本征半导体(空穴和电子之数量相等，导电能力低：但是比绝缘体要高很多，但是仍然比掺杂区域要差很多，因此成为“半”导体)，来生成一种导电类型。
杂质原子能够接受更多一个电子(成为“受主”)，被引入到半导体晶格中；“空穴”就是能够接受一个电子之成为带正电荷之载流子。当引入上述原子后，导电类型就成为 p-型，空穴失去电子成为“受主“即为多数电荷载流子。类似之，当杂质原子能够失去多一个电子(称为“施主”)，被引入到半导体晶格后，捐出之电子就成为负电荷载流子。当引入上述原子后，导电类型就成为n-型，失去之电子成为“施主”即为多数电荷载流子。
在现有技术中，所使用之杂质原子之数量可能因最终浓度之数量级不同而各不相同，浓度之数量级属于设计选择。但是，多数载流子之本质而不是数量决定了材料是p- 型还是n-型有时，在本行业中，会将重度、中等和轻度掺杂之p-型材料称为p+、p和p-，相应之，将重度、中等和轻度掺杂之n-型材料称为n+、n、和n-。但是，不幸之是，没有对“+”和“-”之含义进行精确之定义，为了避免过于复杂之表述，在本项发明中，p-型和 n-型即分别表示为“p”和“n”，不适用附加符号。对本项技术有所了解之人将很容易理解，在各个实例中，掺杂之程度将作为设计选择，在设计时被反复考虑。
下面对不同之实例进行说明。很多实例具有相同之特点、功能、操作模式等。当在不同之图纸图形中使用类似之参考编号时，就表示他们具有类似、相同之结构，从而很容易通过区分结构和实例之间之关系，从而获得更好之理解尤其是不同结构所具有之类似、相同功能。
图35A-35E给出了一个半晶体管储存单元FBCDRAM储存单元之实例。图35A为部分储存数组之俯视图，包括储存单元250(虚线)，图35B给出了单独之储存单元250. 图35C和35D给出了储存单元250之截面图，沿I-I”和II-II'剖；图35E给出了导通埋入阱和单元下方基板之方法。
参照图35C和35D，单元250包括一个基板12，具有第一导电类型，如p-型。基板12通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他己知之半导体材料。在本项发明之部分实例中，基板12可以是半导体晶圆之芯片(bulkmaterial)。在其他实例中，基板12也可以是具有第一导电类型之阱，或者为具有第二导电类型之阱，或者也可以是在半导体晶圆之芯片中之芯片，具有第二导电类型，如n-型，(未在图中画出)，由设计决定。为了简化说明，基板12通常被划成半导体芯片，如图35C和35D 所示。
埋入层22具有第二导电类型，如n-型，位于基板12上。埋入层22还可以通过离子掺杂工艺在基板12之材料上加工出来。另外，埋入层22也可以通过在基板12通过外延生长得到。
浮体24，具有第一导电类型，如p-型，由位线区域16、绝缘层62、和两侧绝缘层 26和28，以及底部之埋入层22围成。浮体24可以是初始基板12之一部分，位于埋入层 22之上，如果掺杂了埋入层22。另外，浮体24也可以通过外延生长得到。根据埋入层 22和浮体24之构造方法，在部分实例中，浮体24可能与基板12具有相同之掺杂，或不同之掺杂，在不同之实例中根据设计需要确定。
绝缘层26和28(例如浅槽隔离(STI))，可以使用氧化硅制造，亦可以使用其他绝缘材料。当将单元250连接成数组280时，绝缘层26和28将单元250与相邻之单元 250隔开，从而构成如图38A-38C所示之储存组件。绝育层26将相邻单元浮体24和埋入区域22隔离(见图35C)，同时绝缘层28将相邻之浮体区域24隔离，但是不隔离埋入层22，使得埋入层22能够在一个方向上(在图35D中沿II-II'所示方向)延伸(即保持导通)。通过埋入层22相连之相邻储存单元一起构成了一个源线，位于储存单元250以下，从而取消了接触之源极/漏极区域，或者相邻之连接拉手(在现有技术之储存单元中所必需之)。从图35A和35B可以看到，在半导体表面，储存单元250边界以内，埋入层22无触点与之连接。
位线区域16具有第二导电类型，如n-型，位于浮体区域24上，朝向表面14。位线16通过一个掺杂工艺在基板12之组成材料上加工，使用之是目前己知和典型之掺杂工艺。另外，也可以使用固态扩散工艺来生成位线区域16。
在位线区域15和绝缘层26之间，有一个门60，位于浮体区域24之上方。门60 通过绝缘层62与浮体区域24绝缘。绝缘层62可以使用氧化硅和/或其他绝缘材料，包括高-K绝缘材料，包括但不限于过氧化钽、氧化钛、氧化锆、氧化铪、和或氧化铝。门60 可以使用多晶硅材料或金属栅电极，如钨、钽、钛和它们之氮化物
单元250还包括：字线(WL)电极70，与门60相连，位线(BL)电极74，与位线区域16相连，源线(SL)电极72，与埋入层22相连，和基板电极78，与基板12相连。
如图35E所示，在SL电极72和埋入层22之间之触点，可以通过区域20(具有第二导电类型)来生成；然后与埋入阱区域22相连；同时在基板电极78和基板区域12之间之触点，可以通过区域21(具有第一导电类型)来生成，并与基板区域12相连。
SL电极72与埋入层22相连，作为反向偏压电极，即在半导体晶体管组件反面之电极，通常在晶体管门反面，与浮体或组件芯片相连，对应于晶体管100之区域82(图 90A)或晶体管100A中之区域94A(图90B)。在浮体DRAM单元中，与浮体之导电连接可能产生相反之效果，因为在此种连接下，浮体可能停止工作。在部分实例中，在浮体 24和埋入阱22之间之p-n结，与源线电极72相连，通过在源线电极72上施加一个负电压后，正向偏置。在部分实例中，SL电极被正向电位偏置，从而保持在浮体24中之电荷。在部分实例中，源线电极72之使用类似于现有之浮体DRAM单元中浮体源线之用途。在不同实例中，SL电极72之作用可能与背面偏置电极相似，或者也可以与源线相似，或者也可以用于完全不同之用途。在部分实例中，可能被用于2个或更多之不同操作。在本说明中，“源线电极”和“背面偏压电极”均可等效互换。
比较储存组件250之结构，和如图35C所示与晶体管组件100、100A和100B(如图90A-90C)，可以看到，本项发明中，储存组件之结构比MOSFET100、100A和100B 更小，其中仅有一个区域具有第二导电类型，位于硅基板之表面。因此，储存单元250具有一项优势，就是在表面仅包含一个区域，具有第二导电类型，(如位线区域16、相对于区域84和86，或者区域84A和86A)，因此仅要求储存单元250具有一个触点(即，建立位线区域16和电极74之间之连接)。
对该项技术熟悉之人们可以看到，在图35A-35E中，第一和第二导电类型可以在储存单元250中互换，由设计需要决定，并且对于第一导电类型指定为p-型，将第二导电类型指定为n-型也仅是说明方便而已，并非限定。因此，在储存单元50中，第一和第二导电类型可以分别为p-型和n-型，在另外一些实例中，也可以分别为n-型和p-型。另外，熟悉该项技术之人可以看到，每种导电类型不同区域之相对掺杂程度也可以按照设计需要决定，省略掉更高或更低之掺杂程度，如p+或p0-，或n+或n-并无大碍。
以下将结合36A-36U，说明制造储存单元250之方法。下列21个图编为一组，分为三个相关视图，每组之第一个图为俯视图，每组之第二个图为第一个俯视图之垂直剖切视图，按照I-I’线剖切，每组中之第三个图为第一个视图之水平剖切视图，按照II-II’线剖切。因此，图36A、36D、36G、36J、36M、36P和36S分别为储存单元在不同阶段和制造工艺中之俯视图；图36B、36E、36H、36K、36N、36Q、和36T分别为相应之垂直剖切视图(I-I’)；而图36C、36F、36I、36L、36O、36R和36U分别为相应之水平剖切视图(II-II’)。在图36A-36U中，类似和相同之结构使用与图35A-35E中相同之参考编号，以便与前面之图纸对照说明。此处，“垂直”表示在俯视图中，从纸面之上方到纸面之下方，而“水平”表示，在俯视图中，从纸面之左边到纸面之右边。在储存单元50之物理实例中，剖切均为相对于半导体组件之表面垂直剖切。
现在参见图36A-36C，可以看到第一个工艺。在示例之130nm工艺中，薄膜氧化硅层102之厚度大约为100A之，在基板12之表面生长得到。随后则是积淀出大约200A 厚之多晶硅层104。然后积淀出大约1200A厚之氮化硅层106。也可以使用其他制程之工艺，例如250nm、180nm、90nm、65n等。类似之，每层之厚度，以及保护层102、104、 106之组合可按照设计需要确定。
如图36D-36F所示，可以使用光刻工艺，加工出一个开口，形成沟槽108。然后，氧化硅102、多晶硅104、氮化硅层106可以一次使用光刻工艺成型，然后还可以进行蚀刻，经过一个硅蚀刻工艺，得到沟槽108。
如图36G-36I所示，可以使用光刻工艺加工出一个开口形状，得到沟槽112，然后通过蚀刻氧化硅102、多晶硅104、和氮化硅层106，以及一个硅沟槽蚀刻工艺，加工出沟槽112。沟槽112可以蚀刻得到，槽深比108要大。在示例之130nm工艺中，槽108之深度可以为1000A，槽112之深度大约为2000A。也可以使用其他制程之工艺，例如 250nm、180nm、90nm、65n等。类似之，也可以根据设计需要选择其他之沟槽深度。
如图36J-36L所示，随后也可以进行硅氧化工艺，在槽108和112上生长出硅氧化膜，成为槽上之绝缘层26和28。在示例之130nm工艺中，氧化硅可以生长到大约4000A。然后可以进行化学机械抛光，将得到之氧化硅薄膜抛光，使得氧化硅层相对于硅表面平整。然后可以进行硅干蚀刻，将剩余之绝缘层26和28之氧化硅层高度打磨至举例硅表面大约 300A。在其他实例中，绝缘层2628之表面也可以与硅表面高度相同。随后，可以将氮化硅层106和和多晶硅层104去除，然后进行湿蚀刻加工，去掉氧化硅层102(以及部分在槽108和槽112上形成之氧化硅薄膜)。也可以使用其他制程之工艺，例如250nm、 180nm、90nm、65n等。类似之，其他绝缘层材料、高度和厚度，也可以使用替代之加工顺序，按设计需要确定。
如图36M-36O，可以采用离子掺杂工艺，得到埋入层22，该层具有第二导电类型(如n-型导电类型)。离子掺杂之能量可以进行优化，使得埋入层区域22比底部绝缘层 26要浅，而比底部之绝缘层28要深。因而，绝缘层26将相邻单元之间之埋入层22隔开，同时绝缘层28不会将相邻单元之间之埋入层区域22隔开。这样就是之埋入层22可以在 II-II’剖切方向上保持连续。埋入层22将最终之浮体24(具有第一导电类型，如p-型)与基板12隔开。
如图36P-36R所示，氧化硅或高K材料门之绝缘层62可以随后在硅片表面加工得到(例如，在示例之130nm工艺中，为大约100A)；然后进行多晶硅或金属门60之积淀(在示例之130nm工艺中，大约为500A)。随后，可以进行光刻步骤，在层62和60 上加工出图形，再进行多晶硅和氧化硅层之蚀刻。也可以使用其他制程之工艺，例如250nm、180nm、90nm、65n等。类似之，其他门和门绝缘材料之厚度可以根据设计需要确定。
如图36S-36U，可以采用离子掺杂工艺，得到位线区域16，该层具有第二导电类型(如n-型导电类型)。然后可以通过后段工艺，加工出触点和金属层(未在图36A- 36U中画出)。门60和绝缘层26和28可以用作掺杂工艺之掩膜层，使得具有第二导电类型之区域不会在位线区域16之外形成。在本图和后续图纸中，门层60和门绝缘层62 均表示为与绝缘层26高度相同。在部分实例中，门层60和门绝缘层62可能与绝缘层16 重迭，从而防止在位线区域16之掺杂进入到门层60、门绝缘层62和相邻之绝缘层26之间。
储存单元250之状态通过浮体24中之电荷来表示。如果单元250被储存在浮体24中之空穴充入正电荷，则储存单元将具有较低之阙值电压(通常为MOSFET晶体管打开之门电压，或者在此中情况下，为反转层在门绝缘层62之下形成之电压)，如果单元 250不被浮体24充入空穴，则阙值电压会较高。
在浮体24中储存之正电荷将随着时间而减少，由于二极管p-n结之漏电流(p-n结由浮体24和位线区域16，以及浮体24和埋入层22构成)，以及电荷复合之原因。本项发明之独特之处在于能够对数组中之所有储存单元平行之进行保持操作。
如图37A所示，保持操作可以通过在埋入层22到SL电极72上施加一个正之反向偏压来实现，同时将位线区域16到BL电极74接地，将基板12到基板电极78接地。施加到埋入层区域(与SL电极相连)之正之反向偏压能够保持相连储存单元250之状态。保持操作可与加载到门60到字线电极70上之电压独立操作。在部分实例中，字线电极也可以接地。在储存单元250内部之n-p-n双极组件30(由埋入阱区域22(集电极区域)、浮体24(基极区)，和位线区域16(发射极区域)形成)。
如果浮体24带正电荷，则状态对应于逻辑1，双极型晶体管30由位线区域16、浮体24和埋入阱区域22形成，将由于碰撞电离效应打开，见上文参考文献“Lin”。其中，在浮体24和埋入阱区域22之间之反向偏置之p-n节电压将产生一个小电流，流经结。部分电流将以热载流子之形式，被电场加速，流过晶体管节。这些热载流子与半导体晶格中之原子碰撞，将在节附近产生空穴-电子对。电子将被电场推动到埋入层区域22中，同时空穴将被电场推入到浮体区域24中。
流入到浮体区域24之空穴电流(同行成为基极电流)将保持逻辑1状态之数据。保持操作之效率可以通过双极组件之设计来提高，即将埋入阱区域22、浮体区域24、位线区域16组成一个低增益之双极组件，其中双极增益定义为SL电极72流出之集电极电流比上流入浮体区域24之基极电流。
图37B为本征n-p-n双极组件30之能带图，浮体区域24带正电，并且在埋入阱区域22施加一个正之偏压时。点画线表示之是不同区域之n-p-n晶体管30之Fermi能级。 Fermi能级位于实线17表示之价带顶部(带隙底部)和实线19表示之能带底部(带隙顶部)之带隙上。在浮体区域之正电荷将降低电子流入到基极区之活化能量。一旦注入到浮体区域24中，电子将被推入到埋入阱区域22(与SL电极72相连)，由于正向偏压作用在埋入阱区域22所致。正向偏压之结果就是：通过碰撞电离效应，电子被加速，并产生额外之热载流子(热空穴和热电子对)。所产生之热电子流入到SL电极72中，同时所产生之热空穴随之流入到浮体区域24中。该过程在浮体区域24上储存了电荷，并将保持储存在浮体区域24中之电荷，由此保持n-p-n双击晶体管30打开，只要埋入阱区域22到 SL电极72上一直施加正偏压。
如果浮体24为电中性(浮体24之电压等于接地之位线区域16之电压)，则对应于逻辑0状态，没有电流从n-p-n型晶体管30中流过。双极组件30将保持关闭，并不会发生碰撞电离。因此，处于逻辑0状态之储存单元将保持逻辑0状态。
图37C为本征n-p-n双极组件30之能带图，浮体区域24带正电，并且在埋入阱区域22施加一个中性偏压时。在此状态下，实现17A和19A围成之能隙之能级将因不同之 n-p-n双极组件30区域而异。由于浮体区域24之电位和位线区域16相等，Fermi能级恒定，所以在位线区域16和浮体区域24之间存在活化能量。实线23表示，供参考，在位线区域16和浮体区域24之间之活化能量。活化能量防止了电子从位线区域16(与BL电极74相连)流入到浮体24中。因此n-p-n双极组件30将保持关闭。
碰撞电离写入逻辑1之操作(如上文参考文献“Lin”所述)与保持操作不同，不同之处在于门60在保持操作时不会因比正常保持操作更高之电压而偏置。在写入逻辑1操作时，从门60到浮体区域24之电容耦合，将迫使n-p-n双极组件30打开，无论在单元中储存之是何种数据。比较而言，如果没有门提升，保持操作仅通过碰撞电离产生在留在，此时储存单元储存为逻辑1；而当储存单元储存之是逻辑0时，则不会通过碰撞电离产生载流子。
在图37A-37C所示之实例中，双极组件30具有一个n-p-n型晶体管。对现有技术有所了解之人，不能看出，通过调转第一和第二导电类型，即调转施加到储存单元50上之相对值，可以产生一个含有p-n-p晶体管之双极组件30。因此，选用n-p-n晶体管仅为说明方便，便于解释图37A-37C，而非限定目之。
图38A为：示例数组280，含有按行和列布置之储存单元250(四个示例储存单元250分别标为250a、250b、250c和250d)。在很多，但非全部之示例数组280中，代表之储存单元250a将代表“选定之”储存单元250，此时所说明之操作即为针对选定之储存单元250。在该类图中，代表储存单元250b表示未被选定之储存单元250，与选定之储存单元250a具有相同行，而储存单元250c则表示未被选定之储存单元250，与被选中之储存单元250a具有相同之列，而储存单元250d则表示，与选中之储存单元250a既不具有相同之行也不具有相同之列。
图38A为，字线70a-70n，源线72a-72n，位线74a-74p，以及基板电极78。每个字线70a-70n均与一个储存单元250相连，并且与该行之储存单元250之门60相连。类似之，每个源线72a-70n均与一个储存单元50相连，并且与该行之储存单元50之埋入阱区域22相连。每个位线74a-70n均与一个储存单元50相连，并且与该列之储存单元50 之位线区域16相连。如图37A-37C所示之保持操作，没有单个之储存单元被选中。而成列之储存单元被通过源线72a-72n被选中，并且可以选中单行，多行，或者整个数组280。
基板12均位于数组280以下。对该项技术有所了解之人们不难理解，根据设计需要，可以在一个或多个地方出现一个或多个基板电极78。对该项技术有所了解之人们，也不难理解，图38A中所示之示例数组280表示为一个连续之数组，但是也可以使用其他各种组织和布置方式，例如字线可以进行分组或缓冲，位线可以进行分组或缓冲，源线可以进行分组或缓冲，数组280可以分为两个或更多个子数组，控制电路如字编码器、列编码器、分组组件，感应放大器、写入放大器也可以布置在示例数组280周围，或者插入到数组280之子阵中。因此，本示例中之功能、设计方案等，仅供说明，绝非限定。
图38B为：前述之数组280，以及多任务器40a-40n和电压波形图42a-42n。通过 SL电极72在储存单元250之反向偏压电极上施加一个正电压周期脉冲，而不是恒定之正偏压，可以减少储存单元250之功率消耗。图38B进一步说明了：多任务器40a-40n，每个与72a-72n源线中之一个相连，多任务器确定了施加到SL电极72a-72n上之偏置电压，由不同之操作模式决定。施加到SL电极上之电压脉冲是可控之，例如，通过像波形42a- 42n之逻辑信号脉冲，选择多任务器40a-40n之输入，从而选择，例如，接地(0.0伏)或供电电压VCC。很多其他技术也可以用来给SL电极72a-72n施加电压脉冲，例如在不同之施加施加波形图42a-42n所示电压，或者同时施加，或者将多任务器42a-42n之选择输入连到一起，并且对所有之多任务器42a-42n同时输入一个相同之脉冲波形(未在图中画出)。熟悉该项技术之人很容易自己想到其他之方案。因此，本项示例仅供说明用，绝非对本项发明之权利进行限定。
图38C中，提出了另外一种方法，用于施加到SL电极72a-72n之电压脉冲，电极属于数组280之储存单元250。正输入信号进入多任务器40a-40n，可以通过电压发生电路44a-44n产生，电压发生电路与多任务器40a-40n中之每一个输入端相连。另外，也可以使用单个电压发生电路，与每个多任务器40a-40n相连，减少所需之电路总数，用于刷新数组280中之储存单元250。其他实例也是可能之，例如在不同之时候施加波形42a- 42n，或者同时施加，或者将多任务器42a-42n之选择输入连到一起，并同时施加一个脉冲波形至所有之多任务器42a-42n(未画出)。
图38D中，给出了一个基准发生电路，可用于图38C所示之基准发生电路44a-44n。基准发生器包括：基准单元53，包括一个改进之带门半晶体管储存单元250，以及具有第一导电类型(p-型)之区域25。p-型25区域允许直接感应浮体区域24之电位。区域25 单独画出，与浮体区域24具有相同之导电类型，原因是：该区域可以进行不同之掺杂，从而有助于连接。基准单元53也可以设置为逻辑1状态，此时浮体区域24之电位为正，例如为+0.5V。感应之电位，通过p-型区域，随后与基准值VREF，(如+0.5V)进行比较，通过运算放大器27完成。如果浮体24之将电位小于基准值，则施加到反向偏压电极72 (与基准单元53之埋入区域22相连，并可以与带门之半晶体管储存单元250之埋入区域 22相连)上之电压被运算放大器27升高，直至浮体24之电位达到所需之基准电位。如果浮体24区域之电位比基准值要高，则施加到反向偏压电极72上之电压可以由运算放大器27减小，直至浮体区域24之电位达到所需之基准电压。基准电压VREF可以通过很多不同之方式产生，例如使用带隙基准、串联电阻、数模转换器等。类似之，也可以使用不同类型之电压发生器。
如图39所示，保持/准备操作也可能产生一个更大之储存器窗口，通过增加能够储存在浮体24中之电荷量来实现。如果没有保持/准备操作，能够储存在浮体24中之最大电位受限于平带电压VFB，因为从浮体24流入到位线区域16之结漏电流将以浮体电位为指数增大，超过VFB。但是，通过在SL电极72上施加一个正电压，双极组件之动作将产生一个流入浮体24之空穴电流，补偿在浮体24和位线区域16之间之结漏电流。因此，储存在浮体24中之最大电荷VMC，可以通过在SL电极72上施加正偏压来增大，见图39。增大储存在浮体24中之最大电荷使得储存窗口更大。
保持/准备操作可以用于储存单元250上之多位操作。为了增加储存密度，而不增加储存单元所占用之面积，通常会使用多层操作。通过将整个储存窗口分为不同(大于2)之层来实现。在一个示例中，使用了4层来表示2个位之二进制数据，然而也可以使用其他方案，例如使用8层来表示3个位之二进制数据。在一个浮体储存中，不同之储存状态由浮体24中之不同电压表示，例如在上文引用之Tack和Oknoin-2中。但是，由于在浮体24中之0电荷状态为最稳定状态，浮体24会随着时间逐渐失去电荷，直至最稳定状态。在多层操作中，不同之电荷代表不同之状态，而电荷之种类要少于在单层操作之种类。因此，多层储存单元更容易受到电荷流失之影响。
图40表示，不同浮体24电位之净电流，浮体24之电位是SL电极72和BL、以及WL和基板电极74、70和78接地之函数。当0电压施加到SL电极72上时，不会有双极电流流入到浮体24中，因此其中储存之电荷会随时间减少。当施加一个正电压到SL 电极72上时，空穴电流将会流入到浮体24中，补偿流入到位线区域16之结漏电流。结漏电流由浮体24和位线区域16之间之电位差决定，而流入到浮体24之双极电流由SL电极72和浮体24之电位共同决定。如图40所示，在一定之SL电极72电位VHOLD下，不同之浮体电位；流入到浮体24之电流与浮体24和位线区域16之间之结漏电流平衡。不同之浮体24电位表示之是不同之电荷，从而表示储存单元50之不同状态。不同之储存状态可以通过使用此处说明之保持/准备操作来维持。
在一个实例中，给出了储存单元250在保持操作下之偏压情况：0电压施加到BL 电极74上，正电压，如+1.2伏，施加到SL电极72上，0电压或负电压施加到WL电极 70上，0电压施加到基板电极78上。在另外一个实例中，在WL电极70上可以施加负电压。在其他实例中，可以在储存单元250上施加不同之电压，作为设计选择，此处仅对电压进行举例，不属于限定目之。
储存单元250和数组280中储存单元之读操作可以结合图41、图42A-42H进行说明。可以使用任何对储存单元250可行之感应方案。举例：在上文中引用之Ohsawa-1和 Ohsawa-2中之感应方案。
储存在浮体24中之电荷量可以通过检测储存单元250之单元电流进行感应。如果储存单元250处于逻辑1状态，即在浮体24中储存空穴，则储存单元将具有较高之单元电流(例如，从BL电极74流入到SL电极72之电流)，该电流将比储存单元250处于逻辑0状态(即，浮体24中未储存空穴时)要大。感应电路通常与BL电极74相连，可以用来确定储存单元中之数据状态。
可以通过以下偏压条件在储存单元250上进行读操作：在BL电极74上施加一个正电压，在选定之WL电极70上施加一个更大之正电压，在选定之SL电极72上施加一个0电压，在基板电极78上施加一个0电压。这样就将双极组件30变成了一个反向之n- p-n晶体管，类似于将双极组件30至于保持操作状态(图37A-37C)。在WL电极70上施加正电压，将浮体24之电压通过电容耦合升高，门60与浮体区域24电容(通过门绝缘层62)。这样就增大了双极组件30之电流，使得双极组件30在打开时之电流明显大于关闭时之电流，从而更容易感应储存在储存单元250中之数据。施加到WL电极70上之最大偏置电压可能因不同实例和工艺而不同。在各个实例中之实际电压可由设计需要确定。
图41为数组280之储存单元250，此时正在对一个实例进行读取操作。如上所述，读取数组280中之一个储存单元250要比读取一个单独之单元更为复杂，因为单元通过字线70a-70n和源线72a-72n按行相连，并通过位线74a-74p按列相连。在一个实例中，将施加大约0.0伏施加到选定之SL电极72a上，将大约+0.4伏施加到选定之位线电极74a 上，将大约+1.2伏施加到选定之字线电极70a上，施加大约0.0伏到基板电极78上。所有为被选定之位线电极74b(未画出)-74p，均施加0.0伏；所有未被选定之字线电极 70b(未画出)-70n，均施加0.0伏；所有未被选定之SL电极72b(未画出)均施加+1.2 伏。图41给出了，被选定之代表储存单元250a之偏压情况，以及在储存数组280中三个未被选定之代表储存单元250b、250c、250d之偏压情况，每个之偏压情况均不相同。对该项技术有所了解之人们不难理解，本项发明中所采用之偏压组合均可以按设计需要选择。对该项技术有所了解之人们可以意识到，第一和第二导电类型可以对换，然后在其与实例中调换偏置电压之相对关系。
图42A表示之是储存单元250a(被选定之)之偏压情况；图42B为本征n-p-n双极组件30在读偏压情况时之等效电路图。
在读操作时，未被选定之储存单元250之三种情形如图42C、42E和42G所示；另外图42D、42F、42H分别为上述情况之等效电路图。在选定之单元中，储存单元250 之偏压情况(具有相同之行，如储存单元250b)和具有相同列之储存单元(如储存单元 50c)，分别如图42C-42D和图42E-42F所示；而不共行或列之储存单元250(如储存单元250d)之偏压情况如图42G-42H所示。
如图42C和42D所示，储存单元250d与250a(被选定之储存单元)具有相同之行，SL电极72此时接地，使得上述单元均不在保持状态。另外，由于读操作完成较快 (纳秒级)，与浮体24中空穴电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图42E和42F所示，储存单元250c与选定之储存单元250a具有相同之列，BL 电极74上施加正电压。由于SL电极72n和BL电极74a(即，n-p-n双极组件30之发射极和集电极)之间之电位差较小，不会产生基极电流流入浮体24中。另外，由于读操作完成较快(纳秒级)，与浮体24中电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图42G和42H所示，储存单元250d与储存单元250a既不具有相同之行也不具有相同之列，SL电极72n将保持带正电，而BL电极74p将保持接地。可以看到，这些单元处于保持模式，储存单元处于逻辑1状态之，能保持浮体24中之电荷，因为本征n-p-n 双极组件30会产生空穴电流，以补充浮体24中之电荷；同时处于逻辑0状态之储存单元将保持中性状态。
储存单元250和数组280中储存单元之读操作可以结合图41-42H进行说明。对该项技术有所了解之人，不难想到，图纸并未按照比例画出，不同之电压仅供说明用，可因实例而异，此处讨论之实例仅供说明用，根据本项发明之原理，也可以有其他很多实例。例如，两种导电类型可以互换，不同信号之相对电压可以调换，储存数组280可以为单数组，或分为子数组，相应之控制电路也可以使用不同之方式实现，将不同之相对电压或绝对电压施加到储存单元250或数组280上，等等。因此，本示例中之功能、偏压等级等，仅供说明，绝非限定。
下面接合图43A和43B，对储存单元250上进行之第一类型写入0操作进行说明。在图43A中，将负电压施加到反向偏转电极(即，SL电极72)上，将0电压施加到WL 电极70上，将0电压施加到BL电极74和基板电极78上。在此条件下，p-n结(选定单元250之浮体24和埋入阱22之间)正向偏置，将浮体24中之空穴转移。在一个非限制实例中，将大约0.5伏特之电压施加到电极72上，大约0.0伏特之电压施加到电极70上，并将大约0.0伏特之电压施加到位线电极74和基板电极78上。上述电压等级仅供参考，可因不同实例而异，按设计需要确定。因此，本示例中之功能、偏压等级等，仅供说明，绝非限定。
图43B中，给出了另外一个储存单元250之实例，其中基板12被区域12A替代， 12A具有第一导电类型(图中为p-型)，即为基板29中之一个阱，基板29具有第二导电类型(即图标之n-型)。这样之布置就克服了图43A中之负面效应，即将埋入阱电极72 上埋入阱区域22之电压降低到大约0.5V，使得p-n结(埋入阱22和浮体4之间)正向偏置，也使得埋入阱22和基板12之间之p-n结正向偏置，产生不需要之基板电流。在图 43B所示之实例中，阱12A之电位能够降低，通过在阱电极76上施加与埋入层电极72相同之电压实现，从而防止这些区域之间之p-n二极管正向偏置。在图43B中，基板29大约通过基板电极31偏置到0.0V。上述电压等级仅供参考，可因不同实例而异，按设计需要确定。因此，本示例中之功能、偏压等级等，仅供说明，绝非限定。
图44为，选定和未被选定之储存单元250之偏压情况，在储存数组280上写入逻辑0操作(图43A)期间。对于选定之储存单元250a和250b，施加到SL电极72a上之负偏压将在浮体24和埋入阱区域22之间产生大之电位差。因为埋入阱22由多个储存单元250共享，逻辑0将被写入到所有储存单元250中，包括储存单元250a和250b——同时共享一个SL电极72a。
图45A-45B为未被选定之储存单元250中n-p-n双极组件30之偏压情况和等效电路图，为在第一类逻辑0写入操作过程中之储存单元250c、250d(数组280)。以下将对储存单元250d进行讨论，用250d代表所有其他适用相同原则之未被选定之储存单元。由于逻辑0写入操作仅涉及想选定之SL电极72a施加一个负电压，储存单元250与未被选定之SL电极72b(在图44中未画出)-72n相连，处于保持状态，该状态通过在SL电极 72b-72n上施加一个正偏压实现。从45A-45B可以看出，未被选定之储存单元将处于保持操作，BL电极上施加大约0.0伏，WL电极上施加0伏，为被选定之SL电极正向偏置。
如图46，第二类写入逻辑0操作也可以通过在BL电极74上施加一个负电压实现，与SL电极72不同。在图46中，选定之储存单元250包括250a和250c，以及所有共享选定位线74a之储存单元250。SL电极72可以正向偏置，同时在基板电极78上施加一个0电压，在WL电极70上施加一个0电压。在上述条件下，所有共享一个BL电极74 之储存单元将被写入逻辑0状态。
上述第一和第二类型之写入逻辑0操作，有一个缺点，即所有共享SL电极72之储存单元250(第一类型-行写入逻辑0)，或者共享BL电极74之储存单元250(第二类行-列写入逻辑0)，将被同时写入，无法对单个储存单元250进行写入逻辑0操作。为了在不同之储存单元250中写入指定之二进制数据，可以在全部储存单元上首先写入逻辑0，然后在必须写入逻辑1之位上写入进行一个或多个写入逻辑1操作。
第三类型之在储存单元250上允许单位写入之写入0操作，就是在WL电极70上施加一个正电压，在BL电极74上施加一个负电压，在SL电极72上施加一个0/负电压，在基板电极78上施加一个0或正电压。在此中情况下，由于在WL电极70上施加了一个正电压，浮体24之电位将通过电容耦合升高。使得：浮体24之电位升高，负电压施加到 BL电极74上，24和位线区域16之间之p-n结正向偏置，转移掉浮体24上之空穴。
从而减少了储存数组280中给其他储存单元250造成写入逻辑0干扰，所施加之电位可以按如下方法优化：如果假设具有逻辑1状态之浮体24之电位为VFB1，则可以通过设定施加到WL电极70上之电压来提高浮体24之电位，可以提高VFB1/2，而-VFB1/2 就是施加到BL电极74之电压。另外，也可以在未被选定之储存单元250之BL电极74 上进行接地，或者施加一个较小之正电压，被操作之储存单元与选定之储存单元250不共 BL电极74；同时可以在未被选定之储存单元250之WL电极70上施加一个负电压，被操作之储存单元与选定之储存单元250不共WL电极70。
如图47所示，在数组280中选定之储存单元250a上施加下列偏压条件，单独对储存单元250a进行独立之写入逻辑0操作。在SL电极72上施加大约0.0伏，在BL电极 74a上施加大约0.2伏，在字线电极70a上施加大约+0.5伏，在基板电极78上施加大约 0.0伏。对于数组280之其余部分，在未被选定之SL电极72(包括SL电极72n)上施加 +1.2伏，在未被选定之BL电极74(包括BL电极74p)上施加大约0.0伏(或者较小之正电压)，在未被选定之WL电极70(包括WL电极70n)上施加大约0.0伏。对该项技术有所了解之人们不难理解，如图47所示之电压等级，仅供说明用，在不同之实例中，可以根据设计要求进行选择。
如图47给出了，选定储存单元250a之偏压情况，从而可以对单位进行写入逻辑0操作，如图48A和48B所示。如上文所述，浮体24和位线区域16(与BL电极74a相连) 之间之电势差会增加，由于电容耦合及将WL电极70a从接地提高到+0.5V造成，导致正向偏置电流比基极空穴电流(由n-p-n双极组件30(埋入阱区域22与SL电极72a、浮体24和位线区域16相连)产生)。结果就是空穴从浮体24中转移。
在数组280中，未被选定之储存单元，250在图47所示之偏压条件下，在单位写入逻辑0操作期间，如图48C-48H所示。与选定之储存单元250a具有相同行之储存单元之偏压情况，(如储存单元250b)如图48C和48D所示；与选定之储存单元250a具有相同列之储存单元之偏压情况，(如储存单元250c)，如图48E和48F所示；与选定之储存单元250a既不具有相同行也不具有相同列之储存单元之偏压情况(如储存单元250d)，如图48G和48H所示。
如图48C和48D所示，储存单元250b中浮体24之电位(与选定之储存单元250a 具有相同行)，将因为与WL电极70之电容耦合，以及WL电极70升高VFB而升高。对于具有逻辑0状态之储存单元，浮体24电位之升高不会最终将p-n二极管正向偏置 (二极管由浮体24构成)，并且结16将移走浮体24中之空穴。因此，浮体24之电位将回到初始之逻辑0平衡电位。”对于处于逻辑1状态之储存单元，浮体24之电位将立即升高VFB，导致空穴从浮体24中转移。在移除WL电极70上之正偏压之后，浮体24之电位将下降VFB。如果浮体24之初始电位(逻辑状态1)为VFB1，则写入逻辑0操作之后，浮体24之电位将变成VFB1-VFB。从而，需要将WL电位进行优化，将储存单元 50处于逻辑1状态时之浮体电压之下降不会太大，此时在WL电极70上施加(随后去除) 正电压。例如，由于与WL耦合，浮体之最大电位升高不会超过VFB1/2。在部分实例中，在未被选定之BL电极74p上施加一个较小之正电压是有一定优势之。这就表示双极组件30仅能在相反之操作中移除空穴(例如，仅浮体24和埋入阱22之间之p-n结打开，这样就足以转移浮体24中之空穴)，使得在逻辑状态1下之浮体区域24被转移之空穴最少。
如图48E和48F所示，储存单元250c与选定之储存单元250a具有相同之列，在 BL电极74a上施加一个负电压，使得浮体24和位线区域16(与BL电极74a相连)之间之电位上升。这样，位于浮体24和位线区域16之间之p-n二极管就会正向偏置。对于逻辑状态0下之储存单元，升高浮体24之电位并不会改变初始之逻辑0状态，因为并没有空穴储存在浮体24中。对于逻辑1状态之储存单元，净效应就是在写入0操作之后，浮体24之电位将下降。从而，需要将BL电位进行优化，将储存单元250处于逻辑1状态时之浮体电压之下降不会太大，此时在BL电极74a上施加正电压。例如，在BL电极 74a上施加-VFB1/2。
如图48G和48H所示，储存单元250d与被选定之储存单元250a不具有相同之行或列，这些单元依然处于保持模式，此时在SL电极72n上施加一个正电压，在BL电极 74p上施加一个0电压，在WL电极70n上施加一个0/负电压，在基板电极78上施加一个0电压。
以上即为3中不同之在储存单元250上进行写入逻辑0操作之方法。也可以有其他之实例和组件组合，例如，将第一和第二导电类型调转，同时点换相对偏压之关系。在示例之数组280中，(也可以有很多其他不同之方案)就可以在不同之数组行电极上施加不同之偏压，使用多个数组，在多个选定之位上(一个或多个数组)进行多个单位之写入“0”操作，通过使用译码电路实现，相互交叉位，从而能够方便之在一个数据字符上写入逻辑0，随后则可以在选定之位上写入逻辑1，等等。对此项技术有所了解之人们，不难理解此处所做之说明。因此，本示例中之功能、偏压等级等，仅供说明，绝非限定。
也可以通过上文介绍之碰撞电离在储存单元250上进行写入逻辑0操作，例如，根据引用文献“Lin”，或者也可以通过带对带穿遂效应(门诱导漏电流或GIDL)来实现，见引用文献“Yoshida”。使用GIDL方法写入逻辑1操作之实例见图49和50A-50H，使用碰撞电离写入逻辑1操作之实例见图51和52A-52H及相关说明。
在图49中，给出了数组280之偏压情况，包括选定之储存单元250a，在使用带对带穿遂写入逻辑1操作时。施加到WL电极70a之负偏压和施加到BL电极74a之正偏压，会在选定储存单元250a之浮体24上产生空穴注入。SL电极72a和基板电极78在写入逻辑1操作时均接地。
在WL电极70施加之负电压与下方储存单元250a之浮体区域24之电位耦合。和 BL电极74上之正电压一同产生了一个强电场，位于位线区域16和浮体区域24之间，在选定之储存单元250a之门60附近(即为GIDL之“门诱导”部分)。这样就使门和汲极节重迭区域附近之能带剧烈之向上弯曲，使得电子从价带穿遂到导带中，在价带中留下空穴。穿过能带之电子成为了漏极漏电流(即为GIDL之漏极漏电流摂部分)，同时空穴被注入到浮体区域24中，并且由空穴电荷产生了逻辑1状态。该过程在现有技术中非常常见，在Yoshida中有附图说明(尤其是第三页之图2、图6，以及第四页之图9)。
如图50A-50B所示，可以将下列偏压条件施加到储存单元250a上。在SL电极 72a上施加一个大约0.0伏之电位，在BL电极74a上施加+1.2伏，在WL电极70a上施加-1.2伏，在基板电极78上施加大约0.0伏。
在数组280之其他部分，可以对未被选定之储存单元250施加如下偏压(其中包括储存单元250b、250c、250d)：在SL电极72n上施加大约+1.2伏，在BL电极74p上施加大约0.0伏，在WL电极70n上施加大约0.0伏，在基板电极78上施加大约0.0伏。图49给出了储存数组280中选定储存单元和未被选定储存单元之偏压情况。但是，上述电压等级可因实例而不同，仅用于说明，而非限定。
未被选定之储存单元50在写入1操作时，如图50C-50H所示。具有相同行之储存单元之偏压情况(如储存单元250b)，如图50C和50D所示。与选定之储存单元250a具有相同列之储存单元之偏压情况(如储存单元250c)，如图50E和50F所示。与选定储存单元250a既不具有相同行也不具有相同列之储存单元250(如250d)，其偏压情况如图50G-50H所示。
如图50C和50D所示，储存单元250b，与选定之储存单元250a具有相同行，有电极72a和74p接地，同时在WL电极70a上施加大约-1.2伏。由于SL电极70a接地，储存单元250b并未处于保持模式，因为在发射极和集电极之间之电压已经不存在，n-p-n 双极组件30已关闭。另外，由于写入逻辑1操作完成较快(纳秒级)，与浮体24中电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图50E和50F所示，储存单元250c与选定之储存单元250a具有相同之列，BL 电极74n上施加正电压。由于SL电极72n和BL电极74a(即，n-p-n双极组件30之发射极和集电极)之间之电位差为0，不会产生基极电流流入浮体24中。另外，由于写操作完成较快(纳秒级)，与浮体24中电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图50G和50H所示，储存单元250d与储存单元250a既不具有相同之行也不具有相同之列，SL电极72n将保持带正电，而门70n和BL电极74p将保持接地。可以看到，上述单元将处于保持模式。处于逻辑状态1之储存单元将保持浮体24中之电荷，因为本征双极组件30将产生空穴电流，不但红浮体24中之电荷，同时处于逻辑0状态之单元将保持中性状态。
如图51所示，写入逻辑1操作可以使用碰撞电离之方法。此时，门60和位线16 (属于即将被写入之储存单元250)均在正电压作用下被偏置。类似于保持操作(图 37A-38D)，也可以使用碰撞电离来为浮体24提供空穴电流。但是，在保持操作中，n-p- n双极组件30保持关闭，此时储存单元250中储存有逻辑0，并且碰撞电离电流仅流入存有逻辑1之储存单元，维持逻辑1储存单元之浮体24中电荷，使其保持完整之逻辑1电压水平。相反之是：当使用碰撞电离写入逻辑1操作时，门之电压为正而不是0。升高门 60之电压为正之操作，也将升高浮体24之电位，因为门绝缘层62之电容耦合效应，从而使得n-p-n双极晶体管30打开，无论此时储存单元250中储存之是逻辑1还是逻辑0。这样就会导致碰撞电离之电流流入到浮体24中，给它充电至逻辑1状态，无论之前在单元中储存之是何种数据。
在图51所示之实例中，选定之字线电极70a在+1.2V电压下偏置，同时未被选定之字线电极70b(未画出)-70n在0.0V电压下偏置，选定之位线电极74a在+1.2V电压下偏置，同时未被选定之位线电极74b-74p在0.0V下偏置；选定之源线72a在0.0V下偏置，而未被选定之源线电极72b(未画出)-72n在+1.2V电压下偏置，同时基板电极78在 0.0V下偏置。上述偏置电压水平仅为说明举例用，可因不同之实例而不同。
如图52A-52B，选定储存单元50a含有门60，60与WL电极70相连，施加 +1.2V电压，位线区域16与BL电极74a相连，施加+1.2V电压，埋入层22与源线电极 72a相连，施加0.0V电压，上述电极均偏置。在此条件下，碰撞电离之电流将从BL电极 74a流入单元，在浮体区域24中注入空穴，在储存单元250a上写入逻辑1状态。
如图52C-52D所示，未被选定之储存单元250b，与选定之储存单元250a具有相同之行、不同之列，带有门60，60与WL电极70a相连，在+1.2V电压下偏置，位线区域 16与BL电极74p相连，在0.0V电压下偏置，埋入层22与源线电极72a相连，在0.0V 电压下偏置。在此条件下，集电极-发射极电压，n-p-n双极组件30，为0.0V，使得组件关闭，保护了储存单元250b中之内容。
如图52E-52F所示，未被选定之储存单元250c，与选定之储存单元250a具有相同之行、不同之列，带有门60，60与WL电极70n相连，在0.0V电压下偏置，位线区域 16与BL电极74a相连，在+1.2V电压下偏置，埋入层22与源线电极72n相连，在+1.2V 电压下偏置。在此条件下，n-p-n双极组件30关闭，因为在集电极和发射极之间无电压。
如图52G-52H所示，未被选定之储存单元250d，与选定之储存单元250a具有不同之行、不同之列，带有门60，60与WL电极70n相连，在+0.0V电压下偏置，位线区域16与BL电极74p相连，在0.0V电压下偏置，埋入层22与源线电极72n相连，在+1.2V电压下偏置。可以看到，上述单元将处于保持模式。处于逻辑状态1之储存单元将保持浮体24中之电荷，因为本征双极组件30将产生空穴电流，不但红浮体24中之电荷，同时处于逻辑0状态之单元将保持中性状态。
图53A为部分储存数组之俯视图，包括带门之半晶体管储存单元350，图53B给出了单独之储存单元350.图53C和53D给出了储存单元350之截面图，沿I-I’和II-II’剖；图53E给出了导通埋入阱和单元下方基板之方法。图54A-54H为储存数组380，由不同行和列之储存单元350构成。储存单元250和储存单元350之主要不同在于：在储存单元 250中，绝缘层26将相邻行之埋入层22隔离，而在储存单元350中，由绝缘层26占用之区域被绝缘层28替代。储存单元350四面由绝缘层28围绕，埋入层22作为单独之“源线”一直与所有储存单元350(储存数组380中)相连。这样就构成了一个与储存数组 280非常类似之储存数组，但是结合图54A-54F及说明可以看到，部分操作依然有区别。和储存数组280中之储存单元250一样，在储存单元350之边界范围内，埋入层22没有触点。
参照图53C和53D，单元350包括一个基板12，具有第一导电类型，如p-型。基板12通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他已知之半导体材料。在本项发明之部分实例中，基板12可以是半导体晶圆之芯片(bulkmaterial)。在其他实例中，基板12也可以是具有第一导电类型之阱，或者为具有第二导电类型之阱，或者也可以是在半导体晶圆之芯片中之芯片，具有第二导电类型，如n-型，(未在图中画出)，由设计决定。为了简化说明，基板12就画成半导体芯片，如图53C和53D所示，但是请注意也可以是一个在基板材料上加工出来之阱，基板具有第二导电类型。
埋入层22具有第二导电类型，如n-型，位于基板12上。埋入层22还可以通过离子掺杂工艺在基板12之材料上加工出来。另外，埋入层22也可以通过在基板12通过外延生长得到。
浮体24，具有第一导电类型，如p-型，由位线区域16、绝缘层62、和两侧绝缘层 28，以及底部之埋入层22围成。浮体24可以是初始基板12之一部分，位于埋入层22之上，如果掺杂了埋入层22。另外，浮体24也可以通过外延生长得到。根据埋入层22和浮体24之构造方法，在部分实例中，浮体24可能与基板12具有相同之掺杂，或不同之掺杂，在不同之实例中根据设计需要确定。
绝缘层28(例如浅槽隔离(STI))，可以使用氧化硅制造，亦可以使用其他绝缘材料。当将单元350连接成数组380时，绝缘层28将单元350与相邻之单元350隔开，从而构成如图54A-54F所示之储存组件。绝缘层28将相邻之浮体区域24隔离，而不是埋入层22，是之埋入层22能够在整个数组380中保持连续(导通)。
位线区域16具有第二导电类型，如n-型，位于浮体区域24上，朝向表面14。位线16通过一个掺杂工艺在基板12之组成材料上加工，使用之是目前已知和典型之掺杂工艺。另外，也可以使用固态扩散工艺来生成位线区域16。
在位线区域15和绝缘层28之间，有一个门60，位于浮体区域24之上方。门60 通过绝缘层62与浮体区域24绝缘。绝缘层62可以使用氧化硅和/或其他绝缘材料，包括高-K绝缘材料，包括但不限于过氧化钽、氧化钛、氧化锆、氧化铪、和或氧化铝。门60 可以使用多晶硅材料或金属栅电极，如钨、钽、钛和它们之氮化物
储存单元350还包括：字线(WL)电极70，与门60相连，位线(BL)电极74，与位线区域16相连，源线(SL)电极72，与埋入层22相连，和基板电极78，与基板12 相连。
如图53E所示，在SL电极72和埋入层22之间之触点，可以通过区域20(具有第二导电类型)来生成；然后与埋入阱区域22相连；同时在基板电极78和基板区域12之间之触点，可以通过区域21(具有第一导电类型)来生成，并与基板区域12相连。
SL电极72与埋入层22相连，作为反向偏压电极，即位于半导体晶体管组件背面之电极，通常位于晶体管门之反面。
比较储存组件350之结构，和如图53C所示与晶体管组件100、100A和100B(如图90A-90C)，可以看到，本项发明中，储存组件之结构比MOSFET100、100A和100B 更小，其中仅有一个区域具有第二导电类型，位于硅基板之表面。因此，储存单元350具有一项优势，就是在表面仅包含一个区域，具有第二导电类型，(如位线区域16、相对于区域84和86，或者区域84A和86A)，因此仅要求储存单元350具有一个触点(即，建立位线区域16和电极74之间之连接)。
对该项技术熟悉之人们可以看到，在图53A-53E中，第一和第二导电类型可以在储存单元350中互换，由设计需要决定，并且对于第一导电类型指定为p-型，将第二导电类型指定为n-型也仅是说明方便而已，并非限定。因此，在储存单元350中，第一和第二导电类型可以分别为p-型和n-型，在另外一些实例中，也可以分别为n-型和p-型。另外，熟悉该项技术之人可以看到，每种导电类型不同区域之相对掺杂程度也可以按照设计需要决定，省略掉更高或更低之掺杂程度，如p+或p0-，或n+或n-并无大碍。
图54A为：示例数组380，含有按行和列布置之储存单元350(四个示例储存单元350分别标为350a、350b、350c和350d)。在很多，但非全部之示例数组380中，代表之储存单元350a将代表选定之储存单元350，此时所说明之操作即为针对选定之储存单元350。在该类图中，代表储存单元350b表示未被选定之储存单元350，与选定之储存单元350a具有相同行，而储存单元350c则表示未被选定之储存单元350，与被选中之储存单元350a具有相同之列，而储存单元350d则表示，与选中之储存单元350a既不具有相同之行也不具有相同之列。
图54A为，字线70a-70n，源线72X，位线74a-74p，以及基板电极78。每个字线 70a-70n均与一个储存单元350相连，并且与该行之储存单元350之门60相连。每个位线 74a-70n均与一个储存单元350相连，并且与该列之储存单元350之位线区域16相连。值得注意之是：源线电极72X不再是控制行电极，与储存单元350中之一行相连，而是“整个”储存单元350之控制电极，下文将称之为源线电极72X，从而避免误解，即源线电极 72X对于每个单独之储存单元350依然具有相同之功能。
基板12和埋入层22均位于数组380下方。对该项技术有所了解之人们不难理解，根据设计需要，可以在一个或多个地方出现一个或多个基板电极78或埋入阱电极72。对该项技术有所了解之人们，也不难理解，图54A中所示之示例数组380表示为一个连续之数组，但是也可以使用其他各种组织和布置方式，例如字线可以进行分组或缓冲，位线可以进行分组或缓冲，源线可以进行分组或缓冲，数组380可以分为两个或更多个子数组，控制电路如字编码器、列编码器、分组组件，感应放大器、写入放大器也可以布置在示例数组380周围，或者插入到数组380之子阵中。
如图54B所示，实例储存数组380处于数组保持操作中。对于数组380中之所有储存单元350，保持操作将同时进行，通过在源线电极72上施加一个+1.2V之电压来实现，同时字线电极70a-70n上将施加0.0V，位线电极74a-74p和基板电极78上都将施加0.0V。该偏压条件将使得：数组380上之每个储存逻辑1之储存单元350之本征晶体管30打开，恢复浮体24上之空穴电荷，如上文所述。同时，该偏压条件将使得：数组380上之每个储存逻辑0之储存单元350之本征晶体管30关闭，保持浮体24为电中性，如上文所述。上述偏置电压水平仅为说明举例用，可因不同之实例而不同。
如图54C所示，为储存单元350中被选定之单一单元350a之读操作。为了实现该操作，需要在字线电极70a上施加大约+1.2V，同时在未被选定之字线电极70b(未画出) -70n上施加0.0V，在选定之位线电极74a上施加+0.4V，同时在未被选定之位线电极74b- 74p上施加0.0V，在源线电极72上施加0.0V，在基板电极上施加0.0V。上述偏置电压水平仅为说明举例用，可因不同之实例而不同。
这样就将双极组件30变成了一个反向之n-p-n晶体管，类似于将双极组件30至于保持操作状态(图37A-37C)。
在选定之储存单元350a中，在字线电极70a和浮体24之间之电容耦合将增大逻辑1和逻辑0状态下读电流之差别。施加到WL电极70上之最大偏置电压可能因不同实例和工艺而不同。在各个实例中之实际电压可由设计需要确定。
未被选定之储存单元350b中，与选定之储存单元350a具有相同之行，双极组件 30关闭，因为集电极和发射极之间电压为0。使得在读操作期间之较短时间内，该储存单元能够保持其逻辑状态。
未被选定之储存单元350c，与选定之储存单元350a具有相同之列，将关闭或处于进行较弱之保持操作，取决于特定实例中该过程下组件之特性。使得在读操作期间之较短时间内，该储存单元能够保持其逻辑状态。
未被选定之储存单元350d中，与选定之储存单元350a具有不同之行和列，双极组件30关闭，因为集电极和发射极之间电压为0。使得在读操作期间之较短时间内，该储存单元能够保持其逻辑状态。
如图54D所示，一个数组中所有储存单元350之写入逻辑0操作。为了实现该操作，所有之字线电极70a-70n均在0.0V电压下偏置，所有之位线电极74a-74p均在-1.2V 之电压下偏置，源线电极72在0.0V电压下偏置，基板电极在0.0V电压下偏置。上述偏置电压水平仅为说明举例用，可因不同之实例而不同。
上述偏压条件使得浮体24和位线区域16(本征双极组件30上)之p-n结偏置，包括所有储存单元350。这样就将浮体24中之所有空穴转移，同时在数组380之所有储存单元350中写入逻辑0。
如图54E所示，在数组380之储存单元350中，向一列进行写入逻辑0操作。为了实现该操作，所有之字线电极70a-70n均在0.0V电压下偏置，所有之位线电极74a在- 1.2V之电压下偏置，未被选定之位线电极74b-74p在0.0V下偏置，源线电极72在+1.2V 电压下偏置，基板电极在0.0V电压下偏置。上述偏置电压水平仅为说明举例用，可因不同之实例而不同。
上述偏压条件使得浮体24和位线区域16(本征双极组件30上)之p-n结偏置，包括所有与位线74a相连之储存单元350，350a和350c。这样就将浮体24中之所有空穴转移，同时在数组380中选定列上之储存单元350中写入逻辑0。
这样，数组380中其他之储存单元350，包括350b和350d，就处于保持操作状态，并将在写入逻辑0操作时保持自身之逻辑状态。
如图54F所示，为储存单元350中被选定之单一单元350a之写入逻辑0操作。为了实现该操作，需要在字线电极70a上施加大约+0.5V，同时在未被选定之字线电极70b (未画出)-70n上施加-1.2V，在选定之位线电极74a上施加0.2V，同时在未被选定之位线电极74b-74p上施加0.0V，在源线电极72上施加0.0V，在基板电极上施加0.0V。上述偏置电压水平仅为说明举例用，可因不同之实例而不同。
上述偏压条件使得浮体24和位线区域16(本征双极组件30上)之p-n结偏置，包括选定之储存单元350a。由于在选定之储存单元350a中，字线电极70a和浮体24之间之电容耦合，使得双极组件30打开，将浮体24中之空穴转移。
未被选定之储存单元350b中，与选定之储存单元350a具有相同之行，双极组件 30关闭，因为集电极和发射极之间电压为0。使得在读操作期间之较短时间内，该储存单元能够保持其逻辑状态。
在未被选定之储存单元350c中，与选定之储存单元350a具有相同之列，其浮体电压将暂时降低，因为浮体24和门60(与字线电极70n相连)之间之存在负电容耦合，防止双极组件30打开。使得其在读操作之较短时间内能够保持自身之逻辑状态，同时使得浮体24之电位恢复至之前之水平(通过浮体24和门60(与字线电极70n相连)之间之正耦合实现)，在操作完成后，字线电极回到正常之0.0V状态。
未被选定之储存单元350d中，与选定之储存单元350a具有不同之行和列，双极组件30关闭，因为集电极和发射极之间电压为0。使得在读操作期间之较短时间内，该储存单元能够保持其逻辑状态。
如图54G所示，为储存单元350中被选定之单一单元350a之使用GIDL效应写入逻辑1操作。为了实现该操作，需要在字线电极70a上施加大约-1.2V，同时在未被选定之字线电极70b(未画出)-70n上施加0.0V，在选定之位线电极74a上施加+1.2V，同时在未被选定之位线电极74b-74p上施加0.0V，在源线电极72上施加0.0V，在基板电极上施加0.0V。上述偏置电压水平仅为说明举例用，可因不同之实例而不同。
上述偏压条件使得选定之储存单元350a由于GIDL效应，导通电流，见上文引用文献Yoshida。字线电极之-1.2V与位线电极74a之+1.2V共同作用，产生了一个强电场，使得GIDL电流从位线74a流入储存单元350a中，并在储存单元350a之浮体24中产生足够之空穴电荷，将其置于逻辑1状态。
未被选定之储存单元350b中，与选定之储存单元350a具有相同之行，双极组件 30关闭，因为集电极和发射极之间电压为0。使得在读操作期间之较短时间内，该储存单元能够保持其逻辑状态。
未被选定之储存单元350c，与选定之储存单元350a具有相同之列，处于保持状态。使得在写入逻辑1操作之较短时间内，该储存单元能够保持其逻辑状态。
未被选定之储存单元350d中，与选定之储存单元350a具有不同之行和列，双极组件30关闭，因为集电极和发射极之间电压为0。使得在读操作期间之较短时间内，该储存单元能够保持其逻辑状态。
如图54H所示，为储存单元350中被选定之单一单元350a之使用碰撞电离效应写入逻辑1操作。为了实现该操作，需要在字线电极70a上施加大约+1.2V，同时在未被选定之字线电极70b(未画出)-70n上施加0.0V，在选定之位线电极74a上施加+1.2V，同时在未被选定之位线电极74b-74p上施加0.0V，在源线电极72上施加0.0V，在基板电极上施加0.0V。上述偏置电压水平仅为说明举例用，可因不同之实例而不同。
上述偏压条件使得选定之储存单元350a由于碰撞电离效应，导通电流，见上文引用文献Lin。在字线电极+1.2V和位线电极74a之+1.2V之作用下，储存单元350a之双极组件30打开，无论之前处于何种逻辑状态，从而在浮体24中产生足够之空穴电荷，将其置于逻辑1状态。
未被选定之储存单元350b中，与选定之储存单元350a具有相同之行，双极组件 30关闭，因为集电极和发射极之间电压为0。使得在读操作之较短时间内，该储存单元能够保持其逻辑状态。
未被选定之储存单元350c，与选定之储存单元350a具有相同之列，处于保持状态。使得在写入逻辑1操作之较短时间内，该储存单元能够保持其逻辑状态。
未被选定之储存单元350d中，与选定之储存单元350a具有不同之行和列，双极组件30关闭，因为集电极和发射极之间电压为0。使得在读操作之较短时间内，该储存单元能够保持其逻辑状态。
在前一实例中，写入、读取和保持之是单个之二进制位，并且是在单个之储存单元250或350上操作。由于本方案只需要最简单之支持电路、最简单之操作方法、最大之噪声容限，可以通过在储存单元250或350上储存两个或多个位来获得更大之储存密度，代价仅为增加支持电路和操作方法之复杂程度。另外，因为储存单元250或350之电压窗口由大于2个逻辑层共享，噪声容限也是可以减小之。
最好可以在储存单元250或350中储存对应于二进制位整型数字之信息，这就意味着储存在储存单元250或350中之电压等级之种类将等于2之幂(如，2、4、6、8 等)，但是在本项发明中，也可以有其他方案。由于更低之噪声容限，可以对数组80或 380中之数据进行编码，可以使用任何纠错码(ECC)。为了是ECC(纠错码)更加可靠，内部之电压等级可以使用非二进制编码，如使用葛雷编码，将二进制值赋给电压等级。如果使用葛雷编码，则在电压等级中，一个等级之增加或减小仅需要改变二进制编码中之一个位。从而，对于一个两位之葛雷编码，最低之电压等级对应于浮体24之中性状态，可以变为逻辑00，高一等级之电压可以编码为逻辑01，再高一级之电压等级可以编码为逻辑11，浮体24中最高之电压等级可以对应编码为10。对于一个三位之葛雷编码，逻辑等级从低到高可以依次为：逻辑000、逻辑001、逻辑011、逻辑010、逻辑110、逻辑111、逻辑101、逻辑110。最可能发生之读取错误就是将一个电压等级错当作相邻之另外一个电压等级，这种编码可以保证一个等级之读取出错将产生最多一个位/错误之纠错，在单个单元中，将纠错所需读取之位数降至最低。也可以使用其他编码，本例仅供说明，非限定。
多层写操作可以使用另外一个写入和验证算法来实现，首先 在储存单元250或350 上施加一个写入脉冲，随后进行写操作，并验证是否实现了所需之储存状态。如果没有实现所需之储存状态，则会有另外一个写入脉冲施加到储存单元250或350上，随后再进行读/验证操作。该循环不断往复，直至实现所需之储存状态。
例如，使用带对带穿遂热空穴注入写入储存单元250或350，在BL电极74上施加一个0电压，在SL电极72上施加一个0电压，在WL电极70电极上施加一个负电压，然后在基板电极78上施加一个0电压。不同振幅之正电压施加到BL电极74上之后，可以在浮体24上写入不同之状态。所产生之不同浮体电位24对应于不同之正电压，或施加到BL电极74上之不同正电压脉冲。注意，在执行该算法前，储存单元250或350必须在浮体24上写入最低之电压状态。
在一个非限定实例中，通过施加以下偏压状态来实现写操作。在SL电极72上施加大约0.0伏电压，在电极70上施加大约-1.2伏，在电极78上施加大约0.0伏，同时在 BL电极74上施加0.0电压，逐步提高74之电位。在一个非限定实例中，在BL电极74 上初始施加25微伏之电压，随后进行读/验证操作。如果读/验证操作表明，单元电流达到了所需之状态(即，达到二进制值00、01、11或10其中一个所对应之单元电流)，则可以顺利完成多层写操作。如果为达到所需之状态，则提高施加到BL电极74上之电压，可以增大25微伏，或50微伏。随后将进行另外一个读/验证操作，该过程将反复进行，直到实现所需之状态。但是，上述电压等级可因实例而不同，仅用于说明，而非限定。为了在储存单元中写入4个等级，必须至少使用3中不同之正电压脉冲(可以有不同之幅值)，施加到BL电极74上。第一个脉冲对应在储存单元上写入与二进制值01对应之电压等级，第二个脉冲对应在储存单元上写入二进制值11对应之电压等级，第三个脉冲对应在储存单元上写入二进制值10对应之电压等级。
写-验证算法本身较慢，因为要进行多次之写和读操作。本项发明中提出了一个多层读-写操作，可以不需要交替之读和写操作来实现，如图55A-55F所示。对该项技术有所了解之人们不难理解，对于所有半晶体管储存单元，上述原理均适用。
如图55A所示，浮体24之电位会随着时间增加，因为偏压条件通过碰撞电离效应向浮体24注入了空穴。一旦单元电流之变化达到了所需之水平(与选定储存单元250之状态有关)，则施加到BL电极74上之电压会被撤除。通过这种方式，就可以通过在纠错期间施加一个斜坡电压，进行多层写操作，执行时无需交替进行写和读操作。在脉冲时间之末端，施加之电压则恢复到初始值，如接地。如图55A所示，斜坡脉冲之(宽度T1) 施加到储存单元250之位线电极74上，储存单元处于最低之电位(逻辑00状态)，从而浮体24之电位从逻辑00上升到逻辑01。类似之，将斜坡脉冲(宽度T2)施加到位线电极74上，储存单元250处于最低电位状态(逻辑00)，使得浮体24之电位从逻辑00上升到逻辑11；然后将斜坡脉冲(宽度T3)施加到位线电极74上，储存单元250处于最低电位状态(逻辑00)，使得浮体24之电位从逻辑00上升到逻辑10。
如图55B所示，该操作通过在选定之储存单元250a之BL电极74a上施加一个斜坡电压实现，同时在SL电极72a上施加一个0电压，在WL电极70电极上施加一个正电压，在选定之储存单元基板电极78上施加一个0电压。由此产生之偏压条件将在浮体 24上产生空穴注入，通过碰撞电离机制实现。储存单元250a可以在检测单元电流之同时进行读操作，电流流过与源线72a耦合之读电路91a。
在数组280之其余部分，在未被选定之WL电极70b(未画出)-70n上施加一个0 电压，在未被选定之SL电极72b(未画出)-72n上施加一个0电压，在未被选定之BL 电极74b-74p上施加一个0电压。单元电流在源线方向上测量，即为所有共源线72a之储存单元250之单元电流；但是所有未被选定之单元，如50b，为偏置状态，因为有从位线区域16到源线区域22之间之0电压之作用，因而在源线电极72a正确偏置保持0电压时，未被选中之储存单元不会导电。因此，每次仅有一个共源线72之储存单元50a可以被写入。
如图55B所示，未被选定之储存单元250b，在0电压(从BL电极74p到SL电极 72a之间)之作用下，没有电流产生，因此所储存之数据状态不会发生改变。未被选定之储存单元250c与选定之储存单元350a之共享同一BL电极74a，其WL电极70接地。从而，浮体24不会受到电压耦合之作用(升高电位)，而选定之储存单元250a之浮体24 则会在电压耦合之作用下升高电压。在未被选定之SL电极72n上还施加了一个正偏压。在此状态下，储存单元250c之电流减少，从而减少了自身浮体区域24中接收到之空穴电荷，此时施加到BL电极74a上之电压呈斜坡升高。未被选定之储存单元250d，与选定之储存单元250a具有不同之行、不同之列，带有门60，60与WL电极70n相连，在+0.0V 电压下偏置，位线区域16与BL电极74p相连，在0.0V电压下偏置，埋入层22与源线电极72n相连，在+1.2V电压下偏置。可以看到，上述单元将处于保持模式。处于逻辑状态1之储存单元将保持浮体24中之电荷，因为本征双极组件30将产生空穴电流，不但红浮体24中之电荷，同时处于逻辑0状态之单元将保持中性状态。
图55B中还给出了基准发生电路93a-93n，分别与源线电极72a-72n相连；还有读电路91a-91n，分别与源线电极72a-72n相连，并分别与基准发生电路93a-93n相连。基准发生电路93a用来储存选定之储存单元250a中初始之单元电流，并在写入操作之实时，将该值发送到读电路91a；使得电流之改变可以被检测并使用回馈(为在图55B中画出) 在恰当之时候结束斜坡电压。该功能可以使用不同之方式实现。
在图55C中，选定储存单元250a之累计电荷可以储存在电容97a中，250a共源线72a。当电荷需要写入或从电容94中读出时，晶体管95a打开。
另外，如图55D所示，基准单元250Ra-250Rn类似于储存单元250，用来替代基准发生电路93a-93n中之电容97a-97n。基准单元250Ra-250Rn可以用来选定之储存单元 250a中之初始状态。
类似之，利用碰撞电离之多层写操作也可以实现：在BL电极74上施加一个斜坡写入电流，而不是在BL电极74施加一个斜坡电压。
在另一个实例中，多层写操作可以在储存单元250上通过带对带穿遂效应来实现，即在BL电极74上施加一个斜坡电压，同时在SL电极72上施加一个0电压，在WL电极70上施加一个负电压，在选定储存单元250之基板电极78上施加一个0电压。未被选定之单元将维持在保持状态，即，在WL电极70上施加一个0/负电压，及在BL电极 74上施加一个0电压，在SL电极72上施加一个正电压。另外，多个BL电极74也可以同时选定，对多个单元平行之写入。选定储存单元250中，浮体24之电位将由于带对带穿遂机制升高。选定之储存单元250可以在检测单元电流之同时进行读操作，电流流过与源线72耦合之读电路91。一旦单元电流之变化达到了所需之水平(与储存单元50之状态有关)，则施加到BL电极74上之电压会被撤除。通过这种方式，就可以进行多层写操作，执行时无需交替进行写和读操作。
类似之，多层写操作也可以使用带对带穿遂机制类实现，即在BL电极74上施加一个斜坡写入电流，而不是在BL电极74上施加一个斜坡电压。
在另外一个实例中，如图55E所示，在读并写操作之同时，可以通过检测储存单元在位线方向上之电流变化来进行读操作，该电流经过与位线74a耦合之读电路99a(如图55E所示)。在部分实例中，读电路99b-99p(未在图55E中画出)可以与位线74b- 74p中之另外各个位相连；而在其他实例中，读电路99a可以使用译码方案(未画出)由多列共享。
代表不同储存状态之基准单元250R可以用来验证写入操作之状态。基准单元250R可以通过写-验证操作来进行设定，例如当所有之储存组件第一次启动或在后续之刷新操作期间。因而，在选定之储存单元250a被写入时，将被写入之选定之基准单元250R 包含了所需之电压状态(或类似电压)，经过读取，将值回馈给读电路，使得写操作可以在选定之储存单元250a之电压值达到所需之值时，得到终止。在部分实例中，多个基准单元之列可以包含不同之基准值，对应于多个不同层单元之写入值(未在图55E中画出)。
在斜坡电压操作中，所产生之写入储存单元250a之单元电流，将被用来与基准单元250R之电流进行对比，通过读电路99a实现。在上述读同时写入之操作期间，基准单元250R也随着与选定储存单元250相同之偏压情况被偏置，此时进行之是选定储存单元 50之写操作。因此，写操作需要在达到所需之单元状态后停止，以防止改变基准单元 250R之状态。
如图55F所示，对于斜坡电流操作，可以感应位线74a之电压，而不是单元电流。在斜坡电流操作时，将正偏压施加到源线电极72a上，则电流就会通过BL电极74a。BL 电极74a之电压就会反应储存单元250a之状态。开始时，储存单元250a处于逻辑0状态，在储存单元250a上可以看到较大之电压降，而BL电极74a上之电压将较低。随着电流从储存单元250a流入，并增加，注入之空穴将增加，使得储存单元250a置于逻辑1状态。在逻辑1状态写入操作结束时，储存单元250a之电压降会下降，并可以看到BL电极74a 之电位上升。
在一个多层写入操作之实例中(无需交替之读写操作)，在给定之位线方向上使用了一个读同时程序设计之操作/方案，每个储存单元250储存了2个位，要求每个储存单元250能够储存4个状态。
随着浮体24中电荷之增加，4个状态可以表示为00、01、10、11。为了将储存单元250a程序设计为状态01，基准单元250R相应之状态01就会被启动。因而，上文说明之偏压条件，就会同时对选定储存单元250和01之基准单元250R采用。在源线电极72 上施加一个0电压，在基板电极78上施加一个0电压，在WL电极70上施加一个正电压 (通过碰撞电离机制)，同时在BL电极74上施加一个从0开始之斜坡电压。从低电压 (如0电压)开始之斜坡电压，能够保证基准单元250R之状态不会改变。
随后，施加到BL电极74a上之电压将升高。结果就是，空穴注入到选定单元50 之浮体24中，并且选定单元250之单元电流随之增大。一旦选定单元250之单元电流达到01基准单元之电流，写操作即停止，施加到擝L电极74和WL电极70上之正电压即被撤除。
未被选定之储存单元250b中，与选定之储存单元250a具有相同之行，双极组件 30关闭，因为集电极和发射极之间电压为0。使得在多层写入操作之较短时间内，该储存单元能够保持其逻辑状态。
未被选定之储存单元250c，与选定之储存单元250a具有相同之列，处于保持状态。由于SL电极72n和BL电极74a(即，n-p-n双极组件30之发射极和集电极)之间之电位差较小，不会产生基极电流流入浮体24中。使得在多层写入操作之较短时间内，该储存单元能够保持其逻辑状态。
未被选定之储存单元250d，与选定之储存单元250a不具有相同之列或行，处于保持状态。使得在多层写入操作之较短时间内，该储存单元能够保持其逻辑状态。
值得注意之是，在储存单元250之保持操作期间，其状态是在多种模式中自动选择之。也就是说，注入到浮体24中之空穴数量与浮体24中已有之空穴(即电荷)数量是成比例之。因此，每个储存单元将选择自身之保持电流。
图56-57为，带门之半晶体管储存单元250V，图57给出了图56所示储存单元 250V之俯视图。参见图56和57，参考编号之选用按照相同、类似功能使用相同之编号之原则进行。在本实例中，单元250V具有鳍型结构52，在基板12上制造，使得能够在基板表面延伸得到一个三维结构，鳍52大体上垂直延伸至基板12之上表面(及之上)。鳍型结构52导通，在埋入阱层22上构建，22位于基板12之表面。另外，埋入阱22也可以在基板12内部扩散，让其他之鳍型结构52在其上构建；或者埋入阱22也可以做成基板12上之导电层，与其他鳍型结构52相连，类似于上文所述之储存单元350。鳍52 通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他已知之半导体材料。
埋入阱层22可以通过离子掺杂工艺在基板12之材料上加工得到，然后进行蚀刻，使得蚀刻后埋入阱22位于在基板12之上。另外，埋入阱层22也可以通过外延生长，在基板22上加工得到，不需要之部分可以蚀刻掉。埋入阱层22，具有第二导电类型(如n- 型导电类型)，将浮体24与芯片基板12绝缘，24具有第一导电类型(如p-型导电类型)，12具有第一导电类型。鳍型结构52包括位线区域16(具有第二导电类型，如n-型导电类型)。储存单元250V还包括门60，位于浮体基板区域24之两侧，由绝缘层62与浮体24隔开。门60通过绝缘层62与浮体24隔开(绝缘)。门60位于位线区域16和绝缘层28之间，与浮体24相邻。
因此，围绕浮体24之是：鳍52之上表面，侧面和朝下之位线区域16，以及埋入阱层22之顶部，和绝缘层26、28、62。当将单元250V连接成数组时，绝缘层26和28 将单元250V与相邻之单元250V隔开，从而构成如图所示之储存组件。绝缘层26将相邻之埋入阱22隔开，而绝缘层28不会导致埋入阱隔开。这样，埋入层22就在一个方向上形成了连续导通。在本实例中，半导体之表面14位于鳍型结构之顶部。在其他实例中，在半导体表面14，储存单元250V边界以内，埋入层22无触点与之连接。
如图58A所示，可以构建另外一种鳍型结构52A。在本实例中，门60和绝缘层 62包围了浮体基板区域24之三个侧面。门60在三个侧面就是之对浮体24之电荷能够实现更好之控制。
储存单元250V可以用来代替储存单元250，所在数组类似于数组280，在单元和数组之控制信号电极之间，具有类似连接。在此情况下，保持、读、写操作均与前面之平行组件实例类似，如数组280中之储存单元250。在其他实例中，第一和第二导电类型可以互换，按照设计需要进行选择。在其他实例中，还可以使用不同之变形和组件组合，本实例仅供说明，无限定目之。
图58B给出了数组280V中之储存单元250V。根据鳍型结构52A之特点，最紧凑之布置通常为沿着位线70垂直于源线72布置，而不是像在数组280中那样，平行布置。这就得到了数组580之结构，其中单元250V使用鳍型结构52A构建，源线72a-72p与位线74a-74p平行，与字线70a-70m垂直。有关储存数组280V之操作，在美国专利申请“COMPACT SEMICONDUCTORMEMORY DEVICE HAVING REDUCED NUMBER OF CONTACTS，METHODS OF OPERATING ANDMETHODS OF MAKING”中有详细说明，授权人为AttorneyDocketNo.Zeno014，编号12/89758，归档日期2010年10月4日，此处引用。
图59A所示，为另外一个带门之半晶体管储存单元450(由虚线表示)。图59B 为图59A之一部分，包括单个储存单元450，及剖视图I-I’和II-II’。图59C为图59B中I- I’之剖视图。图59D为图59B中II-II’之剖视图。在图59A-59F中，基板12、半导体表面14、位线区域16、埋入阱层22，浮体区域24、绝缘层26和28、门60、门绝缘体62、字线电极70、埋入阱电极72、位线电极74、基板电极78，所有具有类似功能之部件均与储存单元250中使用相同之参考编号。
参照图59A、59B、59C和59D，单元450包括一个基板12，具有第一导电类型，如p-型。基板12通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他已知之半导体材料。埋入层22具有第二导电类型，位于基板12上。埋入层22还可以通过离子掺杂工艺在基板12之材料上加工出来。另外，埋入层22也可以通过外延生长得到。
位线区域16具有第二导电类型，如n-型，位于浮体区域24上，朝向表面14。位线16通过一个掺杂工艺在浮体24之组成材料上加工，使用之是目前已知和典型之掺杂工艺。另外，也可以使用固态扩散工艺来生成位线区域16。
在基板12上之浮体24由表面14、位线区域16、绝缘层26和28以及埋入层22包围。绝缘层26和28(如浅槽隔离(STI))，可以使用硅氧化物。当将单元450连接成数组180时，绝缘层26和28将单元450与相邻之单元450隔开，从而构成如图61A所示之储存组件。绝缘层26将相邻单元浮体24和埋入区域22隔离(包括储存单元450A、 450和450B)，同时绝缘层28将相邻之浮体区域24隔离，但是不隔离相邻之埋入层区域22，使得埋入层22能够在一个方向上(在图35D中沿II-II’所示方向)延伸(即保持导通)。(如图59B和59D所示)。在其他实例中，在半导体表面14，储存单元450边界以内，埋入层22无触点与之连接。
门60位于相邻单元450和450A之位线区域16之间，及表面14、浮体区域24和其中一个相邻之绝缘层26之上，如图59C所示。在本设计中，储存单元450和450A之门70均与门60相连。门60通过绝缘层62与表面14绝缘。绝缘层62可以使用氧化硅和/ 或其他绝缘材料，包括但不限于过氧化钽、氧化钛、氧化锆、氧化铪、和或氧化铝。门 60可以使用多晶硅材料或金属栅电极，如钨、钽、钛和它们之氮化物在图59A、59B和 59C中，门60位于绝缘层26之上，将相邻之单元450和450A隔离。
单元450还包括：字线(WL)电极70，与门60相连，位线(BL)电极74，与位线区域16相连，源线(SL)电极72，与埋入层22相连，和基板电极78，与基板12相连。
如图59E所示，在SL电极72和埋入层22之间之触点，可以通过区域20(具有第二导电类型)来生成；然后与埋入阱区域22和埋入阱电极72相连；同时和基板区域12 相连之触点，可以通过区域28(具有第一导电类型)来生成，并与基板区域12和基板电极78相连。SL电极72用作储存单元450之反向偏压电极。
如图59F所示，埋入阱22(以及后面之SL电极72)可以由相邻之储存单元450 和450B共享，而不是共享WL电极70。在本实例中，绝缘层26A之深度与绝缘层28 类似，使得能够使用埋入阱22构建该连接。因此，当在数组中布置成对之储存单元450 时，源线电极72由相邻行之成对单元450共享，字线电极70由相邻行之成对单元共享，由于有共享源线电极72之行，需要将共享字线之行偏移。使得储存单元4500与相邻之单元(如450B)共享同一源线电极，与另一个相邻之单元(如450A)共享一个字线电极 70。需要注意之是，因为储存单元450之行均为镜像布置，所以可以实现上述连接，但是储存单元50并非镜像布置。
图60A-60E中，为另一个储存单元450之实例，成对之门60可以在与浮体24相邻之槽中搭建，浮体属于两个相邻之储存单元450。本实例与图59A-59E中实例之主要不同在于，前后行之绝缘层26，与浮体24相邻及位于门60下方，均带有一个沟槽，标记为26T，如图60C所示。该槽可以填入门绝缘体62和门材料60，构成“T”型结构。这样就使得门60能够在两个侧面与浮体24相邻，同时能够实现对浮体区域24中电荷之更好控制，以便相应通过字线电极70施加到门60上之电信号。其中，通过驱动字线电极进行之操作，通过施加一个正电压来提升浮体24之电位(通过电容耦合实现)，将受益于该设计，因为门60和浮体24之间之电容将被扩大。
如图60A所示，为储存单元450(虚线)实例之俯视图。如图60B所示，为60A 中之一部分，及I-I′和II-II’剖视图。图60C为图60B中I-I’之剖视图。图60D为图60B中 II-II’之剖视图。在图60A-60F中，基板12、半导体表面14、位线区域16、埋入阱层22，浮体区域24、绝缘层26和28、门60、门绝缘体62、字线电极70、埋入阱电极72、位线电极74、基板电极78，所有具有类似功能之部件均与储存单元250中使用相同之参考编号。
参照图60A、60B、60C和60D，单元450包括一个基板12，具有第一导电类型，如p-型。基板12通常由硅制成，但是可以包含锗、硅-锗、硅-砷、碳纳米管、或其他已知之半导体材料。埋入层22具有第二导电类型，位于基板12上。埋入层22还可以通过离子掺杂工艺在基板12之材料上加工出来。另外，埋入层22也可以通过外延生长得到。
区域16具有第二导电类型，如n-型，位于浮体区域24上，朝向表面14。区域16 通过一个掺杂工艺在浮体24之组成材料上加工，使用之是目前已知和典型之掺杂工艺。另外，也可以使用固态扩散工艺来生成区域16。
在基板12上之浮体24由表面14、位线区域16、绝缘层26和28以及埋入层22和槽26T包围。绝缘层26和28(如浅槽隔离(STI))，可以使用硅氧化物。当将单元 450连接成数组480时，绝缘层26和28及槽26T将单元450与相邻之单元450隔开，从而构成如图61A所示之储存组件。绝缘层26及槽26T将相邻单元浮体24和埋入区域22 隔离(包括储存单元450A、450和450B)，同时绝缘层28将相邻之浮体区域24隔离，但是不隔离相邻之埋入层区域22，使得埋入层22能够在一个方向上(在图35D中沿II-II’所示方向)延伸(即保持导通)。(如图60B和60D所示)。
门60位于槽26T中，位于相邻单元450和450A之位线区域16之间，位于表面 14之上，在浮体区域24之上构建一个“T”型之结构，如图60C所示。在本设计中，储存单元450和450A之门70均与门60相连。门60被绝缘层62与浮体区域24在表面14和槽26T之侧面和底部隔离。绝缘层62可以使用氧化硅和/或其他绝缘材料，包括但不限于过氧化钽、氧化钛、氧化锆、氧化铪、和或氧化铝。门60可以使用多晶硅材料或金属栅电极，如钨、钽、钛和它们之氮化物槽26T可以通过硅蚀刻工艺加工得到，类似于在 STI26和28成型之后使用之STI成型工艺。与在槽26T冲冲如厚氧化物不同，门氧化物 62可以在槽蚀刻之后通过生长得到，之后进行门60之构建。
单元450还包括：字线(WL)电极70，与门60相连，位线(BL)电极74，与区域16相连，源线(SL)电极72，与埋入层22相连，和基板电极78，与基板12相连。
如图59E所示，在SL电极72和埋入层22之间之触点，可以通过区域20(具有第二导电类型)来生成；然后与埋入阱区域22和埋入阱电极72相连；同时和基板区域12 相连之触点，可以通过区域28(具有第一导电类型)来生成，并与基板区域12和基板电极78相连。SL电极72用作储存单元450之反向偏压电极。
如图60F所示，埋入阱22(以及后面之SL电极72)可以由相邻之储存单元450 和450B共享，而不是共享WL电极70。在本实例中，绝缘层26A之深度与绝缘层28 类似，使得能够使用埋入阱22构建该连接。因此，当在数组中布置成对之储存单元450 时，源线电极72由相邻行之成对单元450共享，字线电极70由相邻行之成对单元共享，由于有共享源线电极72之行，需要将共享字线之行偏移。使得储存单元4500与相邻之单元(如450B)共享同一源线电极，与另一个相邻之单元(如450A)共享一个字线电极 70。需要注意之是，因为储存单元450之行均为镜像布置，所以可以实现上述连接，但是储存单元50并非镜像布置。
对该项技术有所了解之人们不难理解，储存单元450将可以用于其他很多实例，如图59A-60F所示。例如，第一和第二导电类型可以互换，按照设计需要。其他几何实体，如基板12可以用基板上之阱替代，基板具有第二导电类型(未画出)，根据设计需要。因此，该实例仅供说明，不属于对本项发明之限定。
图61A所示为数组480中之储存数组450。在实例数组480中，储存单元450选择位置为：在相邻行之储存单元450可以共享一个位线70a-70n，并且相邻之储存单元行可以共享同一源线72a-72n+1，其中储存单元因一行偏移。因此，就会多出一条源线72，与行线70相比，因为顶部和底部之行均没有相邻之储存单元450可以共享一个源线72。因为WL电极70a-70n和源线电极72a-72n+1可以被相邻之储存单元共享，就可以实现更小之储存数组480，因为共享可以减小储存单元450之有效面积。另外，储存数组460中之储存单元450可以按照多一条字线70来布置，字线比源线72多，因为顶部和底部之行都没有可以共享之字线70。
如图61B所示，为单个储存单元450之电路示意图，与图37A所示之储存单元 250相同，主要之不同在于储存单元250和450之物理结构，相对位置，以及所共享之控制线。因此，储存单元450之操作原理将与前述之储存单元250相同。下面说明储存单元之操作，其中WL和SL电极由相邻之储存单元共享。对该项技术熟悉之人不难看出，储存单元450之操作，共享字线70，但是使用不同之源线72，可以通过与不共享源线72之操作来实现，或者也可以通过类似之方法来操作其他行。
如图62所示，储存单元450之保持操作可以通过与储存单元250类似之方法来实现，即将正偏压施加到反向偏压电极(即，SL电极72，与埋入阱区域22相连)，同时将位线电极74接地(与位线区域16相连)，同时基板电极78与基板相连。如前所述，保持操作与施加到电极70上之电压无关，电极70在某些实例中最好接地。在储存单元 450内部之n-p-n双极组件30由埋入阱区域22、浮体24和位线区域16构成。
如果浮体24正向充电(及处于逻辑1状态)，则双极晶体管30(由位线区域16、浮体24和埋入阱区域22构成)将打开，如图37A-37C所示。双极晶体管电流之一部分将流入到浮体区域24中(通常成为基极电流)，并保持“-1”状态下之数据。保持操作之效率可以通过双极组件之设计来提高，即将埋入阱区域22、浮体区域24、位线区域16组成一个低增益之双极组件，其中双极增益定义为-SL电极72流出之集电极电流比上流入浮体区域24之基极电流。
对于逻辑状态0之储存单元，双极组件将不会打开，并且无基极空穴电流流入到浮体24中，见图37A-37C。使得，在状态“0”下之储存单元继续保持该状态。
将周期性正电压脉冲施加到SL电极72上，而不是施加一个恒定之正偏压，将减少储存单元450之能耗，类似于图38A-38D所示。
如图62所示，为储存数组480中之2行在保持操作下之偏压情况。在非限定实例中，将+1.2伏电压施加到源线电极72b上，将0.0伏电压施加到其他之源线电极72a和 72c(未画出)-72n+1上，将0.0伏电压施加到BL电极74a-74p上，将0.0伏电压施加到 WL电极70a-70n上，将0.0伏电压施加到基板电极78a-78n+1上。这样就使得450a、 450c、450d和450f均处于保持状态。上述电压等级均为示例用，可以根据技术节点或设计要进行选择，无限定之意。
如图63和64A-64P所示，储存在浮体24中之电荷可以通过检测储存单元450之单元电流进行感应。如果单元450处于逻辑1状态，即浮体24中储存有空穴，则储存单元将具有较高之单元电流，与处于逻辑0状态之单元450，浮体24中不含空穴之储存单元相比。感应电路通常与数组480中之BL电极74相连，可以用来确定储存单元中之数据状态。实例参考Yoshida、Ohsawa-1、Ohsawa-2之讨论。
可以通过以下偏压条件在储存单元450上进行读操作：在选定之BL电极74上施加一个正电压，并且在选定之BL电极74上施加一个比选定WL电极70上更大之正电压，在选定之SL电极72上施加一个0电压，在基板电极78上施加一个0电压。未被选定之 BL电极将保持0电压，未被选定之WL电极将保持0电压，未被选定之SL电极将保持正电压。
在图63中，给出了储存数组480在读操作时之偏压情况；在对选定储存单元450a进行读操作时之偏压情况，如图64A-64B；未被选定之储存单元450b-450h在读操作时之偏压情况如图64C-64P所示。其中，未被选定之储存单元450b，共享相同之WL电极70a 和BL电极74a，但是不与选定之储存单元450a共享同一SL电极72，如图64C-64D所示。其中，未被选定之储存单元450c，共享相同之SL电极72b和BL电极74a，但是不与选定之储存单元450a共享同一WL电极70，如图64E-64F所示。其中，未被选定之储存单元450d，共享相同之WL电极70a和SL电极72b，但是不与选定之储存单元450a共享同一BL电极74，如图64G-64H所示。在图64I-64J中，未被选定之储存单元450e上偏压情况如图所示，450e与选定之储存单元450a共享同一WL电极70a，但是不共享SL电极72和BL电极74。在图64K-64L中，未被选定之储存单元450f上偏压情况如图所示， 450f与选定之储存单元450a共享同一SL电极72b，但是不共享WL电极70和BL电极 74。其中，未被选定之储存单元450g，共享相同之BL电极74a，但是不与选定之储存单元450a共享同一WL电极70和SL电极72，如图64M-64N所示。不与选定之储存单元 450a共享任何控制电极之储存单元450h之偏压情况，如图64D-64P所示。
在一个非限定实例中，图63、64A和64B中，选定之储存单元450a之偏压情况如图所示。在一个实例中，将施加大约0.0伏施加到选定之SL电极72b上，将大约+0.4伏施加到选定之位线电极74a上，将大约+1.2伏施加到选定之字线电极70a上，施加大约 0.0伏到基板电极78上(未在图64B中画出)。
在实例数组480之其余部分中，未被选定之位线电极74b-74p保持0.0伏，未被选定之字线电极70b-70n保持0.0伏，未被选定之SL电极72a和72c(未在图63中画出)- 72n+1保持在+1.2伏。图64C-64P所示，为储存数组480中未被选定之储存单元450b- 450h之其他细节。需要注意之是：上述电压等级均为示例用，可以根据技术节点或设计要进行选择，无限定之意。
如图63、64C和64D所示，储存单元450b与被选定之储存单元450a共享相同之 WL电极70a和BL电极74a，但不共享SL电极72。BL和SL电极之电位差(及双极组件30之发射极和集电极)要比储存单元在保持模式下更小，能够减小流入到浮体24之基极电流。另外，由于读操作完成较快(纳秒级)，与浮体24中电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图63、64E和64F所示，储存单元450c与被选定之储存单元450a共享相同之 SL电极72b和BL电极74a，但不共享WL电极70，但是当BL电极正向偏置时，WL电极72b和SL电极72均接地。可以看到，这些储存单元450c处于保持模式，储存单元处于逻辑1状态之，能保持浮体24中之电荷，因为本征n-p-n双极组件30会产生空穴电流，以补充浮体24中之电荷；同时处于逻辑0状态之储存单元将保持中性状态。
如图63、64G和64H所示，储存单元450d与被选定之储存单元450a共享相同之 SL电极72b和WL电极70a，但不共享BL电极74，但是当WL电极在+1.2V电压作用下时，SL电极72b和BL电极74b均接地。因此由于在n-p-n双极组件30之发射极和集电极之间没有电压差，储存单元450d不会一直处于保持状态。另外，由于读操作完成较快 (纳秒级)，与浮体24中电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图63、64I和64J所示，储存单元450e与被选定之储存单元450a共享相同之 WL电极70a和SL电极72，但不共享BL电极74。可以看到，这些储存单元450e处于保持模式，储存单元处于逻辑1状态之，能保持浮体24中之电荷，因为本征n-p-n双极组件30会产生空穴电流，以补充浮体24中之电荷；同时处于逻辑0状态之储存单元将保持中性状态。
如图63、64K和64L所示，储存单元450f与被选定之储存单元450a共享相同之 SL电极72b，但不共享BL电极74和WL电极70。因此，由于在n-p-n双极组件30之发射极和集电极之间没有电压差，储存单元450f不会一直处于保持状态。另外，由于读操作完成较快(纳秒级)，与浮体24中电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图63、64M和64N所示，储存单元450g与被选定之储存单元450a共享相同之 BL电极74a，不共享SL电极72和WL电极70，此时BL电极74上施加了正电压。由于 SL电极72和BL电极74(即，n-p-n双极组件30之发射极和集电极)之间之电位差较小，不会产生基极电流流入浮体24中。另外，由于读操作完成较快(纳秒级)，与浮体24中电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图63、64O和64P所示，储存单元450h与选定之储存单元450a不共享任何WL、 BL和SL电极，同时SL电极72将保持正电，BL电极保持接地(图64O-64P)。可以看到，这些储存单元处于保持模式，储存单元处于逻辑1状态之，能保持浮体24中之电荷，因为本征n-p-n双极组件30会产生空穴电流，以补充浮体24中之电荷；同时处于逻辑0 状态之储存单元将保持中性状态。
需要注意之是：上述电压等级均为示例用，在不同之条件下，可以根据技术节点或设计要进行选择，无限定之意。
在储存单元450之2行写入逻辑0操作，如图65所示。在反向偏压电极(即，SL 电极72)上施加一个负之偏压，在WL电极70上施加一个0电压，在BL电极72和基板电极78上施加一个0电压。未被选定之SL电极72将保持正向偏置。在此条件下，p-n 结(选定单元50之浮体24和埋入阱22之间)正向偏置，将浮体24中之空穴转移。在一个特定之非限制实例中，将大约0.5伏特之电压施加到电极72上，大约0.0伏特之电压施加到电极70上，并将大约0.0伏特之电压施加到电极74和78上。上述电压值也可以不同，只要上述电荷之间之相对关系即可。
在图65中，被选定之SL电极72b在大约0.5V之电压下偏置，同时未被选定之 SL电极72a、72c(未画出)72n+1在大约+1.2V之电压下偏置；WL电极70a-70n在 0.0V之电压下偏置，BL电极74a-74p在0.0V电压下偏置，基板电极78a-78n+1在0.0V 电压下偏置。在部分实例中，基板实际上是另外一个基板(未画出)上之阱，基板电极可以在大约0.5V之电压下偏置，避免了在选定之SL电极72上产生不需要之电流。这样，就使得所有之储存单元450均与SL电极72b相连，包括选定之储存单元450a、450c、 450d、450f，以便写入逻辑0状态。
如图65、66A和66B所示，为储存数组480中选定和未选定储存单元480在两行写入逻辑0操作期间之偏压情况。对于选定之储存单元，450a、450c、450d、450f，施加到SL电极72上之负偏压将在浮体24和埋入阱区域22之间产生大之电位差。这样就使得浮体24中之空穴电荷流出。由于埋入阱22由多个储存单元50共享，所有之共享SL电极72之储存单元450将写入逻辑0状态。
未被选定之储存单元450中n-p-n双极组件30之偏压情况如图66A-66B所示，包括储存单元450b、450e、450g、450h，在写入逻辑0操作期间。由于写入逻辑0操作涉及到向选定之SL电极72施加一个负电压，所有未选定单元之偏压情况均相同。未被选定之储存单元将处于保持操作，BL电极上施加大约0.0伏，WL电极上施加0伏，为被选定之SL电极正向偏置。
如图67所示，单列写入逻辑0操作可以通过在BL电极74上施加负偏压实现，而无需使用SL电极72(如图65、66A和66B所示)。SL电极72可以正向偏置，同时在基板电极78上施加一个0电压，在WL电极70上施加一个0电压。在此条件下，所有共享BL电极74之储存单元可以被写入逻辑0状态，同时所有其他之储存单元450均处于保持状态不变。
在图67中，选定之BL电极74a可以在大约-1.2V之电压下偏置，同时未被选定之 BL电极74b-74p在0.0伏电压下偏置，WL电极70a-70n在0.0V电压下偏置，源线电极 72a-72n+1在大约+1.2V电压下偏置，基板电极78a-78n+1在大约0.0V电压下偏置。在此条件下，所有与BL电极74a相连之储存单元450，包括选定之储存单元450a、450b、 450c和450g，都将被写入逻辑0状态，同时其与之储存单元450，包括未被选定之储存单元450d、450e、450f、450h，都将处于保持模式。上述电压等级均为示例用，可以根据技术节点或设计要进行选择，无限定之意。
如图68和69A-69P所示，单单元上允许单位写入之写入0操作，就是在WL电极 70上施加一个正电压，在BL电极74上施加一个负电压，在SL电极72上施加一个0/负电压，在基板电极78上施加一个0或正电压。在此中情况下，由于在WL电极70上施加了一个正电压，浮体24之电位将通过电容耦合升高。使得：浮体24之电位升高，负电压施加到BL电极74上，24和位线区域16之间之p-n结正向偏置，转移掉浮体24上之空穴。从而减少了储存数组480中给其他储存单元450造成写入逻辑0干扰，所施加之电位可以按如下方法优化：如果假设具有逻辑1状态之浮体24之电位为VFB1，则可以通过设定施加到WL电极70上之电压来提高浮体24之电位，可以提高VFB1/2，而-VFB1/2就是施加到BL电极74之电压。
在一个非限定实例中，可以在选定之储存单元450a上施加以下偏压情况：在SL 电极72b上施加大约0.0伏，在BL电极74a上施加大约0.2伏，在WL电极70a上施加大约+0.5伏，在基板电极78a-78n+1上施加大约0.0伏；同时在为被选定之SL电极72a-72c (未画出)-72n+1上施加大约+1.2伏，在BL电极74b-74p上施加大约0.0伏，在未被选定之WL电极70b-70n上施加大约0.0伏。图68给出了储存数组480中选定储存单元450 和未被选定储存单元450之偏压情况。上述电压等级均为示例用，可以根据技术节点或设计要进行选择，无限定之意。
在写入逻辑0操作下，选定储存单元_450a之偏压情况可以通过图69A-69B详细说明。如上文讨论之，在浮体24和位线区域16(与BL电极74a相连)之间之电势差现在增大了，导致了正向偏置之偏压电流大于基极之空穴电流，该空穴电流由n-p-n双极组件 30a、30b产生，双极组件由埋入阱区域22、浮体24和位线区域16构成。结果就是空穴从浮体24中转移。
未被选定之储存单元450在写入1操作时，如图69C-69P所示。其中，未被选定之储存单元450b，共享相同之WL电极70a和BL电极74a，但是不与选定之储存单元 450a共享同一SL电极72，如图69C-69D所示。其中，未被选定之储存单元450c，共享相同之SL电极72b和BL电极74a，但是不与选定之储存单元450a共享同一WL电极70，如图69E-69F所示。其中，未被选定之储存单元450d，共享相同之WL电极70a和SL电极72b，但是不与选定之储存单元450a共享同一BL电极74，如图69G-69H所示。在图 69I-69J中，未被选定之储存单元450e上偏压情况如图所示，450e与选定之储存单元450a 共享同一WL电极70a，但是不共享SL电极72和BL电极74。在图69K-69L中，未被选定之储存单元450f上偏压情况如图所示，450f与选定之储存单元450a共享同一SL电极72b，但是不共享WL电极70和BL电极74。所有与被选定之储存单元共享相同BL电极 74a之储存单元之偏压情况，如图69M-69N所示，不共享相同之WL电极70和SL电极 72(如，储存单元450g)；同时所有与选定之储存单元450a不共享任何WL、SL和BL 电极70、72、74(如，储存单元450h)如图69O-69P所示。
浮体24之电位(与选定之储存单元共享相同之WL电极70)将因为与WL电极 70之电容耦合，而升高VFB。对于具有逻辑0状态之储存单元，浮体24电位之升高不会最终将p-n二极管正向偏置(二极管由浮体24构成)，并且结16将移走浮体24中之空穴。因此，浮体24之电位将回到初始之逻辑0平衡电位。”对于处于逻辑1状态之储存单元，浮体24之电位将立即升高VFB，导致空穴从浮体24中转移。在移除WL电极70 上之正偏压之后，浮体24之电位将下降VFB。如果浮体24之初始电位(逻辑状态1)为 VFB1，则写入逻辑0操作之后，浮体24之电位将变成VFB1-VFB。因此，WL电位需要进行优化，使得储存单元50中之浮体电位在逻辑1状态下不会太高。例如，由于与WL 耦合，浮体之最大电位升高不会超过VFB1/2。
如图69C-69D所示，未被选定之储存单元450b，与选定之储存单元共享相同之 WL电极70a和BL电极74a，但不共享SL电极72，向BL电极施加一个伏偏压，同时将 SL电极正向偏置。在BL和SL电极之间之电压差(即双极组件30之发射极和集电极)，要大于储存单元在保持状态下之电压差。因此，p-n二极管之正向偏置电流(p-n二极管由浮体24和位线区域16构成)就会由双极组件30之基极电流(更大)来补充。因此，储存单元450b将始终处于保持模式。因此，当储存单元450b处于逻辑1状态时，它将保持浮体24中之电荷，因为本征双极组件30将产生空穴电流，对浮体24中之电荷进行补充，同时当储存单元450b处于逻辑0状态时，双极组件30将关闭，使得浮体24之电荷保持中性。
如图69E-69F所示，未被选定之储存单元450c与选定之储存单元450a共享SL电极72b和BL电极74A，但不共享WL电极70，同时SL电极72接地，BL电极负偏置。这样，位于浮体24和位线区域16之间之p-n二极管就会正向偏置。对于逻辑状态0下之储存单元，升高浮体24之电位并不会改变初始之逻辑0状态，因为并没有空穴储存在浮体24中。对于逻辑1状态之储存单元，净效应就是在写入0操作之后，浮体24之电位将下降。因此，BL电位需要进行优化，使得储存单元50中之浮体电位在逻辑1状态下不会太高。例如，在BL电极74上施加-VFB1/2。对于处在逻辑0状态之储存单元，双极组件 30将保持关闭，使得单元保持逻辑0状态。
如图69G和69H所示，储存单元450d与被选定之储存单元450a共享相同之WL 电极70a和SL电极72b，但不共享BL电极74，此时SL电极72和BL电极74均接地。因此，由于在n-p-n双极组件30之发射极和集电极之间没有电压差，储存单元450d不会一直处于保持状态。另外，由于写操作完成较快(纳秒级)，与浮体24中电荷之寿命 (毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图69I-69J所示，为被选定之储存单元450e与被选定之储存单元450a共享相同之WL电极70a和SL电极72，但不共享BL电极74。可以看到，这些储存单元450e处于保持模式，储存单元处于逻辑1状态之，能保持浮体24中之电荷，因为本征n-p-n双极组件30会产生空穴电流，以补充浮体24中之电荷；同时处于逻辑0状态之储存单元将保持中性状态。
如图69K和69L所示，储存单元450f与被选定之储存单元450f共享相同之SL电极72b，但不共享BL电极74和WL电极70。因此，由于在n-p-n双极组件30之发射极和集电极之间没有电压差，储存单元450f不会一直处于保持状态。另外，由于写操作完成较快(纳秒级)，与浮体24中电荷之寿命(毫秒级)相比，是之不会对浮体中储存之电荷造成多大扰动。
如图69M-69N所示，为被选定之储存单元450g与被选定之储存单元450a共享相同之BL电极74a，而不共享WL电极70和SL电极72；此时BL电极上施加之是负偏压，而SL电极保持正偏置。在BL和SL电极之间之电压差(即双极组件30之发射极和集电极)，要大于储存单元在保持状态下之电压差。因此，p-n二极管之正向偏置电流(p-n 二极管由浮体24和位线区域16构成)就会由双极组件30之基极电流(更大)来补充。因此，储存单元450g将始终处于保持模式。处于逻辑状态1之储存单元将保持浮体24中之电荷，因为本征双极组件30将产生空穴电流，不但红浮体24中之电荷，同时处于逻辑 0状态之单元将保持中性状态。
如图69O和69P所示，储存单元450h与选定之储存单元450a不共享任何WL、 BL和SL电极70、74、72，同时SL电极72将保持正电，BL电极保持接地。可以看到，这些储存单元处于保持模式，储存单元处于逻辑1状态之，能保持浮体24中之电荷，因为本征n-p-n双极组件30会产生空穴电流，以补充浮体24中之电荷；同时处于逻辑0状态之储存单元将保持中性状态。
本项发明中也可以列出不同类型之写入逻辑0操作之实例。上述电压等级均为示例用，可以根据技术节点或设计要进行选择，无限定之意。
也可以通过上文介绍之碰撞电离在储存单元450上进行写入逻辑0操作，例如，根据引用文献Lin，或者也可以通过带对带穿遂效应(门诱导漏电流或GIDL)来实现，见引用文献Yoshida。
图70展示了在带对带穿遂(GIDL)写入逻辑-1操作过程中储存数组480中选定之储存单元450a之偏压条件范例。如前文所讨论，参考吉田之做法，选定之有代表性之储存单元450a之WL电极70a上施加之负栅偏压和BL电极74a上施加之正栅偏压导致选定之储存单元450之浮体24出现空穴注入。在写入逻辑-1操作过程中，SL电极72和衬底电极78会被接地。
正如在图71A和71B中进一步阐明之那样，在特定之非限制性之实例中，向选定之储存单元450a中施加如下偏压条件：向SL电极72b上施加大约0.0伏特之电位，向 BL电极74a上施加大约+1.2伏特之电位，向WL电极70a上施加大约-1.2伏特之电位并向衬底电极78(图71B中未显示)上施加大约0.0伏特之电位。这种偏压条件使得能带向上弯曲至位线区16(靠近选定之有代表性之储存单元450a)部分，在位线(电子)上产生GIDL电流。同时在浮体24上出现空穴注入，为其充电，直至逻辑-1电平。
图70还展示了施加到未选定之电极上之偏压条件，详情如下：向未选定之SL电极72a和72c(不显示)至72n+1上施加大约+1.2伏特之电压，向未选定之BL电极74b 至74p施加大约+0.0伏特之电压，向未选定之WL电极70b至70n+1施加大约+0.0伏特之电压并向衬底电极78a至78n+1施加大约+0.0伏特之电压。
写入逻辑1操作过程中未选定之储存单元见图71C至71O：储存单元450b(与选定之储存单元450a共享同一个WL电极70a和BL电极74a，但并不共享同一个SL电极72)之偏压条件如图71C至71D所示。储存单元450c(与选定之储存单元450a共享同一个SL电极72b和BL电极74a，但并不共享同一个WL电极70)之偏压条件如图71E至 71F所示。储存单元450d(与选定之储存单元450a共享同一个WL电极70a和SL电极 72b，但并不共享同一个BL电极74)之偏压条件如图71G至71H所示。储存单元450e (与选定之储存单元450a共享同一个WL电极70a，但并不共享同一个SL电极72，也不共享同一个BL电极74)之偏压条件如图71I至71J所示。储存单元450f(与选定之储存单元450a共享同一个SL电极72b，但并不共享同一个WL电极70，也不共享同一个BL 电极74)之偏压条件如图71K至71L所示。储存单元(与选定之储存单元450a共享同一个BL电极74a，但并不共享同一个WL电极70，也不共享同一个SL电极72)，如储存单元450g之偏压条件如图71M至71N所示。而储存单元(与选定之储存单元450a并不共享WL、SL和BL电极70、72和74)，如储存单元450h之偏压条件如图71O至71P 所示。
如图71C至71D所示，对于未选定之具有代表性之储存单元450b(与选定之储存单元450a共享同一个WL电极70a和BL电极74a，但并不共享同一个SL电极72)来说， BL和SL电极均为正向偏压。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450b也不再处于保持状态。然而，比起浮体24之电荷寿命 (约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
如图71E至71F所示，对于未选定之具有代表性之储存单元450c(与选定之储存单元450a共享同一个SL电极72b和BL电极74a，但并不共享同一个WL电极70)来说， SL电极72现在已被接地，BL电极为正向偏压。因此，储存单元450c将处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
如图71G至71H所示，对于未选定之具有代表性之储存单元450d(与选定之储存单元450a共享同一个WL电极70a和SL电极72b，但并不共享同一个BL电极74)来说， SL电极72和BL电极74现在已被接地。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450d也不处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
如图71I至71J所示，对于未选定之具有代表性之储存单元450e(与选定之储存单元450a共享同一个WL电极70a，但并不共享同一个SL电极72，也不共享BL电极74) 来说，SL电极保持正向偏压。因此，储存单元450e将仍处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
如图71K至71L所示，对于未选定之具有代表性之储存单元450f(与选定之储存单元450a共享同一个SL电极72b和WL电极70，但并不共享同一个BL电极74)来说， SL电极72和BL电极74现在已被接地。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450f也不再处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
如图71M至71N所示，对于未选定之具有代表性之储存单元450g(与选定之储存单元450a共享同一个BL电极74a，但并不共享同一个WL电极70，也不共享SL电极72) 来说，BL电极和SL电极被施加正向偏压。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450g也不再处于保持状态。然而，比起浮体24 之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
如图71O至71P所示，对于未选定之具有代表性之储存单元450h(与选定之储存单元并不共享WL、BL和SL电极70、74和72)来说，SL电极72n+1将保持带正电荷， BL电极74b和WL电极70n被接地。我们可以看到，储存单元450h将处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
图72展示了在碰撞电离写入逻辑-1操作过程中储存数组480中选定之储存单元450a之偏压条件范例。如前文所讨论，参考上文引用之林之做法，选定之有代表性之储存单元450a之WL电极70a上施加之正栅偏压和BL电极74a上施加之正栅偏压导致选定之储存单元450之浮体24出现空穴注入。在写入逻辑-1操作过程中，SL电极72b和衬底电极78a至78n+1会被接地。
正如在图72中进一步阐明之那样，在特定之非限制性之实例中，向选定之储存单元450a中施加如下偏压条件：向SL电极72b上施加大约0.0伏特之电位，向BL电极 74a上施加大约+1.2伏特之电位，向WL电极70a上施加大约+1.2伏特之电位并向衬底电极78a至78n+1上施加大约0.0伏特之电位。如前文所讨论，参考上文引用之林之做法，由于碰撞电离机制之作用，这种偏压条件会造成已选定之具有代表性之储存单元450a开始传导电流。在文字线电极上之+1.2V电流和位线电极74a上之+1.2V电流之联合体接通具有代表性之储存单元450a中之双极器件30(与自身之前之逻辑状态无关)，并且在浮体24中产生足够之空穴电荷，使其处于逻辑1状态。
图72还展示了施加到未选定之电极上之偏压条件，详情如下：向未选定之SL电极72a和72c(不显示)至72n+1上施加大约+1.2伏特之电位，向未选定之BL电极74b 至74p施加大约+0.0伏特之电位，向未选定之WL电极70b至70n+1施加大约+0.0伏特之电位并向衬底电极78a至78n+1施加大约+0.0伏特之电位。
对于未选定之具有代表性之储存单元450b(与选定之储存单元450a共享同一个WL电极70a和BL电极74a，但并不共享同一个SL电极72)来说，BL和SL电极均为正向偏压。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450b也不再处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
对于未选定之具有代表性之储存单元450c(与选定之储存单元450a共享同一个SL电极72b和BL电极74a，但并不共享同一个WL电极70)来说，SL电极72b现在已被接地，BL电极为正向偏压。因此，储存单元450c将处于保持状态，而状态逻辑1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
对于未选定之具有代表性之储存单元450d(与选定之储存单元450a共享同一个WL电极70a和SL电极72b，但并不共享同一个BL电极74)来说，SL电极72和BL电极74现在已被接地。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450d也不处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
对于未选定之具有代表性之储存单元450e(与选定之储存单元450a共享同一个WL电极70a，但并不共享同一个SL电极72，也不共享BL电极74)来说，SL电极保持正向偏压。因此，储存单元450e将仍处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。在这种情况下，储存单元450e可能会出现写入干扰问题，对于这个问题我们将在下文中和图73A至73B一起进行详细讨论。
对于未选定之具有代表性之储存单元450f(与选定之储存单元450a共享同一个SL电极72b，但并不共享同一个WL电极70，也不共享同一个BL电极74)来说，SL电极72和BL电极74现在已被接地。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450f也不再处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
对于未选定之具有代表性之储存单元450g(与选定之储存单元450a共享同一个BL电极74a，但并不共享同一个WL电极70，也不共享SL电极72)来说，BL电极74a 和SL电极72n+1被施加正向偏压。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450g也不再处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
对于未选定之具有代表性之储存单元450h(与选定之储存单元并不共享WL、BL 和SL电极70、74和72)来说，SL电极72n+1将保持带正电荷，BL电极74b和WL电极70n被接地。我们可以看到，储存单元450h将处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体 24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
图73A和图73B展示了在图72所示之偏压条件下具有代表性之储存单元450e之偏压条件。储存单元450e与文字线电极70a(在+1.2V下偏压)、位线电极74b(在 +0.0V下偏压)和源线电极72a(在+1.2V下偏压)耦合在一起。值得关注之是，储存单元450e之浮体区24被位线70a之电容性耦合所推动，从而在其内部产生1.2伏特之偏压——尽管在选定之具有代表性之储存单元450a中存在相反之电势。如果双极器件30将要在这些条件下被接通，写入干扰条件(向未被选定之储存单元中写入不必要之逻辑-1)将会出现，导致逻辑-1被写入未被选定之储存单元450e中。
解决具有代表性之储存单元450e中写入干扰之其中一个方法就是：在设计储存单元450时，要确保在使用该项技术中之已知方法之时候，源线电极72处于正向偏压状态时产生电荷载体之碰撞电离之效率比位线电极74处于正向偏压状态时产生电荷载体之碰撞电离之效率低。这样一来就产生了足够之电流，可以使具有代表性之储存单元450e处于保持状态，并产生较高之电流，足够将逻辑-1写入储存单元450a中。
或者，可如图37所示，采用一组不同之偏压条件。图37展示了使用碰撞电离将逻辑-1写入储存数组480中选定之储存单元450a之另外一个范例。如前文所讨论，参考上文引用之林之做法，图72中所示之选定之有代表性之储存单元450a之WL电极70a上施加之正栅偏压和BL电极74a上施加之正栅偏压导致选定之储存单元450之浮体24出现空穴注入。在写入逻辑-1操作过程中，SL电极72b和衬底电极78a至78n+1会被接地。本写入逻辑-1操作中之差异是未选定之位线74b至74p以及未选定之源线72a和72c(不限时)至72n+1之偏压条件
正如在图74中进一步阐明之那样，在特定之非限制性之实例中，向选定之储存单元450a中施加如下偏压条件：向SL电极72b上施加大约0.0伏特之电压，向BL电极 74a上施加大约+1.2伏特之电压，向WL电极70a上施加大约+1.2伏特之电压并向衬底电极78a至78n+1上施加大约0.0伏特之电压。如前文所讨论，参考上文引用之林之做法，由于碰撞电离机制之作用，这种偏压条件会造成已选定之具有代表性之储存单元450a开始传导电流。在文字线电极上之+1.2V电流和位线电极74a上之+1.2V电流之联合体接通具有代表性之储存单元450a中之双极器件30(与自身之前之逻辑状态无关)，并且在浮体24中产生足够之空穴电荷，使其处于逻辑1状态。
图74还展示了施加到未选定之电极上之偏压条件，详情如下：向未选定之SL电极72a和72c(不显示)至72n+1上施加大约+0.6伏特之电位，向未选定之BL电极74b 至74p施加大约+0.6伏特之电位，向未选定之WL电极70b至70n+1施加大约+0.0伏特之电位并向衬底电极78a至78n+1施加大约+0.0伏特之电位。
对于未选定之具有代表性之储存单元450b(与选定之储存单元450a共享同一个WL电极70a和BL电极74a，但并不共享同一个SL电极72)来说，BL和SL电极均为正向偏压，施加在BL上之偏压要高于施加在SL上之偏压。因此，双极器件30被接通，储存单元450b将处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
对于未选定之具有代表性之储存单元450c(与选定之储存单元450a共享同一个SL电极72b和BL电极74a，但并不共享同一个WL电极70)来说，SL电极72b现在已被接地，BL电极为正向偏压。因此，储存单元450c将处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
对于未选定之具有代表性之储存单元450d(与选定之储存单元450a共享同一个WL电极70a和SL电极72b，但并不共享同一个BL电极74)来说，SL电极72b现在已被接地，BL电极74b出现轻微之正向偏压。因此，储存单元450d将处于保持状态，而状态逻辑1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
对于未选定之具有代表性之储存单元450e(与选定之储存单元450a共享同一个WL电极70a，但并不共享同一个SL电极72，也不共享BL电极74)来说，SL电极72a 和BL电极74b均出现轻微之正向偏压。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450e也不再处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。这也就消除了具有图35、36A和36B所示中偏压条件之具有代表性之储存单元450e之潜在写入干扰。
对于未选定之具有代表性之储存单元450f(与选定之储存单元450a共享同一个SL电极70b，但并不共享同一个WL电极70，也不共享BL电极74)来说，SL电极72b 被接地，BL电极74b出现轻微之正向偏压。因此，储存单元450f将处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
对于未选定之具有代表性之储存单元450g(与选定之储存单元450a共享同一个BL电极74a，但并不共享同一个WL电极70，也不共享SL电极72)来说，BL电极74a 上被施加之正向偏压要低于SL电极72n+1被施加正向偏压。因此，储存单元450g将处于保持状态，而状态逻辑1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件30会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
对于未选定之具有代表性之储存单元450h(与选定之储存单元并不共享WL、BL 和SL电极70、74和72)来说，SL电极72n+1和BL电极74b将出现轻微之正向偏压，而WL电极70n被接地。因此，在n-p-n双极器件30之发射极和集电极端之间并不存在电势差，因而储存单元450e也不再处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
我们已经就具有代表性之由多个储存单元450组成之储存数组480之不同之结构和操作方法进行了讨论。很多其他之实例可能也在本发明之研究范围内。例如，第一导电类型之区域可从p型改为n型，第二导电类型之区域可从n型改为p型，不同之操作采取极性相反之偏压。偏压水平本身只用于示范，随着设计选择之不同，不同实例之偏压水平也不同。可改变储存数组480，以便外侧之行与相邻之行共享同一个源线72，并使用专用之文字线70。本领域之技术人员也可以很容易地想起很多其他之实例。因此，除了附加之权利主张外，本发明并不以任何方式进行限制。
值得注意之是，使用图56至58B中展示之翅片结构52或52A构建之储存单元可用于替换储存数组480中之储存单元450，带共享文字线或不带共享源线，并以类似于储存单元450之方式发挥作用。还可以对储存单元450进行很多其他之改变。例如，可在储存单元450或储存单元250V中将第一导电类型和第二导电类型互换，外加电压之相对极性也进行互换。上述之所有电压电平只用于示范，随着设计选择之不同，不同实例之偏压水平也不同。因此，本发明并不以任何方式进行限制。
图75A展示了内存件450之另外一个实例。其中被绝缘层28分开之相邻区域16 借助触点64与BL电极74共享一个连接。通过与BL电极74共享一个连接，由于每两个储存单元450只需要一个触点，可得到更为紧凑之储存单元。
图75B展示了储存单元450之另外一个实例。其中在相邻之储存单元450之间现在并未共享位线区域16和触点64。通过第二导电类型之绝缘区域33和位线区域16可实现第一导电类型之相邻浮体24区域之绝缘。
图76A至76O展示了图75B中展示之储存单元450之制造方法。这种方法部分使用更换绝缘体技术(正如前文所讨论之S_Kim和Oh)产生绝缘区域33。
将参考图76A至76AA对图75B所示之制造储存单元450之方法进行详细描述。这27幅图以三个相关视图为一组进行排列。每组之第一幅图为俯视图，每组之第二幅图为该组第一幅图俯视图之垂直断面(命名为I-I’)，每组之第三幅图为该组第一幅图俯视图之水平剖面(命名为II-II’)。因此，图76A、76D、76G、76J、76M、76P、76S、76V 和76Y是在制造过程中各个阶段之储存单元450之一系列俯视图，而图76B、76E、76H、 76K、76N、76Q、76T、76W和76Z是各自之垂直断面(命名为I-I’)，图76C、76F、 76I、76L、76O、76R、76U、76X和76AA是各自之水平断面(命名为II-II’)。正如前文中和较早图形同时描述之那样，图76A至76AA中出现之较早图形中使用之相同之参考号代表类似之、相同之或模拟之结构。在这里，“垂直”是指在俯视图之页面上自上而下之方向，而“水平”是指在俯视图之页面上自左而右之方向。在储存单元450之具体实例中，就半导体器件之表面而言，两个横截面是“水平”之。
如图76A至76C所示，在衬底12上生长着一个薄薄之导电区202(即具有代表性之130nm工艺中之300A，尽管该导电区会随着实例采取之加工技术和几何结构之不同而变化)。导电区202采取与衬底区12不同之材料制成，以便随后可以选择性地对其进行蚀刻，而不会同时对衬底12也进行不必要之蚀刻。例如，导电区202之材料可采取硅锗 (SiGe)，而衬底12可采用硅。
如图76D至76F所示，可采取光刻法形成导电区202之图案。随后，对202层进行蚀刻，接下来就是另一个导电区204之生长了。举例来说，在具有代表性之130nm工艺中，导电区204之厚度大约为500A。导电区204可采取与衬底12相同之材料，例如，可采用硅。接下来可进行平面化，以确保可以得到平面。最终得到之结构如图76D至76F 所示。
如图76G至76H所示，接下来要进行沟槽成形工艺，其步骤顺序与图36G至36H 之所示之顺序类似，也就是先形成二氧化硅层220、多晶硅层222和氮化硅层224，接下来再通过光刻形成图案，最后是蚀刻过程。在蚀刻沟槽216时要确保其深度要超过沟槽 208之深度。例如，在具有代表性之130nm工艺中，沟槽208之深度大约为1200A，沟槽 216之深度大约为1600A。最终得到之结构如图76G至76I所示。
如图76J至76L所示，接下来要进行之是硅氧化步骤，也就是在沟槽208和沟槽 216中生长二氧化硅薄膜。例如，在具有代表性之130nm工艺中，可生长4000A之二氧化硅。接下来要进行化学-机械抛光步骤，对最终得到之二氧化硅薄膜进行抛光，确保二氧化硅层相对于硅表面来说是平坦之。在具有代表性之130nm工艺中，随后要进行之是硅干法刻蚀，确保从硅表面量起，剩下之二氧化硅层之高度大约为300A。接下来可移除氮化硅层224和多晶硅层222，然后进行湿法蚀刻，以移除二氧化硅层220(以及在前面之沟槽208和沟槽216区域形成之部分二氧化硅薄膜)。图76J至76L展示了采取这些步骤所形成之绝缘层26和28。
如图76M至76O所示，接下来进行氧化物蚀刻，使氧化物区26和28凹进去(例如凹进大约1000A)，并使导电区202暴露出来。接下来进行湿法蚀刻工艺，以便有选择地移除区域202，在区域204之突出部分下面形成间隙203。通过这些步骤最终得到之结构如图76M至76O所示。
如图76P至76R所示，接下来对最终得到之间隙区203进行氧化，以形成隐埋氧化物区33。将绝缘区26顺着衬底12表面隐藏起来，这样可便于靠近，对202区域进行蚀刻，形成间隙区203；接下来在间隙203中进行氧化物生长，形成隐埋氧化物区33。区域204之突出部分限制了氧化物在间隙区203中之生长，防止隐埋氧化物区33向表面生长。最终得到之结构如图76P至76R所示。
如图76S至76U所示，接下来进行大约1000A之氧化物沉积工艺，然后进行平面化程序。随后实施离子注入步骤，形成隐埋井区22。对离子注入能量进行优化，确保形成之隐埋层区22比绝缘层26之底部要浅。因此，绝缘层26使隐埋层区22和邻近之储存单元绝缘。另一方面，隐埋层区22之形成要确保绝缘层28和33不会与隐埋层区22绝缘，使得隐埋层区22在II-II’剖面线方向上保持连续不断。通过这些步骤最终得到之结构如图 76S至76U所示。
如图76V至76X所示，接下来会在硅表面(例如，在具有代表性之130nm工艺中大约为100A)上形成二氧化硅层(或者高介电系数材料)62，随后进行多晶硅(或金属) 门60沉积(在具有代表性之130nm工艺中大约为500A)。接下来进行光刻程序，以形成门和文字线之图案；随后在没有变苍白之地方对多晶硅层和二氧化硅层进行蚀刻。最终得到之结构如图76V至76X所示。
如图76Y至76AA所示，接下来再实施一次离子注入步骤，以形成第二导电类型 (即n型传导)之位线区16。门60和绝缘层26及28在离子注入过程中起到掩蔽层之作用，这样一来在位线区16外面就不会形成第二导电类型之区域。随后要进行之是后端工艺，以形成触点和金属层。
图77A至77F展示了一个无门半场晶体管储存单元之实例。按照当前之发明，储存单元550可不再使用早期储存单元(例如储存单元250)中存在之门电极，这样就能得到更为紧凑之布局，原因在于有些设计规则(例如门-触点间距)将不再对最小单元之尺寸造成影响。
图77A至77F展示了第一导电类型之衬底12、第二导电类型之隐埋层22、第二导电类型之位线区16、第二导电类型之区域20，第一导电类型之区域21、隐埋层区22、第一导电类型之浮体24、绝缘区26和28、源线电极72和衬底电极78。储存单元550之功能与前文所讨论之实例储存单元250中之功能类似。前文讨论之储存单元550和储存单元 250之主要差异在于不使用门60和门绝缘体62。在另外一个实例中，储存单元550边界中半导体表面14之隐埋层22不存在触点。
储存单元550之制造方法非常类似于图36A至36U中所示之储存单元250之制造方法。但有一点例外，那就是不采用形成门60之光刻步骤，而是需要使用不同之光刻步骤，形成位线区16之图案，以便进行离子注入或扩散。
图77A展示了储存单元550之俯视图以及一些临近组成部分。
图77B展示了单个储存单元550之俯视图以及图77C和77D中所示横截面各自之垂直切割线I-I’和水平切割线II-II’。
图77E展示了储存单元550如何通过第二导电类型之区域20将其隐埋层22耦合至源线电极72上以及如何通过第一导电类型之区域21将衬底12耦合至衬底电极78上。
图77F展示了有代表性之储存数组580。接下来之图纸将使用该储存数组对储存单元550之各种操作进行说明。储存单元550被排列进数组时，会产生内存件。储存数组 580包括部分有代表性之储存单元550a、550b、550c和550d。在选择单个储存单元进行操作时，有代表性之储存单元550a代表选定之储存单元，而其他之有代表性之储存单元 550b、550c和550d代表各种未选定之储存单元。这些未选定之储存单元与有代表性之选定之储存单元550a共享同一行、列或者既不共享同一行，也不共享同一列。同样，在单行或单列上进行操作之时候，有代表性之储存单元550a将一直处于选定之行或列上。
而这些图将第一导电类型用p型表示，第二导电类型用n型表示。原因在于在前面之实例中，导电类型可能是反之。在某些特定之实例中由于设计选择之不同，第一导电类型变成n型，第二导电类型变成p行。
储存单元状态通过浮体24中之电荷来表示，这样可对由隐埋井区域22、浮体24 和BL位线区16形成之固有之n-p-n双极器件230进行调整。如果储存单元550在主体区 24中存有空穴，比起在主体区24中没有储存空穴之储存单元550，第一种储存单元550 之双极电流更高(即在读出操作过程中从BL电极流向SL电极之电流)。
储存在主体区24中之正电荷会随着时间之流逝而降低，原因在于浮体24、位线区16和隐埋层22所组成之p-n二极管漏电以及电荷复合。本发明中使用之独一无二之技术在于可以向数组中所有之储存单元平行地进行保持操作。
图78A展示了完整之数组保持操作过程，而图78B展示了单行保持操作之过程。可以采取与储存单元250之保持操作类似之方式进行保持操作，即向背部偏压电极(即SL电极72)施加正向偏压，将电极74和衬底电极78进行接地。如果浮体24带正电荷 (即处于状态逻辑1)，由BL位线区16、浮体24和隐埋井区22组成之n-p-n双极晶体管230将会被接通。
一部分双极晶体管电流接下来会流入浮体区域24(通常称为“基极电流”)并保持状态逻辑1数据。可通过将隐埋井区22、浮体区域24和位线区16组成之双极器件设计为低增益型双极器件之方法提高保持操作之效率，而双极增益可定义为从SL电极72中流出之集电极电流与流进浮体区域24中之基极电流之间之比率。
对于状态逻辑0数据中之储存单元来说，将不会接通双极器件，随后也不会有基极空穴电流流入浮体区域24。因此，状态逻辑0中之储存单元将保持在状态逻辑0中。
可向SL电极72周期性地施加正电压脉冲，而非施加恒定之正向偏压，这样可降低储存单元550之能量消耗。
下文提供了保持操作之偏压条件之范例：向BL电极74上施加零电压，向SL电极 72上施加正电压，并向衬底电极78上施加零电压。在特定之非限制性之实例中，向电极 72施加大约+1.2伏特电压，向电极74施加大约0.0伏特电压，并向电极78上施加大约 0.0伏特电压。然而，随着设计选择之不同，不同实例之电压电平也不同。
在图78A展示之整个数组保持操作过程中，自72a至72n之所有源线电极均在 +1.2V电压下偏压，自74a至74p之所有位线均偏压为0.0V，自78a至78n之所有源极电极均偏压为0.0V。这样就使储存数组580中之所有储存单元处于保持状态。
在图78B展示之单行保持操作过程中，选定之源线电极72a在+1.2V电压下偏压，而自72b(不显示)至74n所有未选定之源线电极均在0.0V电压下偏压，自74a至74p之所有位线均在0.0V电压下偏压，自78a至78n之所有源极电极均在0.0V电压下偏压。这样就使储存数组280中之所有储存单元处于保持状态。
图79和图80A至80H展示了单储存单元之读出操作。利用以下偏压条件，可通过检测双极器件230电流之方法对储存单元550实施读出操作：向BL电极74上施加正电压，向SL电极72上施加零电压，并向衬底电极78上施加零电压。在保持操作过程中，向选定之BL电极上施加之正电压应不超过向SL电极上施加之正电压。未选定之BL电极将保持零电压，未选定之SL电极将保持正电压。
图79展示了储存数组280中选定之储存单元550a和未选定之储存单元550b、 550c和550d之偏压条件。在这个特定之非限制性之实例中，向选定之SL电极72a施加大约0.0伏特电压，而向未选定之源线电极72b(不显示)至72n施加大约0.0伏特电压；向选定之BL电极74a施加大约+1.2伏特电压，而向未选定之位线电极74b至74p施加 0.0伏特电压，并向衬底电极78a至78n施加大约0.0伏特电压。这些电压电平本身只用于示范，不同实例之电压电平会有所不同
图80A和80B分别展示了选定之有代表性之储存单元550a之偏压条件。在这个特定之非限制性之实例中，向选定之SL电极72a施加大约0.0伏特电压，向选定之BL电极 74a施加大约+1.2伏特电压，并向衬底电极78(不显示)施加大约0.0伏特电压。这样一来，由于双极器件230被断开，如果浮体带正电压，电流就会流过固有之双极器件；如果浮体不带电，就不会有电流流过。
读出操作过程中未选定之储存单元见图80C至80H。与选定之储存单元550a共享同一行之储存单元(即储存单元550b)之偏压条件见图80C和80D。与选定之储存单元 550a共享同一列之储存单元(即储存单元550c)之偏压条件见图80E和80F。与选定之储存单元550a既不共享同一行，也不共享同一列之储存单元(即储存单元550d)之偏压条件见图80G至80H。
如图80C和80D所示，对于储存单元550b(与选定之储存单元550a共享同一行) 来说，SL电极72a和BL电极74p均被偏压至0.0V，这些储存单元相应地也不处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，读出操作完成之时间通常较短 (约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
如图80E至80F所示，对于储存单元550c(与选定之储存单元550a共享同一列) 来说，向BL电极74a和SL电极72n上施加正电压。由于SL电极72和BL电极74之间 (即在在n-p-n双极器件230之发射极和集电极端之间)不存在电势差，不会有基极电流流入浮体24。然而，比起浮体24之电荷寿命(约为数毫秒)，读出操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
如图80G至80H所示，对于储存单元550d(与选定之储存单元550a既不共享同一行，也不共享同一列)来说，SL电极72n将保持正电压，BL电极74p将保持接地。有代表性之储存单元550d将处于保持状态，而状态逻辑1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件230会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
以上各种电压偏压仅用于示范。各个实例中这些电压偏压会随着设计选择和使用之工艺技术之不同而有所不同。
图81展示了单行写入逻辑0操作，而图82A和82B展示了未选定之具有代表性之储存单元550c之偏压条件和操作。在图81中，选定之行SL电极72a在0.5V电压下出现负偏压，而自72b(不显示)至72n所有未选定之行电极SL均偏压为0.0V，自74a至 74p之所有BL电极均在0.0V电压下偏压，自78a至78n之所有衬底电极均在0.0V电压下偏压。由于浮体24向隐埋层22上施加之正向偏压，这样就使得选定之储存单元550 (例如有代表性之储存单元550a和550b)将其双极器件接通，避免浮体24中出现空穴。
图82A和82B展示了未选定之具有代表性之储存单元550c之操作过程。在这个例子中，储存单元550c代表储存数组280中之所有储存单元550，并不处于选定之行中。储存单元550c使其SL电极72n在+1.2V电压下偏压，BL电极74a在0.0V电压下偏压，与图78A和78B中展示之保持操作相对应。
可通过向BL电极74(而非在SL电极72)上施加负偏压之方法以列为基准进行写入逻辑0操作。SL电极72为零偏压或者正偏压，而向衬底电极78上施加零电压。在这些条件下，所有共享同一个BL电极74之储存单元将被写入状态逻辑0，而其余之储存单元则全部维持现状。
以上各种电压偏置仅用于示范。各个实例中这些电压偏置会随着设计选择和使用之工艺技术之不同而有所不同。
如前文所讨论，参考上文引用之林之做法，可通过碰撞电离在储存单元550上进行写入逻辑1操作。
图83和84A至84B展示了通过碰撞电离进行写入逻辑1操作过程中选定之储存单元550a之偏压条件范例。向BL电极74上施加正偏压，向选定之SL电极72和衬底电极 78上施加零电压。在保持操作过程中，向BL电极74上施加之正偏压应超过向SL电极 72上施加之正电压。施加到BL电极上之正偏压应足以接通双极器件230，无需考虑选定之储存单元550a中数据之初始状态。这样就会有基极空穴电流流向选定之储存单元550a 之浮体24，对其进行充电，直至逻辑1状态。
在特定之非限制性之实例中，向选定之储存单元550a中施加如下偏置条件：向选定之SL电极72a施加大约0.0伏特电位，向选定之BL电极74a施加大约+2.0伏特电位，并向衬底电极78a至78n施加大约0.0伏特电位。以下偏压条件被施加到未选定之电极上：向SL电极72b(不显示)至72n施加大约+1.2伏特电压，并向BL电极74b至74p施加大约+0.0伏特电压。图83展示了储存数组580中选定之和未选定之储存单元之偏压条件。以上各种电压偏置仅用于示范。各个实例中这些电压偏置会随着设计选择和使用之工艺技术之不同而有所不同。
写入逻辑1操作过程中未选定之储存单元见图84C至84H。与选定之储存单元 550a共享同一行之储存单元(即储存单元550b)之偏压条件见图84C至84D，与选定之储存单元550a共享同一列之储存单元(即储存单元550c)之偏压条件见图84E至84F，与选定之储存单元550a既不共享同一行，也不共享同一列之储存单元(即储存单元550d) 之偏压条件见图84G至84H。
如图84C和84D所示，对于有代表性之储存单元550b(与选定之储存单元共享同一行)来说，SL电极72a和BL电极74p均被接地。双极器件230将会被断开，储存单元 550b将不处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
如图84E和84F所示，对于有代表性之储存单元550c(与选定之储存单元550a共享同一列)来说，向BL电极74a上施加之正电压较多，而向SL电极72n上施加正电压较少。由于SL电极72和BL电极74之间(即在在n-p-n双极器件230之发射极和集电极端之间)之电势差较低，只有很少之基极电流流入浮体24。然而，比起浮体24之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
如图84G至84H所示，对于有代表性之储存单元550d(与选定之储存单元550a 既不共享同一行，也不共享同一列)来说，SL电极72将带正电压，BL电极将被接地。有代表性之储存单元550d将处于保持状态，而状态逻辑1中之储存单元将保持浮体24中之电荷，原因在于固有之双极器件230会产生保持电流，补充浮体24中之电荷；另外状态逻辑0中之储存单元会保持在中性状态。
以上各种电压偏置仅用于示范。各个实例中这些电压偏置会随着设计选择和使用之工艺技术之不同而有所不同。另外，第一导电类型可从p型改为n型，第二导电类型可从n型改为p型，被施加偏压之极性可能会被颠倒。因此，除了附加之权利要求之外，本发明并不以任何方式受到限制。
第一导电类型和第二导电类型之备用导电区域之垂直堆栈层已在上述之J_Kim方法中进行描述，其中一个门被覆盖，从两个侧面将主体区24环绕起来。将门移开之后，可以得到比J_Kim方法中报告之储存单元更紧凑之储存单元，接下来我们将在储存单元 350中进行讨论。
图85A至85F展示了另外一个无门半场晶体管储存单元之实例。允许位线区16完全覆盖住储存单元650中之浮体区24，有些设计规则，例如扩散行和绝缘行之间之最小间距(即储存单元550中16至26之间之距离)，将不再对储存单元之尺寸造成影响。图 85A至85F展示了第一导电类型之衬底12、第二导电类型之隐埋层22、第二导电类型之位线区16、第二导电类型之区域20，第一导电类型之区域21、第一导电类型之浮体24、隐埋层区22、绝缘区26和28、源线电极72和衬底电极78。储存单元550之功能与前文所讨论之实例储存单元650中之功能类似。储存单元650和前文所述之储存单元550之间之主要区别在于，位线区16完全覆盖住浮体区24(现在之浮体区24体积更小)，从而得到更为紧凑之储存单元。在另外一个实例中，储存单元650边界中半导体表面14之隐埋层22不存在触点。
储存单元650之制造方法非常类似于图36A至36U中所示之储存单元250以及图77A至77F所示之储存单元550之制造方法。但有一点例外，那就是按照目前业界已知之并通常采用之离子注入工艺，在构成衬底12之材料上采取离子注入工艺形成位线区16。或者，也可以采取固态扩散法或者外延生长工艺形成位线区16。
图85A展示了储存单元650之俯视图以及一些临近组成部分。
图85B展示了单个储存单元650之俯视图以及图85C和85D中所示横截面各自之垂直切割线I-I’和水平切割线II-II’。
图85E展示了储存单元650如何通过第二导电类型之区域20将其隐埋层22耦合至源线电极72上以及如何通过第一导电类型之区域21将衬底12耦合至衬底电极78上。
图87展示了具有代表性之由多个储存单元650组成之储存数组680。这些储存单元650被排列成一个数组，形成内存件。储存单元650之电路操作与储存单元550之电路操作几乎相同，这里将不再讨论。
而这些图将第一导电类型用p型表示，第二导电类型用n型表示。原因在于在前面之实例中，导电类型可能是反之。在某些特定之实例中由于设计选择之不同，第一导电类型变成n型，第二导电类型变成p行。
现在我们讲一下操作储存单元250、350和450之另外一种方法，即利用上文中讨论之可控硅整流器(SCR)原理，请参考Widjaja之方法。
如图86所示，储存单元250、350和450中本身就带有P1-N2-P3-N4可控硅整流器(SCR)器件(由两个互连之双极器件即32和34组成，其中之衬底78起到P1区之作用，隐埋层22起到N2区之作用，主体区24起到P3区之作用，位线区16起到N4区之作用。在这个范例中，衬底电极78起到阳极之作用，电极74起到阴极之作用，而主体区 24起到p基极之作用，用以接通SCR器件。如果主体区24带正电，可控硅整流器(SCR) 器件(由衬底、隐埋井、浮体和BL接头组成)将会被接通；如果主体区24处于中性状态，SCR器件将会被断开。
可通过施加以下偏压进行保持操作：向BL电极74上施加零电压，向WL电极70 上施加零电压或负电压，向衬底电极78上施加正电压，并使SL电极72保持在浮置状态。在这些条件下，如果储存单元250处于储存/数据状态逻辑1，浮体24带正电压，储存单元250之SCR器件会被接通，从而保持状态逻辑1数据。由于浮体24中之电压并非是真正之正电压，状态逻辑0中之储存单元会保持在闭塞状态。因此，浮体24不会接通SCR 器件。因此，电流不会流经SCR器件，这些储存单元将保持这些状态逻辑0数据。通常被连接到衬底电极78上，并在主体区24中带有正电压之那些储存单元250将会利用逻辑 1数据状态进行再生，而通常被连接到衬底电极78上，在主体区24中没有正电压之那些储存单元250将会保持在闭塞状态，原因在于它们之SCR器件不会被接通，因此这些储存单元中将不会保持储存状态逻辑0。这样一来，所有通常被连接到衬底电极上之储存单元250将会被准确保持/再生，以保持其数据状态。在将电压施加到衬底电极78上后这个过程就自动以平行之、非算法之、高效之步骤开始了。在特定之非限制性之实例中，向电极74施加大约0.0伏特电压，向电极70施加大约1.0伏特电压，并向电极78上施加大约 +0.8伏特电压。然而，这些电压电平可能会在保持它们之间之相对关系时有所变化。
如图87所示，通过向衬底电极78施加正电压、向BL电极74施加正电压(低于向衬底电极78上施加之正电压)、向WL电极70施加正电压并使SL电极72处于浮置状态之方法进行读出操作。如果储存单元250a处于状态逻辑1，在主体区24中存有空穴，可控硅整流器(SCR)器件(由衬底、隐埋井、浮体和BL接头组成)将会被接通；比起处于状态逻辑0、在主体区24中没有空穴之储存单元250a来，现在观察到之储存单元电流更高(从衬底电极74流向BL电极74)。向WL电极70a上施加正电压，以在储存单元数组80(例如，见图87)中选定一行；而对于任何未选定之行来说，向WL电极70b (不显示)至70n施加负电压。借助电容耦合，施加之负电压降低了未选定行中浮体24 之电势，并断开了各个未选定行中各个储存单元250之SCR器件。在特定之非限制性之实例中，向衬底电极78a至78n施加大约+0.8伏特电压，向电极70a(用于已选定行)施加大约+0.5伏特电压，向已选定位线电极74a施加大约+0.4伏特电压，向未选定文字线电极70b(不显示)至70n施加大约-1.0伏特电压并向未选定位线电极74b至74施加大约 +0.8伏特电压。然而，这些电压电平可能会有所变化。
对于与选定之储存单元共享同一行之储存单元(即储存单元250b)来说，BL电极和衬底电极均为正偏压，SCR被断开。相应地这些储存单元将不处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，读出操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
对于与选定之储存单元共享同一列之储存单元(即储存单元250c)来说，衬底电极78保持正偏压，BL电极74为正偏压(比施加到衬底电极78上之正偏压要低)。我们可以看到，这些储存单元将处于保持状态，而状态逻辑-1中之储存单元将保持浮体24中之电荷，状态逻辑0中之储存单元保持在中性状态。
对于与选定之储存单元既不共享同一行、也不共享同一列之储存单元(即储存单元250d)来说，BL电极和衬底电极均为正偏压，SCR被断开。相应地这些储存单元将不处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，读出操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
参考图88，选定之储存单元250a之可控硅整流器器件可被置入状态逻辑1(即近些写入逻辑1操作)。向选定之电极施加如下偏压：向BL电极74上施加零电压，向WL 电极70上施加正电压，向衬底电极78上施加正电压，并使SL电极72处于浮置状态。借助电容耦合，施加到WL电极70上之正电压会增加浮体24之电势，并产生回馈程序，将 SCR器件接通。一旦储存单元250之SCR器件处于导电状态(即已经被“接通”)，SCR 就会被“锁住”；可将施加到WL电极70上之电压去除，不会影响到SCR器件之“接通”状态。在特定之非限制性之实例中，向电极74施加大约0.0伏特电压，向电极70施加大约 +0.5伏特电压，并向电极78上施加大约+0.8伏特电压。然而，如前文所述，这些电压电平可能会在保持施加电压之间之相对关系时有所变化。也就是说，施加到电极78上之电压要比施加到电极74上之电压要高。
对于与选定之储存单元共享同一行之储存单元(即储存单元250b)来说，衬底电极为正偏压。然而，由于BL电极74也是正偏压，衬底电极和BL电极之间不存在电势差， SCR被断开。相应地这些储存单元将不处于保持状态。然而，比起浮体24之电荷寿命 (约为数毫秒)，写入逻辑1操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
对于与选定之储存单元共享同一列之储存单元(即储存单元250c)来说，衬底电极78保持正偏压，而BL电极74现在已被接地。我们可以看到，这些储存单元将处于保持状态，而状态逻辑1中之储存单元将保持浮体24中之电荷，状态逻辑0中之储存单元保持在中性状态。
对于与选定之储存单元既不共享同一行、也不共享同一列之储存单元(即储存单元250d)来说，BL电极和衬底电极均为正偏压，SCR被断开。相应地这些储存单元将不处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入逻辑1操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
参考图89对选定之储存单元250a之写入逻辑0操作进行描述。通过施加如下偏压，将可控硅整流器器件设置为闭塞(断开)状态：向BL电极74a上施加零电压，向WL电极70a上施加正电压，向衬底电极78上施加零电压，并使SL电极72a处于浮置状态。在这些条件下，阴极和阳极之间之电压差(由衬底电极78和BL电极74上之电压来确定) 将变得太小，不能将SCR器件保持在导电状态。因此，储存单元250a之SCR器件将被断开。在特定之非限制性之实例中，向电极74施加大约0.0伏特电压，向电极70施加大约+0.5伏特电压，并向电极78上施加大约0.0伏特电压。然而，如前文所述，这些电压电平可能会在保持施加电荷之间之相对关系时有所变化。
对于与选定之储存单元共享同一行之储存单元(即储存单元250b)来说，衬底电极78被接地，SCR被断开。相应地这些储存单元将不处于保持状态。然而，比起浮体24 之电荷寿命(约为数毫秒)，写入操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
对于与选定之储存单元共享同一列之储存单元(即储存单元250c)来说，衬底电极78为正偏压，而BL电极74a现在已被接地。我们可以看到，这些储存单元将处于保持状态，而状态逻辑1中之储存单元将保持浮体24中之电荷，状态逻辑0中之储存单元保持在中性状态。
对于与选定之储存单元既不共享同一行、也不共享同一列之储存单元(即储存单元250d)来说，BL电极和衬底电极均为正偏压，SCR被断开。相应地这些储存单元将不处于保持状态。然而，比起浮体24之电荷寿命(约为数毫秒)，写入逻辑0操作完成之时间通常较短(约为数毫微秒)。因此，几乎不会对储存在浮体中之电荷造成干扰。
我们已描述过储存单元250之实例以及使用SCR操作之方法，其他之实例和操作方法也是有可能实现之。例如，可将第一导电类型和第二导电类型颠倒一下，使第一导电类型变成n型，第二导电类型变成p型，将SCR变成一个N1-P2-N3-P4器件，并颠倒施加之电压之极性。各种示范操作中给出之电压只用于示范，随着设计选择之不同，不同实例之电压电平也不同。考虑到专业术语之连贯性和便于陈述，衬底12被称为衬底。在其他之隐埋井中，衬底12可能是一个隐埋井，而在与前面图43B所示之结构类似之结构中，衬底12又有可能是一个真正之衬底。衬底12充当隐埋井而非真正之衬底时，有助于对有些SCR操作过程中所需之衬底12电压电平进行操作。很多其他之替换实例和方法也是有可能实现之，因此，此处列举之范例无论如何也不具有限制性。
实现了带电浮体储存单元之新型半导体内存。本发明还提供了利用非算法周期再生并联操作保持储存状态之功能。因此，可不间断地进行储存操作。我们还描述了本发明之其他很多实例。具有一般技艺之人会认为这些实例仅用于示范，以便说明本发明之各个原理。通过阅读本说明并研究随附之图纸，技艺高超之人还会想到很多其他之实例。
现在我们来看一下图91，其中展示了符合本发明实例之一个储存单元750。储存单元750在SOI(绝缘衬底上之硅)衬底12制作，使用第一导电类型(例如p型传导)。储存单元750还包括埋置氧化层(BOX)22。
衬底12上存在第一个使用第二导电类型(例如n型)之区域16。该区域暴露在表面14上。衬底12上还存在第二个使用第二导电类型之区域18。该区域同样也暴露在表面14上。另外，第二个区域18与第一个区域16之间之间隔如图1所示。按照目前业界已知之并通常采用之离子注入工艺，在组成衬底12之材料上采取离子注入工艺形成第一个区域16与第二个区域18。或者，也可以采取固态扩散法形成第一个区域16与第二个区域18。
使用第一导电类型(例如p型导电类型)之浮体区24受到表面14、第一个区域 16与第二个区域18、埋置氧化层22和衬底12之限制。可通过在组成衬底12之材料上采取离子注入工艺之方法形成浮体区24，或者采取外延生长法。门60置于区域16和区域 18之间，位于表面14上方。门60通过绝缘层62与表面14绝缘。绝缘层62之材质可选择二氧化硅和/或其他之介电材料，例如高介电系数材料，包括但不仅限于过氧化钽、三氧化钛、氧化锆、氧化铪和/或氧化铝。门60之材质可选择多晶硅材料或者金属栅电极，例如钨、钽、钛和它们之氮化物。
储存单元750可进一步分为文字线(WL)电极70(通过电力方式连接到门60 上)，源极线(SL)电极72(通过电力方式连接到区域16上)、位线(BL)电极74 (通过电力方式连接到区域18上)和衬底电极78(通过电力方式连接到位于绝缘体22 下方之衬底12上)。由多个储存单元750组成之储存数组780之示意图见图92A。
在《无电容器之1T-DRAM储存单元》(作者：S.Okhonin等人；页码：85～87； IEEE电子器件快报，第二期，第23卷；2002年2月)中描述了储存单元之操作方法(同时也描述了储存单元750之操作方法)。这些内容也被完整地合并进本档中供参考。储存单元状态以浮体24中之电荷来表示。如果储存单元750在浮体区24中存有空穴，那么这个储存单元750之阈值电压(即当晶体管被接通时之门电压)要比在浮体区24中不存在空穴之储存单元750之阈值电压要低。
可通过监控储存单元750之电流来检测浮体24中储存之电荷。如果储存单元750处于状态“1”，并在浮体区24中存有空穴，比起处于状态“0”，在浮体区24中不存在空穴之储存单元750，该储存单元之阈值电压(即当晶体管被接通时之门电压)将较低，相应地储存单元电流(即从BL电极流向SL电极之电流)较高。检测电路/读出电路90通常被连接到储存数组780之BL电极74上(即图92B中所示之读出电路)。可利用该电路确定储存单元之数据状态。在《使用小功率和高速埋置内存门引发漏极泄漏(GIDL)电流设计无电容器1T-DRAM储存单元》(作者：Yoshida等人；页码：913～918；国际电子器件会议，2003)以及；美国专利号：7,301,803《带有电浮体晶体管之储存单元之双极读出技术》中给出了这种读出操作之范例。这些内容也被完整地合并进本档中供参考。在《带浮体储存单元之18.5ns128MbSOIDRAM》(作者：Oshawa等人；页码：458～459， 609；IEEE国际固态电路会议，2005)中给出了检测电路之范例。这些内容也被完整地合并进本档中供参考。
可通过施加以下偏压条件进行读出操作：向选定之BL电极74上施加正电压，向选定之WL电极70上施加之正电压要高于向选定之BL电极74上施加之正电压，向选定之SL电极72上施加零电压，向衬底电极78上施加零电压。未选定之BL电极将会保持零电压，未选定之WL将会保持零电压或负电压，未选定之SL电极将会保持零电压。
在这个特定之非限制性之实例中，向选定之SL电极72施加大约0.0伏特电压，向选定之电极74施加大约+0.4伏特电压，向选定之电极70施加大约+1.2伏特电压，并向衬底电极78施加大约0.0伏特电压。未选定之电极74保持0.0伏特电压，未选定之电极70 保持0.0伏特电压，未选定之SL电极72保持0.0伏特电压。图93展示了储存数组780中选定之储存单元750a和未选定之储存单元750b、750c和750d之偏压条件。图94A还展示了选定之储存单元750a之偏压条件范例。然而，这些电压电平可能会有所变化。
在上述图93中描述之有代表性之读出操作过程中未选定之储存单元之偏压条件见图94B至94D。与选定之储存单元750a共享同一行之储存单元(即储存单元750b)之偏压条件，以及与选定之储存单元750a共享同一列之储存单元(即储存单元750c)之偏压条件分别见图94B与图94C，与选定之储存单元750既不共享同一行，也不共享同一列之储存单元(即储存单元750d)之偏压条件见图94D。
对于与选定之储存单元共享同一行之储存单元(即储存单元750b)来说，WL电极70为正偏压。但由于BL电极74被接地，BL电极和SL电极之间不存在电势差，这些储存单元也相应地被断开(见图94B)。
对于与选定之储存单元共享同一列之储存单元(即储存单元750c)来说，BL电极74上被施加正电压。然而，由于未选定之WL电极70被施加零电压或负电压，这些储存单元也被断开(见图94C)。
对于与选定之储存单元既不共享同一行、也不共享同一列之储存单元750(即储存单元750d)来说，WL电极和BL电极均被接地。因此，这些储存单元被断开(见图 94D)。
现在我们参考图95对储存单元750之有代表性之写入“0”操作进行描述。向SL电极72施加负偏压，向WL电极70施加零电位或负电位，向BL电极74施加零电压并向衬底电极78施加零电压。未选定之SL电极72保持接地状态。在这些条件下，选定之储存单元750之浮体24和区域16之间之p-n接头为正向偏压，避免浮体24中出现空穴。在特定之非限制性之实例中，向电极72施加大约-1.2伏特电压，向电极70施加大约0.0 伏特电压，并向电极74和78上施加大约0.0伏特电压。然而，如前文所述，这些电压电平可能会在保持施加偏压之间之相对关系时有所变化。
写入“0”操作过程中选定之和未选定之储存单元750之偏压条件范例见图96A至96B。由于写入“0”操作仅涉及到施加到选定之SL电极72上之负电压，所有未选定之储存单元之偏压条件都是相同之。我们可以看到，未选定之储存单元进行保持操作，BL电极保持在大约0.0伏特，WL电极保持在零电压或负电压，而未选定之SL电极保持在0.0 伏特。
或者，可通过向BL电极74(而非在SL电极72)上施加负偏压之方法进行写入“0”操作。SL电极72将被接地，而向衬底电极78上施加零电压，向WL电极70上施加零电压或负电压。如图97所示，在这些条件下，所有共享同一个BL电极74之储存单元将被写入状态“0”。
图95至97中所指之写入“0”操作有一个缺点，那就是共享同一个SL电极72或者同一个BL电极74之所有储存单元750将会同时被写入。如此一来，也就不允许进行单个之位写入，即写入到单个之储存单元750之储存位中。要向不同之储存单元750中写入多个数据，首先在所有之储存单元上执行写入“0”操作，接下来再在一个或多个选定之位上执行写入“1”操作。
另外一种写入“0”操作允许进行单个之位写入。具体方法是向WL电极70上施加正电压，向BL电极74上施加负电压，向SL电极72上施加零电压或正电压，向衬底电极78上施加零电压。在这些条件下，浮体24之电位会通过电容耦合在施加到WL电极 70之正电压基础上有所升高。由于浮体24电位升高和施加到BL电极74上之负电压之原因，浮体24和区域18之间之p-n接头为正向偏压，避免浮体24中出现空穴。要降低对储存数组780中其他储存单元750之不必要之写入“0”干扰，要按照下列方法对施加之电位进行优化：如果状态“1”之浮体24电位被称为VFB1，那么应对施加到WL电极70上之电压进行配置，以将浮体24之电位增加VFB1/2，而施加到BL电极74上之电位为- VFB1/2。
在特定之非限制性之实例中，向选定之储存单元750a中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约0.2伏特之电位，向电极 70上施加大约+0.5伏特之电位并向衬底电极78上施加大约0.0伏特之电位。同时，向未选定之SL电极72上施加大约0.0伏特电位，向未选定之BL电极74上施加大约0.0伏特电位，向未选定之WL电极70上施加大约0.0伏特电位并向未选定之电极78上施加大约 0.0伏特电位。图83展示了在上述范例中储存数组780中选定之和未选定之储存单元之偏压条件。然而，这些电压电平可能会有所变化。
图98中所示之在写入“0”操作过程中选定之储存单元750a之偏压条件将在图99A中进一步说明和展示。如前文所述，浮体24和区域18(与BL电极74连接在一起)之间之电压差见图99A。电压差之升高会产生正向偏压电流，避免浮体24中出现空穴。
在上述图8中描述之写入“0”操作过程中未选定之储存单元750之偏压条件范例见图99B至99D。与选定之储存单元750a共享同一行之储存单元(即储存单元750b)之偏压条件见图99B，与选定之储存单元750a共享同一列之储存单元(即储存单元750c)之偏压条件见图99C，与选定之储存单元750既不共享同一行，也不共享同一列之储存单元 (即储存单元750d)之偏压条件见图99D。
由于WL电极70之电容耦合，与选定之储存单元(见图99B)共享同一行之储存单元之浮体24电位增加了VFB。对于处于状态“0”之储存单元来说，由于由浮体24和接头16及18组成之p-n二极管之正向偏压电流可避免浮体24中出现空穴，浮体24电位并不会持续增加下去。因此，浮体24电位会返回到初始状态“0”平衡电位。对于处于状态“1”之储存单元来说，浮体24电位在刚开始会增加VFB，从而避免浮体24中出现空穴。WL 电极70上之正偏压被移除后，浮体24电位会降低VFB。如果状态“1”之初始浮体24电位被称为VFB1，写入“0”操作之后浮体24电位就变成VFB1-VFB。因此，需要对WL 电位进行优化，确保状态“1”中储存单元750之浮体电位不会大幅度降低。例如，由于 WL电位中电容耦合，最大浮体电位不会超过VFB1/2。
对于与选定之储存单元共享同一列之储存单元来说，向BL电极74(见图99C) 施加负电压，使浮体24和区域18(连接到BL电极74上)之间之电势差有所增加。因此，浮体24和接头18之间形成之p-n二极管会出现正向偏压。对于处于状态“0”之储存单元来说，浮体24电位之增加不会改变初始状态“0”，原因在于浮体24中最初并不存在空穴。对于处于状态“1”之储存单元来说，最终结果是浮体24电位在写入“0”操作之后会降低。因此，也需要对BL电位进行优化，确保状态“1”中储存单元750之浮体电位不会大幅度降低。例如，可向BL电极74上施加-VFB1/2之电位。
对于与选定之储存单元既不共享同一行，也不共享同一列之储存单元来说，向SL电极施加零电压，向BL电极74施加零电压，向WL电极70上施加零电压或负电压，向衬底电极78上施加零电压。因此，可避免浮体24中出现空穴。
可通过上述之碰撞电离之方法在储存单元750上进行写入“1”操作。例如《带增强浮体效应之新型1TDRAM储存单元》(作者：林和常；页码：23～27；IEEE储存技术、设计和测试研讨会，2006)就描述了这种方法。本档也加入了其中之相关内容。或者也可以通过带对带穿遂机制在储存单元750上进行写入“1”操作。例如《使用小功率和高速埋置内存门引发漏极泄漏(GIDL)电流设计无电容器1T-DRAM储存单元》(作者： Yoshida等人；页码：913～918；国际电子器件会议，2003)就描述了这种方法。本档也加入了其中之相关内容。
使用带对带穿遂机制进行写入“1”操作过程中选定之储存单元750之偏压条件范例见图100和101A。WL电极70上施加之负偏压和BL电极74上施加之正偏压会产生电子穿隧。这样会在BL电极74上产生电子流动，产生空穴。空穴可能会随后被注入选定之储存单元750之浮体24。在写入“1”操作过程中，SL电极72和基层电极78会被接地。
在特定之非限制性之实例中，向选定之储存单元750a中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向WL 电极70上施加大约-1.2伏特之电位并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向SL电极72上施加大约0.0伏特电位，向BL电极 74上施加大约0.0伏特电位，向WL电极70上施加大约0.0伏特电位并向衬底电极78上施加大约0.0伏特电位。图100展示了储存数组780中选定之和未选定之储存单元之偏压条件。然而，这些电压电平可能会有所变化。
在上述图100中描述之类型之写入“1”操作过程中未选定之储存单元之偏压条件范例见图101B至101D。与选定之储存单元750a共享同一行之储存单元(即储存单元750b)之偏压条件见图101B，与选定之储存单元750a共享同一列之储存单元(即储存单元 750c)之偏压条件见图101C。与选定之储存单元750a既不共享同一行，也不共享同一列之储存单元(即储存单元750d)之偏置条件见图101D。
对于与选定之储存单元共享同一行之储存单元来说，电极72和电极74均被接地，而向WL电极70(见图101B)施加大约-1.2伏特电压。由于不存在足以导致带对带穿遂出现之电势差，储存单元750b之浮体24不会出现空穴注入之情况。
对于与选定之储存单元共享同一列之储存单元来说，向BL电极74施加正电压 (见图101C)。由于WL电极70被接地，这些储存单元中不会出现空穴注入之情况。
对于与选定之储存单元既不共享同一行、也不共享同一列之储存单元750来说，SL电极72和BL电极74均保持接地状态(见101D)。相应地，这些储存单元中不会出现写入操作。
使用碰撞电离进行写入“1”操作过程中选定之储存单元750之偏压条件范例见图102和103A至103D。向选定之WL电极70上施加正偏压，向所有SL电极72上施加正电压，向选定之BL电极74上施加正偏压，而选定之储存单元之衬底电极78保持接地。这些条件导致在选定之储存单元(即图103A中之储存单元750a)之浮体24上出现空穴注入。
在特定之非限制性之实例中，向选定之储存单元750a中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向选定之WL电极70上施加大约+1.2伏特之电位并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向未选定之SL电极72上施加大约0.0伏特电位，向未选定之BL电极74上施加大约0.0伏特电位，向未选定之WL电极70上施加大约0.0伏特电位并向未选定之电极78上施加大约0.0伏特电位。图103A展示了上述之范例中之选定之储存单元之偏压条件。上述图102中所示之范例中与选定之储存单元共享同一行之储存单元之偏压条件见图103B。上述图102中所示之范例中与选定之储存单元共享同一列之储存单元之偏压条件见图103C。上述图102中所示之范例中与选定之储存单元既不共享同一行，也不共享同一列之储存单元之偏压条件见图103D。然而，这些电压电平可能会有所变化。
如果浮体区24存有正电荷，储存之正电荷会随着时间之推移而降低，原因在于分别位于浮体24和区域16以及区域18之间之p-n接头之二极管泄露电流；另外一个原因就是电荷复合。可向区域16(与SL电极72连接到一起)和/或区域18(与BL电极74 连接到一起)施加正偏压，而向WL电极70和衬底电极78施加零电压或负电压。
在特定之非限制性之实例中，向选定之储存单元750中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向WL 电极70上施加大约0.0伏特之电位并向衬底电极78上施加大约0.0伏特之电位。在这些条件下，位于浮体24和区域16以及区域18之间之p-n接头为反向偏压，延长了储存在浮体区24中之正电荷之寿命。
储存单元750之区域16与SL电极72之间之连接，以及储存单元750之区域18 与BL电极74之间之连接通常是通过导电触点实现之。导电触点之材质可采用多晶硅或钨。图104展示了连接区域16和SL电极72之触点72和连接区域18和BL电极74之触点73。触点之成型会遇到很多困难。例如，触点和其他电极(例如栅电极或临近之触点) 之间必须分开，以避免临近之导电区发生短路。题为“半导体器件及其制造方法”之美国专利申请公布(编号2010/0109064)描述了与触点成型相关之困难以及一些可能之解决方案。这些内容也被完整地合并进本档中供参考。
为简化储存单元750之制造程序，缩小储存单元750之尺寸，临近之储存单元在设计时可考虑共享一个公共区域16(和SL电极72)或者公共区域18(和BL电极74)。例如，如图105所示，美国专利号6,937,516“半导体器件”(发明人：Fazan和Okhonin) 展示了临近之储存单元共享触点50和触点52之设计布局。这些内容也被完整地合并进本档中供参考。这样一来，触点之数量从每个储存单元两个触点(相邻之储存单元并不共享临近触点之情况下)减少为连接之储存单元之触点数量等于储存单元之数量加1。例如，在图105中，互相连接之储存单元(横截面图展示了同一列中互相连接之储存单元)之数量是4，触点之数量是5。
本发明提供了带有多个浮体储存单元之半导体内存件。这些浮体储存单元要么串联，形成储存串；要么并联，形成储存链环。储存单元之间需要连接起来，以减少各个储存单元上所需之触点之数量。在有些实例中，在储存串之一端或两端或若干储存单元之链环上制作储存单元之控制线(例如源线或位线)，这样可避免由于没提供触点将这些储存单元连接到控制在线，它们在末端变成“无触点”储存单元。更确切地说，这些储存单元直接与自己相邻之其他储存单元接触。由于一些储存单元被直接以串联或并联方式连接到一起，可以获得较为紧凑之储存单元。
图106A展示了储存串500之典型示意图，包括多个储存单元750(图106A中之 750a～750n,不过储存单元750之数量可能会有所不同)，而图106B展示了储存单元数组 780之俯视图。该俯视图展示了SL电极72和BL电极74之间之储存单元750之两个储存串500。每个储存串500包括连接到NAND结构上之多个储存单元750，其中这些储存单元750以串联方式连接起来，形成储存单元之一个储存串。串联时，相同之电流流经各个储存单元750，从BL电极74流到SL电极72，或者反过来。储存串500包括“n”个储存单元750，其中“n”是正整数，通常介于8和64之间(这个数字也有可能低于8一例如可能等于2，或者高于64)。在一个范例中，n至少要等于16。位于储存串一端之第二导电类型之区域18被连接到BL电极74上，而位于储存串另外一端之第二导电类型之源极区域16被连接到SL电极72上。尽管图106B以示意图说明了一个含有两个储存串之数组，但需要指出之是，本发明并不局限于两个储存串。
每个储存单元晶体管750包括第一导电类型之浮体区24，第二导电类型之第一个区域20和第二个区域20(相当于上述之储存单元750之单个储存单元实例中之第一个区域16和第二个区域18)。它们被互相隔开，形成沟道区。掩埋绝缘体层22将浮体区24 和大块衬底绝缘。在浮体24之表面上方放置门60。该门位于第一个区域20和第二个区域20之间。门60和浮体24之间存有绝缘层62，以便将门60和浮体24绝缘。从图106A 至106B我们可以看到，只有在储存串500之两端才会将控制线SL电极和BL电极74连接起来。SL电极72和区域16通过触点71连接起来，BL电极74和区域18通过触点73 连接起来。储存串500中之储存单元750之区域20没有制作触点，导致末尾之储存单元出现无触点储存单元中间体。在有些实例中，储存串500末端之晶体管(即图106A中之储存单元750a和750n)可设计成储存串500之读取晶体管，而储存在关联浮体24(即图 106A范例中之24a和24b)中之电荷未能读出。
图107展示了图106B中一个储存数组780之等效电路之范例。在图107中，储存单元被排列成栅格，储存数组之行可借助WL电极70确定，而列可通过BL电极74确定。每列中之多个储存单元750以串联方式连接起来，形成储存串500。相邻之列被绝缘区26 之列分开(见图106B)，例如浅槽绝缘层(STI)。
可参考图108和图109A至109B对读出操作进行描述。可通过施加以下偏压条件之方式进行读出操作。在本范例中选择储存单元750c进行举例说明：向选定之BL电极 74上施加正电压，向选定之WL电极70上施加之正电压要高于向选定之BL电极74上施加之正电压，向选定之SL电极72上施加零电压，向衬底电极78上施加零电压。未选定之BL电极74将保持零电压，未选定之SL电极72将保持零电压。向传递电极70a、70b、 701、70m和70n上施加正电压，这一正电压要高于施加在选定之WL电极70c上之正电压(见图108和109A至109B)。WL传递电极连接到传递储存单元之门上，即通过串联方式连接到选定之储存单元750c上之未选定之储存单元(即图108中之750a、750b、 7501、750m和750n)。施加到传递储存单元门上之电压要确保传递晶体管可接通，无需考虑它们浮体区之电位。需要将传递储存单元接通，原因在于在串联方式中，电流从BL 电极74流向SL电极72(或者从SL电极72流向BL电极74)，因此电流会流经各个储存单元750。因此，传递储存单元会将施加到SL电极72和BL电极74上之电位传递到选定之储存单元750c之源极区20b和漏极区20c。例如，储存单元750n会将施加到BL电极74上之电压传递给连接到储存单元750n(和750m)之区域20m。储存单元750m会随后将该电压传递给连接到储存单元7501上之区域201。相邻之传递储存单元随后会传递施加到BL电极74上之电压，直到该电压达到选定之储存单元750c之区域20c。
在特定之非限制性之实例中，向选定之储存单元750c中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+0.4伏特之电位，向选定之WL电极70上施加大约+1.2伏特之电位，向WL传递电极70上施加大约+3.0之电位并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向SL电极72(图109A中没显示未选定之SL电极72)上施加大约0.0伏特电位，向BL 电极74施加大约0.0伏特电位，向WL传递电极之外之其他WL电极70(图109A未显示)施加大约0.0伏特电位并向衬底电极78上施加大约0.0伏特之电位。图108和109A 至109B展示了储存数组780中选定之和未选定之储存单元之偏压条件。然而，这些电压电平可能会有所变化。
在这些条件下，向选定之储存单元750c之门60施加大约+1.2伏特电压，0.00伏特和0.4伏特电压会分别被传递到选定之储存单元750c之区域20b和区域20c中，类似于图94A所示之读出条件。如前文所述，传递储存单元处于偏压状态，以便其信道可导电。因此，从储存串500之BL电极74和SL电极72流出之电流取决于选定之储存单元750c之浮体区24之电位。如果储存单元750c处于状态“1”，并在浮体区24中存有空穴，比起处于状态“0”，在浮体区24中不存在空穴之储存单元750c，该储存单元之阈值电压(即当晶体管被接通时之门电压)将较低，相应地电流较高。
检测电路/读出电路90通常被连接到储存数组780之BL电极74上(即图109B中所示之读出电路)。可利用该电路确定储存单元之数据状态。在《带浮体储存单元之18.5ns128MbSOIDRAM》(作者：Ohsawa等人；页码：458～459，609；IEEE国际固态电路会议，2005)中给出了检测电路之范例。这些内容也被完整地合并进本档中供参考。
借助图110至111对写入“0”操作进行描述。显示之偏压条件包括：向SL电极72 施加零电压，向WL电极70施加零电压，向BL电极74施加负电压，而衬底电极78被接地。在这些条件下，储存串中各个储存单元之浮体24和区域20之间之p-n接头为正向偏压，避免浮体24中出现空穴。在特定之非限制性之实例中，向电极74施加大约-1.2伏特电压，向电极70施加大约0.0伏特电压，向电极72施加大约0.0伏特电压并向电极78 施加大约0.0伏特电压。或者，向WL电极70上施加正电压，确保施加到BL电极74上之负电压可传递到储存串500中所有之储存单元。然而，如前文所述，这些电压电平可能会在保持施加电荷之间之相对关系时有所变化。
另外一种写入“0”操作允许进行单个之位写入，详见图112A至112B。具体方法是向BL电极74上施加负电压，向SL电极72上施加零电压，向衬底电极78上施加零电压并向WL传递电极施加正电压。首先将选定之WL电极进行接地，直至施加到SL电极72 和BL电极上之电压可分别到达选定之储存单元750c之区域20b和区域20c。随后，将选定之WL电极70(在本范例中为70c)之电位升高到正电压，并确保要高于施加到WL传递电极上之正电压。在这些条件下，选定之储存单元(即图112A至112B中之储存单元 750c)之门将会被施加正电压，随后浮体24电位将会通过电容耦合在施加到WL电极70 上之正电压之基础上有所升高。传递储存单元(即储存单元7501、750m和750n)将施加到BL电极74上之负电压传递给储存单元750c之区域20c，而传递储存单元750a和750b 将施加到SL电极72上之零电压传递给储存单元750c之区域20b。在这些条件下，选定之储存单元750c之偏压条件类似于图99A中描述之条件。由于浮体24电位升高和施加到BL电极74上之负电压之原因，浮体24c和区域20c之间之p-n接头为正向偏压，避免浮体24中出现空穴。要降低对储存数组780中其他储存单元750之不必要之写入“0”干扰，要按照下列方法对施加之电位进行优化：如果状态“1”之浮体24电位被称为VFB1，那么应对施加到WL电极70上之电压进行配置，以将浮体24之电位增加VFB1/2，而施加到 BL电极74上之电位为-VFB1/2。对施加到传递储存单元之WL电极之电压进行优化，确保具有足够高之电压以将施加之负电压传递到BL电极74上；但电压也不能过高，以避免传递储存单元之浮体24之电势变得过高，这样可避免在处于状态“1”之传递储存单元中出现空穴。将施加之零电压传递给SL电极72(即位于选定之WL电极70c左侧之WL传递电极，如图112A中之70a和70b)之WL传递电极上被施加之正电压要高于将施加之负电压传递给BL电极74(即位于选定之WL电极70c右侧之WL传递电极)之WL传递电极上被施加之电压。原因在于，与施加到电极74上之负电压相比，施加到电极72上之电压较高，可能需要更高之传递门电压，以便将传递晶体管接通。
在特定之非限制性之实例中，向储存串500中施加如下偏压条件：向SL电极72 上施加大约0.0伏特之电位，向BL电极74上施加大约0.2伏特之电位，向选定之WL电极70上施加大约+0.5伏特之电位，向WL传递电极70上施加大约+0.2之电位并向衬底电极78上施加大约0.0伏特之电位。同时，向未选定之SL电极72上施加大约0.0伏特电位，向未选定之BL电极74上施加大约0.0伏特电位，向未选定之WL电极70(非传递电极) 上施加大约0.0伏特电位并向未选定之电极78上施加大约0.0伏特电位。图112A展示了选定之储存串500中之选定之传递储存单元之偏压条件，而图112B展示了储存数组780 中选定之和未选定之储存单元之偏压条件，其中储存单元750c是选定之储存单元。然而，这些电压电平可能会有所变化。
在这些偏压条件下，向选定之储存单元750c之门60上施加正电压，而施加到BL 电极74上之负电压将被传递到选定之储存单元750c之区域20c中，施加到SL电极72上之零电压将被传递到选定之储存单元750c之区域20b中。该条件类似于图99A中描述之条件，可避免储存单元750c之浮体24中出现空穴。
可通过上述之碰撞电离之方法在储存单元750上进行写入“1”操作。例如《带增强浮体效应之新型1TDRAM储存单元》(作者：林和常；页码：23～27；IEEE储存技术、设计和测试研讨会，2006)就描述了这种方法。本档也加入了其中之相关内容。或者也可以通过带对带穿遂机制在储存单元750上进行写入“1”操作。例如《使用小功率和高速埋置内存门引发漏极泄漏(GIDL)电流设计无电容器1T-DRAM储存单元》(作者： Yoshida等人；页码：913～918；国际电子器件会议，2003)就描述了这种方法。本档也加入了其中之相关内容。
使用带对带穿遂机制进行写入“1”操作过程中选定之储存单元750之偏压条件范例见图113A和113B。向选定之WL电极70上施加负偏压，向WL传递电极70上施加正电压，向SL电极72(以及所有之SL电极72)施加零电压，向选定之BL电极74上施加正偏压(向未选定之BL电极74施加零电压)，而衬底电极78被接地。这些条件导致在选定之储存单元(即图113A至113B中之储存单元750c)之浮体24上出现空穴注入。
在特定之非限制性之实例中，向选定之储存串500中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向选定之 WL电极70上施加大约-1.2伏特之电位，向WL传递电极70上施加大约+3.0之电位并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向 SL电极72上施加大约0.0伏特电位，向BL电极74上施加大约0.0伏特电位，向未选定之WL电极70(非传递电极)(图113B中未显示)上施加大约0.0伏特电位并向衬底电极78上施加大约0.0伏特电位。图113A展示了选定之储存串500中之选定之传递储存单元之偏压条件，而图113B展示了储存数组780中选定之和未选定之储存单元之偏压条件，其中储存单元750c是选定之储存单元。然而，这些电压电平可能会有所变化。
在这些偏压条件下，向选定之储存单元750c之门60上施加负电压，而施加到BL 电极74上之正电压将被传递到选定之储存单元750c之区域20c中，施加到SL电极72上之零电压将被传递到选定之储存单元750c之区域20b中。该条件类似于图101A中描述之条件，可避免储存单元750c之浮体24中出现空穴注入。
碰撞电离写入“1”操作过程中选定之储存单元750之偏压条件范例见图114A至114B。向选定之WL电极70上施加正偏压，向WL传递电极70上施加比施加到选定之 WL电极70上之正电压更高之正电压，向SL电极72(包括选定之SL电极72和其他所有之SL电极72)上施加零电压，向选定之BL电极74上施加正偏压(向未选定之BL电极上施加零电压)，而衬底电极78被接地。这些条件导致在选定之储存单元(即图114A 至114B中之储存单元750c)之浮体24上出现空穴注入。
在特定之非限制性之实例中，向选定之储存串500中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向选定之 WL电极70上施加大约+1.2伏特之电位，向WL传递电极70上施加大约+3.0之电位并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上(即选定之储存单元所在之储存串以外之储存串中之电极)：向SL电极72上施加大约0.0伏特电位，向BL电极74上施加大约0.0伏特电位，向WL电极70(图114B中未显示)上施加大约0.0伏特电位并向衬底电极78上施加大约0.0伏特电位。图114A展示了选定之储存串500中之选定之传递储存单元之偏压条件，而图114B展示了储存数组780中选定之和未选定之储存单元之偏压条件，其中储存单元750c是选定之储存单元。然而，这些电压电平可能会有所变化。
利用交替写入和验证算法可进行多级写入操作，其中首先将写入脉冲施加到储存单元750上，接着再进行写入操作，以验证是否已达到预期之储存状态。如果还没有达到预期之储存状态，向储存单元750上施加新之写入脉冲，接下来再进行写入验证操作。重复进行以上操作，直到达到预期之储存状态。
例如，利用带对带热空穴注入，向BL电极74施加正电压，向SL电极72上施加零电压，向选定之WL电极70上施加负电压，向WL传递电极上施加正电压，并向衬底电极78上施加零电压。向BL电极74上施加不同幅值之正电压，以便向浮体24中写入不同之状态。这样就会导致不同之浮体电位24，与不同之正电压或已施加到BL电极74 上之正电压脉冲数量相对应。在特定之非限制性之实例中，通过施加如下偏压条件进行写入操作：向SL电极72上施加大约0.0伏特之电位，向选定之WL电极70上施加大约-12 伏特之电位，向WL传递电极70上施加大约+3.0之电位并向衬底电极78上施加大约0.0 伏特之电位，同时施加到BL电极74上之电位将会递增。例如，在非限制性之实例中，首先向BL电极74施加25毫伏电位，随后进行读出验证操作。如果读出验证操作表明储存单元电流已经达到预期之状态(储存单元电流已达到与00、01、10或11状态相对应之状态)，那么可结束多级写入操作。如果尚未达到预期之状态，那么应提高施加到BL电极74上之电压。例如从25毫伏提高到50毫伏。随后再进行一次读出验证操作，并重复操作该过程，直至达到预期之状态。然而，上述之电压电平可能会有所变化。写入操作过后进行读出操作，以验证储存状态。
储存串500可用作平面储存单元，例如图91和106A中所示之实例；也可用作鳍型三维储存单元，例如图115A至115B中所示之实例。还可以对其进行变化，更改或使用替换储存单元750，不会偏离本发明之范围及其功能性。
现在我们来看一下图23，其中展示了符合本发明实例之一个储存单元150。储存单元在第一导电类型(例如p型导电)之大块衬底12上制作。在衬底12上还提供了第二导电类型(例如n型导电)之隐埋层22，隐埋在衬底12中，如图所示。可通过离子注入工序在衬底12之材料上形成隐埋层22。或者，也可以通过外延生长之方式形成隐埋层22。
衬底12上存在第一个使用第二导电类型之区域16。该区域暴露在表面14上。衬底12上还存在第二个使用第二导电类型之区域18。该区域同样也暴露在表面14上并与第一个区域16隔开。按照目前业界已知之并通常采用之离子注入工艺，在组成衬底12之材料上采取离子注入工艺形成第一个区域16与第二个区域18。或者，可使用固态扩散工艺形成第一个区域16与第二个区域18。
使用第一导电类型(例如p型导电类型)之浮体区24受到表面14、第一个区域 16与第二个区域18、绝缘层26和隐埋层22之限制。举例来说，绝缘层26(即浅槽绝缘层(STI))可采用二氧化硅材质。在将多个储存单元150连接在数组180中时，绝缘层 26可使储存单元150与邻近之储存单元150相绝缘。可通过在组成衬底12之材料上采取离子注入工艺之方法形成浮体区24，或者采取外延生长法。门60置于区域16和区域18 之间，位于表面14上方。门60通过绝缘层62与表面14绝缘。绝缘层62之材质可选择二氧化硅和/或其他之介电材料，例如高介电系数材料，包括但不仅限于过氧化钽、三氧化钛、氧化锆、氧化铪和/或氧化铝。门60之材质可选择多晶硅材料或者金属栅电极，例如钨、钽、钛和它们之氮化物。
储存单元150可进一步分为文字线(WL)电极70(通过电力方式连接到门60 上)，源线(SL)电极72(通过电力方式连接到区域16上)、位线(BL)电极74(通过电力方式连接到区域18上)、隐埋井(BW)电极76(连接到隐埋层22上)和衬底电极78(通过电力方式连接到位于绝缘体22下方之衬底12上)。
在《借助低成本eDRAM应用程序之CMOS90nm技术构建量化1T-Bulk器件》 (作者：Ranica等人；页码：38～41，技术卷；VLSI技术摘要和论文集，2005)以及题为《维持带电浮体晶体管之半导体内存之状态之方法》之申请书(序号：12/797,334)中详细描述了储存单元150之操作。这些内容也被完整地合并进本档中供参考。
储存单元之状态通过浮体24中之电荷来表示。如果储存单元150在浮体区24中存有空穴，那么这个储存单元150之阈值电压(即当晶体管被接通时之门电压)要比在浮体区24中不存在空穴之储存单元150之阈值电压要低。
如上图25所示，本储存单元150实例本身就带有n-p-n双极器件130a和130b，由隐埋井区22、浮体24、SL区16和BL区18组成。可通过向BW电极76上施加正反向偏压，使电极72和/或电极74接地之方法，利用n-p-n双极器件130a和130b进行保持操作。如果浮体24带正电荷(即处于状态“1”)，由SL区16、浮体24和隐埋井区22组成之双极晶体管130a将会被接通，同时由BL区18、浮体24和隐埋井区22组成之双极晶体管130b也将会被接通。
一部分双极晶体管电流接下来会流入浮体区域24(通常称为“基极电流”)并保持状态“1”数据。可通过将隐埋井区22、浮体区域24和区域16/18组成之双极器件130a和 130b设计为低增益型双极器件之方法提高保持操作之效率，而双极增益可定义为从BL电极76中流出之集电极电流与流进浮体区域24中之基极电流之间之比率。
对于状态“0”数据中之储存单元来说，将不会接通双极器件130a和130b，随后也不会有基极空穴电流流入浮体区域24。因此，状态“0”中之储存单元将保持在状态“0”。
施加到储存单元150以进行保持操作之偏压条件范例包括：向BL电极74上施加零电压，向SL电极72上施加零电压，向WL电极70上施加零电压或负电压，向BW电极76上施加正电压并向衬底电极78上施加零电压。在特定之非限制性之实例中，向电极 72施加大约0.0伏特电压，向电极74施加大约0.0伏特电压，向电极70施加大约0.0伏特电压，向电极76施加大约+1.2伏特电压并向电极78施加大约0.0伏特电压。然而，这些电压电平可能会有所变化。
图116A展示了固有之n-p-n双极器件130之能带示意图，此时浮体区24带正电荷，隐埋井区22被施加正偏压。虚线表示n-p-n晶体管130各个区域中之费密能级。费密能级位于实线17(表示价能带之顶部，能带隙之底部)和实线19(表示导电带之底部，能带隙之顶部)之间之能带隙中。浮体区24中之正电荷降低了流入浮体区24(n-p-n双极器件之基极区)中之电子流之能量垒。一旦电子注入进浮体区24，由于施加到隐埋井区 22上正偏压之作用，将会涌入隐埋井区22(连接到BW电极76上)。由于正偏压之原因，电子注入速度会加快，通过碰撞电离机制产生热载子(热空穴和热电子对)。由此产生之热电子会流入BW电极76，而产生之热空穴会随后流入浮体区24。这个过程重新将电荷储存到浮体24上，达到最高水平；并且将可以保持储存在浮体区24中之电荷。这样可确保n-p-n双极器件130处于接通状态，直到通过BW电极76将正偏压施加到隐埋井区22 中。
如果浮体24带中性电荷(浮体24上之电压与接地之位线区16上之电压相等)，即处于与状态“0”对应之状态，双极器件不会被接通，相应地也就没有基极空穴电流流入浮体区24。因此，状态“0”中之储存单元将保持在状态“0”。
图116B展示了固有之n-p-n双极器件130之能带示意图，此时浮体区24带中性电荷，隐埋井区22被施加偏压。在这种状态下，受实线17A和19A限制之能带隙之能级在 n-p-n双极器件130之各个区域均有所不同。由于浮体区24之电位和位线区16之电位相同，因而费密能级恒定不变，从而在位线区16和浮体区24之间产生能量垒。实线23表示位线区16和浮体区24之间之能量垒，供参考。能量垒可防止电子流从位线区16(连接到BL电极74上)流向浮体区24。因此，n-p-n双极器件130会保持断开。
尽管图25、116A和116B中之实例将双极器件130称为n-p-n晶体管，具有一般技艺之人可将随时考虑将第一导电类型和第二导电类型互换，并颠倒施加之电压之相对值。储存单元150应包含双极器件130，它是p-n-p晶体管。选择p-n-p晶体管作为范例，以简化图25、116A和116B之说明。这项选择不以任何方式受到限制。此外，图25、116A和 116B中之讨论使用了双极器件130b(由位线区18、浮体区24和隐埋井区22组成)。该原理也适用于双极器件130a(由源线区16、浮体区24和隐埋井区22组成)。
可通过监控储存单元150之电流来检测浮体24中储存之电荷。如果储存单元150处于状态“1”，并在浮体区24中存有空穴，比起处于状态“0”，在浮体区24中不存在空穴之储存单元150，该储存单元之阈值电压(即当晶体管被接通时之门电压)将较低，相应地储存单元电流(即从BL电极流向SL电极之电流)较高。读出操作范例在以下档中有详细描述：在《使用小功率和高速埋置内存门引发漏极泄漏(GIDL)电流设计无电容器 1T-DRAM储存单元》(作者：Yoshida等人；页码：913～918；国际电子器件会议， 2003)；《带浮体储存单元之18.5ns128MbSOIDRAM》(作者：Ohsawa等人；页码： 458～459，609；IEEE国际固态电路会议，2005)；美国专利号：7,301,803《带有电浮体晶体管之储存单元之双极读出技术》。这些内容也被完整地合并进本档中供参考。
可通过施加以下偏压条件在储存单元150上进行读出操作：向BW电极76上施加零电压，向SL电极72上施加零电压，向选定之BL电极74上施加正电压，向选定之 WL电极70上施加之正电压要高于向选定之BL电极74上施加之正电压，向衬底电极78 上施加零电压。当储存单元150处于储存单元150之数组180中时(详见图117)，未选定之BL电极74将保持零电压，未选定之WL电极70将保持零电压或负电压。如图117 所示，在特定之非限制性之实例中，向电极72施加大约0.0伏特电压，向电极74a施加大约+0.4伏特电压，向选定之电极70a施加大约+1.2伏特电压，向电极76施加大约0.0 伏特电压并向电极78施加大约0.0伏特电压。
现在我们参考图118对储存单元150之写入“0”操作进行描述。在这个范例中，为了向储存单元150进行写入“0”操作，向SL电极72上施加负电压，向BL电极74上施加零电压，向WL电极70上施加零电压或负电压，向BW电极76上施加零电压或正电压并向衬底电极78上施加零电压。未被统一连接到选定之储存单元150a上之未选定储存单元 150之SL电极72将会保持接地。在这些条件下，浮体24和区域16之间之p-n接头为正向偏压，避免浮体24中出现空穴。在特定之非限制性之实例中，向电极72施加大约-1.2 伏特电压，向电极74施加大约0.0伏特电压，向电极70施加大约0.0伏特电压，向电极 76施加大约0.0伏特电压并向电极78施加大约0.0伏特电压。然而，如前文所述，这些电压电平可能会在保持施加电荷之间之相对关系时有所变化。在这些条件下，所有共享同一个SL电极72之储存单元将被写入状态“0”。
可通过向BL电极74(而非在SL电极72)上施加负偏压之方法进行写入“0”操作。 SL电极72将被接地，向BW电极76上施加零电压或正电压，向衬底电极78上施加零电压，向WL电极70上施加零电压或负电压。在这些条件下，所有共享同一个BL电极74 之储存单元将被写入状态“0”。
图118中所指之写入“0”操作有一个缺点，那就是共享同一个SL电极72或者同一个BL电极74之所有储存单元150将会同时被写入。如此一来，也就不允许进行单个之位写入，即写入到单个之储存单元150之储存位中。要向不同之储存单元150中写入多个数据，首先在所有之储存单元上执行写入“0”操作，接下来再在一个或多个选定之位上执行写入“1”操作。
另外一种写入“0”操作允许进行单个之位写入。与前文图118中所示之写入“0”操作不同，这种方法是向WL电极70上施加正电压，向BL电极74上施加负电压，向SL电极72上施加零电压或正电压，向BW电极76上施加零电压或正电压，并向衬底电极78 上施加零电压。图119展示了这种方法之范例。在这些条件下，浮体24之电位会通过电容耦合在施加到WL电极70之正电压基础上有所升高。由于浮体24电位升高和施加到 BL电极74上之负电压之原因，浮体24和区域18之间之p-n接头为正向偏压，避免浮体 24中出现空穴。施加到选定之WL电极70和选定之BL电极74上之偏压会潜在地影响未选定之储存单元150(与选定之储存单元150共享同一个WL电极或BL电极)之状态。要降低对储存数组180中其他储存单元150之不必要之写入“0”干扰，要按照下列方法对施加之电位进行优化：如果状态“1”之浮体24电位被称为VFB1，那么应对施加到WL电极70上之电压进行配置，以将浮体24之电位增加VFB1/2，而施加到BL电极74上之电位为-VFB1/2。这样就将状态“1”中未选定之储存单元150(与选定之储存单元150共享同一个BL电极)中之浮体24电位从VFB1变为VFB1/2。对于与选定之储存单元150共享同一个WL电极之处于状态“0”之储存单元150来说，除非浮体24电位增加得很多(例如，至少增加VFB/3，见下文)，否则n-p-n双极器件130a和130b将不会被接通)；或者基极保持电流足够低，不能够使浮体24电位随着写入操作时间之变化而增加。根据本发明可以确定之是，如果浮体24电位增加VFB/3之话，这个增加量就足够低，可以抑制浮体 24电位之增加。可向SL电极72上施加正电压，以进一步降低不必要之写入“0”操作对储存数组中其他储存单元150之干扰。未选定之储存单元将处于保持状态，也就是说向WL 电极70上施加零电压或负电压，向BL电极74上施加零电压。
在特定之非限制性之实例中，对于选定之储存单元150来说，向电极72施加大约0.0伏特电压，向电极74施加大约0.2伏特电压，向电极70施加大约+0.5伏特电压，向电极76施加大约0.0伏特电压并向电极78施加大约0.0伏特电压。对于与选定之储存单元150不共享同一个WL电极或者BL电极之未选定储存单元来说，向电极72施加大约 0.0伏特电压，向电极74施加大约0.0伏特电压，向电极70施加大约0.0伏特电压，向电极76施加大约0.0伏特电压并向电极78施加大约0.0伏特电压。图119展示了前文所述之数组180中选定之储存单元150和其他储存单元150之偏压条件。然而，这些电压电平可能会有所变化。
可通过上述之碰撞电离之方法在储存单元150上进行写入“1”操作。例如《带增强浮体效应之新型1TDRAM储存单元》(作者：林等人；页码：23～27；IEEE储存技术、设计和测试研讨会，2006)就描述了这种方法。本档也加入了其中之相关内容。或者也可以通过带对带穿遂机制在储存单元150上进行写入“1”操作。例如《使用小功率和高速埋置内存门引发漏极泄漏(GIDL)电流设计无电容器1T-DRAM储存单元》(作者： Yoshida等人；页码：913～918；国际电子器件会议，2003)就描述了这种方法。本档也加入了其中之相关内容。
使用带对带穿遂机制进行写入“1”操作过程中选定之储存单元150之偏压条件范例见图120A。施加到WL电极70(在图120A中是70a)上之负偏压和施加到BL电极74 (在图120A中是74a)上之正偏压导致选定之储存单元150(在图120A中是150a)之浮体24出现空穴注入。在写入“1”操作过程中，SL电极72(在图120A中是72a)和衬底电极78(在图120A中是78a)被接地；可向BW电极76(在图120A中是76a)上施加零电压或正电压(正如我们在前文保持操作中所讨论之，可施加正电压，以保持最终在浮体 24上得到之正电荷)。未选定之WL电极70(在图31中是70n)和未选定之BL电极74 (在图120A中是74n)将保持接地。
在特定之非限制性之实例中，向选定之储存单元150a中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向WL 电极70上施加大约-1.2伏特之电位，向BW电极70上施加大约0.0伏特之电位，并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向SL 电极72上施加大约0.0伏特电位，向BL电极74上施加大约0.0伏特电位，向WL电极 70上施加大约0.0伏特电位，向BW电极76上施加大约0.0伏特电位(或施加+1.2伏特电位，使未选定之储存单元进行保持操作)并向衬底电极78上施加大约0.0伏特电位。图 120A展示了选定之储存单元150之偏压条件。然而，这些电压电平可能会有所变化。
图120B展示了在碰撞电离写入“1”操作过程中选定之储存单元150(150a)和未选定之储存单元150(150b、150c和150d)之偏压条件。向选定之WL电极70(即图120B 中之70a)施加正电压，向选定之BL电极74(即图120B中之74a)施加正电压。将SL 电极72(即图120B中之72a)、BW电极76(即图120B中之76a)和衬底电极78(即图120B中之78a)接地。这些条件会在沟道区中形成足以产生热电子之侧向电场，随后会产生电子对和空穴对。接下来空穴被注入到选定之储存单元浮体区24中。未选定之 WL电极70和未选定之BL电极74被接地，而未选定之BW电极可以接地或者向其施加正电压，以保持未选定之储存单元之状态。
在特定之非限制性之实例中，向选定之储存单元150a中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向WL 电极70上施加大约+1.2伏特之电位，向BW电极76施加大约0.0伏特电压，并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向SL电极 72上施加大约0.0伏特电位，向BL电极74上施加大约0.0伏特电位，向WL电极70上施加大约0.0伏特电位，向BW电极76上施加大约0.0伏特电位(或施加+1.2伏特电位，使未选定之储存单元进行保持操作)并向衬底电极78上施加大约0.0伏特电位。图120B 展示了选定之储存单元150之偏压条件。然而，这些电压电平可能会有所变化。
图121A展示了储存串520之典型示意图，包括多个以串联方式连接在一起之储存单元150；而图121B展示了储存单元数组180之俯视图。该俯视图展示了SL电极72和 BL电极74之间之储存单元520之两个储存串。尽管图121B以示意图说明了一个含有两个储存串之数组，但需要指出之是，本发明并不局限于两个储存串。原因在于也可以以上述同样之方式制作一个或两个以上储存串。每个储存串520包括连接到NAND结构上之多个储存单元150，其中这些储存单元150以串联方式连接起来，形成储存单元之一个储存串。串联时，相同之电流流经各个储存单元150，从BL电极74流到SL电极72，或者反过来。储存串500包括“n”个储存单元750，其中“n”是正整数，通常介于8和64之间。在一个范例中，n至少要等于16。然而，这个数字也有可能低于8例如可能等于2，或者高于64。位于储存串一端之第二导电类型之区域18被连接到BL电极74上，而位于储存串另外一端之第二导电类型之源极区域16被连接到SL电极72上。
每个储存单元晶体管150包括第一导电类型之浮体区24，第二导电类型之第一个区域20和第二个区域20(相当于上述之储存单元150之单个储存单元实例中之第一个区域16和第二个区域18)。它们被互相隔开，形成沟道区。储存串520中相邻之储存单元之区域20通过导电区64被连接到一起。
隐埋层22将浮体区24和大块衬底绝缘，而绝缘层26将位于相邻储存单元150之间之浮体区24绝缘。在浮体24之表面上方放置门60。该门位于第一个区域20和第二个区域20之间。门60和浮体24之间存有绝缘层62，以便将门60和浮体24绝缘。
图121C展示了一个储存数组180之等效电路之范例。储存数组180包括储存串520a、储存串520b和一些其他之储存串。在图121C中，储存单元被排列成栅格，储存数组180之行可借助WL电极70确定，而列可通过BL电极74确定。每列中之多个储存单元150以串联方式连接起来，形成储存串520。相邻之列被绝缘区之列分开，例如浅槽绝缘层(STI)。
下文将描述储存串520之储存单元操作情况。我们可以看到，这个储存串520实例之操作原理与上文所描述之储存串500之操作原理类似。其中储存串520中之反向偏压电极76可用于进行保持操作。在有些实例中，储存串520末端之晶体管(即图121A中之储存单元150a和150n)可设计成储存串520之读取晶体管，而储存在关联浮体24(即图121A范例中之24a和24n)中之电荷未能读出。
可参考图122、图123A和123B对读出操作进行描述。可通过施加以下偏压条件之方式进行读出操作。在本范例中选择储存串520a中之储存单元150c进行举例说明：向选定之BL电极74上施加正电压，向选定之WL电极70上施加之正电压要高于向选定之 BL电极74上施加之正电压，向选定之SL电极72上施加零电压，向BW电极76上施加零电压或正电压并向衬底电极78上施加零电压。如图123A所示，未选定之BL电极74 将保持零电压，未选定之SL电极72将保持零电压。向WL传递电极70a、70b、70l、70m和70n上施加正电压，这一正电压要高于施加在选定之WL电极70c上之正电压(见图122和123A至123B)。WL传递电极连接到传递储存单元之门上，即通过串联方式连接到选定之储存单元150c上之未选定之储存单元(即图122中之150a、150b、150l、 150m和150n)。施加到传递储存单元门上之电压要确保传递晶体管可接通，无需考虑它们浮体区之电位。需要将传递储存单元接通，原因在于在串联方式中，电流从BL电极74 流向SL电极72(或者从SL电极72流向BL电极74)，因此电流会流经各个储存单元 150。因此，传递储存单元会将施加到SL电极72和BL电极74上之电位传递到选定之储存单元150c之源极区20b和漏极区20c。例如，储存单元150n会将施加到BL电极74上之电压传递给连接到储存单元150n(和150m)之区域20m。储存单元150m会随后将该电压传递给连接到储存单元150l上之区域20l，等等。相邻之传递储存单元随后会传递施加到BL电极74上之电压，直到该电压达到选定之储存单元50c之区域20c。
在特定之非限制性之实例中，向选定之储存单元150中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+0.4伏特之电位，向选定之WL电极70上施加大约+1.2伏特之电位，向WL传递电极70上施加大约+3.0之电位，向BW电极76上施加大约0.0之电位并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向SL电极72上施加大约0.0伏特电位，向BL电极74上施加大约0.0伏特电位，向WL电极70(非WL传递电极)上施加大约0.0伏特电位，向BW电极76上施加大约0.0伏特电位(或向BW电极76上施加+1.2伏特电位，以保持未选定之储存单元之状态)并向衬底电极78上施加大约0.0伏特电位。图123A至 123B展示了储存数组180中选定之和未选定之储存单元之偏压条件。然而，这些电压电平可能会有所变化。
在这些条件下，向门60c施加大约+1.2伏特电压，0.00伏特和0.4伏特电压会分别被传递到选定之储存单元150c之区域20b和区域20c中，类似于图117所示之读出条件。如前文所述，传递储存单元处于偏压状态，以便其信道可导电。因此，从储存串520之 BL电极74和SL电极72流出之电流取决于选定之储存单元150c之浮体区24之电位。如果储存单元150c处于状态“1”，并在浮体区24中存有空穴，比起处于状态“0”，在浮体区24中不存在空穴之储存单元150c，该储存单元之阈值电压(即当晶体管被接通时之门电压)将较低，相应地电流较高。
如图123B所示，接下来使用固定在BL电极74上之读出电路90对从BL电极74 流向SL电极72之电流进行测量或检测。如图123B所示，通过将储存状态与标准信号发生器电路92(连接到储存串520R中之参比电池上)所产生之参考值相比较可以确定储存状态。
参考图124至125对写入“0”操作进行描述，施加如下偏压条件：向SL电极72施加零电压，向WL电极70施加零电压，向BL电极74施加负电压，而BW电极76和衬底电极78被接地。在这些条件下，储存串中各个储存单元之浮体24和区域20之间之p-n 接头为正向偏压，避免浮体24中出现空穴。在特定之非限制性之实例中，向电极74施加大约-1.2伏特电压，向电极70施加大约0.0伏特电压，并向电极72、76和78上施加大约 0.0伏特电压。也可以向WL电极70上施加正电压，确保施加到BL电极74上之负电压可传递到储存串520中所有之储存单元。然而，如前文所述，这些电压电平可能会在保持施加电荷之间之相对关系时有所变化。
另外一种写入“0”操作允许进行单个之位写入，详见图126至127。具体方法是向BL电极74上施加负电压，向SL电极72上施加零电压，向BW电极76上施加零电压，向衬底电极78上施加零电压并向WL传递电极施加正电压。首先将选定之WL电极进行接地，直至施加到SL电极72和BL电极上之电压可分别到达选定之储存单元150c之区域20b和区域20c。随后，将选定之WL电极70之电位升高到正电压，并确保要高于施加到WL传递电极上之正电压。在这些条件下，选定之储存单元(即图126至127中之储存单元150c)之门将会被施加正电压，随后浮体24电位将会通过电容耦合在施加到WL 电极70上之正电压之基础上有所升高。传递储存单元(即储存单元150l、150m和750n) 将施加到BL电极74上之负电压传递给储存单元150c之区域20c，而传递储存单元150a 和150b将施加到SL电极72上之零电压传递给储存单元150c之区域20b，这类似于图 119所示之条件。由于浮体24电位升高和施加到BL电极74上之负电压之原因，浮体 24c和区域20c之间之p-n接头为正向偏压，避免浮体24中出现空穴。要降低对储存数组 180中其他储存单元150之不必要之写入“0”干扰，要按照下列方法对施加之电位进行优化：如果状态“1”之浮体24电位被称为VFB1，那么应对施加到WL电极70上之电压进行配置，以将浮体24之电位增加VFB1/2，而施加到BL电极74上之电位为-VFB1/2。对施加到传递储存单元之WL电极之电压进行优化，确保具有足够高之电压以将施加之负电压传递到BL电极74上；但电压也不能过高，以避免传递储存单元之浮体24之电势变得过高，这样可避免在处于状态“1”之传递储存单元中出现空穴。将施加之零电压传递给SL 电极72(即位于选定之WL电极70c左侧之WL传递电极，如图126中之70a和70b)之 WL传递电极上被施加之正电压要高于将施加之负电压传递给BL电极74(即位于选定之 WL电极70c右侧之WL传递电极)之WL传递电极上被施加之电压。原因在于，与施加到电极74上之负电压相比，施加到电极72上之电压较高，可能需要更高之传递门电压，以便将传递晶体管接通。
在特定之非限制性之实例中，向储存串520中施加如下偏压条件：向SL电极72 上施加大约0.0伏特之电位，向BL电极74上施加大约0.2伏特之电位，向选定之电极70 上施加大约+0.5伏特之电位，向WL传递电极70上施加大约+0.2之电位，向BW电极76 上施加大约0.0伏特之电位，并向衬底电极78上施加大约0.0伏特之电位。向未选定之 SL电极72上施加大约0.0伏特电位，向未选定之BL电极74上施加大约0.0伏特电位，向BW电极76上施加大约0.0伏特电位(或向BW电极76上施加+1.2伏特电位，使未选定之储存单元进行保持操作)，向WL电极70(非WL传递电极)上施加大约0.0伏特电位，并向衬底电极78上施加大约0.0伏特电位。图126至127展示了储存数组180中选定之和未选定之储存单元之偏压条件，其中储存单元150c为选定之储存单元。然而，这些电压电平可能会有所变化。
在这些偏压条件下，向选定之储存单元150c之门60上施加正电压，而施加到BL 电极74上之负电压将被传递到选定之储存单元150c之区域20c中，施加到SL电极72上之零电压将被传递到选定之储存单元150c之区域20b中。该条件类似于图119中描述之条件，可避免储存单元150c之浮体24中出现空穴。
可通过上述之碰撞电离之方法在储存单元150上进行写入“1”操作。例如《带增强浮体效应之新型1TDRAM储存单元》(作者：林等人；页码：23～27；IEEE储存技术、设计和测试研讨会，2006)就描述了这种方法。本档也加入了其中之相关内容。或者也可以通过带对带穿遂机制在储存单元150上进行写入“1”操作。例如《使用小功率和高速埋置内存门引发漏极泄漏(GIDL)电流设计无电容器1T-DRAM储存单元》(作者： Yoshida等人；页码：913～918；国际电子器件会议，2003)就描述了这种方法。本档也加入了其中之相关内容。
使用带对带穿遂机制进行写入“1”操作过程中选定之储存单元150之偏压条件范例见图128和129。向选定之WL电极70上施加负偏压，向WL传递电极70上施加正电压，向SL电极72施加零电压，向BL电极74上施加正偏压，向BW电极76上施加零偏压，而衬底电极78被接地。这些条件导致在选定之储存单元(即图128至129中之储存单元 150c)之浮体24上出现空穴注入。
在特定之非限制性之实例中，向选定之储存单元150c中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向选定之WL电极70上施加大约-1.2伏特之电位，向WL传递电极70上施加大约+3.0之电位，向BW电极76上施加大约0.0之电位并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向SL电极72上施加大约0.0伏特电位，向BL电极74上施加大约0.0伏特电位，向WL电极70(非WL传递电极)上施加大约0.0伏特电位，向BW电极76上施加大约0.0伏特电位(或向BW电极76上施加+1.2伏特电位，以保持未选定之储存单元之状态)并向衬底电极78上施加大约0.0伏特电位。图129展示了储存数组180中选定之和未选定之储存单元之偏压条件，其中储存单元150c为选定之储存单元。然而，这些电压电平可能会有所变化。
在这些偏压条件下，向选定之储存单元150c之门60上施加负电压，而施加到BL 电极74上之正电压将被传递到选定之储存单元150c之区域20c中，施加到SL电极72上之零电压将被传递到选定之储存单元150c之区域20b中。该条件类似于图120A中描述之条件，可避免储存单元150c之浮体24中出现空穴注入。
碰撞电离写入“1”操作过程中选定之储存单元150之偏压条件范例见图130A至130B。向选定之WL电极70上施加正偏压，向WL传递电极70上施加比施加到选定之 WL电极70上之正电压更高之正电压，向SL电极72上施加零电压，向选定之BL电极74上施加正偏压，向BW电极76上施加零电压，而衬底电极78被接地。这些条件导致在选定之储存单元(即图130A至130B中之储存单元150c)之浮体24上出现空穴注入。
在特定之非限制性之实例中，向选定之储存单元150c中施加如下偏压条件：向SL电极72上施加大约0.0伏特之电位，向BL电极74上施加大约+1.2伏特之电位，向选定之WL电极70上施加大约+1.2伏特之电位，向WL传递电极70上施加大约+3.0之电位，向BW电极76上施加大约0.0之电位并向衬底电极78上施加大约0.0伏特之电位。而以下偏压条件被施加到未选定之电极上：向SL电极72上施加大约0.0伏特电位，向BL电极74上施加大约0.0伏特电位，向WL电极70(非WL传递电极)上施加大约0.0伏特电位，向BW电极76上施加大约0.0伏特电位(或向BW电极76上施加+1.2伏特电位，以保持未选定之储存单元之状态)并向衬底电极78上施加大约0.0伏特电位。图130B展示了储存数组180中选定之和未选定之储存单元之偏压条件，其中储存单元150c为选定之储存单元。然而，这些电压电平可能会有所变化。
利用交替写入和验证算法可进行多级写入操作，其中首先将写入脉冲施加到储存单元150上，接着再进行写入操作，以验证是否已达到预期之储存状态。如果还没有达到预期之储存状态，向储存单元150上施加新之写入脉冲，接下来再进行写入验证操作。重复进行以上操作，直到达到预期之储存状态。
例如，利用带对带热空穴注入，向BL电极74施加正电压，向SL电极72上施加零电压，向选定之WL电极70上施加负电压，向WL传递电极上施加正电压，向BW电极76上施加零电压，并向衬底电极78上施加零电压。向BL电极74上施加不同幅值之正电压，以便向浮体24中写入不同之状态。这样就会导致不同之浮体电位24，与不同之正电压或已施加到BL电极74上之正电压脉冲数量相对应。在特定之非限制性之实例中，通过施加如下偏压条件进行写入操作：向SL电极72上施加大约0.0伏特之电位，向选定之WL电极70上施加大约-1.2伏特之电位，向WL传递电极70上施加大约+3.0之电位，向BW电极76上施加大约0.0伏特之电位，并向衬底电极78上施加大约0.0伏特之电位，同时施加到BL电极74上之电位将会递增。例如，在非限制性之实例中，首先向BL电极 74施加25毫伏电位，随后进行读出验证操作。如果读出验证操作表明储存单元电流已经达到预期之状态(储存单元电流已达到与00、01、10或11状态相对应之状态)，那么可结束多级写入操作。如果尚未达到预期之状态，那么应提高施加到BL电极74上之电压。例如从25毫伏提高到50毫伏。随后再进行一次读出验证操作，并重复操作该过程，直至达到预期之状态。然而，上述之电压电平可能会有所变化。写入操作过后进行读出操作，以验证储存状态。
储存串520可由多个平面储存单元组成，例如图23和121A中所示之实例；也可由鳍型三维储存单元组成，例如图32至33中所示之实例。还可以对其进行变化，更改或使用替换储存单元150，不会偏离本发明之范围及其功能性。
图131A至131B中展示了储存数组880之另外一个实例。其中131A展示了储存数组880之俯视图。储存数组包括位于SL电极72和BL电极74之间之储存单元540之两个储存串。图131B展示了储存串540之横截面图。尽管图131B以示意图说明了一个含有两个储存串之数组，但需要指出之是，本发明并不局限于两个储存串。原因在于也可以以上述同样之方式制作一个或两个以上储存串。
储存数组之每个储存串540包括连接到NAND结构上之多个储存单元850，其中这些储存单元850以串联方式连接起来，形成储存单元之一个储存串。储存串540包括“n”个储存单元850，其中“n”是正整数，通常介于8和64之间。在一个范例中，n至少要等于16。然而，就像上述之实例并不局限于所述之范围那样，一个储存串可能包括低于8 个储存单元，也有可能包括超过64个储存单元。位于储存串一端之第二导电类型之区域 18通过触点73被连接到BL电极74上，而位于储存串另外一端之第二导电类型之源极区域16通过触点71被连接到SL电极72上。在有些实例中，储存串540末端之晶体管(即图131B中之储存单元850a和850n)可设计成储存串540之读取晶体管，而储存在关联浮体24(即图131B范例中之24a和24n)中之电荷未能读出。
在图131B中，储存单元850可包括第一导电类型之衬底12，例如p型衬底。衬底 12通常采用硅材质制作，而也有可能含有其他材料，例如锗、硅锗、砷化镓、含碳纳米管或其他之半导体材料。衬底12包含第二导电类型之隐埋层22，例如n型。可通过离子注入工序在衬底12之材料上形成隐埋层22。或者，也可以通过在衬底12顶部进行外延生长之方式形成隐埋层22。
第一导电类型(比如n型)之浮体区24被第二导电类型区域16(或区域18，或区域20)固定在顶部。绝缘层62被第二导电类型区域16(或区域18，或区域20)固定在侧面。绝缘层30和26(例如浅槽绝缘层(STI))可采用二氧化硅材质如图131B所示，第二导电类型之绝缘层30和区域16(或区域18，或区域20)使I-I’方向上之浮体区24 绝缘；如图131A所示，绝缘层28使II-II’方向上之浮体24绝缘。
衬底12上存在使用第二导电类型(例如n型)之区域16、18和20。这些区域暴露在表面14上。按照目前业界已知之并通常采用之离子注入工艺，在组成衬底12之材料上采取离子注入工艺形成区域16、18和20。或者，也可以采取固态扩散法形成区域16、 18和20。尽管区域16、18和20具有相同之导电类型(例如n型)，形成这些区域之掺杂浓度可以(但并非必须)不同。在图131A和131B中，区域16和区域18位于储存串 540之一端，而区域20位于储存串540之内部，将临近之储存单元850中临近之浮体区 24绝缘。
在浮体24之表面上方放置门60。该门位于第一个区域20和第二个区域20(或者区域16和区域20或者区域18和区域20)之间。借助绝缘层62该门60与浮体区24绝缘。
绝缘层62之材质可选择二氧化硅和/或其他之介电材料，例如高介电系数材料，包括但不仅限于过氧化钽、三氧化钛、氧化锆、氧化铪和/或氧化铝。门60之材质可选择多晶硅材料或者金属栅电极，例如钨、钽、钛和它们之氮化物。
储存串540还包括电气连接到门60之字线(WL)终端70，电气连接到区16之源行(SL)终端72，电气连接到区18之位线(BL)终端74，连接到埋层22之埋层 (BW)终端76以及电气连接衬底12之衬底终端78。
连接到埋层区22之BW终端76起到一个回馈偏压终端之作用，即位于半导体晶体管组件背面之一个终端，通常在晶体管门之对边。
内存数组880之一种制造方法，在图132A～132U中有说明介绍。这些图以三种相关视图之多组形式排列，每组第一个图为内存单元850之顶视图，每组第二个图为该组 I-I’第一个图中顶视图之垂直截面，而每组第三个图为该组II-II’第一个图中顶视图之垂直截面。
图132A～132C，该工艺之最初步骤可从发展一个厚导电区202开始，由构成衬底区12材料中之一种不同材料组成。导电区202可进行选择性地蚀刻，而不清除衬底区12。例如，导电区202可由硅锗(SiGe)材料制成，而衬底12则由硅制成，尽管这些层之材料会有不同。
图132D～132F中所示，一个覆盖区域而成为绝缘体区30之图案30’(图 132S～132U中所示最终结构图)通过光刻工艺形成。然后导电区202根据光刻图案进行蚀刻。
图132G～132I，由例如形成衬底12之同一材料构成之导电区204(就像，例如硅一样)生长。然后通过进行化学机械研磨工艺对合成薄膜进行研磨，确保硅表面之平整度。随后，二氧化硅层206之一薄层生长在薄膜204之表面上。随后为多晶硅层208之沉淀，最后为氮化硅层210之沉淀。
接下来，形成一个图案，用于打开区域成为绝缘体区28。该图案可通过光刻工艺形成。干蚀刻顺序依次为：氮化硅层210、多晶硅层208、二氧化硅层206和硅层204，挖掘沟渠212，图132J和132L所示(沟渠212在图132K视图中未体现)。
然后实施一种选择性移除区202之湿蚀刻工艺，留下由区204机械支撑之间隙。然后将合成之间隙区氧化形成埋置氧化区30，见图132N和132O所示。接着将剩余之氮化硅层210、多晶硅层208和二氧化硅层206，通过氧化硅沉积工艺和化学机械研磨工艺进行移除，从而磨平合成之二氧化硅薄膜，最终形成二氧化硅绝缘体区28，见图132M 和132O所示。或者，可在移除氮化硅层210、多晶硅层208和二氧化硅层206之前采用硅沉积工艺。
图132P和132R，接下来采用一种离子注入工艺形成埋置层区22。接着，一个二氧化硅层(或高介电材料层)62形成在硅表面上(图132Q～132R)，随后为多晶硅(或金属)层214沉积(图132Q～132R)。
接下来制作一个覆盖区域而被做入门60之图案，通过例如光刻工艺法。图案形成步骤完成后为多晶硅(或金属)层214和二氧化硅(或高介电材料)层62之干蚀刻步骤。然后进行离子注入从而形成第二种传导率类型(例如n-型)之区20。位于门区60下方之导电区204被保护不受离子注入工艺之影响，而现在则由区20、边上绝缘层30和绝缘层28包围，而衬底12之埋置层22以及表面之绝缘层62构成了浮体区24(见图 132T)。随后为形成触点和金属层之后端工艺(图中未有体现)。
内存数组之另一实施例，则为图133中所示之内存数组980，其中内存数组980 由一个连接多个并联内存单元950之链路组成。图134A为隔离内存单元950之顶视图，而图134B和134C则分别为，内存单元950沿着线路I-I’和II-II’之截面图。
图134B和134C，单元950是在第一种传导率类型，例如p-型之绝缘体上外延硅(SOI)衬底12上装配之。衬底12是由硅特殊制成，但也可由例如锗、锗硅、砷化镓、碳纳米管等半导体材料组成。而衬底12中则有埋置绝缘体层22，例如埋置氧化物 (BOX)。
第一种传导率类型如p-型之浮体区24，打比方说，在上方是由绝缘层62包围，侧边由第二种传导率类型之区20和绝缘层26包围，底部由埋置层22包围。绝缘层26 (就像，比如浅沟槽隔离(STI))可由二氧化硅之类之材料制成。当多个单元950集中在一个数组980而形成存储元件之时候，绝缘层26就会将单元950与邻近单元950隔离，图133和135之说明。
具有n-型等第二种传导率类型之区20，打比方说，存在于衬底12中，并暴露在表面14。根据任何已知和所属技术领域特殊使用之注入工艺，区20通过注入工艺形成在构成衬底12之材料上面。或者，借助固态扩散工艺形成区20。
门60位于浮体区24和区20之上方。门60被一绝缘层62与浮体区24隔离。绝缘层62材质可为二氧化硅和/或其他介电材料，包括高K介电材料等，但不仅限于，过氧化钽、氧化钛、氧化锆、氧化铪和/或氧化铝。门60可由，例如多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
区20沿着II-II’方向是连续之(电传导)(见图134A)，并可用来连接多个并联内存单元950，见图47和49中内存数组980之等效电路表示法所示(其中，区20连接到位线(BL)终端74)。区20和位线(BL)终端74a及74b之间之连接，可通过并联边缘之触点73实现(见图133)。一对邻近之连续区20可用来并联一节单元950。单元 950还包括电气连接到门60之字线(WL)终端70和电气连接到衬底12之衬底终端78 (见图134B～134C)。在某一并联中，施加在BL终端74通过所有内存单元950表面之电压都差不多大(由于位线周围之压降而可能导致小差异)，而电流只流经选择之内存单元950。
因为只在并联边缘连接，就有可能最大限度地减少连接到BL终端之连接数，所以可减少触点之数量，例如每个并联减少到两个触点。正是因为内存数组980中，不在并联边缘之内存单元950区20没有触点，才导致不在边缘(末端)位置之无触点内存单元。触点数量可以增加，以减少并联之电阻，如果需要之话。
图136-137有关读出操作说明，其中内存单元950b被选中(如图136所示)。可应用以下偏压条件：一个正电压施加到BL终端74b，零电压施加到BL终端74c，一个正电压施加到WL终端70b，零电压施加到衬底终端78。未选定之BL终端(例如图136中之BL终端74a，74d，…，74p)被浮动，没有选择之WL终端(例如图136中之WL终端70a，70m，70n)将维持在零电压，未选中之衬底终端78将维持在零电压。或者，BL 终端74c右侧未选定之BL终端(零电压所施加之位置)可以接地。一个施加到BL终端 74b之相同振幅正电压，可施加到位于BL终端74b左侧之未选定BL终端。因为该区20b (连接到BL终端74b)，与相邻之单元950a共享，BL终端74b左侧之未选中BL终端 (某一正电压施加之位置)需要浮动，或有正电压施加，以防止任何寄生电流从BL终端 74b流到BL终端74b左侧之BL终端上。或者，BL终端74b及74c(连接到选定内存单元950b之区20)之偏压条件可能得到扭转。
在一个特定之无限制之实施例中，下面之偏压条件应用到选定之内存单元950b上：约0.4伏特之电压作用于BL终端74b上，约0.0伏特之电压作用于BL终端74c上，约+1.2伏特之电压作用于WL终端70b上，约0.0伏特之电压作用于衬底终端78上，而下面之偏压条件应用于那些没有选定之终端：约0.0伏特之电压作用于未选中之WL终端上，约0.0伏特之电压作用于未选定之衬底终端上，而未选定之BL终端则浮动。
图137所示，约+1.2伏特之电压作用于门60b上，约+0.4伏特之电压作用于区 20b(连接到BL终端74b上)，约0.0伏特之电压作用于区20c(连接到BL终端74c 上)，约0.0伏特之电压作用于选定内存单元950b之衬底12上。从BL终端74b流向BL 终端74c之电流大小则由选定单元950b浮体区24之电压所决定。
当单元950b处于浮体区24中有空穴之状态“1”时，那么内存单元则会有一个较低阈值电压(晶体管打开时之门电压)，并在单元950b处于浮体区24中无空穴之状态“0”时传导一个相比更大之电流。单元电流可由，例如连接到BL终端74b之读出放大器电路所感应。
图138-～139有关写“0”操作说明，其中应用了以下偏压条件：零电压作用于WL 终端70，负电压作用于BL终端74b，而衬底终端78则接地。在这些条件下，内存单元 950之浮体24和区20b之间之p-n结点为正偏压，自浮体24起排空任何空穴。未选定之 BL终端74可浮动或接地，未选定之WL终端70维持在零电压，未选定之衬底终端78维持在零电压。
在一个特定之无限制之实施例中，约-1.2伏特之电压作用于终端74b上，约0.0 伏特之电压作用于终端70上，约0.0伏特之电压作用于终端78上。尽管这样，这些电压值会随变化而改变，而维持所施加电荷之间之相对关系，见上文描述。由于BL终端74b 连接在多个内存单元950上，所有连接到BL终端74b之内存单元，则被写成状态“0”，见图138中虚线框内存储器单元指示。
另一可供选择并允许更多选择性位写入之，写“0”操作，见图140～141说明，并通过在BL终端74b施加负电压、在衬底终端78施加零电压，和在WL终端70b施加正电压之方式实现。未选定之WL终端会维持在零电压，未选定之BL终端则浮动或接地，而未选定之衬底终端78则维持在零电压。
在这些条件下，将一正电压作用于选定内存单元之门上(例如图140中之内存单元950a和950b，同时见图141中之门60b)，随后浮体24电压将从作用于WL终端70 之正电压通过电容耦合增长。由于浮体24电压增长以及在BL终端74b施加负电压，24 和区20b之间之p-n结点为正偏压，自浮体24起排空任何空穴。为减少内存数组980中对其他内存单元950所带来之不必要写“0”麻烦，所作用之电压可优化如下：当状态“1”浮体24电压表示为VFB1，那么作用于选定WL终端70之电压可配置用来增长浮体24之电压为VFB1/2，而-VFB1/2则作用于BL终端74b上。在这些条件下，内存单元950a和950b 会被写为状态“0”(对比上述之前之写“0”，其导致所有内存单元共享同一BL终端74b写为状态“0”)。
在一个特定之无限制之实施例中，下面之偏压条件应用到内存单元950上：约-0.2伏特之电压作用于BL终端74b上，约+0.5伏特之电压作用于WL终端70b上，约0.0 伏特之电压作用于衬底终端78上，而未选定之BL终端74则浮动，约0.0伏特之电压作用于未选定之WL终端70，约0.0伏特之电压作用于未选定终端78上。图140给出了内存数组980中选定和未选定内存单元之偏压条件，而内存单元950a和950b为选定单元。尽管如此，这些电压值会随变化而改变。
图142～143，有关碰撞电离写“1”操作下一个选定内存单元950b上偏压条件一例之介绍说明。一正偏压作用于选定之WL终端70b上，零电压作用于BL终端74c上，正偏压作用于BL终端74b，而衬底终端78则接地。该条件产生了一个横向电场，足以生成高能电子，从而生成电子-空穴对，继之为空穴注入到选定内存单元(例如图142～143中之单元950b)之浮体24上。未选定WL终端(例如图142中之WL终端70a、70c、70m 和70n)接地，未选定BL终端(例如图142中之BL终端74a、70d、70m、70n、70o和 70p)浮动，未选定衬底终端78也接地。或者，BL终端74c右侧之未选定BL终端(零电压所施加之位置)可接地。一个施加到BL终端74b之相同振幅正电压可施加到位于 BL终端74b左侧之未选定BL终端。因为该区20b(连接到BL终端74b)，与相邻之单元950a共享，BL终端74b左侧之未选中BL终端(某一正电压施加之位置)需要浮动或有正电压施加，以防止任何寄生电流从BL终端74b流到BL终端74b左侧之BL终端上，极可能会给至少一个之未选定内存单元950带来不必要之写“1”操作。
在一个特定之无限制之实施例中，下面之偏压条件应用到选定之内存单元950b上：约0.0伏特之电压作用于BL终端74c上，约+1.2伏特之电压作用于BL终端74b上，约+1.2伏特之电压作用于WL终端70b上，约0.0伏特之电压作用于衬底终端78上，而下面之偏压条件应用于那些没有选定之终端：约0.0伏特之电压作用于未选中之WL终端 70上(例如图142中之WL终端70a、70m和70n)，约0.0伏特之电压作用于未选定之衬底终端78上，而未选定之BL终端74(例如图142中之BL终端74c、74d、74m、74n、 74o和74p)则浮动。图142～143给出了内存数组980(像选定单元一样具有内存单元 950b)中选定和未选定内存单元之偏压条件。尽管如此，这些电压值会随变化而改变。或者，BL终端74b和74c(连接到选定内存单元950b之区20上)之偏压条件可能得到扭转。
图144用示意图方式介绍了，根据本发明另一实施例之内存数组。内存数组1080包括多个内存单元1050。图145A为内存单元1050之隔离顶视图，而图145B和图145C 则为分别沿着图145A线路I-I’和II-II’之内存单元1050之截面图。
图145B和145C，单元1050包括第一种传导率类型例如p-型之衬底12。衬底12 一般是由硅制成，但也可由例如锗、锗硅、砷化镓、碳纳米管等半导体材料组成。而衬底 12中则有第二种传导率类型例如n-型之埋置层22。埋置层22可通过衬底12材料上之离子注入工艺得到。或者，埋置层22也可在衬底12顶部外延生长。
第一种传导率类型如p-型之浮体区24，打比方说，在上方是由区20和绝缘层62 包围，侧边由绝缘层26包围，底部由埋置层22包围。绝缘层26(就像，比如浅沟槽隔离(STI))可由二氧化硅之类之材料制成。当多个单元1050集中在一个数组1080而形成存储元件之时候，绝缘层26就会将单元1050与邻近单元1050隔离，见图144说明。
具有n-型等第二种传导率类型之区20，打比方说，存在于衬底12中，并暴露在表面14。根据任何已知和所属技术领域特殊使用之注入工艺，区20可通过构成衬底12 材料上面之注入工艺形成。或者，借助固态扩散工艺形成区20。
门60位于浮体区24、区20和绝缘层26之上方。门60被一绝缘层62与浮体区 24隔离。绝缘层62材质可为二氧化硅和/或其他介电材料，包括高K介电材料等，但不仅限于，过氧化钽、氧化钛、氧化锆、氧化铪和/或氧化铝。门60可由，例如多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
区20沿着II-II’方向是连续之(电传导)(见图145A)，并可用来连接多个并联内存单元1050，见图144和146中内存数组1080之等效电路表示法所示(其中，区20 连接到位线(BL)终端74)。区20和位线(BL)终端74a及74b之间之连接可通过并联边缘之触点73实现(见图144)。一对邻近之连续区20可用来并联一节单元1050。在某一并联中，施加在BL终端74通过所有内存单元1050表面之电压都差不多大(由于位线周围之压降而可能导致小差异)，而电流只流经选择之内存单元1050。单元1050还包括电气连接到门60之字线(WL)终端70，连接到埋置层22之埋井(BW)终端76和电气连接到衬底12之衬底终端78(见图145B～145C)。
因为只在并联边缘连接，就有可能最大限度地减少连接到BL终端之连接数，所以可减少触点之数量，例如每个并联为两个触点。不在并联边缘之内存单元触点没有必要，因为这些无触点内存单元是由区20连续连接之单元。如果需要之话，触点数量可以增加，以减少并联之电阻。
图147-148有关图144-145C实施例某一例读出操作说明，其中内存单元1050b被选中(如图147所示)。可应用以下偏压条件：一个正电压施加到BL终端74a，零电压施加到BL终端74b，一个正电压适用于WL终端70b，零电压施加到衬底终端78，零电压施加到衬底终端78上。未选定之BL终端(例如图147中之BL终端74c，74d，…， 74p)将维持在零电压，没有选择之WL终端(例如图147中之WL终端70a，70m，70n) 将维持在零电压，未选中之BW终端76将维持在零电压(或者施加一个正电压以保持未选定内存单元之状态)，未选中之衬底终端78将维持在零电压。或者，BL终端74a及 74b(连接到选定内存单元1050b之区20)之偏压条件可能得到扭转。
在一个特定之无限制之实施例中，下面之偏压条件应用到选定之内存单元1050b上：约+0.4伏特之电压作用于BL终端74a上，约0.0伏特之电压作用于BL终端74b上，约+1.2伏特之电压作用于WL终端70b上，约0.0伏特之电压作用于BW终端76上，约 0.0伏特之电压作用于衬底终端78上，而下面之偏压条件应用于那些没有选定之终端：约 0.0伏特之电压作用于未选中之BL终端上，约0.0伏特之电压作用于未选定之WL终端上，约0.0伏特之电压作用于未选定之BW终端上(或+1.2伏特之电压作用于BW终端76上来维持未选定内存单元之状态)，而约0.0伏特之电压作用于未选定之衬底终端上。
图148所示，约+1.2伏特之电压作用于门60b上(连接到终端70b上)，约+0.4 伏特之电压作用于区20a(连接到BL终端74a上)，约0.0伏特之电压作用于区20b(连接到BL终端74b上)，约0.0伏特之电压作用于埋置层22上，约0.0伏特之电压作用于，选定内存单元1050b之衬底12上。从BL终端74a流向BL终端74b之电流大小则由选定单元1050b浮体区24之电压所决定。
当单元1050b处于浮体区24中有空穴之状态“1”时，那么内存单元则会有一个较低阈值电压(晶体管打开时之门电压)，并在单元1050b处于浮体区24中无空穴之状态“0”时，传导一个相比更大之电流。单元电流可由电路所感应，例如连接到BL终端74a 之读出放大器。
图149-～150有关写“0”操作说明，其中应用了以下偏压条件：零电压作用于BL 终端74b，零电压作用于BL终端74b，零电压作用于WL终端70，负电压作用于BL终端74a，而BW终端76和衬底终端78则接地。在这些条件下，内存单元1050之浮体24 和区20a之间之p-n结点为正偏压，自浮体24起排空任何空穴。未选定之BL终端74可浮动或接地，未选定之WL终端70维持在零电压，未选定之衬底终端78维持在零电压。在一个特定之无限制之实施例中，约-1.2伏特之电压作用于终端74a上，约0.0伏特之电压作用于终端70上，约0.0伏特之电压作用于终端76和78上。尽管如此，这些电压值会随变化而改变，而维持所施加电荷之间之相对关系，见上文描述。或者，写“0”操作也可通过逆转施加在BL终端74a和74b上之偏压条件实现。
另一可供选择并允许单独位写入之写“0”操作见图151～152说明并通过在BL终端74a施加负电压、在BL终端74b施加零电压、在BW终端76施加零电压、在衬底终端 78施加零电压和在WL终端70施加正电压之方式实现。在这些条件下，将一正电压作用于选定内存单元之门上(例如图151-152中之内存单元1050b)，随后浮体24电压将从作用于WL终端70之正电压通过电容耦合增长。由于浮体24电压增长以及在BL终端74a 施加负电压，24和区20a之间之p-n结点为正偏压，自浮体24起排空任何空穴。为减少内存数组1080中对其他内存单元1050所带来之不必要写“0”麻烦，所作用之电压可优化如下：当状态“1”浮体24电压表示为VFB1，那么作用于选定WL终端70之电压可配置用来增长浮体24之电压为VFB1/2，而-VFB1/2则作用于BL终端74a上。
在一个特定之无限制之实施例中，下面之偏压条件应用到内存单元1050b上：约0.0伏特之电压作用于BL终端74b上，约-0.2伏特之电压作用于BL终端74a上，约0.5 伏特之电压作用于选定之WL终端70b上，约0.0伏特之电压作用于BW终端76上，约 0.0伏特之电压作用于衬底终端78上，而约0.0伏特之电压作用于未选定之BL终端74上，约0.0伏特之电压作用于BW终端76上(或+1.2伏特之电压作用于BW终端76上来维持未选定内存单元之状态)，约0.0伏特之电压作用于未选定之WL终端70上，约0.0伏特之电压作用于未选定终端78上。图151-152给出了内存数组1080中选定和未选定内存单元之偏压条件，而内存单元1050b为选定单元。尽管如此，这些电压值会随变化而改变。或者，写“0”操作，也可通过逆转施加在BL终端74a和74b上之偏压条件实现。
进行带间隧道效应写“1”操作之，选定内存单元1050b上之一个偏压条件例子，见图153和154说明。负偏压作用于选定之WL终端70b上，零电压作用于BL终端74b 上，正偏压作用于BL终端74a上，零电压作用于BW终端76上，而衬底终端78则接地。这些条件驱使电子流向BL终端74a，产生随后注入到浮体区24中去之空穴。
在一个特定之无限制之实施例中，下面之偏压条件应用到内存单元1050b上：约0.0伏特之电压作用于BL终端74b上，约+1.2伏特之电压作用于BL终端74a上，约-1.2 伏特之电压作用于选定之WL终端70b上，约0.0伏特之电压作用于BW终端76上，约 0.0伏特之电压作用于衬底终端78上；而下面之偏压条件应用到未选定之终端上：约0.0 伏特之电压作用于未选定之BL终端74(例如图153中之BL终端74c、74、74m、74n、 74o和74p)，约0.0伏特之电压作用于未选定之WL终端70(例如图153中之WL终端 70a、70m和70n)，约0.0伏特之电压作用于未选定之BW终端76(或施加+1.2伏特之电压来维持未选定内存单元之状态)，约0.0伏特之电压作用于未选定之衬底终端78上。图153-154给出了内存数组1080中选定和未选定内存单元之偏压条件，而内存单元1050b 为选定单元。尽管如此，这些电压值会随变化而改变。或者，写“1”操作也可通过逆转施加在BL终端74a和74b上之偏压条件实现。
进行碰撞电离写“1”操作之，选定内存单元1050b上之一个偏压条件例子，见图155和156说明。一正偏压作用于选定之WL终端70b上，零电压作用于BL终端74b上，正偏压作用于BL终端74a，零电压作用于BW终端76上，而衬底终端78则接地。这些条件产生一个横向电场，足以生成高能电子，从而生成电子-空穴对，继之为空穴注入到选定内存单元(例如图155～156中之单元1050b)之浮体24上。
在一个特定之无限制之实施例中，下面之偏压条件应用到内存单元1050b上：约0.0伏特之电压作用于BL终端74b上，约+1.2伏特之电压作用于BL终端74a上，约+1.2 伏特之电压作用于选定之WL终端70b上，约0.0伏特之电压作用于BW终端76上，约0.0伏特之电压作用于衬底终端78上；而下面之偏压条件应用到未选定之终端上：约0.0 伏特之电压作用于未选定之BL终端74(例如图155中之BL终端74c、74、74m、74n、 74o和74p)，约0.0伏特之电压作用于未选定之WL终端70(例如图155中之WL终端 70a、70m和70n)，约0.0伏特之电压作用于未选定之BW终端76(或施加+1.2伏特之电压到BW终端76上来维持未选定内存单元之状态)，约0.0伏特之电压作用于未选定之衬底终端78上。图155-156给出了内存数组1080(如选定单元一样具有内存单元 1050b)中选定和未选定内存单元之偏压条件。尽管如此，这些电压值会随变化而改变。或者，写“1”操作也可通过逆转施加在BL终端74a和74b上之偏压条件实现。
图157介绍了内存数组1090之另一选择实施例，其中邻近区20通过一个导电区 64连接到一个共享之BL终端74上。内存数组1090之操作与绝缘体上外延硅(SOI)表面上装配之内存数组980操作是相近之，其中区20在两个邻近之内存单元950之间被共享。
图158A介绍了内存数组1180之另一实施例。内存数组1180由多个内存单元 1150组成。图158B介绍了隔离状态下之内存单元1150，而图158C和158D则给出了，图158B中沿着线路I-I’和II-II’内存单元1150之截面图。
内存单元1150包括第一种传导率类型例如p-型之衬底12。衬底12是由硅特殊制成，但也可由例如锗、锗硅、砷化镓、碳纳米管等半导体材料组成。而衬底12中则有第二种传导率类型，例如n-型之埋置层22。埋置层22可通过衬底12材料上之离子注入工艺得到。或者，埋置层22也可在衬底12顶部外延生长。
第一种传导率类型如p-型之浮体区24，打比方说，在上方是由区16和绝缘层62 包围，侧边由绝缘层26和28包围，底部由埋置层22包围，见图158C～158D。绝缘层26 和28(就像，比如浅沟槽隔离(STI))可由二氧化硅之类之材料制成。当多个单元1150 集中在一个数组1180而形成存储元件之时候，绝缘层26和28就会将单元1150与邻近单元1150隔离，见图158A说明。绝缘层26将邻近单元之浮体区24和埋置区22隔离开来 (见图158C)，而绝缘层28则将邻近之浮体区24隔离，而不包括埋置层22，允许埋置层22在同一个方位上(沿着图158D中所示之II-II’方向)连续(即电传导)。
具有n-型等第二种传导率类型之区16，打比方说，存在于衬底12中，并暴露在表面14。根据任何已知和所属技术领域特殊使用之注入工艺，区16可通过构成衬底12 材料上面之注入工艺形成。或者，借助固态扩散工艺形成区16。区16沿着II-II’方向是连续之(电传导)(见图158 B)，并可用来连接多个并联内存单元950，见图159中内存数组1180之等效电路表示法所示。
门60位于区16和绝缘层26之间，浮体区24之上方。门60被绝缘层62与浮体区24隔离，见图158C。绝缘层62材质可为二氧化硅和/或其他非传导性之材料，包括高 K绝缘材料等，但不仅限于，过氧化钽、氧化钛、氧化锆、氧化铪和/或氧化铝。门60可由，例如多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
位线(BL)终端74a和区16及源线(SL)终端72a和埋置层22之间之连接可在并联边缘实现。单元1150还包括电气连接到门60之字线(WL)终端70和电气连接到衬底12之衬底终端78。区16(连接到BL终端74)和埋置层22(连接到SL终端72)可用来并联一节单元1150。在某一并联中，施加在SL终端72和BL终端74通过所有内存单元1150之电压，都差不多大(由于位线周围之压降而可能导致小差异)，而电流只流经选择之内存单元1150。
图159为内存数组1180之等效电路表示法，其中多个内存单元1150并联连接。因为只在并联边缘有可能连接到SL和BL终端，所以可减少触点之数量，例如每个并联减少到只有两个触点。除了内存数组1180中并联边缘之内存单元1150，内存1150之区 16和22都没有触点连接。因此，不在并联边缘位置之那些单元1150都是无触点内存单元。当然，如果需要之话，触点数量可以增加，以减少并联之电阻。
图160A为内存单元1150之等效电路表示法，包括一个由埋井区22、浮体24和区16构成之n-p-n双极组件30，门60则耦合到浮体区24上。
在接地终端74时，通过应用作用于SL终端72之正回馈偏压并利用n-p-n双极组件30之特性进行保存操作。如果浮体24带正电荷(即状态“1”)，则打开由BL区16、浮体24和埋井区22构成之双极晶体管。
双极晶体管之一小部分电流将会流入浮体区24(通常称为“基极电流”)并保持状态“1”数据。保存操作可通过由埋置区22、浮体24和区16构成之n-p-n双极组件30设计成低增益(即尽量接近实际之1.1)双极组件之方式提高效率，其中双极增益指之是流出 SL终端72之集电极电流，和流进浮体区24之基极电流之间之比率。
对于状态“0”数据下之内存单元，双极组件30不会打开，而且随后基极空穴电流也不会流入浮体区24。因此，状态“0”下之内存单元会保持状态“0”。
应用于单元1150进行保存操作之偏压条件其一实例包括：零电压作用于BL终端74上，正电压作用于SL终端72上，零或负电压作用于WL终端70上，而零电压作用于衬底终端78上。在一个特定之无限制之实施例中，约+1.2伏特之电压作用于终端72上，约0.0伏特之电压作用于终端74上，约0.0伏特之电压作用于中孤单70上，约0.0伏特之电压作用于终端78上。尽管如此，这些电压值可能会发生变化。
图160B为浮体区24带正电荷且正偏压电压，作用于埋井区22时，图160B内在 n-p-n双极组件30之能带示意图。虚线表示在n-p-n晶体管30不同地区之费米能级。根据本领域所公知之，费米能级位于表示帷幔带顶部之实线17(能带间隙之底部)和表示导带底部(能带间隙顶部)之实线19之间之能带间隙中。浮体区中之正电荷降低了到基极区之电子流能量势垒。一旦注入浮体区24，在正偏压作用于埋井区22下，电子会被扫进埋井区22(连接到SL终端72)。由于正偏压，通过碰撞电离机理，电子加速并产生一个额外之热载体(热空穴和热电子对)。由此产生之热电子流入SL终端72，同时产生之热空穴也随之流入浮体区24。这个过程浮体区24上之电荷恢复到最大值，并保持储存在浮体区24中之电荷，从而在通过SL终端72在埋井区22上施加正偏压时保持n-p-n双极晶体管30处于开启状态。
如果浮体24带中性电荷(即浮体24之电压与接地位线16上之电压大体相同)，对应状态“0”之一个状态，双极组件不会打开，而随后没有基极空穴电流会流进浮体区24。因此，状态“0”下之内存单元会保持在状态“0”下。
图160C为浮体区24带中性电荷，且偏压电压作用于埋井区22时，图160A内在 n-p-n双极组件30之能带示意图。在这个状态下，被实线17A和19A包围之能带间隙之能级在n-p-n晶体管之不同地区是不同之。因为浮体区24和位线区16之电压大致上相同，费米能级恒定，由此在位线区16和浮体区24之间产生一个能量势垒。实线23表示，为了参考目之，位线区16和浮体区24之间之能量势垒。能量势垒避免电子流从位线区16 (连接到BL终端74)流向浮体区24。因此，n-p-n双极组件30保持闭合。
为了进行保存操作，正电压周期性脉冲可通过SL终端72施加在内存单元1150 之回馈偏压终端上，与施加恒定正偏压相反，从而降低内存单元1150之功耗。
尽管为了描述，图160A至160C实施例中之双极组件30作为n-p-n晶体管进行说明，本领域普通技术人员会及时知会，通过转换第一和第二种传导率类型，并转化施加电压内存单元1150之相对值就可构成一个p-n-p晶体管之双极组件30。因此，选择n-p-n 晶体管作为图160A至160C中方便解释之阐释性例子，在任何情况下都不会构成限制。
图161-162有关阅读操作说明，其中内存单元1150b被选中(如图161所示)。可应用以下偏压条件：一个正电压施加到BL终端74a，零电压施加到SL终端72a，一个正电压施加到WL终端70b，零电压施加到衬底终端78。未选定之BL终端(例如图161 中之BL终端74b、74c、......74p)维持在零电压，没有选择之SL终端(例如图161中之 SL终端72b、72c、......74p)维持在零电压，没有选择之WL终端(例如图161中之WL 终端70a、70m、70n)将维持在零电压，未选中之衬底终端78将维持在零电压。或者，可将电压作用于连接到埋置层区之未选定BL终端上，来维持未选定内存单元之状态。
在一个特定之无限制之实施例中，以下偏压条件可应用在选定之内存单元1150b上：约+0.4伏特之电压作用于BL终端74a上，约0.0伏特之电压作用于SL终端72a，约 +1.2伏特之电压作用于WL终端70b上，约0.0伏特之电压作用于衬底终端78上，而以下偏压条件可应用在未选定之终端上：约0.0伏特之电压作用于未选定之BL终端上(或 +1.2伏特之电压可作用于连接到埋置层区，来维持未选定内存单元状态之SL终端上)，约0.0伏特之电压作用于未选定之WL终端上，约0.0伏特之电压作用于未选定之衬底终端上。
如图162所示，约+1.2伏特之电压作用于门60b上，约0.4伏特之电压作用于区 16上(连接到BL终端74a)，约0.0伏特之电压作用于埋置层区22上(连接到SL终端 72a)，约0.0伏特之电压作用于埋置层22上，约0.0伏特之电压作用于选定内存单元 1150b之衬底12上。从BL终端74a流向SL终端72a之电流大小则由选定单元1150b浮体区24之电压所决定。
当单元1150b处于浮体区24中有空穴之状态“1”时，那么内存单元则会有一个较低阈值电压(晶体管打开时之门电压)，并在单元1150b处于浮体区24中无空穴之状态“0”时，传导一个相比更大之电流。单元电流可由，例如连接到BL终端74a之读出放大器电路所感应。
或者，通过逆转作用于BL终端74和SL终端72之条件进行读出操作。
图163-～164有关写“0”操作说明，其中应用了以下偏压条件：零电压作用于SL终端72a，零电压作用于WL终端70，负电压作用于BL终端74a，而衬底终端78则接地。在这些条件下，内存单元1150之浮体24和区20b之间之p-n结点为正偏压，自浮体24 起排空任何空穴。共享同一BL终端74a之所有内存单元1150被写成状态“0”。未选定之 WL终端，未选定之BL终端，未选定之SL终端和未选定之衬底终端则接地。
在一个特定之无限制之实施例中，约-1.2伏特之电压作用于终端74a上，约0.0 伏特之电压作用于SL终端72a上，约0.0伏特之电压作用于终端70上，约0.0伏特之电压作用于终端78上。未选定之BL终端74(例如BL终端74b、74c、......72o和74p)将维持在0.0伏特电压，未选定之SL终端74(例如SL终端72b、72c、......72o和74p)将维持在0.0伏特电压，而未选定之衬底终端78将维持在0.0伏特电压。尽管这样，这些电压值会随变化而发生改变，而维持所施加电荷之间之相对关系，见上文描述。
或者，通过逆转施加到BL终端74和SL终端72上之偏压条件就可实现写“0”操作。
另一可供选择并允许单独位写入之写“0”操作，见图165～166说明并通过在BL终端74a施加负电压、在SL终端72a施加零电压、在衬底终端78施加零电压，和在WL终端70施加正电压之方式实现。在这些条件下，将一正电压作用于选定内存单元之门上 (例如图165-166中之内存单元1150b)，随后浮体24电压将从作用于WL终端70之正电压，通过电容耦合增长。由于浮体24电压增长以及在BL终端74a施加负电压，24和区16之间之p-n结点为正偏压，自浮体24起排空任何空穴。为减少内存数组1180中对其他内存单元1150所带来之不必要写“0”麻烦，所作用之电压可优化如下：当状态“1”浮体24电压表示为VFB1，那么作用于选定WL终端70之电压，可配置用来增长浮体24之电压为VFB1/2，而-VFB1/2则作用于BL终端74a上。
在一个特定之无限制之实施例中，下面之偏压条件应用到内存单元1150上：约0.0伏特之电压作用于SL终端72a上，约-0.2伏特之电压作用于BL终端74a上，约+0.5 伏特之电压作用于选定之WL终端70b上，约0.0伏特之电压作用于衬底终端78上，而约0.0伏特之电压作用于未选定之BL终端74上，约0.0伏特之电压作用于未选定之SL 终端，约0.0伏特之电压作用于未选定之WL终端70上，约0.0伏特之电压作用于未选定之终端78上。或者，一个正电压，例如+1.2伏特，可作用于未选定之SL终端上，连接到埋置层区22上，来维持未选定内存单元之状态。图165-166给出了，内存数组1180中选定和未选定内存单元之偏压条件，其中内存单元1150b为选定单元。尽管如此，这些电压值会随变化而发生改变。
或者，写“0”操作也可通过，逆转施加在BL终端74和SL终端72上之偏压条件实现。
进行带间隧道效应写“1”操作之，选定内存单元1150b上之一个偏压条件例子，见图167和168之说明。负偏压作用于选定之WL终端70b上，零电压作用于SL终端 72a上，正偏压作用于BL终端74a上，而衬底终端78则接地。该条件驱使电子流向BL 终端74a，产生随后注入到浮体区24中去之空穴。
在一个特定之无限制之实施例中，下面之偏压条件应用到内存单元1150b上：约0.0伏特之电压作用于SL终端72a上，约+1.2伏特之电压作用于BL终端74a上，约-1.2 伏特之电压作用于选定之WL终端70b上，约0.0伏特之电压作用于衬底终端78上；而下面之偏压条件应用到未选定之终端上：约0.0伏特之电压作用于未选定之BL终端(例如图167中之BL终端74b、74c、......74o和74p)，约0.0伏特之电压作用于未选定之SL 终端(例如图167中之SL终端70b、70c、.....72o和70p)，约0.0伏特之电压作用于未选定之WL终端70(例如图167中之SL终端70b、70c、......72o和70p)，约0.0伏特之电压作用于衬底终端78上。或者一个+1.2伏特之正电压可作用于(以连续性或间歇性地以上述脉冲方式，来减低功耗)未选定之SL终端上，连接到埋置层区22上，来维持未选定内存单元之状态。图167-168给出了内存数组1180中选定和未选定内存单元之偏压条件，其中内存单元1150b为选定单元。尽管如此，这些电压值会随变化而发生改变。
进行碰撞电离写“1”操作之选定内存单元1150b上之一个偏压条件例子见图169和170说明。一正偏压作用于选定之WL终端70b上，零电压作用于SL终端72a上，正偏压作用于BL终端74a，而衬底终端78则接地。这些条件产生一个横向电场，足以生成高能电子，从而生成电子-空穴对，继之为空穴注入到选定内存单元(例如图169～170中之单元1150b)之浮体24上。
在一个特定之无限制之实施例中，下面之偏压条件应用到内存单元1150b上：约0.0伏特之电压作用于SL终端72a上，约+1.2伏特之电压作用于BL终端74a上，约+1.2 伏特之电压作用于选定之WL终端70b上，约0.0伏特之电压作用于衬底终端78上；而下面之偏压条件应用到未选定之终端上：约0.0伏特之电压作用于未选定之BL终端74 (例如图169中之BL终端74b、74c、.....74o和74p)，约0.0伏特之电压作用于未选定之SL终端72(例如图169中之SL终端70b、70c、......72o和70p)，约0.0伏特之电压作用于未选定之WL终端70(例如图169中之SL终端70a、70m和70n)，约0.0伏特之电压作用于衬底终端78上。或者一个+1.2伏特之正电压可作用于(以连续性或间歇性地以上述脉冲方式，来减低功耗)未选定之SL终端72上，连接到埋置层区22上，来维持未选定内存单元之状态。图169-170给出了内存数组1180中选定和未选定内存单元之偏压条件，其中内存单元1150b为选定单元。尽管如此，这些电压值会随变化而发生改变。
或者，通过逆转作用于BL终端74和SL终端72上之偏压条件就可实现，上述带间隧道效应和碰撞电离机理下之写“1”操作。
数组1180根据图158C和158D中介绍之实施例由多个平面单元构成，或者，由翅片三维单元构成。其它变化、修改和替换单元，可在不背离本发明范围和其功能性之情况下进行公开。
承上所言，可以看出本发明公开了，一种带有电动浮体之半导体内存。本发明还提供了，保持储存状态或平行非算法定期更新操作之一种可能之方法。因此，储存操作可以不间断之方式进行。鉴于本发明之上述书面介绍，使得某一普通技术人员决定并使用目前认为最佳之方式，那些普通技术人员会理解并知会本发明中特定实施例、方法和例子之变化、组合和等同物之存在。因此，本发明不应受上述实施例、方法和例子之限制，但根据权利要求书所公开之本发明范围和精神中之，所有实施例和方法除外。鉴于本发明根据其特定实施例进行了介绍说明，那么本领域所属技术人员应知晓可做出不同变化并替换等同物，在不背离本发明之实质精神和范围之情况下。此外，可进行多处修改使某一特殊情况、材料、物质组成、工艺、工艺步骤适应本发明之宗旨、精神和范围。所有此类修改应在所附权利要求书公开之范围内。
本发明了公开了一种同时具有易失和不易失功能之半导体内存，融合了闪存EPROM和DROM之特性。通电时，不易失DRAM像一个正则单元一样运行。因此，其性能(速度、功率和可靠性)与一个正则DRAM单元相当。断电时(或定期进行之备份操作)，易失存储器之内容存入不易失存储器中(称为“遮蔽”过程)。恢复通电时，不易失存储器之内容恢复到易失存储器重(在此称为“恢复”过程)。
图171是根据本发明某一实施例，进行内存组件阐释性操作之流程图100。在事件102中，当内存组件首次通电时，内存组件处于易失运行模式之初始状态，非易失性内存设置为一个预定状态，典型设置有一个正电荷。在事件104中，在始终通电情况下，本发明之内存组件与一个传统之DRAM(动态随机存取内存)操作模式一样，即作为易失性内存进行运作。然而，断电或突然停电，或任何其它事件终止或干扰本发明内存组件之电源时，易失存储器之内容存入到事件106中之不易失性内存中，这个过程被称为“遮蔽” (事件106)过程，而易失性内存中之数据丢失。在执行备份操作过程中也可进行遮蔽 (在这种情况下，易失性内存中之数据不会丢失)，可在DRAM操作104阶段时，和/或用户手动指示备份之任何时间定期进行。在备份操作时，易失性内存之内容复制到非易失性内存中，而易失性内存始终通电，使易失性内存之内容也还保存在易失性内存中。或者，由于易失性内存操作比非失性内存内容，消耗更多之电量，那么该器件在其闲置不用至少预定阶段之任何时段可配置用来执行遮蔽过程，从而将易失性内存中之内容转移到非易失性内存中，节省了电量。举一个例子，该预定阶段可为三十分钟左右，但是，本发明不仅限于此阶段，由于该器件可在几乎任一预定阶段内程序设计。
在遮蔽操作时，将易失性内存中之内容移到不易失性内存中后，内存组件即关机(当不是备份操作时，电源不会再供应易失性内存)。这时，内存组件像一个闪存 EPROM器件一样运行(可擦程序设计只读存储器)，因为它会保留不易失性内存中储存之数据。在事件108时恢复通电，不易失存储器中之内容，通过将不易失存储器转移到易失性内存中而进行了恢复，这个过程称为“恢复”过程，在恢复后，在事件110时重置内存组件，内存组件再次设置为初始状态102并再次以易失模式运行，如同一个DRAM内存组件，事件104。
在另一实施例/使用中，本发明之一个内存组件在恢复通电时，可将不易失性内存重之内容恢复到易失性内存中，并以易失模式运行，而不用首次重置内存组件。在这个替代实施例中，易失操作独立于不易失存储器数据而进行操作。图172是另一根据本发明某一实施例进行内存组件阐释性操作之流程图200。在事件202中，通电时，本发明内存组件以与易失存储器单元一样之方式进行操作。断电或突然停电，或任何其它事件终止或干扰本发明内存组件之电源时，不易失存储器复位到事件204中之默认状态，继之为遮蔽操作206，其中易失性内存中之内容存入到不易失性内存中。
在遮蔽操作时，将易失性内存中之内容移到不易失性内存中后，内存组件即关机(除非进行之遮蔽过程为备份操作，电源不会再供应易失性内存)。这时，内存组件像一个闪存EPROM器件一样运行(可擦程序设计只读存储器)，因为它会保留不易失性内存中储存之数据。
在事件208时恢复通电，不易失存储器中之内容通过将不易失存储器内容转移到易失性内存中而进行了恢复，这个过程称为“恢复”过程，在恢复后，内存组件再次以易失模式运行，如同一个DRAM内存组件，事件202。
在另一实施例/使用中，不进行不易失性内存复位操作。例如，这在不易失性内存用来储存“永久数据”(即在日常使用中不会发生数值变化之数据)情况下是有用之。例如，不易失性储存位可用来储存应用软件、程序等和/或不会频繁改动之数据，如操作系统映像、多媒体档等。
图173A用图标法介绍了，根据本发明之内存单元1250之一个实施例。单元 1250包括如p型传导率类型等第一种传导率类型之衬底12。衬底12是通常由硅制成，但也可由例如锗、锗硅、砷化镓等本领域已知之半导体材料组成。衬底12有一个表面14。具有如n型等第二种传导率类型之第一区16存在于衬底12中，并暴露在表面14。具有第二种传导率类型之第二区18也存在于衬底12中，并暴露在表面14，与第一区16间隔分开。根据任何已知和所属技术领域特殊使用之注入工艺，第一和第二区16和18通过注入工艺形成在构成衬底12之材料上面。
第二种传导率类型之埋置层22也存在于衬底12中，并埋置在衬底12中，如所示。区22也可通过离子注入工艺形成在衬底12材料上面。衬底12之浮体区24受表面 14，第一和第二区16、18，和绝缘层26包围(例如浅沟槽隔离(STI))，其材质为二氧化硅之类之材料。当多个单元1250集合形成一个内存组件时，绝缘层26将单元1250 与邻近单元1250隔离开来。阻挡层60位于区16和18之间，表面14上方。阻挡层60材质可为氮化硅、纳米晶硅或高K介电材料或其它介电材料。阻挡层60运行储存不易失性内存数据。阻挡层60允许每个单元具有多个物理隔离之储存位置62a、62b，从而产生了多位不易失之功能性。而这个过程可经由区16施加第一次电荷在储存位置62a储存不易失数据，以及经由区18施加第二次电荷在储存位置62b储存不易失数据来实现，详情见下文描述。
控制栅64位于阻挡层60上方，这样之话，阻挡层60就位于控制栅64和表面14 之间，如所示。控制栅64由典型之多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
单元1250包括五个终端：字线(WL)终端70、源极线(SL)终端72、位线 (BL)终端74、埋井(BW)终端76和衬底终端78。终端70连接控制栅64。终端72连接第一区16，而终端74连接第二区18。或者，终端72连接第二区18，而终端74连接第一区16。终端76连接埋置层22。终端78连接衬底12。
图173B为以行列方式排列之内存单元1250之，一个示范性数组1280。或者，根据本发明之内存单元组件，可以单行或单列排列之多个单元1250方式出现，但通常情况是，多行和多列都出现。图173B公开了字线70A至70n，源极线72a至72n，位线74a 至74p以及衬底终端78。70a至70n中之任一字线与单排内存单元1250相联系，并耦合到所在行每一内存单元1250之门64上。同样地，72a至72n中之任一源极线与单排内存单元1250相联系，并耦合到所在行每一内存单元1250之区16上。74a至74p中之任一位线与单列内存单元1250相联系，并耦合到所在列每一内存单元1250之区18上。在数组 1280下，所有位置都有埋井终端76和衬底终端78。本领域普通技术人员应知会，从设计选择角度看，一个或多个位置有一个或多个衬底终端78。这些本领域普通技术人员也应知会：当示范性数组1280在图173B中为单个连续数组时，那么很多其他结构和布置可交替建立。例如，字线可分割或缓冲，位线可分割或缓冲，源极线可分割或缓冲，数组 1280可分成两个以上之子数组和/或控制电路，比如字译码器、列译码器、分割器件、读出放大器和/或写入放大器，可排列在示范性数组1280周围或插入数组1280子数组之中间。因此，本发明中之示范性实施例、特征、设计选项等在任何情况下都不构成限制。
图173C为根据本发明之内存单元组件之数组结构1280b之另一例子，其中内存单元1250以多行和多列形式排列。内存单元1250连接使得在每一行中，所有控制栅64 连接到共享字线终端70(例如70、70b、......70n)。在每一列中，所在列单元1250之所有第一和第二区16、18分别连接到共享源极及位线终端72(例如72a、72b、......72h)和 74(例如74a、74b、......74h)。
图174介绍了另一写状态“1”操作，通过带间隧道热空穴注入，或碰撞电离热空穴注入方式在单元1250上进行。借助带间隧道机理写入状态“1”，以下电压施加到终端上：正电压作用于BL终端74上，中性电压作用于SL终端72上，负电压作用于WL终端70 上，一个小于施加到BL终端74正电压，作用于BW终端76，中性电压作用于衬底终端 78上。在这些条件下，空穴从BL终端74起注入到浮体区24中，使浮体区24带正电荷。作用于BL终端74之正电压，产生了可阻挡存入储存位置62b任何电荷效应之耗尽区。因此，写入状态“1”操作可在不管存入储存位置62b内电荷之情况下进行。
在一个特定之无限制之实施例中，约+2.0伏特之电压作用于终端74，约0.0伏特之电压作用于终端72，约-1.2伏特之电压作用于终端70，约+0.6伏特之电压作用于终端 76，约0.0伏特之电压作用于78上。尽管如此，这些电压值也会发生变化，而保持所施加电荷之间之相对关系，见上述。此外，施加在终端72和74上之电压可互换，但始终得到同一结果。尽管如此，耗尽区会反过来形成在储存位置62a而不是62b附近。
或者，借助碰撞电离机理写入状态“1”，施加了电压如下：正电压作用于BL终端 74上，中性电压作用于SL终端72上，正电压作用于WL终端70上，正电压作用于BW 终端76上，而中性电压作用于衬底终端78上。在这些条件下，空穴从BL终端74起注入到浮体区24中，使浮体区24带正电荷。作用于BL终端74之正电压产生了可阻挡存入储存位置62b任何电荷效应之耗尽区。
在一个特定之无限制之实施例中，约+2.0伏特之电压作用于终端74，约0.0伏特之电压作用于终端72，约+1.2伏特之电压作用于终端70，约+0.6伏特之电压作用于终端 76，约0.0伏特之电压作用于78上。尽管如此，这些电压值也会发生变化，而保持所施加电荷之间之相对关系，见上述。此外，施加在终端72和74上之电压可互换，但始终得到同一结果。尽管如此，耗尽区会反过来形成在储存位置62a，而不是62b附近。
或者，单元1250之硅可控整流器(SCR)组件可通过施加以下偏压而进入状态“1”(即进行写入“1”操作)：中性电压作用于BL终端74上，正电压作用于WL终端70上，一个大于施加到终端70正电压之正电压作用于衬底终端78上，而SL终端72和BW终端76则浮动。作用于WL终端70之正电压可通过电容耦合增长浮体24之电压并产生一个打开SCR组件之回馈过程。一旦单元1250之SCR组件进入导电模式(即已“开启”)， SCR“闭锁”且施加到WL终端70之电压可移除，而不影响SCR组件之“开启”状态。在一个特定之无限制之实施例中，约0.0伏特之电压作用于终端74上，约0.5伏特之电压作用于终端70上，约0.8伏特之电压作用于终端78上。尽管如此，这些电压值会发生变化，而保持所施加电荷之间之相对关系，见上述，例如施加到终端78上之电压始终大于施加到终端74上之电压。该写入状态“1”操作，可在不管存入储存位置62a或62b内电荷之情况下进行。
图175介绍了，可在单元1250上进行之写入状态“0”操作。为了将状态“0”写入浮体区24，在SL终端72施加了负电压，在WL终端70上施加了一个小于施加到终端72 负电压之负电压，在BL终端74施加了0.0伏特之电压并在BW终端76上施加了正电压，而在衬底终端78上施加了中性电压。在这些条件下，p-n结点(24和16之间之结点)为正偏压，排空自浮体24起之任何空穴。在一个特定之无限制之实施例中，约-2.0伏特之电压作用于终端72，约-1.2伏特之电压作用于终端70，约+0.6伏特之电压作用于终端76，约0.0伏特之电压作用于终端72和78。尽管如此，这些电压值会发生变化，而保持所施加电荷之间之相对关系，见上述。此外，施加在终端72和74上之电压可互换，但始终得到同一结果。可以看出，写入状态“0”操作，可在不管存入储存位置62a或62b内电荷之情况下进行。
或者，通过设置硅可控整流器组件设到闭锁模式就可进行写入“0”操作。可通过应用以下偏压进行：正电压作用于BL终端74上，正电压作用于WL终端70上，一个正电压，它大于施加到终端74正电压，作用于衬底终端78，而使SL终端72和BW终端76浮动。在这些条件下，阳极和阴极之间之电压差，取决于衬底终端78和BL终端74之电压，会变之很小，而不能保持SCR组件处于导电模式。因此，单元1250之SCR组件关闭。在一个特定之无限制之实施例中，约+0.8伏特之电压作用于终端74上，约+0.5伏特之电压作用于终端70上，约+0.8伏特之电压作用于终端78上。尽管如此，这些电压值会发生变化，而保持所施加电荷之间之相对关系，见上述。可以看出，写入状态“0”操作，可在不管存入储存位置62a或62b内电荷之情况下进行。
单元1250之读出操作，见图176之说明。为了读出单元1250，在BL终端74施加正电压，在SL终端72施加中性电压，在WL终端70施加一个比施加在终端74正电压更大之正电压，在BW终端76施加正电压，而衬底终端78则接地。当单元1250处于浮体区24中有空穴之状态“1”时，那么测得之阈值电压(晶体管打开时之门电压)会比单元 1250处于浮体区24中无空穴之状态“0”下测得之阈值电压要低。单元电流可由，例如连接到BL终端74b之读出放大器电路所感应。作用于BL终端74之正电压在结点18周围构成了一个耗尽区，阻挡存入储存位置62b之任何电荷效应。因此，易失状态读出操作可在不管存入不易失存储器(在此例中，存入储存位置62b之电荷)电荷之情况下进行。在一个特定之无限制之实施例中，约+0.4伏特之电压作用于终端74上，约0.0伏特之电压作用于终端72，约+1.2伏特之电压作用于终端70上，约+0.6伏特之电压作用于终端76 上，约0.0伏特之电压作用于终端78上。尽管如此，这些电压值会发生变化，而保持所施加电荷之间之相对关系，见上述内容。
读出操作也可在以下情况下进行：正电压作用于BL终端74上，中性电压作用于 SL终端72上，一个比施加在终端74上正电压更小之正电压，作用于WL终端70，正电压作用于BW终端76上，而衬底终端78则接地。当单元1250处于浮体区24中有空穴之状态“1”时，一个由SL终端72、浮体24和BL终端74构成之寄生双极晶体管打开，对比单元1250处于浮体区24中无空穴之状态“0”时，测得了一个更高之单元电流。作用于BL 终端74上之正电压在结点18周围形成了一个耗尽区，阻挡存入储存位置62b之任何电荷效应。因此，易失状态读出操作，可在不管(即独立地)存入不易失存储器(在此例中，存入储存位置62b之电荷)电荷之情况下进行。在一个特定之无限制之实施例中，约+3.0 伏特之电压作用于终端74上，约0.0伏特之电压作用于终端72，约+0.5伏特之电压作用于终端70上，约+0.6伏特之电压作用于终端76上，约0.0伏特之电压作用于终端78上。尽管如此，这些电压值会发生变化，而保持所施加电压之间之相对关系，见上述内容。
或者，在衬底终端78上施加一个正电压，在BL终端74上施加一个大致上中性之电压，在WL终端70施加一个正电压。终端72和76则浮动。单元1250公开了一个 P1-N2-P3-N4硅可控整流器组件，其中衬底78作为P1区运行，埋置层22作为N2区运行，浮体区24作为P3区运行，而区18或18则作为N4区运行。硅可控整流器组件之运行，见1998年7月31日备案之12/533,661号申请中所述更多细节，标题为《运用可控整流器原理之浮体晶体管半导体内存组件之操作方法》。12/533,661号申请全部内容并入本文中，作为参考引用。在此例中，衬底终端78作为阳极运行，而终端72或终端74则作为阴极运行，而浮体区24作为p-基极运行开启SCR组件。当单元1250处于浮体区24中有空穴之状态“1”时，一个由衬底、埋井、浮体和BL结点构成之硅可控整流器(SCR)组件打开，对比单元1250处于浮体区24中无空穴之状态“0”时，测得了一个更高之单元电流。一个正电压作用于WL终端70上，从而在内存单元数组中选择一行，而对于未选定之行，则在WL终端70上施加负电压。所施加之负电压，减少了在未选定行中通过电容耦合之浮体24之电压，并在每一未选定行中关闭了每一单元1250之SCR组件。因此，读出操作可在不顾及不易失存储器中所存电荷之情况下进行。在一个特定之无限制之实施例中，约+0.8伏特之电压作用于终端78上，约+0.5伏特之电压作用于终端70(用于选定行)，约0.0伏特之电压作用于终端72上，而终端74和76则浮动。尽管如此，这些电压值会发生变化。
图177介绍了保存或备用操作。执行该保存或备用操作，来加强内存单元1250 之数据保持特征。可通过应用以下偏压执行保存操作：在BL终端74施加一个大致上中性之电压，在WL终端70施加一个中性或负电压，在衬底终端78上施加一个正电压，而让SL终端72和BW终端76浮动。在这些条件下，如果内存单元1250处于储存/数据状态“1”且浮体区24中有正电压，那么内存单元1250之SCR组件则打开，从而保持状态“1”之数据。状态“0”下之内存单元会保持闭锁模式，因为浮体24内之电压大致上不是正电压，因此浮体24未开启SCR组件。相应地，电流不会流经SCR组件，而这些单元保持状态“0”数据。可见，一排内存单元1250可通过在衬底终端78定期施加正电压而进行更新。共同连接到衬底终端78并在浮体区24内带有正电压之那些内存单元1250会进行“1”数据状态更新，而共同连接到衬底终端78，并在浮体区24内没有正电压之那些内存单元1250，会保持闭锁模式，因为它们之SCR组件不会开启，因此那些单元会保持内存状态“0”。这样之话，共同连接到衬底终端之所有内存单元1250会保持/更新，以准确保存它们之数据状态。只要在平行非算法有效过程中，施加电压到衬底终端78上，该过程就会自动发生。此外，可以看出保存操作，可在不顾及存入不易失存储器中电荷之情况下进行。在一个特定之无限制之实施例中，约0.0伏特之电压作用于终端74上，约-1.0伏特之电压作用于终端70上，约+0.8伏特之电压作用于终端78上。尽管如此，这些电压值还会发生变化，却维持它们之间之相对关系。或者，上述施加到终端74之电压可作用于终端72上，而终端 74则浮动。
或者，可通过应用以下偏压执行保存操作：大致上中性之电压作用于BL终端74上，正电压作用于SL终端72上，正电压作用于BW终端76上，而零或负电压作用于 WL终端70上。衬底终端78可浮动或接地。在这些条件下，由区16、浮体区24和区18 构成之寄生双极组件被打开。如果浮体24处于浮体区24内带有正电荷之状态“1”，那么施加到SL终端72上之正电压会产生碰撞电离，从而生成电子-空穴对。而空穴会扩散到浮体24内，从而补充浮体区24内之正电荷并保持在“1”数据状态。如果浮体24处于状态“0”，由区16、浮体区24和区18构成之双极组件不会被打开，因此那些单元会保持状态“0”。这样之话，共同连接到衬底终端之所有内存单元1250会保持/更新，以准确保存它们之数据状态。该机理受浮体区24内储存之电压或电荷控制，并独立于作用于WL终端 70上之电压。只要在平行非算法有效过程中，施加电压到SL终端72上，该过程就会自动发生。可以看出保存操作，可在不顾及存入不易失存储器中电荷之情况下进行。在一个特定之无限制之实施例中，约0.0伏特之电压作用于终端74上，约-1.0伏特之电压作用于终端70上，约+0.8伏特之电压作用于终端72上，约+0.6伏特之电压作用于终端76上。尽管如此，这些电压值还会发生变化，却维持它们之间之相对关系。或者，上述施加到终端72之电压可作用于终端74上，而终端72则接地。
或者，可通过应用以下偏压执行保存操作：在WL终端70上施加零或负电压，在BL终端74和SL终端72上施加大致上中性之电压，并在BW终端76上施加正电压。衬底终端78可浮动或接地。在这些条件下，由区16或18、浮体区24和埋置层22构成之寄生双极组件被打开。如果浮体24处于浮体区24内带有正电荷之状态“1”，那么施加到BW终端76上之正电压会产生碰撞电离，从而生成电子-空穴对。而空穴会扩散到浮体 24内，从而补充浮体区24内之正电荷并保持在“1”数据状态。如果浮体24处于状态“0”，由区16或18、浮体区24和埋置层22构成之双极组件不会被打开，因此那些单元会保持状态“0”。这样之话，共同连接到衬底终端之所有内存单元1250会保持/更新，以准确保存它们之数据状态。该机理受浮体区24内储存之电压或电荷控制，并独立于作用于WL 终端70上之电压。只要在平行非算法有效过程中施加电压到BW终端76上，该过程就会自动发生。可以看出保存操作，可在不顾及存入不易失存储器中电荷之情况下进行。在一个特定之无限制之实施例中，约0.0伏特之电压作用于终端72和74上，约-1.0伏特之电压作用于终端70上，约+1.2伏特之电压作用于终端76上，约0.0伏特之电压作用于终端78上。尽管如此，这些电压值还会发生变化，却能维持它们之间之相对关系。
当检测到断电时，例如，当用户断开单元1250之电源，或电源突然中断或因为任何其它原因，单元1250电源至少暂时中断，或由于用户在备份操作期间之任何特定命令，存在浮体区24内之数据通过热电子注入而转移到阻挡层60中。该操作被称为“遮蔽”，图178A-178B中有介绍。执行遮蔽过程可将浮体区24内之据存入储存位置62a或62b。对储存位置62a执行遮蔽时，一个正高压作用于SL终端72上，一个比施加到终端72上之中性或正电压更小之中性或正电压作用于BL终端74上。正电压作用于终端70上，正电压作用于终端76上。这种情况下之高压则是一个大于或等于+3伏特之电压。在一个例子中，施加了一个+3到+6伏特范围内之电压，尽管施加更高之电压也是可能之。当浮体 24有一个正电荷/电压时，源极漏极区16和18以及浮体24构成之NPN双极结点，处于开启状态，而电子流经内存晶体管。在终端72上施加高压激励/促进电子流经浮体24，达到足量时再跳入位于SL终端72附近之阻挡层62a内之储存位置内，见图178A中箭头指向储存位置62a所示。相应地，当单元1250之易失存储器处于状态“1”时(即浮体24带正电荷)，阻挡层60内之储存位置62a通过遮蔽法带负电荷，见图178A所示。
当单元1250之易失存储器处于状态“0”时，即浮体24带负或中性电荷/电压， NPN结点处于关闭状态，而电子不会流入浮体24，见图178B解释。相应地，当根据上述施加电压到终端为了执行遮蔽程序时，施加到终端72上之正高压不会产生电子之加速，从而使热电子注入到阻挡层60中，因为电子不在流动。相应地，当单元1250之易失性内存处于状态“0”时(即浮体24带中性或负电荷)，阻挡层60无电荷注入，并保持其电荷直至遮蔽结束，如图178B所示。如复位操作中描述之一样，阻挡层60内之储存位置62 在复位操作期间初始化或复位到带有正电荷。因此，当单元1250之易失性内存处于状态“0”时，储存位置62a会在遮蔽操作结束时带正电荷。
注意：在遮蔽操作结束后，储存位置62a终端之电荷状态与浮体24之电荷状态互补。因此，如果内存单元1250之浮体24在易失存储器中带正电荷时，阻挡层60通过遮蔽操作后会带负电荷，而当内存单元1250之浮体在易失存储器中带负或中性电荷时，储存位置62a会在遮蔽操作结束时带正电荷。位于SL终端72附近之储存位置62a之电荷 /状态则以非算法之关系取决于浮体之状态，而多个单元之遮蔽以并联方式出现，因此遮蔽操作速度极快。
在一个特定无限制之根据本实施例遮蔽操作之例子，约+6.0伏特之电压作用于终端72上，约0.0伏特之电压作用于终端74上，约+1.2伏特之电压作用于终端70上，约 +0.6伏特之电压作用于终端76上。尽管如此，这些电压值还会发生变化，而保持所施加电压之间之相对关系，见上述。
在BL终端74附近之储存位置62b遮蔽操作，可通过逆转作用于终端72和74上之电压以类似之方式执行。
在遮蔽操作另一实施例中，以下偏压条件适用。为了在储存位置62a执行遮蔽操作，一个正高压作用于SL终端72上，一个正电压作用于WL终端70，一个比施加到SL 终端72上之正电压更小之中性或正电压作用于BL终端76上，而BL终端74则浮动。在这个偏压条件下，当浮体24带正电荷/电压时，由区16、浮体24和埋井区22构成之NPN双极结点处于开启状态，且电子流经内存晶体管。在终端72上施加高压激励/促进电子流经浮体24，达到足量时再跳入位于SL终端72附近之阻挡层62a内之储存位置内。相应地，当单元1250之易失存储器处于状态“1”时(即浮体24带正电荷)，阻挡层60内之储存位置62a通过遮蔽法带负电荷。
当单元1250之易失性内存处于状态“0”，即浮体24带负或中性电荷/电压，NPN 结点处于关闭状态，而电子不会流入浮体24。相应地，当电压作用于上述终端时，电子不会流动，而随后不会发生阻挡层60内之热电子注入。当单元1250之易失性内存处于状态“0”时，阻挡层60内之储存位置62a保持其电荷直至遮蔽结束。如复位操作中描述之一样，阻挡层60内之储存位置62在复位操作期间初始化或复位到带有正电荷。因此，当单元1250之易失性内存处于状态“0”时，储存位置62a会在遮蔽操作结束时带正电荷。
在BL终端74附近之储存位置62b遮蔽操作可通过逆转作用于终端72和74上之电压以类似之方式执行。
当单元1250恢复通电时，存在阻挡层60上之单元1250状态，会恢复到浮体区 24内。恢复操作(从不易失性内存到易失性内存之数据恢复)见图179A和179B之介绍。在执行恢复操作前，浮体24设为中性或负电荷，即“0”状态被写入浮体24中。
在图179A-179B实施例中，为了执行存入储存位置62a内不易失数据之恢复操作，终端72设为有大致上中性之电压，正电压作用于终端74上，负电压作用于终端70上，正电压作用于终端76上，而衬底终端78则接地。作用于终端74之正电压会产生一个耗尽区，阻挡存入储存位置62b内电荷之影响。当储存位置62a带负电荷时，如图179A所示，该负电荷加强了带间热空穴注入工艺之驱动力，借此空穴从n-区18注入到浮体24中，从而恢复了易失性内存单元1250在执行遮蔽操作前保存之“1”状态。当阻挡层62a不带负电荷时，例如当阻挡层62a如图179B所示带正电荷或中性，那么热带间空穴注入不会发生，如图179B所示，产生了一个具有“0”状态之内存单元1250，正如其执行遮蔽操作前所做之一样。相应地，当储存位置62a在执行遮蔽后带正电荷，那么浮体24之易失性内存会恢复至带有负电荷(“0”状态)，但当阻挡层62a带负电荷或中性电荷时，浮体24之易失性内存会恢复至带有正电荷(“1”状态)。
存入储存位置62b之不易失数据之恢复操作，可以上述有关储存位置62a类似之方式执行，通过逆转施加在终端72和74上之电压以及应用所有其他相同条件。
在完成恢复操作后，阻挡层60之状态可复位到初始状态。不易失储存位置62a 之复位操作，见图180描述。一个负高压作用于终端70上，一个中性或正电压作用于终端72上，一个正电压作用于终端76上，零电压作用于衬底终端78上，而终端74则浮动。在这些条件下，电子会从储存位置62a穿隧到n+结点区16。因此，储存位置62a带正电荷。
在一个特定无限制之根据本实施例复位操作之例子，约-18伏特之电压作用于终端70上，约0.0伏特之电压作用于终端72上，约+0.6伏特之电压作用于终端76上，约 0.0伏特之电压作用于终端78上，而终端74则浮动。尽管如此，这些电压值也会发生变化，而保持所施加电荷之间之相对关系，见上述。
不易失储存位置62b之恢复操作可以上述有关储存位置62a类似之方式执行，通过逆转施加在终端72和74上之电压以及应用所有其他相同条件。
通过在终端70上施加负高压，在终端72和74上施加中性，或正电压且在终端 76上施加正电压，储存位置62a和62b可同时执行复位操作，而终端78接地。
在一个特定无限制之根据本实施例复位操作之例子，约-18伏特之电压作用于终端70上，约0.0伏特之电压作用于终端72、74和78上，约+0.6伏特之电压作用于终端 76上。尽管如此，这些电压值也会发生变化，而保持所施加电荷之间之相对关系，见上述。
在另一个内存单元操作之实施例中，阻挡电荷复位/再初始化到一个负初始状态。为了复位储存位置62a，应用了以下偏压条件：在WL终端70施加正高压，在终端72施加中性电压，在BW终端76施加正电压，在终端78施加零电压，而终端74则浮动。在这些条件下，电子会从储存位置62a穿隧到n+结点区16。因此，储存位置62a带负电荷。
在一个特定无限制之根据本实施例复位操作之例子，约+18伏特之电压作用于终端70上，约0.0伏特之电压作用于终端72和78上，约+0.6伏特之电压作用于终端76上，而终端74则浮动。尽管如此，这些电压值也会发生变化，而保持所施加电荷之间之相对关系，见上述。
不易失储存位置62b之复位操作，可以上述有关储存位置62a类似之方式执行，通过逆转施加在终端72和74上之电压以及应用所有其他相同条件。
通过在终端70上施加负高压，在终端72和74上施加中性或正电压且在BW终端76上施加正电压，储存位置62a和62b可同时执行复位操作。
在一个特定无限制之根据本实施例复位操作之例子，约18伏特之电压作用于终端70上，约0.0伏特之电压作用于终端72、74和78上，约+0.6伏特之电压作用于终端 76上。尽管如此，这些电压值也会发生变化，而保持所施加电荷之间之相对关系，见上述。
在另一个根据本发明进行遮蔽操作之实施例中，应用了以下偏压条件。为了在储存位置62a执行遮蔽操作，在SL终端施加了一个正高压，在BL终端74施加了一个中性或正电压，在WL终端70施加了一个负电压，在BW终端76施加了一个中性电压，在衬底终端78施加一个中性电压。在这些偏压条件下，当浮体24带正电荷/电压时，由区16 和18以及浮体24构成之NPN双极结点处于开启状态，且电子流经内存晶体管。在终端 72上施加高压激励/促进电子流经浮体24，通过碰撞电离产生电子-空穴对。作用于WL 终端70之负电压产生了一个用来SL终端72附近储存位置62a之热空穴注入之拉力电场。相应地，当单元1250之易失存储器处于状态“1”时(即浮体24带正电荷)，阻挡层60内之储存位置62a通过遮蔽操作带上正电荷。
当单元1250之易失性内存处于状态“0”时，即浮体24带有负或中性电荷/电压，NPN结点处于关闭状态，且电子不会流入浮体24中。相应地，当施加电压到上述终端时，电子不会流动，而随后不会发生热空穴注入到阻挡层60之情况。当单元1250之易失性内存处于状态“0”时，阻挡层60内之储存位置62a会在遮蔽操作结束时保持负电荷。
相应地，当浮体24带正电荷时，储存位置62a会在执行遮蔽操作结束后带正电荷。相反地，当浮体24带负电荷时，那么储存位置62a会在执行遮蔽操作结束后带负电荷。
BL终端74附近储存位置62b之遮蔽操作，可以上述有关储存位置62a类似之方式执行，通过逆转施加在终端72和74上之电压以及应用所有其他相同条件。
在另一个遮蔽操作实施例中，应用了以下偏压条件。为了在储存位置62a执行复位操作，在SL终端72施加了一个正高压，在WL终端70施加了一个负电压，在BW终端76施加了一个零电压，而BL终端74则浮动，衬底终端78接地。在这些偏压条件下，当浮体24带正电荷/电压时，由区16、浮体24和埋井区22构成之NPN双极结点处于开启状态，且电子流经内存晶体管。在终端72上施加高压激励/促进电子流经浮体24，通过碰撞电离产生电子-空穴对。作用于WL终端70之负电压产生了一个用来SL终端72附近储存位置62a之热空穴注入之拉力电场。相应地，当单元1250之易失存储器处于状态“1”时(即浮体24带正电荷)，阻挡层60内之储存位置62a通过遮蔽操作带上正电荷。
当单元1250之易失性内存处于状态“0”时，即浮体24带有负或中性电荷/电压，NPN结点处于关闭状态，且电子不会流入浮体24中。相应地，当施加电压到上述终端时，电子不会流动，而随后不会发生热空穴注入到阻挡层60之情况。当单元1250之易失性内存处于状态“0”时，阻挡层60内之储存位置62a会在遮蔽操作结束时保持负电荷。
相应地，当浮体24带正电荷时，储存位置62a会在执行遮蔽操作结束后，带正电荷。相反地，当浮体24带负电荷时，那么储存位置62a会在执行遮蔽操作结束后带负电荷。
BL终端74附近储存位置62b之遮蔽操作，可以上述有关储存位置62a类似之方式执行，通过逆转施加在终端72和74上之电压以及应用所有其他相同条件。
在另一个恢复操作实施例中，终端72设为有大致上中性之电压，一个正电压作用于终端74上，一个比施加到终端74正电压更小之正电压，作用于终端70上，一个正电压作用于终端76上，零电压作用于终端78上。施加到终端74上之正电压会产生一个耗尽区，阻挡来自存入储存位置62b内之电荷影响。当储存位置62a带正电荷时，该正电荷加强了碰撞电离工艺之驱动力，产生热空穴从n-区18注入到浮体24中，从而恢复了易失性内存单元1250在执行遮蔽操作前保存之“1”状态。当阻挡层62a不带正电荷时，那么就不会发生碰撞电离，产生了一个具有“0”状态之内存单元1250，正如其执行遮蔽操作前所做之一样。相应地，当储存位置62a在执行遮蔽后带正电荷，那么浮体24之易失性内存，会恢复至带有正电荷(“1”状态)，但当阻挡层62a带负电荷时，浮体24之易失性内存，会恢复至带有中性电荷(“0”状态)。
存入储存位置62b之不易失数据之恢复操作，可以上述有关储存位置62a类似之方式执行，通过逆转施加在终端72和74上之电压以及应用所有其他相同条件。
图181A用图标法了介绍了，根据本发明之内存单元1250S之另一个实施例。单元1250S包括如p型传导率类型等，第一种传导率类型之衬底112。衬底112一般是由硅制成，但也可由本领域已知之半导体材料组成，例如锗、锗硅、砷化镓等。衬底112有一个表面114。具有如n型等第二种传导率类型之第一区116存在于衬底112中，并暴露在表面114。具有第二种传导率类型之第二区118也存在于衬底112中，并暴露在表面114，与第一区116间隔分开。根据任何已知和所属技术领域特殊使用之注入工艺，第一和第二区116和118通过注入工艺形成在构成衬底112之材料上面。
埋置氧化物(BOX)等埋置绝缘体层122也存在于衬底112中，并埋置在衬底 112中，如所示。衬底112之浮体区124受表面114，第一和第二区116、118，和埋置绝缘体层122包围。一阻挡层160位于区116和118之间，表面114上方。阻挡层160材质可为氮化硅、纳米晶硅或高K介电材料或其它介电材料。阻挡层60运行储存不易失性内存数据。阻挡层160用来储存不易失性储存数据。阻挡层160允许每个单元具有两个物理隔离之储存位置162a、162b，从而产生了多位不易失之功能性。
一控制栅164位于阻挡层160上方，这样之话，阻挡层160就位于控制栅164和表面114之间，如所示。控制栅164通常由典多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
单元1250S包括四个终端：字线(WL)终端170、位线(BL)终端172和174 及衬底终端178。终端170连接控制栅164。终端172连接第一区116，而终端174连接第二区118。或者，终端172连接第二区118，而终端174连接第一区116。
图181B为根据本发明某一实施例之，内存单元组件数组结构1280S之例子，其中内存单元1250S以多行和多列方式排列。或者，根据本发明之内存单元组件，可以单行或单列排列之多个单元1250S方式出现，但通常情况是，多行和多列都出现。内存单元1250S连接方式如下：在每一行中，所有控制栅164连接在一个共享字线终端170内 (例如170a、170b、……170n，取决于参考哪行)。在每一列中，该列单元1250S之所有第一和第二区116和118连接在一个共享位线终端172(例如172a、172b、……172e)和 174(例如174a、174b等等)内。
由于每个单元1250S都有一个埋置绝缘体层122，基于此，连同区116和118一起，包围了浮体124之下部和侧边界，因此绝缘层26不一定要包围浮体24之各边，和图 173A之实施例形成对比。因为单元1250S不需要绝缘层26，那么则需要较少之终端，用来操作装配进一个内存单元组件之一排单元1250S内之内存单元1250S。由于临近单元 1250S未被绝缘层26隔离，邻近区116和118也不被绝缘层26所隔离。相应地，单个终端172或174，可作为终端174为任一邻近单元1250S对之区118进行运行，而且，通过逆转其极性，也可作为终端172为另一邻近单元1250S对之区116进行运行，其中该对第一单元1250S之区118接触该对第二单元1250S之去116。例如，在图181B中，根据第一极性施加电压之情况下，终端174a可作为终端174为单元1250Sa之区118进行运行。通过逆转施加在终端174a上之电压极性，终端174a可作为终端172为单元1250Sb之区 116进行运行。通过减少内存单元组件中规定之终端数量，根据本描述排列之允许，根据本发明本实施例之内存组件可制造成相对同一容量内存单元组件来说更小之体积，要求每一单元之一对终端172、174，与所在行邻近单元终端172、174分离。
图182-184为根据本发明之内存单元1250V之，另一实施例。在本实施例中，单元1250V有一个翅片结构252，装配在衬底212上，从而从衬底表面延展而形成一个三维结构，翅片252延展大致上垂直并位于衬底212之上表面。翅片结构252可导电并位于埋井层222上。区222通过离子注入工艺也形成在衬底212材料上。埋井层222将有第一种传导率类型之衬底浮区224，与块体衬底212隔离。翅片结构252包括具有第二种传导率类型之第一和第二区216、218。因此，浮体区224由翅片252上表面、第一和第二区216 和218、埋井层222和绝缘层226包围(见图184中之绝缘层226)。当多个单元50集合形成一个内存组件时，绝缘层226将单元1250V与邻近单元1250V隔离开来。翅片252 由硅典型制成，但也包含锗、锗硅、砷化镓、碳纳米管等本领域已知之半导体材料。
组件1250V还包括，位于衬底浮区224对立两面之门264，如图182所示。或者，门264可围起衬底浮区224之三边，如图183所示。门264通过阻挡层260与浮体224隔离开来。门264位于第一和第二区16、18之间，邻近浮体24。
组件1250V包括多个终端：字线(WL)终端70、源极线(SL)终端72、位线 (BL)终端74、埋井(BW)终端76和衬底终端78。终端70连接门264。终端72连接第一区216，终端74连接第二区218。或者，终端72连接第二区218，而终端74连接第一区216。终端76连接埋置层222，而终端78连接衬底212。图184为图182所示内存单元1250V之顶视图。
直至这一点，单元1250、1250S、1250V描述已涉及二进制单元，其中易失性 (例如24、124、224)和不易失性(例如62a、62b、162a、162b、262a和262b)数据储存均为二进制，代表每个内存储存位置要么储存状态“1”，要么储存状态“0”。在另一实施例中，任一内存单元1250、1250S、1250V可进行配置作为多级单元使用，这样之话，不止一位数据可储存在一个单元之一个储存位置。因此，例如，一个或多个易失性内存24、 124、224；不易失性内存62a、162a、262a和/或不易失性内存62b、162b、262b可进行配置进行多位数据之储存工作。
图185A介绍了相对于阈值电压之二进制内存状态，其中内存单元1250、1250S、1250V中低于或等于默认电压之(在一个例子中，默认电压为0伏特，但是默认电压可为较高或较低电压)阈值电压被解读为状态“1”，而内存单元1250、1250S或1250V总高于默认电压之电压被解读为状态“0”。
图185B介绍了一个多级内存电压状态之例子，其中两位数据可储存在任一储存位置24、124、224、62a、62b、162a、162b、262a、262b中。在这种情况下，内存单元 1250、1250S、1250V中一个低于或等于第一次默认电压(例如0伏特或一些其他默认电压)，并高于比第一次预测电压低之第二次默认电压(例如约-0.5伏特或一些低于第一次默认电压之其他电压)，被解读为状态“10”，一个低于或等于第二次默认电压之电压被解读为状态“11”；一个大于第一次默认电压，并小于或等于比第一次默认电压高之第三次默认电压(例如约0.5伏特或一些高于第一次默认电压之其他电压)，被解读为状态“01”，而大于第三次默认电压之电压被解读为状态“00)”。有关多级操作之更多细节可在同时待审共同拥有，并在1996年11月29日备案之第11/996,311号申请中找到。第11/996,311号申请内容全部纳入本文中，作为参考引用。
鉴于本发明根据其特定实施例进行了介绍说明，那么本领域所属技术人员应知晓，可做出不同变化并替换等同物，在不背离本发明之实质精神和范围之情况下。此外，可进行多处修改使某一特殊情况、材料、物质组成、工艺、工艺步骤适应本发明之宗旨、精神和范围。所有此类修改应在所附权利要求书公开之范围内。
图186A为分别根据本发明之内存单元1350之示意横截面图。内存单元1350包括如p型传导率类型等第一种传导率类型之衬底12。衬底12是由硅特殊制成，但也可由例如锗、锗硅、砷化镓、碳纳米管等本领域已知之半导体材料组成。在本发明一些实施例中，衬底12可为半导体片之块状材料。从设计选择角度看，在其他实施例中，衬底12可为嵌入到第二种传导率类型井，或如n型等第二种传导率类型半导体片块状之第一种传导率类型井(图未有体现)。为了方便描述，衬底12通常制图为半导体块状材料，如图 186A所示。
衬底12中包含n型等第二种传导率类型之埋置层22。埋置层22可通过离子注入工艺形成在衬底12材料中。或者，埋置层22也可外延生长在衬底12上部。
p型等第一种传导率类型之浮体区24，在上方是由位线区16、源极线区18和绝缘层62包围，侧边由绝缘层26包围，底部由埋置层22包围。当注入埋置层22时，浮体 24可为埋置层22上方原衬底12之一部分。或者，浮体24可外延生长。从设计选择角度看，根据埋置层22和浮体24之形成方式，浮体24可具有一些实施例中与衬底12一样之掺杂，或其他实施例中要求之不同掺杂。
绝缘层26(像例如浅沟槽隔离(STI))材质为二氧化硅之类之材料，尽管会使用其他之绝缘材料。当多个单元1350集合在一个数组1380中形成一个内存组件时，绝缘层26会将单元1350与邻近单元1350隔离。绝缘层26底部可位于埋置区22内部，允许埋置区22连续，如图186A所示。或者，绝缘层26底部可位于埋置区22下部，如图 186B中内存单元1350另一实施例横截面所示。这个要求更浅之绝缘层28，将浮体区24 隔离开来，但允许埋置层22在图186A所示之横截面垂直方位上连续。为了简便起见，只有在所有方向上连续之埋置区22之内存单元1350会自此展示。
具有n-型等第二种传导率类型之位线区16，存在于浮体区24中并暴露在表面14。根据任何已知和所属技术领域特殊使用之注入工艺，位线区16通过注入工艺形成在构成衬底12之材料上面。或者，借助固态扩散工艺形成位线区16。
具有n-型等第二种传导率类型之源极线区18，存在于浮体区24中并暴露在表面14。根据任何已知和所属技术领域特殊使用之注入工艺，源极线区18通过注入工艺形成在构成衬底12之材料上面。或者，借助固态扩散工艺形成源极线区18。
内存单元1350是不对称之，在于源极线区18之区域大于位线区16之区域。与位线区16和浮动栅60之间之耦合比较而言，较大之源极线区18在源极线区18和浮动栅 60之间产生了较高之耦合。
浮动栅60位于位线区16和源极线区18之间，并位于浮体区24上方。浮动栅60 通过绝缘层62将浮体区24隔离开来。绝缘层62材质可为二氧化硅和/或其他介电材料，包括高K介电材料等，但不仅限于，过氧化钽、氧化钛、氧化锆、氧化铪和/或氧化铝。浮动栅60可由，例如多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
单元1350是一个单多晶硅浮动栅内存单元。因此，单元1350可与典型之互补金属氧化物半导体(CMOS)工艺互补。浮动栅60多晶硅材料可与逻辑晶体管之门一起沉积和成形。可跟例如迭栅闪存组件进行对比，其中第二个多晶硅栅(例如控制栅)迭在多晶硅浮动栅上方(见例如197页之图4.6，《不易失性半导体内存》，W.D.Brown和 J.E.Brewer“Brown”)，特此全部并入本文作为参考引用。这种迭栅内存单元典型要求双 (或多个)多晶硅层处理，其中第一个多晶硅(例如浮动栅)会在第二个多晶硅(例如控制栅)层形成后进行沉积和成形。
单元1350包括多个终端：电气连接到位线区16之位线(BL)终端74，电气连接到源极线区18之源极线(SL)终端72，电气连接到埋置层22之埋井(BW)终端76 以及电气连接到衬底12之衬底终端78。浮动栅60无任何电气连接。因此，浮动栅60浮动并作为不易失性内存区进行使用。
图186C为内存单元1350之等效电路表示法。内存单元1350中包括金属氧化物半导体(MOS)晶体管20，由位线区16、浮动栅60、源极线区18和浮体区24构成，而双极组件30a和30b则由埋井区22、浮体区24和位线区16或源极线区18构成。
内存组件1350中还包括双极组件30c，由位线区16、浮体24和源极线区18构成。为了图纸之清晰度，双极组件30c在图186D中单独出示。
图186E介绍了一个行列排列之内存单元1350(四个示范性内存单元1350表示为1350a、1350b、1350c和1350d)之示范性内存数组1380。在示范性数组1380出现之很多但不一定是所有图中，当所描述之操作具有一个(或多个，在一些实施例中)“选定之”内存单元1350时，具有代表性之内存单元1350a为一个选定内存单元1350之代表。在这些图中，具有代表性之内存单元1350b为一个与选定代表性内存单元1350a共享同行之未选定内存单元1350之代表，具有代表性之内存单元1350c为一个与选定代表性内存单元 1350a共享同行之未选定内存单元1350之代表，且具有代表性之内存单元1350d，是一个与选定代表性内存单元1350a不共享行列之未选定内存单元1350之代表。
图186E中有源极线72a至72n，位线74a至74p，埋井终端76a至76n和衬底终端78。72a至72n中之每一源极线与内存单元1350之单行有关，并耦合到该行每个内存单元1350之源极线区18上。74a至74p中之每一位线与内存1350之单列有关，并耦合到该列每一内存单元1350之位线区16上。
在数组1380中，所有位置均有衬底12。本领域普通技术人员应知会，一个或多个终端78存在于一个或多个位置，从设计选择角度来看。这些技术人员也应知会当示范性数组1380在图186E中，以单个连续数组出现，那么很多其他组织和布置就是可能之。例如，字线可分割或缓冲，位线可分割或缓冲，源极线可分割或缓冲，数组1380可分成两个以上之子数组和/或控制电路，比如字译码器、列译码器、分割器件、读出放大器、写入放大器可排列在示范性数组1380周围，或插入数组1380子数组之中间。因此，本发明中之示范性实施例、特征、设计选项等在任何情况下都不构成限制。
图187是一个内存组件操作之流程图100。在事件102中，当内存组件首次通电时，内存组件处于初始状态，其中该组件之非易失性内存部分设置为一个预定状态。在事件104中，内存组件1350在易失性操作模式下运行。然而，断电或突然停电，或任何其它事件终止或干扰本发明内存组件1350之电源时，易失存储器之内容存入到事件106中之不易失性内存中，这个过程被称为“遮蔽”(事件106)过程，而易失性内存中之数据丢失。在执行备份操作过程中也可进行遮蔽，在易失性操作104阶段时和/或用户手动指示备份之任何时间定期进行。在备份操作时，易失性内存之内容复制到非易失性内存中，而易失性内存始终通电，使易失性内存之内容也还在易失性内存中。或者，由于易失性内存操作比非易失性内存储存易失性内存内容消耗更多之电量，那么该器件在其闲置不用至少预定阶段之任何时段可配置用来执行遮蔽过程，从而将易失性内存中之内容转移到非易失性内存中，节省了电量。举一个例子，该预定阶段可为三十分钟左右，但当然，本发明不仅限于此阶段，由于该器件可在比执行遮蔽过程规定时间更长之，几乎任一预定阶段内程序设计，并仔细考虑不易失性内存之可靠性。
在遮蔽操作时，将易失性内存中之内容移到不易失性内存中后，内存组件1350 即关机，电源不会再供应给易失性内存。这时，内存组件依然保留不易失性内存中储存之数据。在事件108时恢复通电，不易失存储器中之内容，通过将不易失存储器内容转移到易失性内存中而进行了恢复，这个过程称为“恢复”过程，在恢复后，在事件110时重置内存组件，内存组件1350复位到初始状态102并再次以易失模式运行，在事件104中。
在一个实施例中，不易失性内存(例如浮动栅60)初始化到带有正电荷，在事件102中。当单元1350通电时，单元1350储存了内存信息(即保存在内存中之数据)，作为内存组件1350浮体24内之电荷。浮体24中之电荷调节流经内存组件1350之电流(从 BL终端74到SL终端72)。流经内存组件1350之电流可用来确定单元1350之状态。因为不易失性存储元件(例如浮动栅60)，被初始化到带一个正电荷，所以任何单元电流差是浮体24电荷差之结果。
在易失模式下可对内存单元1350执行多项操作：保存、读出、写入逻辑值-1和写入逻辑值-0操作。
图188介绍了内存数组1380之保存操作，该数组由多个内存单元1350构成。通过在BW终端76上施加正向回馈偏压、在BL终端74和SL终端72上施加零偏压，执行了保存操作。连接BW终端并施加到埋置层区之正向回馈偏压，将保持其所连接内存单元1350之状态。
从图186C所示之内存单元1350之等效电路表示法来看，内存单元1350包括n- p-n双极组件30a和30b，分别由埋井区22(集极区)、浮体24(基极区)和位线区16 或源极线区18(发射极区域)组成。
图189A为浮体区24带正电荷且正偏压电压作用于埋井区22时内在n-p-n双极组件30a之能带示意图。n-p-n双极组件30b之能带图与图189A中所示之相似，其中源极线区18(连接SL终端72)替换位线区16(连接到BL终端74)。虚线表示在n-p-n晶体管 30a不同地区之费米能级。根据本领域所公知之，费米能级位于表示帷幔带顶部之实线17 (能带间隙之底部)和表示导带底部(能带间隙顶部)之实线19之间之能带间隙中。当浮体24带正电荷时，一个对应逻辑值-1之状态，双极晶体管30a和30b会被打开，而浮体区中之正电荷降低了到基极区之电子流能量势垒。一旦注入浮体区24，在正偏压作用于埋井区22下，电子会被扫进埋井区22(连接到BW终端76)。由于正偏压，通过碰撞电离机理，电子加速并产生一个额外之热载体(热空穴和热电子对)。由此产生之热电子流入BW终端76，同时产生之热空穴也随之流入浮体区24。这个过程恢复了浮体区24 上之电荷，并保持储存在浮体区24中之电荷，从而在通过BW终端76在埋井区22上施加正偏压时保持n-p-n双极晶体管30a和30b处于开启状态。
当浮体24带中性电荷(浮体24之电压与接地位线区16上之电压相同)，一个对应逻辑值-0之状态，没有电流会流经n-p-n晶体管30a和30b。双极组件30a和30b保持关闭状态，不会发生碰撞电离。随后，逻辑值-0状态下之内存单元保持在逻辑值-0状态。
图189B为浮体区24带中性电荷且偏压电压作用于埋井区22时内在n-p-n双极组件130a之能带示意图。在这个状态下，由实线17A和19A包围之能带间隙能级在n-p-n 双极组件30a之不同区域是不同之。因为浮体区24和位线区16之电压是相同之，费米能级是恒定之，从而在位线区16和浮体区24之间产生了一个能量势垒。实线23表示，为了参考目之，位线区16和浮体区24之间之能量势垒。能量势垒避免电子流从位线区16 (连接到BL终端74)流向浮体区24。因此，n-p-n双极组件30保持闭合。
图188中所述之保存操作中，没有单独选定之内存单元。相反，单元被埋井终端76a至76n成行选定，可选择为独立行、多行或构成数组1380之所有行。
在一个实施例中，内存单元1350之保存操作之偏压条件为：0伏特之电压作用于BL终端74上，0伏特之电压作用于SL终端72上，比如+1.2伏特大小之正电压作用于 BW终端76上，0伏特之电压作用于衬底终端78上。在其他实施例中，不同电压可作用于内存单元1350之不同终端上，从设计选择角度考虑，因此，所述示范性电压并不构成限制。
内存单元1350和内存单元数组1380之读出操作会在图190A和190B中同时描述。任何本领域已知之读出图可与内存单元1350一同使用。例子包括，例如，《在SOT上运用单晶体管增益单元之内存设计》中公开之读出图，作者T.Ohsawa等人，152-153页，技术文摘，1991年2月举行之IEEE国际固态电路会议)(“Ohsawa-1”)和《一个带有浮体单元之18.5ns 128MbSOI DRAM》，Ohsawa等人，458-459页，609页，1994年IEEE 国际固态电路会议(“Ohsawa-2”)，两者特此全部并入本文中作为参考引用。
浮体内储存之电荷数量，可通过监测内存单元1350之单元电流读出。当内存单元1350处于逻辑值-1状态在浮体区24内有空穴时，那么内存单元应有更高之单元电流 (例如从BL终端74流到SL终端72之电流)，对比单元1350处于逻辑值-0状态，在浮体区24内无空穴时之情况。一个典型连接到BL终端74上之读出电路，可用来测定内存单元之数据状态。
读出操作可通过有源位线高(见图190A)，或有源源极线高(见图190B)方案执行。在一个有源位线高中，正偏压作用于选定之BL终端74上，零电压作用于选定之 SL终端72上，零或正电压作用于选定之BW终端76上，零电压作用于衬底终端78上。
在一个示范性实施例中，约0.0伏特之电压作用于选定之SL终端72a上，约+0.4 伏特之电压作用于选定之位线终端74a上，约+1.2伏特之电压作用于选定之埋井终端76a，约0.0伏特之电压作用于衬底终端78上。所有未选定之位线终端74b至74p施加了0.0伏特之电压或浮动，未选定之SL终端72b至72p施加了+0.4伏特之电压或浮动，而未选定之BW终端76b至76p可接地或施加+1.2伏特之电压来维持未选定单元1350之状态，约 0.0伏特之电压作用于衬底终端78上。图190A给出了选定代表性内存单元1350a和内存数组1380中三个未选定代表性内存单元1350b、1350c和1350d之偏压条件，每一个都具备独特之偏压条件。本领域所属普通技术人员应知会本发明之其它实施例，从设计选择角度会采用施加偏压之其它组合。这些技术人员同时也应意识到，在其它实施例中第一和第二种传导率类型可进行互换，而相对偏压可进行转换。
在一个有源源极线高中，一个正电压作用于选定之SL终端72上，零电压作用于选定之BL终端74上，零或正电压作用于选定之BW终端76，零电压作用于衬底终端78 上。
在一个示范性实施例中，约+0.4伏特之电压作用于选定之SL终端72a上，约0.0 伏特之电压作用于选定之位线终端74a上，约+1.2伏特之电压作用于选定之埋井终端76a，约0.0伏特之电压作用于衬底终端78上。所有未选定之位线终端74b至74p施加了+0.4 伏特之电压或浮动，未选定之SL终端72b至72p施加了0.0伏特之电压或浮动，而未选定之BW终端76b至76p可接地或施加+1.2伏特之电压，来维持未选定单元1350之状态，约0.0伏特之电压作用于衬底终端78上。图190B给出了选定代表性内存单元1350a和内存数组1380中，三个未选定代表性内存单元1350b、1350c和1350d之偏压条件，每一个都具备独特之偏压条件。本领域所属普通技术人员应知会，本发明之其它实施例从设计选择角度会采用施加偏压之其它组合。这些技术人员同时也应意识到，在其它实施例中第一和第二种传导率类型可进行互换，而相对偏压可进行转换。
一个独立内存单元1350之写入逻辑值-0操作，见图191A和191B之介绍。在图 191A中，负偏压作用于SL终端72上，零电压作用于BL终端74上，零或正电压作用于选定之BW终端76上，零电压作用于衬底终端78上。在这些条件下，选定单元1350之浮体24和源极线区18之间之p-n结点为正偏压，排空自浮体24起之任何空穴。因为SL 终端72被多个内存单元1350所共享，所以逻辑值-0会被写入内存单元1350中，其中内存单元1350a和1350b同时共享同一个SL终端72a。
在一个特定之无限制之实施例中，约-0.5伏特之电压作用于源极线终端72上，约0.0伏特之电压作用于位线终端74上，约0.0伏特或+1.2伏特之电压作用于BW终端76 上，约0.0伏特之电压作用于衬底终端78上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
在图191B中，负偏压作用于BL终端74上，零电压作用于SL终端72上，零或正电压作用于选定之BW终端76上，零电压作用于衬底终端78上。在这些条件下，选定单元1350之浮体24和位线区16之间之p-n结点为正偏压，排空自浮体24起之任何空穴。因为BL终端74在内存数组1380中被多个内存单元1350所共享，所以逻辑值-0会被写入内存单元1350中，其中内存单元1350a和1350c同时共享同一个BL终端74a。
在一个特定之无限制之实施例中，约-0.5伏特之电压作用于位线终端74上，约0.0伏特之电压作用于源极线终端72上，约0.0伏特或+1.2伏特之电压作用于BW终端76 上，约0.0伏特之电压作用于衬底终端78上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
上述写入逻辑值-0操作都存在一个缺陷：共享同一个SL终端72(第一种类型-行写入逻辑值-0)，或同一个BL终端74(第二种类型-列写入逻辑值-0)之所有内存单元 1350会同步写入，从而导致不能将逻辑值-0写到独立内存单元1350中。为了将任意二进制数据写到不同之内存单元1350中，在待写入之所有内存单元上首次执行写入逻辑值-0 操作，接着为必须写入逻辑值-1位上之一个或多个写入逻辑值-1操作。
图192A和192B分别运用有源位线高方案和有源源极线高方案，对写入逻辑值-1操作进行了介绍说明。在有源位线高方案中，应用了以下偏压条件：正电压作用于选定之BL终端74上，零电压作用于选定之SL终端72上，零或正电压作用于选定之BW终端 76上，零电压作用于衬底终端78上。一个比施加在选定BL终端74上正电压更低之正电压，作用于未选定之SL终端72上(例如图192A中之SL终端72b至72n)，而零电压作用于未选定之BL终端74上(例如图192A中之BL终端74b至74p)。或者，未选定之SL和BL终端可浮动。
由于浮动栅60带正电荷，电子会通过选定之内存单元1350a从SL终端72a流向 BL终端74a。选定终端上之偏压条件配置方式如下：选定单元1350a之MOS组件20处于饱和状态(即作用于BL终端74之电压大于浮动栅60电压和MOS组件20阈值电压之间之压差)。因此，电子会在MOS组件20之夹断区内加速，从而在位线区16附近产生热载流子。然后所生成之空穴会流入浮体24内，使单元1350a处于逻辑值-1状态。
在一个特定之无限制之实施例中，约+1.2伏特之电压作用于位线终端74上，约0.0伏特之电压作用于源极线终端72上，约0.0伏特或+1.2伏特之电压作用于BW终端76 上，约0.0伏特之电压作用于衬底终端78上；而约0.0伏特之电压作用于未选定位线终端 74，约+0.4伏特之电压作用于未选定之源极线终端72上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
对于与选定之内存单元(例如单元1350b)共享同行之内存单元来说，BL和SL 终端接地，没有电流会流经。这些单元会处于保持模式，并带有作用于BW终端76上之正电压。
对于与选定之内存单元(例如单元1350c)共享同列之内存单元来说，作用于未选定SL终端上之正偏压会切断这些单元之MOS组件20，从而导致没有电流流经。由于 BW终端76和SL终端72之间之较小差别，一个较小之保持电流会流经这些单元。尽管如此，由于写入操作(以纳秒量级计)相对浮体24内之电荷寿命(以毫秒量级计)完成之更快，因此它几乎不应该中断浮体内之电荷。
对于与选定之内存单元(例如单元1350d)不共享同行或同列之内存单元来说， SL终端带正偏压，而BL终端接地。尽管如此，作用于SL终端上之正偏压会足够低，从而避免碰撞电离之发生。这些单元会处于保持模式，而状态逻辑值-1下之内存单元会将电荷保持在浮体24内，而状态逻辑值-0下之内存单元则保持中性状态。
图192B对有源源极线高方案下之写入逻辑值-1操作进行了介绍，其中应用了以下偏压条件：一个正电压作用于选定之SL终端72上，零电压作用于选定之BL终端74 上，零或正电压作用于选定之BW终端76上，而零电压作用于衬底终端78上。一个比施加在选定SL终端72上正电压更低之正电压，作用于未选定之BL终端74上(例如图 192B中之BL终端74b至74p)，而零电压作用于未选定之SL终端72上(例如图192B 中之SL终端72b至72n)。或者，未选定之SL和BL终端可浮动。
浮动栅60上之正电荷与自源极线区18耦合之电容，会开启选定单元1350a之MOS组件20。因此，电子会通过选定之内存单元1350a自BL终端74a流向SL终端72a。选定终端上之偏压条件配置方式如下：选定单元1350a之MOS组件20处于饱和状态(即作用于SL终端72之电压大于浮动栅60电压和MOS组件20阈值电压之间之压差)。因此，电子会在MOS组件20之夹断区内加速，从而在源极线区18附近产生热载流子。然后所生成之空穴会流入浮体24内，使单元1350a处于逻辑值-1状态。
在一个特定之无限制之实施例中，约+1.2伏特之电压作用于源极线终端72上，约0.0伏特之电压作用于选定之位线终端74上，约0.0伏特或+1.2伏特之电压作用于BW 终端76上，约0.0伏特之电压作用于衬底终端78上；而约0.0伏特之电压作用于未选定之源极线终端72，约+0.4伏特之电压作用于未选定之位线终端74上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
对于与选定之内存单元(例如单元1350b)共享同行之内存单元来说，作用于未选定BL终端上之正偏压会切断这些单元之MOS组件20，从而导致没有电流流经。由于 BW终端76和SL终端72之间之较小差别，一个较小之保持电流会流经这些单元。尽管如此，由于写入操作(以纳秒量级计)相对浮体24内之电荷寿命(以毫秒量级计)完成之更快，因此它几乎不应该中断浮体内之电荷。
对于与选定之内存单元(例如单元1350c)共享同列之内存单元来说，BL和SL 终端接地，没有电流会流经。这些单元会处于保持模式，并带有作用于BW终端76上之正电压。
对于与选定之内存单元(例如单元1350d)不共享同行或同列之内存单元来说， BL终端带正偏压，而SL终端接地。尽管如此，作用于BL终端上之正偏压会足够低，从而避免碰撞电离之发生。这些单元会处于保持模式，而状态逻辑值-1下之内存单元会将电荷保持在浮体24内，而状态逻辑值-0下之内存单元则保持中性状态。
当检测到断电时，例如，当用户断开单元1350之电源，或电源突然中断或因为任何其它原因，单元1350电源至少暂时中断，或由于用户在备份操作期间之任何特定命令，存在浮体区24内之数据转移到浮动栅60中。该操作被称为“遮蔽”，图193A-193B中有介绍。
图193A-193C介绍了一个单元1350操作之实施例，执行易失到不易失遮蔽之过程，通过热电子注入进行操作。为了执行遮蔽操作，应用了以下偏压条件：一个正电压作用于SL终端72上，零电压作用于BL终端74上，零或正电压作用于BW终端76上，零电压作用于衬底终端78上。
在一个特定之无限制之实施例中，约+6.0伏特之电压作用于源极线终端72上，约0.0伏特之电压作用于位线终端74上，约0.0伏特或+1.2伏特之电压作用于BW终端 76上，约0.0伏特之电压作用于衬底终端78上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图193B为当浮体24带正电荷时遮蔽过程中单元1350之横截面图。当浮体24带正电荷/电压，MOS组件20和双极组件30c处于开启状态，电子从位线区16流向源极线区18(图193B所示之箭头方向)。在源极线区18处在终端72上施加正电压激励/促进电子流经浮体24，达到足量时再跳入浮体24和浮动栅60之间之阻挡用氧化层内，这样电子就能进入浮动栅60(见图193B中箭头所指浮动栅60所示)。相应地，当单元1350 之易失存储器处于逻辑值-1状态时(即浮体24带正电荷)，浮动栅60通过遮蔽法带负电荷，见图193B所示。
图193C为当浮体24为中性时遮蔽过程中单元1350之横截面图。当浮体24为中性时，MOS组件20和双极组件30c处于关闭状态，没有电子会流经单元1350。相应地，当单元1350之易失存储器处于逻辑值-0状态时(即浮体24为中性时)，浮动栅60在遮蔽操作结束时保持正电荷，见图193C所示。
一个比施加在SL终端72上正电压更低之正电压也可作用于BL终端74上，确保只有带正浮体24之内存单元1350在遮蔽操作中传导电流。
注意：在遮蔽操作结束后，浮动栅60之电荷状态与浮体24之电荷状态互补。因此，如果内存单元1350之浮体24在易失存储器中带正电荷时，浮动栅60通过遮蔽操作后会带负电荷，而当内存单元1350之浮体24在易失存储器中带负或中性电荷时，浮动栅层60会在遮蔽操作结束时带正电荷。浮动栅60之电荷/状态则以非算法之关系取决于浮体之状态，而多个单元之遮蔽以并联方式出现，因此遮蔽操作速度极快。
当单元1350恢复通电时，存在浮动栅60上之单元1350状态会恢复到浮体区24 内。恢复操作(从不易失性内存到易失性内存之数据恢复)见图194A～194C介绍。在执行恢复操作前，浮体24设为中性状态，即内存组件1350移除电源时之浮体状态。为了执行恢复操作，应用了以下偏压条件：一个正电压作用于BL终端74上，零电压作用于SL 终端72上，零或正电压作用于BW终端76上，而零电压作用于衬底终端78上。
在一个特定之无限制之实施例中，约+3.0伏特之电压作用于位线终端74上，约0.0伏特之电压作用于源极线终端72上，约0.0伏特或+1.2伏特之电压作用于BW终端76 上，约0.0伏特之电压作用于衬底终端78上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图194B为当浮体24带负电荷性时恢复过程中单元1350之横截面图。浮动栅60 上之负电荷和BL终端74上之正电压在浮动栅60附近之位线区16和浮体区24之间产生一个强大之电场，而这使得能带在门和位线结点重迭区域附近向上大幅度弯曲，导致电子从帷幔带穿隧到传导带，将空穴留在帷幔带内。穿隧经过能带之电子成为漏极漏电流，而空穴被注入到浮体区24并成为产生逻辑值-1状态之空穴电荷。在本领域这个过程被称为带间隧道效应，或栅致漏极泄漏(GIDL)机理，例如在《低功率和高速嵌入式内存中运用栅致漏极泄漏(GIDL)电流之无电容1T-DRAM单元设计》，Yoshida等人，913-918 页，1992年国际电子组件会议(“Yoshida”)(特别是第3页之图2和6和第4页之图9) 中有阐释，特此全部并入本文中作为参考引用。
图194C为当浮体24带正电荷时恢复过程中单元1350之横截面图。浮动栅60和位线区16上之正电荷不会产生强大之电场，驱使空穴注入到浮体24内。因此，浮体24 会保持在中性状态。
可以看出，当浮动栅60在执行遮蔽后带正电荷，浮体24之易失性内存会恢复到带中性电荷(逻辑值-0状态)，但当浮动栅60带负电荷时，浮体24之易失性内存会恢复到带正电荷(逻辑值-1状态)，从而在遮蔽操作前恢复到浮体24之原始状态。注意：该过程以非演算方式发生，因为浮动栅60状态无需进行读出、解读或测量来确定浮体24恢复之状态。相反地，恢复过程自动发生，由电位差驱动。相应地，该过程为数量级，比要求算法介入之速度更快。
在恢复内存单元1350后，浮动栅60复位到默认状态，例如正状态，使得每个浮动栅60在执行另一遮蔽操作前具有一个已知状态。复位通过运用带间隧穿空穴注入到浮动栅60之原理进行操作，见图195。
复位采用同恢复操作相似之原理。带负电荷之浮动栅60会产生一个生成热空穴之电场。产生之大多数热空穴注入到浮体24中，而较小部分注入到浮动栅60中。空穴注入只发生在带负电荷浮动栅60之单元1350内。因此，在复位操作结束前所有浮动栅60 被初始化到带正电荷。
在一个特定之无限制之实施例中，约+3.0伏特之电压作用于位线终端74上，约0.0伏特之电压作用于源极线终端72上，约0.0伏特或+1.2伏特之电压作用于BW终端76 上，约0.0伏特之电压作用于衬底终端78上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。偏压条件同恢复操作之偏压条件。尽管如此，由于注入浮动栅 60内之空穴数量比注入到浮体24内之空穴数量要少，复位操作比恢复操作慢。负电压也可作用于源极线终端72或埋井终端76上，以保证没有空穴积累在带正电荷浮动栅60之内存单元1350内。
内存单元1350可以多种方式进行制造。图196和197给出了获得内存单元1350 之制造过程例子。图以三个相关视图群组方式排列，每组第一个图为顶视图，每组第二个图为该组I-I’第一个图顶视图之垂直截面图，而每组第三个图为该组II-II’第一个图顶视图之水平截面图。因此，图196A、196D、196G、196J、196M、196P和197A、197D、 197G、197J、197M和197P为内存单元1350制造过程不同阶段下之一系列顶视图，图 196B、196E、196H、196K、196N和196Q和197B、197E、197H、197K、197N和197Q 为标以I-I’之各自垂直截面图，而图196C、196F、1961、196L、196O和196R和197C、 197F、197I、197L、197O和197R为标以II-II’之各自水平截面图。图196和197中出现之图186至195一致参考号代表早前图纸中先前介绍之相似、一致或同功结构。这里“垂直”表示顶视图中之上下走向，而“水平”表示顶视图中之左右走向。在内存单元1350之一个物理实施例中，两个截面图都与半导体组件之表面垂直。
图196A至196C给出了过程之初始步骤。在一个示范性130纳米(nm)过程中，厚度约100A之薄氧化硅层82可生长在衬底12表面上，继之为约200A多晶硅84之沉淀。反过来，也可继之为约1200A氮化硅层86之沉淀。可使用其它过程几何结构，例如 250nm、180nm、90nm、65nm等等。相似地，其它数量厚度和组合之保护层82、84和 86可根据设计选择进行使用。一个打开区域成为沟渠80之图案可运用光刻工艺成型。然后氧化硅82、多晶硅84、氮化硅层86可通过光刻工艺形成图案，再根据硅刻蚀法进行蚀刻，产生沟渠80。
图196D至196F所示，后面有硅氧化过程，会在沟渠80内生长氧化硅薄膜，成为绝缘层26。在一个示范性130nm过程中，约4000A之氧化硅生长。之后执行化学机械研磨过程，对产生之氧化硅薄膜进行研磨，这样氧化硅层相对于硅表面是平之。在其他实施例中，绝缘层26上部相对于硅表面来说有不同之高度。氮化硅层86和多晶硅层84之后被移除，后面有湿蚀刻过程来移除氧化硅层82(和前沟渠80区域内形成之一部分氧化硅薄膜)。其他过程，几何结构例如250nm、180nm、90nm、65nm等等可使用。同样地，其他绝缘层材料、高度和厚度以及工艺阶段替代工序可根据设计选择进行使用。
图196G至196I所示，执行离子注入步骤形成第二种传导率(例如n型传导率) 之埋置层区22。离子注入能量优化如下：埋置层区22底部形成之比绝缘层26底部要深。埋置层22将第一种传导率类型(例如p型)之最后浮体区24与衬底12隔离分开。
如图196J至196L所示，氧化硅或高介电材料门绝缘层62形成在硅表面(例如在一个示范性130nm过程中约100A)，继之为多晶硅或金属栅60沉淀(例如在一个示范性130nm过程中约500A)。
图196M至1960，执行光刻步骤使层62和60成形，打开区域成为源极线区18。接下来为多晶硅和氧化硅层之蚀刻。然后执行离子注入步骤形成源极线区18或第二种传导率(例如n型传导率)。其他过程，几何结构例如250nm、180nm、90nm、65nm等等可使用。同样地，其他不同厚度之门和门绝缘材料根据设计选择进行使用。
图196P至196R，执行另一光刻步骤使层62和60成形，打开区域成为位线区16。接下来为多晶硅和氧化硅层之蚀刻。然后执行离子注入步骤形成之位线区16或第二种传导率(例如n型传导率)。其他过程，几何结构例如250nm、180nm、90nm、65nm等等可使用。同样地，其他不同厚度之门和门绝缘材料根据设计选择进行使用。
图197A至197R有关单元1350之另一个制造过程。图197A至197R中之工艺程序，只涉及一个成形和蚀刻程序来确定内存单元1350之浮动栅60。因此，该工艺程序与标准互补金属氧化物半导体(CMOS)工艺兼容。源极线区18和浮动栅60之间之较高电容耦合，是通过图197P至197R中单元1350最终结构中所示之浮动栅60向源极线区18 区域之延展而实现之。可以注意到，延展进源极线区18之浮动栅60宽度配置方式如下：随后注入工艺会在门60下产生一个连续之沟道区。上述Roizin给出了一个制造浮动栅不易失存储器单元之CMOS-兼容工艺程序之例子。
替代过程之初始步骤，与图196A至196C中之顺序相似。图197A至197C给出了过程之初始步骤。在一个示范性130纳米(nm)过程中，厚度约100A之薄氧化硅层 82可生长在衬底12表面上，继之为约200A多晶硅层84之沉淀。反过来，也可继之为约 1200A氮化硅层86之沉淀。可使用其它过程几何结构，例如250nm、180nm、90nm、 65nm等等。相似地，其它数量厚度和组合之保护层82、84和86可根据设计选择进行使用。一个打开区域成为沟渠80之图案可运用光刻工艺成型。然后氧化硅82、多晶硅84、氮化硅层86可通过光刻工艺形成图案，再根据硅刻蚀法进行蚀刻，产生沟渠80。
图197D至197F所示，后面有硅氧化过程，会在沟渠80内生长氧化硅薄膜，成为绝缘层26。在一个示范性130nm过程中，约4000A之氧化硅生长。之后执行化学机械研磨过程对产生之氧化硅薄膜进行研磨，这样氧化硅层相对于硅表面是平之。在其他实施例中，绝缘层26上部相对于硅表面来说有不同之高度。氮化硅层86和多晶硅层84之后被移除，后面有湿蚀刻过程来移除氧化硅层82(和前沟渠80区域内形成之一部分氧化硅薄膜)。其他过程，几何结构例如250nm、180nm、90nm、65nm等等可使用。同样地，其他绝缘层材料、高度和厚度以及工艺阶段替代工序可根据设计选择进行使用。
图197G至1971所示，执行离子注入步骤，形成第二种传导率(例如n型传导率) 之埋置层区22。离子注入能量优化如下：埋置层区22底部形成之比绝缘层26底部要深。埋置层22将第一种传导率类型(例如p型)之最后浮体区24与衬底12隔离分开。
图197J至197L所示，氧化硅或高介电材料门绝缘层62形成在硅表面(例如在一个示范性130nm过程中约100A)，继之为多晶硅或金属栅60沉淀(例如在一个示范性130nm过程中约500A)。其他过程，几何结构例如250nm、180nm、90nm、65nm等等可使用。同样地，其他不同厚度之门和门绝缘材料根据设计选择进行使用。
图197M至197O，执行光刻步骤使层62和60成形，打开区域成为位线区16和源极线区18。接下来为多晶硅和氧化硅层之蚀刻。与图196A至196R中所示之先前工序相反，当位线区16和源极线区18之区域同时确定时，只要求一个光刻和蚀刻顺序。
图197P至197R给出了第二种传导率类型(例如n型传导率)之随后例子注入过程。在位线区16周围之区域内，由于浮动栅区60相对较长，离子注入不会深入到浮动栅 60下之区域(见图197Q)。在源极线区18周围之区域内，由于浮动栅区60相对较窄，离子注入会深入到浮动栅60下之区域，造成浮动栅60下之连续源极线区18(见图 197R)。因此，至源极线区18之浮动栅60延展区上形成了金属氧化物半导体(MOS) 电容器。
图198为内存单元1350另一个实施例之截面图。单元1350与图186A或186B中所示之单元相似，在位线区16区域附近形成了一个间隙区17。因此，浮动栅60和位线区16之间无重迭。单元1350之操作，与图187至195中已经描述之操作相似。易失性内存操作以同一方式进行，而在易失操作过程中浮体24内之电荷调节单元1350之特性。尽管如此，遮蔽操作之效率，会因为间隙17之存在而有所提高。《闪存EPROM应用之源极侧注入优化》，D.K.Y.Liu等人，315～318页，技术文摘，1980年国际电子组件会议 (“Liu”)，例如，介绍了热电子注入到不易失性内存单元中浮动栅之效率提高问题。
图193A至193C所述，以下偏压条件被用来执行遮蔽操作：一个正电压作用于 SL终端72上，零电压作用于BL终端74上，零或正电压作用于BW终端76上，而零电压作用于衬底终端78上。
在一个特定之无限制之实施例中，约+6.0伏特之电压作用于源极线终端72上，约0.0伏特之电压作用于位线终端74上，约0.0伏特或+1.2伏特之电压作用于BW终端 76上，约0.0伏特之电压作用于衬底终端78上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
当浮体24带正电荷/电压时，MOS组件20和双极组件30c处于开启状态，电子从位线区16流向源极线区18(图199A所示之箭头方向)。由于位线区16区域内间隙 17之存在，源极线区18和位线区16之间所施加压差，而产生之一个大横向电场会。该横向电场会激励/促进电子流经浮体24，达到足量时再跳入浮体24和浮动栅60之间之阻挡用氧化层内。而浮动栅60之间电位差(部分是因为源极线区18和表面14之耦合)而产生之一个大纵向电场会因此产生。这样电子就能进入浮动栅60(见图199A中箭头所指浮动栅60所示)。相应地，当单元1350之易失存储器处于逻辑值-1状态时(即浮体24 带正电荷)，浮动栅60通过遮蔽法带负电荷，见图199A所示。
图199B为当浮体24为中性时遮蔽过程中单元1350之横截面图。当浮体24为中性时，MOS组件20和双极组件30c处于关闭状态，没有电子会流经单元1350。相应地，当单元1350之易失存储器处于逻辑值-0状态时(即浮体24为中性时)，浮动栅60在遮蔽操作结束时，保持正电荷，见图199B所示。
在遮蔽操作结束后，浮动栅60之电荷状态与浮体24之电荷状态互补。因此，如果内存单元1350之浮体24在易失存储器中带正电荷时，浮动栅60通过遮蔽操作后会带负电荷，而当内存单元1350之浮体24在易失存储器中带负或中性电荷时，浮动栅层60 会在遮蔽操作结束时带正电荷。浮动栅60之电荷/状态则以非算法之关系取决于浮体之状态，而多个单元之遮蔽以并联方式出现，因此遮蔽操作速度极快。
图200A-200C介绍了当单元1350恢复电源时之恢复操作。恢复操作会将存在浮动栅60上之单元1350状态，恢复到浮体区24内。在执行恢复操作前，浮体24设为中性状态，即内存组件1350移除电源时之浮体状态。为了执行恢复操作，应用了以下偏压条件：一个正电压作用于SL终端72上，零或正电压作用于BW终端76上，零电压作用于衬底终端78上，而BL终端74则浮动。
在一个特定之无限制之实施例中，约3.0伏特之电压作用于源极线终端72上，约0.0伏特或+1.2伏特之电压作用于BW终端76上，约0.0伏特之电压作用于衬底终端78 上，而位线终端74则浮动。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。例如，一个正电压可作用于位线终端74上来避免恢复操作时任何电流流经单元1350之沟道区。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图200B为当浮动栅60带负电荷性时恢复过程中单元1350之横截面图。浮动栅 60上之负电荷和SL终端72上之正电压，在浮动栅60附近之源极线区18和浮体区24之间产生一个强大之电场，而这使得能带在门和源极线结点重迭区域附近向上大幅度弯曲，导致电子从帷幔带穿隧到传导带，将空穴留在帷幔带内。穿隧经过能带之电子成为漏极漏电流，而空穴被注入到浮体区24并成为产生逻辑值-1状态之空穴电荷。在本领域这个过程被称为带间隧道效应，或栅致漏极泄漏(GIDL)机理，例如在上述Yoshida(特别是第 3页之图2和6和第4页之图9)中有阐释。BL终端74浮动或正电压作用其上来避免电流流经单元1350之沟道区，否则之话，则会造成所有单元1350之碰撞电离。
图200C为当浮动栅60带正电荷时恢复过程中单元1350之横截面图。浮动栅60 和位线区16上之正电荷不会产生强大之电场，驱使空穴注入到浮体24内。因此，浮体 24会保持在中性状态。
可以看出，当浮动栅60在执行遮蔽后带正电荷，浮体24之易失性内存会恢复到带中性电荷(逻辑值-0状态)，但当浮动栅60带负电荷时，浮体24之易失性内存会恢复到带正电荷(逻辑值-1状态)，从而在遮蔽操作前恢复到浮体24之原始状态。注意：该过程以非演算方式发生，因为浮动栅60状态无需进行读出、解读或测量来确定浮体24恢复之状态。相反地，恢复过程自动发生，由电位差驱动。相应地，该过程为数量级，比要求算法介入之速度更快。
在恢复内存单元1350后，浮动栅60复位到默认状态，例如正状态，使得每个浮动栅60在执行另一遮蔽操作前具有一个已知状态。复位通过运用带间隧穿空穴注入到浮动栅60之原理进行操作，见图201。
复位采用同恢复操作相似之原理。带负电荷之浮动栅60会产生一个生成热空穴之电场。产生之大多数热空穴注入到浮体24中，而较小部分注入到浮动栅60中。空穴注入只发生在带负电荷浮动栅60之单元1350内。因此，在复位操作结束前所有浮动栅60 被初始化到带正电荷。
在一个特定之无限制之实施例中，约3.0伏特之电压作用于源极线终端72上，约0.0伏特或+1.2伏特之电压作用于BW终端76上，约0.0伏特之电压作用于衬底终端78 上，而位线终端74则浮动。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。偏压条件同恢复操作之偏压条件。尽管如此，由于注入浮动栅60内之空穴数量，比注入到浮体24内之空穴数量要少，复位操作比恢复操作慢。负电压也可作用于埋井终端76上，以保证没有空穴积累在带正电荷浮动栅60之内存单元1350内，而正电压也可作用于位线终端74上来阻止电流流经单元1350之沟道区。
图202为根据本发明另一实施例之内存单元1450之横截面图。内存单元1450包括如p型传导率类型等第一种传导率类型之衬底112。衬底112是由硅特殊制成，但也可由例如锗、锗硅、砷化镓、碳纳米管等本领域已知之半导体材料组成。在本发明一些实施例中，衬底112可为半导体片之块状材料。从设计选择角度看，在其他实施例中，衬底 112可为嵌入到第二种传导率类型井，或如n型等第二种传导率类型半导体片块状之第一种传导率类型井(图未有体现)。为了方便描述，衬底112通常制图为半导体块状材料，如图202所示。
衬底112中包含n型等第二种传导率类型之埋置层122。埋置层122可通过离子注入工艺形成在衬底112材料中。或者，埋置层122也可外延生长在衬底112上部。
p型等第一种传导率类型之浮体区124，在上方是由位线区116、源极线区118和绝缘层162和166包围，侧边由绝缘层126包围，底部由埋置层122包围。当注入埋置层 122时，浮体124可为埋置层122上方原衬底112之一部分。或者，浮体124可外延生长。从设计选择角度看，根据埋置层122和浮体124之形成方式，浮体124可具有一些实施例中，与衬底112一样之掺杂或其他实施例中要求之不同掺杂。
绝缘层126(像例如浅沟槽隔离(STI))材质为二氧化硅之类之材料，尽管也会使用其他之绝缘材料。当多个单元1450集合在一个数组1480中形成一个内存组件时，绝缘层126会将单元1450与邻近单元1450隔离。绝缘层126底部可位于埋置区122内部，允许埋置区122连续，如图202A所示。或者，绝缘层126底部可位于埋置区122下部，如图202B所示。这个要求更浅之绝缘层128，将浮体区124隔离开来，但允许埋置层122在图202B所示之横截面垂直方位上连续。为了简便起见，只有在所有方向上连续之埋置区122之内存单元1450会自此展示。
具有n-型等第二种传导率类型之位线区116，存在于浮体区124中并暴露在表面114。根据任何已知和所属技术领域特殊使用之注入工艺，位线区116通过注入工艺形成在构成衬底112之材料上面。或者，借助固态扩散工艺形成位线区116。
具有n-型等第二种传导率类型之源极线区118，存在于浮体区124中并暴露在表面114。根据任何已知和所属技术领域特殊使用之注入工艺，源极线区118通过注入工艺形成在构成衬底112之材料上面。或者，借助固态扩散工艺形成源极线区118。
内存单元1450是不对称之，在于源极线区118之区域大于位线区116之区域。对比当源极线区118区域与位线区116差不多一样时，较大之源极线区118在源极线区 118，和浮动栅160之间产生了较高之耦合。
浮动栅160位于源极线区118和绝缘间隙区168之间，并位于浮体区124上方。浮动栅160通过绝缘层162将浮体区124隔离开来。绝缘层162材质可为二氧化硅和/或其他介电材料，包括高K介电材料等，但不仅限于，过氧化钽、氧化钛、氧化锆、氧化铪和/或氧化铝。浮动栅160可由，例如多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
一个选择栅164位于位线区116和绝缘间隙区168之间，并位于浮体区124上方。选择栅164通过绝缘层162将浮体区124隔离开来。绝缘层162材质可为二氧化硅和/或其他介电材料，包括高K介电材料等，但不仅限于，过氧化钽、氧化钛、氧化锆、氧化铪和/或氧化铝。选择栅164可由，例如多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
单元1450为单个多晶硅浮动栅内存单元之另一个例子，因为除了逻辑晶体管栅之成形外，选择栅164和浮动栅160在装配阶段之单个多晶硅沉积过程中都可成形。间隙 168之形成需要额外加工步骤，因为间隙尺寸比光刻工具所能处理之要小之多。
单元1450包括多个终端：电气连接到选择栅164之字线(WL)终端170，电气连接到位线区116之位线(BL)终端174，电气连接到源极线区118之源极线(SL)终端172，电气连接埋置层122之埋井(BW)终端176，以及电气连接到衬底112之衬底终端178。浮动栅160无电气连接。因此，浮动栅160浮动并作为不易失存储器区使用。
图203为内存单元1450之等效电路表示法。内存单元1450中包括与MOS晶体管120b串联之金属氧化物半导体(MOS)晶体管120a，由位线区116、浮动栅160、源极线区118和浮体区124构成，而选择栅164和浮动栅160则控制各自栅下面单元1450 之沟道区。内存单元1450中还包括双极组件130a和130b，分别由埋井区122、浮体区 124和位线区116或源极线区118构成。
图204介绍了一个行列排列之内存单元1450(四个示范性内存单元1450表示为1450a、1450b、1450c和1450d)之示范性内存数组1480。在示范性数组1480出现之很多，但不一定是所有图中，当所描述之操作具有一个(或多个，在一些实施例中)选定之内存单元1450时，具有代表性之内存单元1450a是一个选定内存单元1450之代表。在这些图中，具有代表性之内存单元1450b是一个与选定代表性内存单元1450a，共享同行之未选定内存单元1450之代表，具有代表性之内存单元1450c是一个与选定代表性内存单元1450a，共享同列之未选定内存单元1450之代表，且具有代表性之内存单元1450d，是一个与选定代表性内存单元1450a不共享行列之，未选定内存单元1450之代表。
图204中有字线172a至172n，源极线172a至172n，位线174a至174p，埋井终端176a至176n和衬底终端178。172a至172n中之每一字线和172a至172n中之每一源极线与单行内存单元1450有关，并各自耦合到该行每个内存单元1450之选择栅164和源极线区118上。174a至174p中之每一位线与单列内存1450有关，并耦合到该列每一内存单元1450之位线区116上。
在数组1480中，所有位置均有衬底112。从设计选择角度考虑，本领域普通技术人员应知会，一个或多个衬底终端178存在于一个或多个位置。这些技术人员也应知会，当示范性数组1480在图204中以单个连续数组出现，那么很多其他组织和布置就是可能之。例如，字线可分割或缓冲，位线可分割或缓冲，源极线可分割或缓冲，数组1480可分成两个以上之子数组和/或控制电路，比如字译码器、列译码器、分割器件、读出放大器、写入放大器可排列在示范性数组1480周围或插入数组1480子数组之中间。因此，本发明中之示范性实施例、特征、设计选项等在任何情况下都不构成限制。
内存组件1450之操作同图187中所示之内存组件1350之操作方式。在事件102 中，当内存组件首次通电时，内存组件处于初始状态，其中该组件之非易失性内存部分设置为一个预定状态。在事件104中，内存组件1450在易失性操作模式下运行，其中单元 1450之状态储存在浮体124内。当断电或突然停电，或任何其它事件终止或干扰，本发明内存组件1450之电源时，易失存储器之内容“遮蔽”到事件106下之不易失性内存部分。在执行备份操作过程中也可进行遮蔽，在易失性操作104阶段时和/或用户手动指示备份之任何时间定期进行。这时，内存组件保持存在不易失性内存中之数据。在事件108下恢复电源时，不易失性内存中之内容，通过将不易失性内存中之内容转移到易失性内存之方式进行了恢复，继之为事件110下之内存组件复位。
在一个实施例中，不易失性内存(例如浮动栅160)初始化到带有正电荷，在事件102中。当单元1450通电时，单元1450储存了内存信息(即保存在内存中之数据)，作为内存组件1450浮体124内之电荷。浮体124中之电荷调节流经内存组件1450之电流 (从BL终端174到SL终端172)。流经内存组件1450之电流可用来确定单元1450之状态。因为不易失性存储元件(例如浮动栅160)被初始化到带一个正电荷，所以任何单元电流差是浮体124电荷差之结果。
在易失模式下可对内存单元1450执行多项操作：保存、读出、写入逻辑值-1和写入逻辑值-0操作。
图205介绍了内存数组1480之保持操作，该数组由多个内存单元1450构成。通过在BW终端176上施加正向回馈偏压、在WL终端170、SL终端172、BL终端174和衬底终端178上施加零偏压，执行了保持操作。连接BW终端并施加到埋置层区之正向回馈偏压将保持其所连接内存单元1450之状态。
从图203所示之内存单元1450之等效电路表示法来看，内存单元1450包括n-p-n双极组件130a和130b，分别由埋井区122(集极区)、浮体124(基极区)和位线区116 或源极线区118(发射极区域)组成。
单元1450之保持操作原理同单元1350之操作原理。当浮体124带正电荷时，一个对应逻辑值-1之状态，双极晶体管130a和130b会被打开，而浮体区中之正电荷降低了到基极区之电子流能量势垒。一旦注入浮体区124，在正偏压作用于埋井区122下，电子会被扫进埋井区122(连接到BW终端176)。由于正偏压，通过碰撞电离机理，电子加速并产生一个额外之热载体(热空穴和热电子对)。由此产生之热电子流入BW终端176，同时产生之热空穴也随之流入浮体区124。这个过程恢复了浮体区124上之电荷，并保持储存在浮体区124中之电荷，从而在通过BW终端176在埋井区122上，施加正偏压时保持n-p-n双极晶体管130a和130b处于开启状态。
当浮体124带中性电荷(浮体124之电压与接地位线区116或源极线区118上之电压相同)，一个对应逻辑值-0之状态，没有电流会流经n-p-n晶体管130a和130b。双极组件130a和130b保持关闭状态，不会发生碰撞电离。随后，逻辑值-0状态下之内存单元保持在逻辑值-0状态。
205中所述之保持操作中，没有单独选定之内存单元。相反，单元被埋井终端 176a至176n成行选定，可为独立行、多行或构成数组1480之所有行选择。
在一个实施例中，内存单元1450之保持操作之偏压条件为：0伏特之电压作用于WL终端170、SL终端172、BL终端174和衬底终端178上，如+1.2伏特之正电压作用于BW终端176上。在其他实施例中，不同电压可作用于内存单元1450之不同终端上，从设计选择角度考虑，因此，所述示范性电压并不构成限制。
图206介绍了在选定之内存单元1450a上执行之读出操作。读出操作可通过施加以下偏压条件执行：一个正电压作用于选定之WL终端170a上，一个正电压作用于选定之BL终端174a上，零电压作用于SL终端172上，一个正电压作用于BW终端176上，而零电压作用于衬底终端178上。
在一个示范性实施例中，约+1.2伏特之电压作用于选定之WL终端170a上，约 0.0伏特之电压作用于选定之SL终端172a上，约+0.4伏特之电压作用于选定之位线终端 174a上，约+1.2伏特之电压作用于选定之埋井终端176，约0.0伏特之电压作用于衬底终端178上。所有未选定之字线终端170b至170n施加了0.0伏特之电压，位线终端174b 至174p施加了0.0伏特之电压，未选定之SL终端172b至172p施加了0.0伏特之电压或浮动，而未选定之BW终端176b至176p可接地或施加+1.2伏特之电压来维持未选定单元 1450之状态，约0.0伏特之电压作用于衬底终端178上。图206给出了选定代表性内存单元1450a和内存数组1480中三个未选定代表性内存单元1450b、1450c和1450d之偏压条件，每一个都具备独特之偏压条件。本领域所属普通技术人员应知会，本发明之其它实施例从设计选择角度会采用施加偏压之其它组合。这些技术人员同时也应意识到，在其它实施例中第一和第二种传导率类型可进行互换，而相对偏压可进行转换。
当选定单元1450a之浮体区124带正电荷时(即单元1450a处于逻辑值-1状态)，那么选定单元1450a之MOS晶体管120a和120b之阈值电压会较低(对比浮体区124为中性之情况下)，而且一个较大电流会从位线区116流向选定单元1450a之源极线区118。由于浮动栅160在易失操作时带正电荷，那么在逻辑值-0和逻辑值-1状态下单元之间所测得之单元电流差，是因为浮体124之电位差而引起之。
对于与选定之内存单元(例如单元1450b)共享同行之内存单元来说，BL和SL 终端接地，没有电流会流经。这些单元会处于保持模式，并带有作用于BW终端176上之正电压。
对于与选定之内存单元(例如单元1450c)共享同列之内存单元来说，作用于未选定WL终端上之零电压会切断这些单元之MOS晶体管120a，从而导致没有电流流经。由于BW终端176和BL终端174之间之较小差别，一个较小之保持电流会流经这些单元。尽管如此，由于写入操作(以纳秒量级计)相对浮体124内之电荷寿命(以毫秒量级计) 完成之更快，因此它几乎不应该中断浮体内之电荷。
对于与选定之内存单元(例如单元1450d)不共享同行或同列之内存单元来说，WL、BL和SL终端接地。这些单元会处于保持模式，而状态逻辑值-1下之内存单元，会将电荷保持在浮体124内，而状态逻辑值-0下之内存单元则保持中性状态。
一个独立内存单元1450之写入逻辑值-0操作，见图207A至207C之介绍。在图 207A中，负偏压作用于SL终端172上(即图207A中之172a)，零电压作用于WL终端 170和BL终端174上，零或正电压作用于选定之BW终端176上，零电压作用于衬底终端178上。在这些条件下，选定单元1450之浮体124和源极线区118之间之p-n结点为正偏压，排空自浮体124起之任何空穴。因为SL终端172被多个内存单元1450所共享，所以逻辑值-0会被写入内存单元1450中，其中内存单元1450a和1450b同时共享同一个 SL终端172a。
在一个特定之无限制之实施例中，约-1.2伏特之电压作用于源极线终端172上，约0.0伏特之电压作用于字线终端170和位线终端174上，约0.0伏特或+1.2伏特之电压作用于BW终端176上，约0.0伏特之电压作用于衬底终端178上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
在图207B中，负偏压作用于BL终端174上(即图207B中之174a)，零偏压作用于WL终端170和SL终端172上，零或正电压作用于选定之BW终端176上，零电压作用于衬底终端178上。在这些条件下，选定单元1450之浮体124和位线区116之间之 p-n结点为正偏压，排空自浮体124起之任何空穴。因为BL终端174被多个内存单元 1450所共享，所以逻辑值-0会被写入内存单元1450中，其中内存单元1450a和1450c同时共享同一个BL终端174a。
在一个特定之无限制之实施例中，约-1.2伏特之电压作用于位线终端174上，约0.0伏特之电压作用于字线终端170和源极线终端172上，约0.0伏特或+1.2伏特之电压作用于BW终端176上，约0.0伏特之电压作用于衬底终端178上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
上述写入逻辑值-0操作都存在一个缺陷：共享同一个SL终端172(第一种类型- 行写入逻辑值-0)或同一个BL终端174(第二种类型-列写入逻辑值-0)之所有内存单元 1450会同步写入，从而导致不能将逻辑值-0写到独立内存单元1450中。为了将任意二进制数据写到不同之内存单元1450中，在待写入之所有内存单元上首次执行写入逻辑值-0 操作，接着为必须写入逻辑值-1位上之一个或多个写入逻辑值-1操作。
第三种允许独立位写入之写入逻辑值-0操作见图207C说明并通过在WL终端 170施加正电压、在BL终端174施加负电压、在SL终端172施加零电压、在BW终端 176施加零或正电压和衬底终端178施加零电压之方式实现。在这些条件下，浮体124电压通过在选定WL终端170施加正电压之电容耦合得到增长。由于浮体124之电压增长以及施加在BL终端174上之负电压，浮体124和位线区116之间之p-n结点为正偏压，排空自浮体124起之任何空穴。
为减少内存数组1480中，对其他内存单元1450所带来之不必要写逻辑值-0麻烦，所作用之电压可优化如下：当状态逻辑值-1之浮体124电压表示为VFB1，那么作用于选定WL终端170之电压可配置用来增长浮体124之电压为VFB1/2，而-VFB1/2则作用于BL 终端174上。另外，接地或较弱正电压，也可作用于不与选定内存单元1450共享同一BL 终端174之未选定内存单元1450之BL终端174上，而负电压，也可作用于不与选定内存单元1450共享同一WL终端170之未选定内存单元1450之WL终端170上。
图207C所示，以下偏压条件作用于示范性内存数组1480中选定之具有代表性之内存单元1450a，来执行只有在代表性内存单元1450a中才有之独立写逻辑值-0操作：约 0.0伏特之电压作用于SL终端172a上，约-0.2伏特之电压作用于BL终端174a上，约 +1.2伏特之电压作用于字线终端170a上，约+1.2伏特之电压作用于埋井终端176a上，约 0.0伏特之电压作用于衬底终端278a上。在对数组1580进行复位时，约0.0伏特之电压作用于未选定之WL终端(包括WL终端170b和170n)，约0.0伏特之电压(或尽量稍强正电压)作用于未选定之BL终端174上(包括BL终端174b和174p)，约0.0伏特之电压作用于未选定之SL终端172上(包括SL终端172b和172n)，约+1.2伏特之电压作用于未选定之BW终端176上(包括BW终端176b和176n)。本领域所属普通技术人员应知会，图207C中之电压值只为阐释目之，而且不同实施例从设计选择角度考虑会有不同之电压值。
.一个写入逻辑值-1操作，可通过全部并入本文作为参考引用之《一个有加强浮体效果之新型1T DRAM单元》，Lin和Chang，23-27页，1995年IEEE内存技术、设计和测试国际研讨会(下文简称“Lin”)中，或通过例如上述Yoshida之带间隧道原理，(也可称为栅致漏极泄漏或GIDL)所述之碰撞电离在内存单元1450上进行。结合图208A对运用GIDL方法之某一写入逻辑值-1操作例子进行了介绍，而结合图208B，对运用碰撞电离方法之某一写入逻辑值-1操作例子进行了介绍。
在图208A中，介绍了一个在带间隧道写入逻辑值-1操作期间，包含选定代表性内存单元1450a之数组1480之偏压条件例子。施加在WL终端170a上之负偏压和施加在 BL终端174a上之正偏压，使得空穴注入到选定代表性内存单元1450a之浮体124内。SL 终端172a和衬底终端178在写入逻辑值-1操作期间接地，而一个正偏压作用于BW终端 176a上来维持未选定单元之保持操作。
WL终端上之负电压向下耦合了代表性内存单元1450a中之浮体区124之电压。在选定代表性内存单元1450a内，结合BL终端174a上之正电压在门160(由此为GIDL 之“栅致”部分)附近之位线区116和浮体区124之间产生了一个强电场。而这使得能带在门和漏极结点重迭区域附近向上大幅度弯曲，导致电子从帷幔带穿隧到传导带，将空穴留在帷幔带内。穿隧经过能带之电子成为漏极漏电流(由此为GIDL之“漏极电流”部分)，而空穴被注入到浮体区124并成为产生逻辑值-1状态之空穴电荷。这个过程在本领域非常有名，在上述Yoshida(特别是第3页之图2和6和第4页之图9)中有阐释。
在一个特定之无限制之实施例中，约-1.2伏特之电压作用于字线终端170a上，约+1.2伏特之电压作用于位线终端174a上，约0.0伏特之电压作用于源极线终端172a上，约0.0伏特或+1.2伏特之电压作用于BW终端176上，约0.0伏特之电压作用于衬底终端 178上，而位线终端74则浮动。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图208B介绍了运用碰撞电离方法之写入逻辑值-1操作。在这种情况下，待写入之内存单元1450之门160和位线116在正电压下偏压，使得碰撞电离流动将浮体124充电至逻辑值-1状态，而不管单元内原先存入之数据。
图208B所示之示范性实施例中，选定之字线终端170a在+1.2伏特时偏压，而未选定之字线终端170b至170n则在0.0伏特时偏压；选定之位线终端174a也在+1.2伏特时偏压，而未选定之位线终端174b至174p在0.0伏特时偏压，选定之源极线172a在0.0 伏特时偏压，埋井终端176在0.0或+1.2伏特时偏压(来维持未选定单元之状态)，而衬底终端178则在0.0伏特时偏压。这些偏压值只为示范目之，会根据实施例变化而变化，因此在任何情况下都不会构成限制。
图209对执行遮蔽操作之以下偏压条件进行了介绍：一个正电压作用于选定之 SL终端172上，一个正电压作用于选定之WL终端170上，零电压作用于选定之BL终端174上，零或正电压作用于BW终端176上，而零电压作用于衬底终端178上。
在一个特定之无限制之实施例中，约6.0伏特之电压作用于源极线终端172上，约+1.2伏特之电压作用于WL终端170上，约0.0伏特之电压作用于位线终端174上，约 0.0伏特或+1.2伏特之电压作用于BW终端176上，约0.0伏特之电压作用于衬底终端178 上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图210A为遮蔽操作时浮体124带正电荷时之内存单元之截面图。当浮体124带正电荷/电压时，MOS组件120a打开。MOS组件120a下之表面电压，等于作用于BL终端174上电压和作用于WL终端170上之电压和MOS组件120a上阈值电压之间压差中之较小电压。而施加在源极线118上之正电压(经过SL终端172)会电容耦合到浮动栅 160上。因此，MOS组件120b下之表面电压会增长，并且根据浮动栅160内之正电荷，会接近于施加在源极线区118上之电压。接着，一个强大之横向电场会在间隙区168周围产生。该横向电场会激励/促进电子从位线区116流向源极线区118(MOS组件120a和 120b同时打开)，达到足量时再跳入浮体124和浮动栅160之间之阻挡用氧化层。而浮动栅160之间电位差(部分是因为源极线区118和表面114之耦合)，而产生之一个大纵向电场会因此产生。这样电子就能进入浮动栅160(见图210A中箭头所指浮动栅160所示)。相应地，当单元1450之易失存储器处于逻辑值-1状态时(即浮体124带正电荷)，浮动栅160通过遮蔽法带负电荷，见图210A所示。
图210B为当浮体124为中性时，遮蔽过程中单元1450之横截面图。当浮体124 为中性时，MOS组件120a之阈值电压较高(相比浮体124带正电荷时之阈值电压)，且 MOS组件120a被关闭。因此，没有电子会流经单元1450。相应地，当单元1450之易失存储器处于逻辑值-0状态时(即浮体124为中性时)，浮动栅160在遮蔽操作结束时保持正电荷，见图210B所示。
在遮蔽操作结束后，浮动栅160之电荷状态与浮体124之电荷状态互补。因此，如果内存单元1450之浮体124在易失存储器中带正电荷时，浮动栅160通过遮蔽操作后会带负电荷，而当内存单元1450之浮体124在易失存储器中带负或中性电荷时，浮动栅层160会在遮蔽操作结束时带正电荷。浮动栅160之电荷/状态则以非算法之关系取决于浮体之状态，而多个单元之遮蔽以并联方式出现，因此遮蔽操作速度极快。
图211介绍了当单元1450恢复电源时之恢复操作。恢复操作会将存在浮动栅160上之单元1450状态，恢复到浮体区124内。在执行恢复操作前，浮体124设为中性状态，即内存组件1450移除电源时之浮体状态。为了执行恢复操作，应用了以下偏压条件：一个正电压作用于SL终端172上，零电压作用于WL终端170和BL终端174上，零或正电压作用于BW终端176上，零电压作用于衬底终端178上。
在一个特定之无限制之实施例中，约+1.2伏特之电压作用于源极线终端172上，约0.0伏特之电压作用于字线终端170和位线终端174上，约0.0伏特或+1.2伏特之电压作用于BW终端176上，约0.0伏特之电压作用于衬底终端178上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。例如，一个正电压可作用于位线终端174上或一个负电压作用于字线170上来保证恢复操作时无电流流经单元1450之沟道区。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图212A为当浮动栅160带负电荷性时恢复过程中单元1450之横截面图。浮动栅160上之负电荷和SL终端172上之正电压在浮动栅160附近之源极线区118和浮体区124 之间，产生一个强大之电场，而这使得能带在门和源极线结点重迭区域附近向上大幅度弯曲，导致电子从帷幔带穿隧到传导带，将空穴留在帷幔带内。穿隧经过能带之电子成为漏极漏电流，而空穴被注入到浮体区124并成为产生逻辑值-1状态之空穴电荷。在本领域这个过程被称为带间隧道效应，或栅致漏极泄漏(GIDL)机理，例如在上述Yoshida(特别是第3页之图2和6和第4页之图9)中有阐释。BL终端174接地或正电压作用其上来避免电流流经单元1450之沟道区。
图212B为当浮动栅160带正电荷时恢复过程中，单元1450之横截面图。浮动栅 160和源极线区118上之正电荷不会产生强大之电场，驱使空穴注入到浮体124内。因此，浮体124会保持在中性状态。
可以看出，当浮动栅160在执行遮蔽后带正电荷，浮体124之易失性内存会恢复到带中性电荷(逻辑值-0状态)，但当浮动栅160带负电荷时，浮体124之易失性内存会恢复到带正电荷(逻辑值-1状态)，从而在遮蔽操作前恢复到浮体124之原始状态。注意：该过程以非演算方式发生，因为浮动栅160状态无需进行读出、解读或测量来确定浮体124恢复之状态。相反地，恢复过程自动发生，由电位差驱动。相应地，该过程为数量级，比要求算法介入之速度更快。
在恢复内存单元1450后，浮动栅160复位到默认状态，例如图213A和213B中介绍之正状态，使得每个浮动栅160在执行另一遮蔽操作前具有一个已知状态。复位通过运用带间隧穿空穴注入到浮动栅160之原理进行操作，见图213A所示，或通过自浮动栅 160起开始之电子隧穿，如图213B所示。
图213A中之复位采用同恢复操作相似之原理。带负电荷之浮动栅160会产生一个生成热空穴之电场。产生之大多数热空穴注入到浮体124中，而较小部分注入到浮动栅 160中。一个较高之电压可作用于SL终端172上来增加复位操作所期望之速度。空穴注入只发生在带负电荷浮动栅160之单元1450内。因此，在复位操作结束前所有浮动栅 160被初始化到带正电荷。
在一个特定之无限制之实施例中(见图213A)，约+3.0伏特之电压作用于源极线终端172上，约0.0伏特之电压作用于字线终端170和位线终端174上，约0.0伏特或 +1.2伏特之电压作用于BW终端176上，约0.0伏特之电压作用于衬底终端178上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。偏压条件同恢复操作之偏压条件。尽管如此，由于注入浮动栅160内之空穴数量比注入到浮体124内之空穴数量要少，复位操作比恢复操作慢。负电压也可作用于埋井终端176上，以保证没有空穴积累在带正电荷浮动栅160之内存单元1450内，而正电压也可作用于位线终端174上，以阻止电流流经单元1450之沟道区。
图213B通过电子从浮动栅160隧穿到选择栅164之方式介绍了复位操作。一个正电压作用于WL终端170上，而零电压作用于BL终端174和SL终端172上，零电压或正电压可作用于BW终端176上，零电压作用于衬底终端178上。施加在选择栅164上之正电压(通过WL终端170)会经过选择栅164和浮动栅160产生高磁场，使得电子从浮动栅160隧穿到选择栅164。
在一个特定之无限制之实施例中(见图213B)，约+12.0伏特之电压作用于WL 终端170上，约0.0伏特之电压作用于BL终端174、SL终端172和衬底终端178上，约0.0伏特或+1.2伏特之电压作用于BW终端176上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图214为内存单元1450之另一实施例。其中，选择栅164与浮动栅160有重迭 (部分或全部)，而这可能产生，例如MOS组件120a之较短沟道长度，反过来会增加流经单元1450之电流。由于重迭，可在门成形过程中在不借助较小几何结构成形和蚀刻之情况下得到较短之沟道长度，例如图197M至197O中所示之工艺步骤。
图215A为根据本发明之内存单元1550另一实施例之之横截面图，包括一个控制栅240。内存单元1550包括如p型传导率类型等第一种传导率类型之衬底212。衬底212 是由硅特殊制成，但也可由例如锗、锗硅、砷化镓、碳纳米管等半导体材料组成。在本发明一些实施例中，衬底212可为半导体片之块状材料。从设计选择角度看，在其他实施例中，衬底212可为嵌入到第二种传导率类型井或如n型等第二种传导率类型半导体片块状之第一种传导率类型井(图未有体现)。为了方便描述，衬底212通常制图为半导体块状材料，如图215所示。
衬底212中包含n型等第二种传导率类型之埋置层222。埋置层222可通过离子注入工艺形成在衬底212材料中。或者，埋置层222也可外延生长在衬底212上部。
p型等第一种传导率类型之浮体区224，在上方是由位线区216、源极线区218和绝缘层262和266包围，侧边由绝缘层226包围，底部由埋置层222包围。当注入埋置层 222时，浮体224可为埋置层222上方原衬底212之一部分。或者，浮体224可外延生长。取决于埋置层222和浮体224之形成方式，浮体224可具有一些实施例中与衬底12一样之掺杂或其他实施例中要求之不同掺杂，从设计选择角度看。
绝缘层226(像例如浅沟槽隔离(STI))材质为二氧化硅之类之材料，尽管会使用其他之绝缘材料。当多个单元1550集合在一个数组1580中形成一个内存组件时，绝缘层226会将单元1550与邻近单元1550隔离。绝缘层226底部可位于埋置区222内部，允许埋置区222连续，如图215A所示。或者，绝缘层226底部可位于埋置区222下部，如图215B所示。这个要求更浅之绝缘层228，将浮体区224隔离开来，但允许埋置层222 在图215B所示之横截面垂直方位上连续。为了简便起见，只有在所有方向上连续之埋置区222之内存单元1550会自此展示。
具有n-型等第二种传导率类型之位线区216，存在于浮体区224中并暴露在表面214。根据任何已知和所属技术领域特殊使用之注入工艺，位线区216通过注入工艺形成在构成衬底212之材料上面。或者，借助固态扩散工艺形成位线区216。
具有n-型等第二种传导率类型之源极线区218，存在于浮体区224中并暴露在表面214。根据任何已知和所属技术领域特殊使用之注入工艺，源极线区218通过注入工艺形成在构成衬底212之材料上面。或者，借助固态扩散工艺形成源极线区218。
与内存单元1350和1450不同，内存单元1550不一定是不对称之，因为浮动栅 260之耦合可通过控制栅240获得。
浮动栅260位于源极线区218和绝缘间隙区268之间，并位于浮体区224上方。浮动栅260通过绝缘层262将浮体区224隔离开来。绝缘层262材质可为二氧化硅和/或其他介电材料，包括高K介电材料等，但不仅限于，过氧化钽、氧化钛、氧化锆、氧化铪和/或氧化铝。浮动栅260可由，例如多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
一个选择栅264位于位线区216和绝缘间隙区268之间，并位于浮体区224上方。选择栅264通过绝缘层266将浮体区224隔离开来。绝缘层266材质可为二氧化硅和/或其他介电材料，包括高K介电材料等，但不仅限于，过氧化钽、氧化钛、氧化锆、氧化铪和/或氧化铝。选择栅264可由，例如多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物制成。
控制栅240位于浮动栅260上方，并被绝缘层242隔离开来，这样之话，浮动栅 260位于绝缘层262和浮动栅260下方之表面214之间，而绝缘层242和控制栅240则位于浮动栅260上方，如所示。控制栅240被电容耦合到浮动栅260上。控制栅240由多晶硅材料或金属栅电极，如钨、钽、钛和其氮化物等特殊制成。浮动栅260和控制栅240之间之关系，与不易失性迭栅浮动栅/阻挡层内存单元之间之关系类似。浮动栅260是用来储存不易失性内存数据，而控制栅240则用于内存单元选择。
单元1550包括多个终端：电气连接到选择栅264之字线(WL)终端270，电气连接到位线区216之位线(BL)终端274，电气连接到源极线区218之源极线(SL)终端272，电气连接到控制栅240之控制栅(CG)终端280，电气连接埋置层222之埋井 (BW)终端276，以及电气连接到衬底212之衬底终端278。
图216为内存单元1550之等效电路表示法。内存单元1550中包括与MOS晶体管220b串联之金属氧化物半导体(MOS)晶体管220a，由位线区216、选择栅264、浮动栅260和控制栅240、源极线区218和浮体区224构成。选择栅264控制选择栅下面单元1550之沟道区，而浮动栅260和控制栅240则控制浮动栅260下面之沟道区。内存单元1550中还包括双极组件230a和230b，分别由埋井区222、浮体区224和位线区216或源极线区218构成。至浮动栅260之源极线区218耦合(经由浮动栅260延展到源极线区 218特别显示)图216中未有体现，因为单元1550可能需要，也可能不需要额外耦合到浮动栅260中。为了保证图纸简洁度，浮动栅260至源极线区218之展延部分未绘制。
图217介绍了一个行列排列之内存单元1550(四个示范性内存单元1550表示为1550a、1550b、1550c和1550d)之示范性内存数组1580。在示范性数组1580出现之很多，但不一定是所有图中，当所描述之操作具有一个(或多个，在一些实施例中)选定之内存单元1550时，具有代表性之内存单元1550a为一个选定内存单元1550之代表。在这些图中，具有代表性之内存单元1550b是一个与选定代表性内存单元1550a共享同行之未选定内存单元1550之代表，具有代表性之内存单元1550c是一个与选定代表性内存单元 1550a共享同列之未选定内存单元1550之代表，且具有代表性之内存单元1550d是一个与选定代表性内存单元1550a不共享行列之未选定内存单元1550之代表。
图217中有字线270a至270n，源极线272a至272n，位线274a至274p，控制栅终端280a至280n，埋井终端276a至276n和衬底终端278。270a至270n中之每一字线终端，272a至272n中之每一源极线终端和280a至280n中之每一控制栅终端，与单行内存单元1550有关，并各自耦合到该行每个内存单元1550之选择栅264、源极线区218和控制栅240上。274a至274p中之每一位线与单列内存1550有关，并耦合到该列每一内存单元1550之位线区216上。
在数组1580中，所有位置均有衬底212。从设计选择角度考虑，本领域普通技术人员应知会，一个或多个衬底终端278存在于一个或多个位置。这些技术人员也应知会，当示范性数组1580在图217中以单个连续数组出现，那么很多其他组织和布置就是可能之。例如，字线可分割或缓冲，位线可分割或缓冲，源极线可分割或缓冲，数组1580可分成两个以上之子数组和/或控制电路，比如字译码器、列译码器、分割器件、读出放大器、写入放大器可排列在示范性数组1580周围或插入数组1580子数组之中间。因此，所述之示范性实施例、特征、设计选项等都不构成限制。
内存组件1550之操作，同图187中所示之内存组件1350之操作方式。在事件 102中，当内存组件首次通电时，内存组件处于初始状态，其中该组件之非易失性内存部分设置为一个预定状态。在事件104中，内存组件1550在易失性操作模式下运行，其中单元1550之状态储存在浮体224内。当断电或突然停电，或任何其它事件终止或干扰本发明内存组件1550之电源时，易失存储器之内容“遮蔽”到事件106下之不易失性内存部分。这时，内存组件保持存在不易失性内存中之数据。在事件108下恢复电源时，不易失性内存中之内容，通过将不易失性内存中之内容转移到易失性内存之方式进行了恢复，继之为事件110下之内存组件复位。
在一个实施例中，不易失性内存(例如浮动栅260)初始化到带有正电荷，在事件102中。当单元1550通电时，单元1550储存了内存信息(即保存在内存中之数据)，作为内存组件1550浮体224内之电荷。浮体224中之电荷调节流经内存组件1550之电流 (从BL终端274到SL终端272)。流经内存组件1550之电流可用来确定单元1550之状态。因为不易失性存储元件(例如浮动栅260)被初始化到带一个正电荷，所以任何单元电流差是浮体224电荷差之结果。
在易失模式下可对内存单元1550执行多项操作：保存、读出、写入逻辑值-1和写入逻辑值-0操作。
图218介绍了内存数组1580之保持操作，该数组由多个内存单元1550构成。通过在BW终端276上施加正向回馈偏压、在WL终端270、SL终端272、BL终端274、 CG终端280和衬底终端278上施加零偏压，执行了保持操作。连接BW终端并施加到埋置层区之正向回馈偏压，将保持其所连接内存单元1550之状态。
从图216所示之内存单元1550之等效电路表示法来看，内存单元1550包括n-p-n双极组件230a和230b，分别由埋井区222(集极区)、浮体224(基极区)和位线区216 或源极线区218(发射极区域)组成。
单元1550之保持操作原理同单元1350之操作原理。当浮体224带正电荷时，一个对应逻辑值-1之状态，双极晶体管230a和230b会被打开，而浮体区中之正电荷降低了到基极区之电子流能量势垒。一旦注入浮体区224，在正偏压作用于埋井区222下，电子会被扫进埋井区222(连接到BW终端276)。由于正偏压，通过碰撞电离机理，电子加速并产生一个额外之热载体(热空穴和热电子对)。由此产生之热电子流入BW终端276，同时产生之热空穴也随之流入浮体区224。这个过程恢复了浮体区224上之电荷，并保持储存在浮体区224中之电荷，从而在通过BW终端276在埋井区222上施加正偏压时保持 n-p-n双极晶体管230a和230b处于开启状态。
当浮体224带中性电荷(浮体224之电压与接地位线区216或源极线区218上之电压相同)，一个对应逻辑值-0之状态，没有电流会流经n-p-n晶体管230a和230b。双极组件230a和230b保持关闭状态，不会发生碰撞电离。随后，逻辑值-0状态下之内存单元保持在逻辑值-0状态。
图218中所述之保持操作中，没有单独选定之内存单元。相反，单元被埋井终端276a至276n成行选定，可为独立行、多行或构成数组1580之所有行选择。
在一个实施例中，内存单元1550之保持操作之偏压条件为：0伏特之电压作用于WL终端270、SL终端272、BL终端274、CG终端280和衬底终端278上，如+1.2伏特之正电压作用于BW终端276上。在其他实施例中，不同电压可作用于内存单元1550之不同终端上，从设计选择角度考虑，因此，所述示范性电压并不构成限制。
图219介绍了在选定之内存单元1550a上执行之读出操作。读出操作可通过施加以下偏压条件执行：一个正电压作用于选定之WL终端270a上，一个正电压作用于选定之BL终端274a上，零电压作用于CG终端280上，零电压作用于SL终端272上，一个正电压作用于BW终端276上，而零电压作用于衬底终端278上。
在一个示范性实施例中，约+1.2伏特之电压作用于选定之WL终端270a上，约 0.0伏特之电压作用于选定之SL终端272a上，约+0.4伏特之电压作用于选定之位线终端274a上，约0.0伏特之电压作用于选定之CG终端280a上，约+1.2伏特之电压作用于选定之埋井终端276，约0.0伏特之电压作用于衬底终端278上。所有未选定之字线终端 270b至270n施加了0.0伏特之电压，位线终端274b至274p施加了0.0伏特之电压，未选定之SL终端272b至272p施加了0.0伏特之电压，未选定之CG终端280b至280n施加了 0.0伏特之电压，而未选定之BW终端276b至276p可接地或施加+1.2伏特之电压来维持未选定单元1550之状态，约0.0伏特之电压作用于衬底终端278上。图219给出了选定代表性内存单元1550a和内存数组1580中三个未选定代表性内存单元1550b、1550c和 1550d之偏压条件，每一个都具备独特之偏压条件。本领域所属普通技术人员应知会，本发明之其它实施例从设计选择角度，会采用施加偏压之其它组合。这些技术人员同时也应意识到，在其它实施例中第一和第二种传导率类型可进行互换，而相对偏压可进行转换。
当选定单元1550a之浮体区224带正电荷时(即单元1550a处于逻辑值-1状态)，那么选定单元1550a之MOS晶体管220a和220b之阈值电压会较低(对比浮体区224为中性之情况下)，而且一个较大电流，会从位线区216流向选定单元1550a之源极线区 218。由于浮动栅260在易失操作时带正电荷，那么在逻辑值-0和逻辑值-1状态下单元之间所测得之单元电流差，是浮体224之电位差而引起之。
对于与选定之内存单元(例如单元1550b)共享同行之内存单元来说，BL和SL 终端接地，没有电流会流经。这些单元会处于保持模式，并带有作用于BW终端276上之正电压。
对于与选定之内存单元(例如单元1550c)共享同列之内存单元来说，作用于未选定WL终端上之零电压会切断这些单元之MOS晶体管220a，从而导致没有电流流经。由于BW终端276和BL终端274之间之较小差别，一个较小之保持电流会流经这些单元。尽管如此，由于写入操作(以纳秒量级计)相对浮体224内之电荷寿命(以毫秒量级计) 完成之更快，因此它几乎不会中断浮体内之电荷。
对于与选定之内存单元(例如单元1550d)不共享同行或同列之内存单元来说，WL、CG、BL和SL终端接地。这些单元会处于保持模式，而状态逻辑值-1下之内存单元，会将电荷保持在浮体224内，而状态逻辑值-0下之内存单元则保持中性状态。
一个独立内存单元1550之写入逻辑值-0操作，见图220A、220B和221介绍。在图220A中，负偏压作用于SL终端272上，零偏压作用于WL终端270、BL终端274和 CG终端280上，零或正电压作用于选定之BW终端276上，零电压作用于衬底终端278 上。在这些条件下，选定单元1550之浮体224和源极线区218之间之p-n结点为正偏压，排空自浮体224起之任何空穴。因为选定之SL终端272被多个内存单元1550所共享，所以逻辑值-0会被写入内存单元1550中，其中内存单元1550a和1550b同时共享同一个SL 终端272a。
在一个特定之无限制之实施例中，约-1.2伏特之电压作用于源极线终端272a上，约0.0伏特之电压作用于字线终端270、位线终端274和CG终端280上，约0.0伏特或 +1.2伏特之电压作用于BW终端276上，约0.0伏特之电压作用于衬底终端278上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
在图220B中，负偏压作用于BL终端274上，零偏压作用于WL终端270、SL 终272和CG终端280上，零或正电压作用于选定之BW终端276上，零电压作用于衬底终端278上。在这些条件下，选定单元1550之浮体224和位线区216之间之p-n结点为正偏压，排空自浮体224起之任何空穴。因为选定之BL终端274，在内存数组1580中被多个内存单元1550所共享，所以逻辑值-0会被写入内存单元1550中，其中内存单元 1550a和1550c同时共享同一个BL终端274a。
在一个特定之无限制之实施例中，约-1.2伏特之电压作用于位线终端274a上，约0.0伏特之电压作用于字线终端270、源极线终端272和控制栅终端280上，约0.0伏特或 +1.2伏特之电压作用于BW终端276上，约0.0伏特之电压作用于衬底终端278上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
上述写入逻辑值-0操作都存在一个缺陷：共享同一个SL终端272(第一种类型- 行写入逻辑值-0)或同一个BL终端274(第二种类型-列写入逻辑值-0)之所有内存单元 1550会同步写入，从而导致不能将逻辑值-0写到独立内存单元1550中。为了将任意二进制数据写到不同之内存单元1550中，在待写入之所有内存单元上首次执行写入逻辑值-0 操作，接着为必须写入逻辑值-1位上之一个或多个写入逻辑值-1操作。
第三种允许独立位写入之写入逻辑值-0操作见图221说明并通过在WL终端270 施加正电压、在BL终端274施加负电压、在SL终端272施加零电压、在CG终端280 上施加零电压、在BW终端276施加零或正电压和衬底终端278施加零电压之方式在内存单元1550上执行。在这些条件下，浮体224电压通过在选定WL终端270施加正电压之电容耦合得到增长。由于浮体224之电压增长以及施加在BL终端274上之负电压，浮体 224和位线区216之间之p-n结点为正偏压，排空自浮体224起之任何空穴。
为减少内存数组1580中对其他内存单元1550所带来之不必要写逻辑值-0麻烦，所作用之电压可优化如下：当状态逻辑值-1之浮体224电压表示为VFB1，那么作用于选定WL终端270之电压可配置用来增长浮体224之电压为VFB1/2，而-VFB1/2则作用于BL 终端274上。另外，接地或较弱正电压也可作用于不与选定内存单元1550，共享同一BL 终端274之未选定内存单元1550之BL终端274上，而负电压也可作用于不与选定内存单元1550，共享同一WL终端270之未选定内存单元1550之WL终端270上。
如图221所示，以下偏压条件作用于示范性内存数组1580中，选定之具有代表性之内存单元1550a，来执行只有在代表性内存单元1550a中才有之独立写逻辑值-0操作：约0.0伏特之电压作用于SL终端272a上，约-0.2伏特之电压作用于BL终端274a上，约 +1.2伏特之电压作用于字线终端270a上，约0.0伏特之电压作用于控制栅终端280a上，约+1.2伏特之电压作用于埋井终端276a上，约0.0伏特之电压作用于衬底终端278上。在对数组1580进行复位时，约0.0伏特之电压作用于未选定之WL终端(包括WL终端 270b和270n)，约0.0伏特之电压(或尽量稍强正电压)作用于未选定之BL终端274上 (包括BL终端274b和274p)，约0.0伏特之电压作用于未选定之SL终端272上(包括 SL终端272b和272n)，约0.0伏特之电压作用于未选定之CG终端280上(包括CG终端280a和280n)，约+1.2伏特之电压作用于未选定之BW终端276上(包括BW终端 276b和276n)。本领域所属普通技术人员应知会，图221中之电压值只为阐释目之，而且不同实施例从设计选择角度考虑会有不同之电压值。
一个写入逻辑值-1操作可通过上述Lin或通过例如上述Yoshida之带间隧道原理(也可称为栅致漏极泄漏或GIDL)所述之碰撞电离在内存单元1550上进行。结合图 222A对运用GIDL方法之某一写入逻辑值-1操作例子进行了介绍，而结合图222B对运用碰撞电离方法之某一写入逻辑值-1操作例子进行了介绍。
在图222A中，介绍了一个在带间隧道写入逻辑值-1操作期间包含选定代表性内存单元1550a之数组1580之偏压条件例子。施加在WL终端270a上之负偏压和施加在 BL终端274a上之正偏压使得空穴注入到选定代表性内存单元1550a之浮体224内。SL 终端272a、CG终端280a和衬底终端278在写入逻辑值-1操作期间接地，而一个正偏压作用于BW终端276a上来维持未选定单元之保持操作。
WL终端270a上之负电压向下，耦合了代表性内存单元1550a中之浮体区224之电压。在选定代表性内存单元1550a内，结合BL终端274a上之正电压在选择栅264(由此为GIDL之“栅致”部分)附近之位线区216和浮体区224之间产生了一个强电场。而这使得能带在门和漏极结点重迭区域附近向上大幅度弯曲，导致电子从帷幔带穿隧到传导带，将空穴留在帷幔带内。穿隧经过能带之电子成为漏极漏电流(由此为GIDL之“漏极电流”部分)，而空穴被注入到浮体区224并成为产生逻辑值-1状态之空穴电荷。这个过程在本领域非常有名，在上述Yoshida(特别是第3页之图2和6和第4页之图9)中有阐释。
在一个特定之无限制之实施例中，约-1.2伏特之电压作用于字线终端270a上，约+1.2伏特之电压作用于位线终端274a上，约0.0伏特之电压作用于源极线终端272a和控制栅终端280a上，约0.0伏特或+1.2伏特之电压作用于BW终端276上，约0.0伏特之电压作用于衬底终端278上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图222B介绍了运用碰撞电离方法之写入逻辑值-1操作。在这种情况下，待写入之内存单元1550之选择栅264和位线216在正电压下偏压，使得碰撞电离流动将浮体 224充电至逻辑值-1状态，而不管单元内原先存入之数据。
在图222B所示之示范性实施例中，选定之字线终端270a在+1.2伏特时偏压，而未选定之字线终端270b至270n则在0.0伏特时偏压；选定之位线终端274a也在+1.2伏特时偏压，而未选定之位线终端274b至274p在0.0伏特时偏压，选定之源极线272a在0.0伏特时偏压，而未选定之源极线终端272b至272n在0.0伏特时偏压，所有控制栅终端280在0.0伏特时偏压，埋井终端276在0.0或+1.2伏特时偏压(来维持未选定单元之状态)，而衬底终端278则在0.0伏特时偏压。这些偏压值只为示范目之，会根据实施例变化而变化，因此在任何情况下都不会构成限制。
图223A对在单元1550上执行遮蔽操作之实施例进行了介绍：一个正电压作用于SL终端272a上，一个正电压作用于WL终端270a上，零电压作用于BL终端274a上，正电压作用于CG终端280a上，零或正电压作用于BW终端276a上，而零电压作用于衬底终端278上。
在一个特定之无限制之实施例中，约+6.0伏特之电压作用于源极线终端272上，约+1.2伏特之电压作用于WL终端270上，约0.0伏特之电压作用于位线终端274上，约 +6.0伏特之电压作用于控制栅终端280上，约0.0伏特或+1.2伏特之电压作用于BW终端 276上，约0.0伏特之电压作用于衬底终端278上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
当浮体224带正电荷/电压时，MOS组件220a打开。MOS组件220a下之表面电压等于作用于BL终端274上电压和作用于WL终端270上之电压和MOS组件220a上阈值电压之间压差中之较小电压。而施加在控制栅240上之正电压(经过CG终端280)会电容耦合到浮动栅260上。因此，MOS组件220b下之表面电压会增长，并且根据浮动栅 260内之正电荷，会接近于施加在源极线区218上之电压。接着，一个强大之横向电场会在间隙区268周围产生。该横向电场会激励/促进电子从位线区216流向源极线区218 (MOS组件220a和220b同时打开)，达到足量时再跳过浮体224和浮动栅260之间之阻挡用氧化层。而浮动栅260之间电位差(部分是因为控制栅240和源极线区218及表面 214之耦合)而产生之一个大纵向电场会因此产生。这样电子就能进入浮动栅260。相应地，当单元1550之易失存储器处于逻辑值-1状态时(即浮体224带正电荷)，浮动栅 260通过遮蔽法带负电荷。
当浮体224为中性时，MOS组件220a之阈值电压较高(相比浮体224带正电荷时之阈值电压)，且MOS组件220a被关闭。因此，没有电子会流经单元1550。相应地，当单元1550之易失存储器处于逻辑值-0状态时(即浮体224为中性时)，浮动栅260在遮蔽操作结束时保持正电荷。
在遮蔽操作结束后，浮动栅260之电荷状态与浮体224之电荷状态互补。因此，如果内存单元1550之浮体224在易失存储器中带正电荷时，浮动栅260通过遮蔽操作后会带负电荷，而当内存单元1550之浮体224在易失存储器中带负或中性电荷时，浮动栅层260会在遮蔽操作结束时带正电荷。浮动栅260之电荷/状态则以非算法之关系取决于浮体之状态，而多个单元之遮蔽以并联方式出现，因此遮蔽操作速度极快。
图223B对在单元1550上执行遮蔽操作之另一实施例进行了介绍：一个正电压作用于CG终端280上，一个正电压作用于WL终端270上，零电压作用于BL终端274上，零或正电压作用于BW终端276上，零电压作用于衬底终端278上，而SL终端272则浮动。
在一个特定之无限制之实施例中，约+12.0伏特之电压作用于控制栅终端280上，约+1.2伏特之电压作用于字线终端270上，约0.0伏特之电压作用于位线终端274上，约 0.0伏特或+1.2伏特之电压作用于BW终端276上，约0.0伏特之电压作用于衬底终端278 上，而源极线终端272则浮动。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，本发明中之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
当浮体224带正电荷/电压时，MOS组件220a打开，传导施加在BL终端274上之零电压。当施加在控制栅240上之偏压足够大时，例如在《一个适用于40nm以下及以上技术之不对称源极/漏极结构之64单元NAND闪存》K-T.Park等人，19-20页，技术论文文摘，1995年VLSI技术研讨会，1995年中(全部并入本文中作为参考引用，下文中简称“Park”)有介绍之弥散电场会在间隙区268内产生一个反转区。因此，施加在BL终端274上之零电压也会被传到浮动栅260下面之MOS组件220b之沟道区。由于控制栅 240耦合到浮动栅260之作用，在浮动栅260和其下面之沟道区内形成了一个强大之纵向电场。这个强大之纵向电场会驱使电子从沟道区隧穿到浮动栅260。相应地，当单元1550 之易失存储器处于逻辑值-1状态时(即浮体224带正电荷)，浮动栅260通过遮蔽法带负电荷。
当浮体224为中性时，MOS组件220a之阈值电压较高(相比浮体224带正电荷时之阈值电压)，且MOS组件220a被关闭。因此，浮动栅260下面之沟道区会流动。而施加在控制栅240上之正电压反而会增加浮动栅260下面之沟道压力，接着电场建设不足以驱使电子隧穿到浮动栅260。相应地，当单元1550之易失存储器处于逻辑值-0状态时 (即浮体224为中性时)，浮动栅260在遮蔽操作结束时保持正电荷。
在遮蔽操作结束后，浮动栅260之电荷状态与浮体224之电荷状态互补。因此，如果内存单元1550之浮体224在易失存储器中带正电荷时，浮动栅260通过遮蔽操作后会带负电荷，而当内存单元1550之浮体224在易失存储器中带负或中性电荷时，浮动栅层260会在遮蔽操作结束时带正电荷。浮动栅260之电荷/状态则以非算法之关系取决于浮体之状态，而多个单元之遮蔽以并联方式出现，因此遮蔽操作速度极快。
图224介绍了当单元1550恢复电源时之恢复操作。恢复操作会将存在浮动栅260上之单元1550状态恢复到浮体区224内。在执行恢复操作前，浮体224设为中性状态，即内存组件1550移除电源时之浮体状态。为了执行恢复操作，应用了以下偏压条件：一个正电压作用于SL终端272上，零电压作用于WL终端270、CG终端280和BL终端 274上，零或正电压作用于BW终端276上，零电压作用于衬底终端278上。
在一个特定之无限制之实施例中，约+1.2伏特之电压作用于源极线终端272上，约0.0伏特之电压作用于字线终端270、控制栅终端280和位线终端274上，约0.0伏特或+1.2伏特之电压作用于BW终端276上，约0.0伏特之电压作用于衬底终端278上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。例如，一个正电压可作用于位线终端274上或一个负电压作用于字线270上来保证恢复操作时无电流流经单元1550之沟道区。因此，所述之示范性实施例、特征、偏压值等都不构成限制。
当浮动栅260带负电荷时，浮动栅260上之负电荷和SL终端272上之正电压，在浮动栅260附近之源极线区218和浮体区224之间产生一个强大之电场，而这使得能带在门和源极线结点重迭区域附近向上大幅度弯曲，导致电子从帷幔带穿隧到传导带，将空穴留在帷幔带内。穿隧经过能带之电子成为漏极漏电流，而空穴被注入到浮体区224并成为产生逻辑值-1状态之空穴电荷。在本领域这个过程被称为带间隧道效应或栅致漏极泄漏(GIDL)机理，例如在上述Yoshida(特别是第3页之图2和6和第4页之图9)中有阐释。BL终端274接地或正电压作用其上来避免电流流经单元1550之沟道区。
当浮动栅260带正电荷时，浮动栅260和源极线区218上之正电荷不会产生强大之电场，驱使空穴注入到浮体224内。因此，浮体224会保持在中性状态。
可以看出，当浮动栅260在执行遮蔽后带正电荷，浮体224之易失性内存会恢复到带中性电荷(逻辑值-0状态)，但当浮动栅260带负电荷时，浮体224之易失性内存会恢复到带正电荷(逻辑值-1状态)，从而在遮蔽操作前恢复到浮体224之原始状态。注意：该过程以非演算方式发生，因为浮动栅260状态无需进行读出、解读或测量来确定浮体 224恢复之状态。相反地，恢复过程自动发生，由电位差驱动。相应地，该过程为数量级，比要求算法介入之速度更快。
在恢复内存单元1550后，浮动栅260复位到默认状态，例如图225A和225B中介绍之正状态，使得每个浮动栅260在执行另一遮蔽操作前具有一个已知状态。复位通过运用带间隧穿空穴注入到浮动栅260之原理进行操作，见图225A所示，或通过自浮动栅 260起开始之电子隧穿，如图225B所示。
图225A中之复位采用同恢复操作相似之原理。带负电荷之浮动栅260会产生一个生成热空穴之电场。产生之大多数热空穴注入到浮体224中，而较小部分注入到浮动栅 260中。一个较高之电压可作用于SL终端272上来增加复位操作所期望之速度。空穴注入只发生在带负电荷浮动栅260之单元1550内。因此，在复位操作结束前所有浮动栅 260被初始化到带正电荷。
在一个特定之无限制之实施例中，约+3.0伏特之电压作用于源极线终端272上，约0.0伏特之电压作用于字线终端270、控制栅终端280和位线终端274上，约0.0伏特或+1.2伏特之电压作用于BW终端276上，约0.0伏特之电压作用于衬底终端278上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。偏压条件同恢复操作之偏压条件。偏压条件同恢复操作之偏压条件。尽管如此，由于注入浮动栅260内之空穴数量比注入到浮体224内之空穴数量要少，复位操作比恢复操作慢。负电压也可作用于埋井终端276上，以保证没有空穴积累在带正电荷浮动栅260之内存单元1550内，而正电压也可作用于位线终端274上，以阻止电流流经单元1550之沟道区。
图225B通过电子从浮动栅260隧穿到选择栅264之方式介绍了复位操作。一个正电压作用于WL终端270上，一个负电压作用于CG终端280上，而零电压作用于BL 终端274上，而SL终端272则浮动，零电压或正电压可作用于BW终端276上，零电压作用于衬底终端278上。施加在选择栅264上之正电压(通过WL终端270)和施加在控制栅240上之负电压(通过CG终端280)，会经过选择栅264和浮动栅260产生高磁场，使得电子从浮动栅260隧穿到选择栅264。
在一个特定之无限制之实施例中，约+1.2伏特之电压作用于WL终端270上，约-12.0伏特之电压作用于CG终端280上，约0.0伏特之电压作用于BL终端274上，SL终端272浮动，约0.0伏特或+1.2伏特之电压作用于BW终端276上，约0.0伏特之电压作用于衬底终端278上。从设计选择角度来看，这些电压值只为示范用，会因为实施例之改变发生变化。例如，BL终端274也可能浮动。因此，所述之示范性实施例、特征、偏压值等在任何情况下都不构成限制。
图226有关内存组件1550操作200之另一实施例。单元1550之控制栅240可用来阻挡存在浮动栅260内之电荷。因此，易失性操作104可在不用初始复位浮动栅260状态之情况下执行。停电时，复位操作110首次执行，接着为遮蔽操作，将浮体224状态转移到浮动栅260。一旦在事件108中恢复电源，不易失性内存中之内容恢复到易失性内存中，而内存组件能立即进入易失性内存操作104。这减少了内存组件1550之启动时间，即加电和通过移动复位操作110到停电操作进行内存组件1550易失存储器操作之间之时间。
为了阻挡浮动栅260内所存之电荷，在易失模式操作下在控制栅240上施加了一个正偏压(通过CG终端280)，例如运用碰撞电离原理进行易失读取操作和写入逻辑值- 1操作时。
图227介绍了在选定之内存单元1550a上执行读出操作之偏压条件例子。读出操作可通过施加以下偏压条件执行：一个正电压作用于选定之WL终端270a上，一个正电压作用于选定之BL终端274a上，一个正电压作用于CG终端280a上，零电压作用于SL 终端272上，一个正电压作用于BW终端276上，而零电压作用于衬底终端278上。
在一个示范性实施例中，约+1.2伏特之电压作用于选定之WL终端270a上，约 0.0伏特之电压作用于选定之SL终端272a上，约+0.4伏特之电压作用于选定之位线终端 274a上，约+5.0伏特之电压作用于选定之CG终端280a上，约+1.2伏特之电压作用于选定之埋井终端276上，约0.0伏特之电压作用于衬底终端278上。所有未选定之字线终端 270b至270n施加了0.0伏特之电压，位线终端274b至274p施加了0.0伏特之电压，未选定之SL终端272b至272p施加了0.0伏特之电压，未选定之CG终端280b至280n施加了 0.0伏特之电压，而未选定之BW终端276b至276n可接地或施加+1.2伏特之电压来维持未选定单元1550之状态，约0.0伏特之电压作用于衬底终端278上。本领域所属普通技术人员应知会，本发明之其它实施例从设计选择角度会采用施加偏压之其它组合。这些技术人员同时也应意识到，在其它实施例中第一和第二种传导率类型可进行互换，而相对偏压可进行转换。
施加在选定之CG终端280上之正电压会在浮动栅260下面产生一个反转区，不管浮动栅260内所存之电荷。因此，MOS组件220b处于开启状态，而内存单元1550电导率取决于MOS组件220a。MOS组件220a之阈值电压反而由浮体224内所存之电荷进行调节。带正电荷之浮体224会产生一个较低之MOS组件220a阈值电压，相对于浮体为中性时之情况。
图228介绍了运用碰撞电离方法之另一写入逻辑值-1操作。在这种情况下，一个正电压施加在控制栅240上(通过CG终端280)，使得碰撞电离电流流动将浮体224充电至逻辑值-1状态，而不管浮动栅260内所存之电荷。
图228所示之示范性实施例中，选定之字线终端270a在+1.2伏特时偏压，而未选定之字线终端270b至270n则在0.0伏特时偏压；选定之位线终端274a也在+1.2伏特时偏压，而未选定之位线终端274b至274p在0.0伏特时偏压，选定之源极线272a和未选定之源极线终端272b至272n在0.0伏特时偏压，控制栅终端280a在+5.0伏特时偏压，而未选定之控制栅终端280b至280n在0.0伏特时偏压，埋井终端276在0.0或+1.2伏特时偏压(来维持未选定单元之状态)，而衬底终端278则在0.0伏特时偏压。这些偏压值只为示范目之，会根据实施例变化而变化，因此不会构成限制。
在内存单元1550上执行之其它易失模式操作，与浮动栅260内所存之电荷是相对独立之。例如，写入逻辑值-0操作很大程度上取决于浮体224和位线区216(或源极线区218)之间之压差。在这些操作中，控制栅可接地，或一个正偏压也可类似地分别施加在图227和228中所述之读出和写入逻辑值-1操作上
在内存单元1550之另一实施例中，可使用替代之易失性内存材料。上述描述采用浮动栅多晶硅作为不易失存储器材料。例如纳米晶硅或氮化硅制成之电荷收集材料，也可作为不易失性内存材料。不管是采用浮动栅260还是阻挡层160，功能都是一样之，因为他们都是在缺电之情况下保持数据，而上述操作方式也可执行。浮动栅260和阻挡层 260之间之主要区别在于浮动栅260是一个导体，而阻挡层260则是一个绝缘层。
上述内存单元1350、1450和1550也可在绝缘体上外延硅(SOI)衬底上装配。图229A至229C介绍了单元1350S、1450S和1550S，其中浮体之底部分别由绝缘体区 22S、122S和222S包围。
图229A为内存单元1350S之横截面图。内存单元1350S包括第一种传导率类型，例如p-型之绝缘体上外延硅(SOI)衬底12。衬底12是由硅特殊制成，但也可由例如锗、锗硅、砷化镓、碳纳米管等半导体材料组成。而衬底12中则有埋置绝缘体层22S，例如埋置氧化物(BOX)
第一种传导率类型如p-型之浮体区24，打比方说，在上方是由位线区16、源极线区18和绝缘层62包围，底部由埋置层22S包围。
具有n-型等第二种传导率类型之位线区16，打比方说，存在于浮体区24中并暴露在表面14。根据任何已知和所属技术领域特殊使用之注入工艺，位线区16通过注入工艺形成在构成衬底12之材料上面。或者，借助固态扩散工艺形成位线区16。
具有n-型等第二种传导率类型之源极线区18，打比方说，也存在于浮体区24中并暴露在表面14。根据任何已知和所属技术领域特殊使用之注入工艺，源极线区18通过注入工艺形成在构成衬底12之材料上面。或者，借助固态扩散工艺形成源极线区18。
一个完全耗尽之SOI衬底，如图229A所示，在多个单元1350S集合在一个数组中形成一个内存组件时，使得绝缘层没必要将单元1350S与邻近之单元1350S隔离开来。位线区16和源极线区18与邻近之单元1350S一起共享。在一个不完全耗尽之SOI表面中 (未有所示)，比如浅沟槽隔离(STI)，可用来将单元1350S与邻近单元1350S隔离开来。
内存单元1350S之操作与内存单元1350之操作类似。尽管如此，由于单元1350S 中缺少埋井区，而不能进行保持操作(在单元1350之埋井终端上施加正偏压)。一个用来更新单元1350S之定期更新操作可通过在源极线区18施加正偏压得以执行，如全部并入本文作为参考引用之《浮体单元之自动更新》中所述，作者T.Ohsawa等人，1-4页， 1997年举行之IEEE国际电子组件会议)(以下简称“Ohsawa-2”)。
图229B和229C介绍了在绝缘体上外延硅衬底上装配之单元1450S和1550S，其中，埋置绝缘体122S/222S，例如埋置氧化物(BOX)，从底部将浮体衬底124/224包围。有关单元1450/1550之大多数描述也适用于单元1450S/1550S。同样地，由于单元 1450S/1550S中缺少埋井区，而不能进行保持操作(在单元1450/1550之埋井终端上施加正偏压)。一个用来更新单元1450S/1550S之定期更新操作可通过在源极线区118/228施加正偏压得以执行
内存单元1350、1450和1550也可构成图230A至230C中所示之翅片结构。同样地，内存单元1350S、1450S和1550S也可选择性地构成翅片结构。
图230A为内存单元1350V之横截面图。单元1350V有一个翅片结构52，装配在衬底12上，从而从衬底表面延展而形成一个三维结构，翅片52延展大致上垂直并位于衬底12之上表面。翅片结构252可导电并位于埋井层222上。翅片结构52可导电，建立在埋井层22上，其自身则位于衬底12上方。或者，埋井22可为衬底12内之扩散物，其余翅片52位于上方，或埋井22可为连接至所有其它翅片52结构(以与上述内存单元1350 同样之方式)衬底12上方之导电层。翅片52由硅典型制成，但也包含锗、锗硅、砷化镓、碳纳米管等本领域已知之半导体材料。
埋井层22可通过离子注入工艺形成在衬底12之材料上。或者，埋井层22可外延生长在衬底22上方。具有第二种传导率类型(比如n型传导率类型)之埋井层22将具有第一种传导率类型(比如p型传导率类型)之浮体区24，与具有第一种传导率类型之大块衬底12隔离开来。翅片结构52包括具有第二种传导率类型(比如n型传导率类型) 之位线区16和源极线区18。类似于内存单元1350，单元1350V也是不对称之，例如从源极线区18到浮动栅60具有较高之电容耦合。内存单元1350V还包括浮动衬底区24两对边之浮动栅60，通过绝缘层62与浮体24隔离。浮动栅60位于位线区16和源极线区 18之间，浮体24附近。
因此，浮体区24由翅片52之上表面、位线区16之正面和底部、埋井区22和绝缘层26上部(见图230B有关单元1350V之顶视图)包围。当多个单元1350V集合形成一个内存数组时，绝缘层26会将单元1350V与邻近之单元1350V隔离开来。
图230C所示，一个替换之翅片结构1350V可以建立。在这个实施例中，浮动栅 60和绝缘层62可围起浮动衬底区24之三边。三边上浮动栅60之存在允许浮体区24内电荷之更好控制。
内存单元1350V可用来替换一个与在单元和数组控制信号终端之间，具有相同连接性之数组1380类似数组中之内存单元1350。在这样一种情况下，保持、读出和写入操作与早前数组1380中内存单元1350所述之横向组件实施例中之相似。与其他实施例一起，第一种和第二种传导率类型，可根据设计选择进行转换。与其他实施例一起，很多组件之其他变化和组合是可能之，而所述之例子决不能限制本发明。此外，内存单元1350V也可在绝缘体上外延硅(SOI)衬底上装配。
图230D和230E介绍构成翅片152/252之单元1450V和1550V。有关单元 1450/1550之大多数描述也适用于单元1450V/1550V。先前图纸中涉及之参考号与前述实施例中之具有相同、相似或类似之作用。单元1450V/1550V上之选择栅、浮动栅和控制栅也可围起浮动衬底区124/224之所有边。此外，内存单元1450V/1550V也可在绝缘体上外延硅(SOI)上装配。
完成了一个具有易失和不易失功能之新型半导体内存。本发明之很多实施例都有描述。本领域所属普通技术人员应知会，这些实施例是为示范目之，来阐释本发明之原理。很多其他实施例应提及在阅读本说明书时这些技术人员也应结合所图纸。例如：
第一种和第二种传导率类型可转换，施加之电压极性可逆转，但都应保持在本发明范围内。
当很多不同之示范性电压值用于不同操作和实施例时，从设计选择角度看，会因为实施例不同而有所变化，但必须保持在本发明范围内。
在任何工艺几何结构或技术结点下，本发明可运用任何工艺进行制造，但必须属于本发明范围。此外，需要理解之是：图纸绘制目之不是为了方便理解和清晰阅读，且任意层组成、厚度、掺杂水平、材料等可在本发明范围内使用。
虽然示范性实施例特别给出了以简单为目之之单个内存数组，来解释本文中不同内存单元之操作，但是采用内存单元之内存组件从设计选择角度来看，在结构和组织方面等很多具体细节方面有不同之处，但却始终在本发明范围内。这些实施例可能，但不限于，包括诸如多个内存数组，有或没有多层次译码之不同控制线分割，在内存数组或同一数组中同步执行多个操作，采用许多不同电压或电流感应电路执行读出操作，使用各种译码方案，采用不止一种类型之内存单元，使用任意类型之接口与其他电路联系，和/或采用本领域已知之很多不同之模拟电路，来产生电压或电流从而在内存数组上进行各种操作。这种模拟电路可能没有限制为，例如，数字到模拟转换器(DACs)、模拟到数字转换器 (ADCs)、运算放大器(Op Amps)、比较器、电压基准电路、电流反射镜、仿真缓冲器等等。
因此，本发明在任何情况下都不应受限制，所附权利要求书中主张之除外。

Claims (23)

1.一个维持存储单元状态而不用中断对存储单元访问的方法，所述方法包含下列操作：
提供存储单元，包括具有表面的基板，所述基板包括用于存储所述存储单元状态的浮体区域；反向偏压区域，位于所述浮体区域下方与所述浮体区域电接触，并配置为向所述浮体区域注入电荷或从所述浮体区域提取电荷以维持所述存储单元状态；
通过所述反向偏压区域施加一个反向偏压到所述浮体区域，以抵消从所述存储单元的所述浮体区域中泄漏的电荷，其中，所述浮体区域的电荷水平指示出所述存储单元的一个状态；并且
访问所述存储单元。
2.根据权利要求1所述的方法，其中，所述施加一个反向偏压到所述浮体区域包含施加反向偏压到所述存储单元的一个电极上，所述电极不用于所述存储单元的选址。
3.根据权利要求1所述的方法，所述反向偏压作为一个恒定的正偏压而施加。
4.根据权利要求1所述的方法，所述反向偏压作为一个周期性正电压脉冲而施加。
5.根据权利要求1所述的方法，其中，可被存储于所述浮体区域的最大电势可通过对所述存储单元施加反向偏压而得到提高，从而得到相对较大的存储窗口。
6.根据权利要求1所述的方法，其中，施加反向偏压用于在所述存储单元执行一个保持操作，所述方法进一步包括当保持操作正在执行时，同时在所述存储单元上同步执行一个读操作。
7.根据权利要求1所述的方法，其中，所处存储单元为一个多层单元，所述浮体区域配置为通过存储多个位以指示多个状态，所述方法进一步包括监控所述存储单元的单元电流，从而确定所述存储单元的一个状态。
8.一种操作一个存储阵列的方法，所述阵列带有在存储单元一个阵列中排列的存储单元的行和列，每一个所述存储单元包括具有表面的基板，所述基板包括用于存储所述存储单元状态的浮体区域，以及反向偏压区域，位于所述浮体区域下方与所述浮体区域电接触，并配置为向所述浮体区域注入电荷或从所述浮体区域提取电荷以维持所述存储单元状态；所述方法包含：
在至少未与所选定存储单元排列在一行或一列的全部存储单元上执行一个保持操作，所述保持操作包括通过所述至少未与所选定存储单元排列在一行或一列的全部存储单元的所述反向偏压区域向其施加反向偏压；并且
在至少未与所选定存储单元排列在一行或一列的全部存储单元上执行一个保持操作的同时，访问所述选定存储单元并在所述选定存储单元上执行一个读或写的操作。
9.根据权利要求8所述的方法，其中，所述执行一个保持操作包含在所有所述存储单元上执行保持操作，并且所述执行一个读或写操作包含在所述选定单元上执行一个读操作。
10.根据权利要求8所述的方法，其中所述保持操作通过施加反向偏压于一个不用于存储选址的电极上而执行。
11.根据权利要求10所述的方法，所述电极进行区隔以实现对施加到存储阵列一个选定部分的反向偏压进行独立控制。
12.根据权利要求8所述的方法，所述执行一个保持操作包含在除了所述选定存储单元外所有单元上执行保持操作，并且所述执行一个读或写操作包含在选定存储单元上执行一个写“0”操作，在所述选定存储单元上执行一个写“0”操作期间，写“0”操作也在与所述选定存储单元共享一个同一源线电极的所有单元上执行。
13.根据权利要求8所述的方法，其包含一个独立位写“0”操作，所述执行一个保持操作包含在除了所述选定存储单元外所有单元上执行保持操作，而所述执行一个读或写操作包含在所述选定存储单元上执行一个写“0”操作。
14.根据权利要求8所述的方法，所述执行一个保持操作包含在除了所述选定存储单元外所有单元上执行保持操作，而所述执行一个读或写操作包含在所述选定存储单元上执行一个写“1”操作。
15.根据权利要求8所述的方法，所述执行一个保持操作包含在除了所述选定存储单元外所有单元上执行保持操作，而所述执行一个读或写操作包含在所述选定单元上，使用一个交替写和确认算法执行一个多层操作。
16.根据权利要求8所述的方法，所述执行一个保持操作包含在除了所述选定存储单元外所有单元上执行保持操作，而所述执行一个读或写操作包含在所述选定存储单元上执行多层写操作，其中所述多层写操作包括：提升施加于所述选定存储单元上的电压以执行写操作；通过监控通过所述选定存储单元的电流变化，来读所述选定存储单元之状态；以及当所述电流变化达到一个预设值时取消所施加的提升的电压。
17.根据权利要求8所述的方法，所述执行一个保持操作包含在除了所述选定存储单元外所有单元上执行保持操作，而所述执行一个读或写操作包含在所述选定存储单元上执行多层写操作，其中所述多层写操作包括：提升施加于所述选定存储单元上的电流以执行写操作；通过监控通过所述选定存储单元的一个位线和一个源线之间的电压变化，来读所述选定存储单元之状态；以及当所述电压变化达到一个预设值时，取消所施加的提升的电流。
18.根据权利要求 17所述的方法，所述多层 写操作允许所述选定存储单元的存储部分的位级选择。
19.根据权利要求8所述的方法，所述执行一个保持操作包含在除了所述选定的单元外所有单元上执行保持操作，而所述执行一个读或写操作包含在所述选定存储单元上执行一个单级写操作或多级写操作，所述单级写操作及所述多级中每一级的写操作包括：提升施加于所述选定存储单元上的电压以执行写操作；通过监控流向选定存储单元的一个可寻址电极的电流变化来读所述选定存储单元之状态；并使用一个参考存储单元来验证所述写操作之状态。
20.根据权利要求19所述的方法，其进一步包含在所述执行写操作之前，使用一个先写后验证的操作来设置所述参考存储单元的状态。
21.根据权利要求20 所述的方法，其中所述设置参考存储单元的状态包含设置在存储阵列上加电的状态。
22.一种对一个排列于存储单元阵列中带有存储行和列的存储阵列的操作方法，每一个所述存储单元都包括具有表面的基板，所述基板包括浮体区域，浮体区域用于存储数据；以及反向偏压区域，位于所述浮体区域下方与所述浮体区域电接触，并配置为向所述浮体区域注入电荷或从所述浮体区域提取电荷以维持所述存储单元状态；所述方法包含：
刷新至少一个存储单元的一个状态，所述刷新包括通过所述反向偏压区域向所述浮体区域施加反向偏压；并且
访问至少其他一个存储单元，其中对所述至少其他一个存储单元的访问不会被所述刷新所中断，而且，所述刷新在执行时无交替读和写操作。
23.根据权利要求22所述的方法，其中，至少有一个存储单元是一个多级存储单元。
CN201610757366.2A 2010-02-07 2011-02-07 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法 Active CN107293322B (zh)

Applications Claiming Priority (17)

Application Number Priority Date Filing Date Title
US30212910P 2010-02-07 2010-02-07
US61/302,129 2010-02-07
US30958910P 2010-03-02 2010-03-02
US61/309,589 2010-03-02
US12/797,334 US8130547B2 (en) 2007-11-29 2010-06-09 Method of maintaining the state of semiconductor memory having electrically floating body transistor
US12/797,320 US8130548B2 (en) 2007-11-29 2010-06-09 Semiconductor memory having electrically floating body transistor
US12/797,334 2010-06-09
US12/797,320 2010-06-09
US12/897,516 2010-10-04
US12/897,538 2010-10-04
US12/897,528 US8514622B2 (en) 2007-11-29 2010-10-04 Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US12/897,528 2010-10-04
US12/897,538 US8264875B2 (en) 2010-10-04 2010-10-04 Semiconductor memory device having an electrically floating body transistor
US12/897,516 US8547756B2 (en) 2010-10-04 2010-10-04 Semiconductor memory device having an electrically floating body transistor
US201061425820P 2010-12-22 2010-12-22
US61/425,820 2010-12-22
CN201180017951.4A CN102971797B (zh) 2010-02-07 2011-02-07 半导体存储元件–含导通之浮体晶体管，半导体存储元件–具有非永久性和永久性功能及操作方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201180017951.4A Division CN102971797B (zh) 2010-02-07 2011-02-07 半导体存储元件–含导通之浮体晶体管，半导体存储元件–具有非永久性和永久性功能及操作方法

Publications (2)

Publication Number Publication Date
CN107293322A CN107293322A (zh) 2017-10-24
CN107293322B true CN107293322B (zh) 2021-09-21

Family

ID=44355830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610757366.2A Active CN107293322B (zh) 2010-02-07 2011-02-07 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法

Country Status (7)

Country Link
US (12) US9153309B2 (zh)
EP (1) EP2532005A4 (zh)
CN (1) CN107293322B (zh)
IN (1) IN2012DN06399A (zh)
SG (2) SG10201700467UA (zh)
TW (3) TWI613648B (zh)
WO (1) WO2011097592A1 (zh)

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514622B2 (en) 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US7760548B2 (en) 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US7847338B2 (en) * 2007-10-24 2010-12-07 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US11908899B2 (en) 2009-02-20 2024-02-20 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
EP2532005A4 (en) 2010-02-07 2016-06-22 Zeno Semiconductor Inc SEMICONDUCTOR MEMORY DEVICE HAVING AN ELECTRICALLY FLOATING BODY TRANSISTOR, SEMICONDUCTOR MEMORY DEVICE HAVING A VOLATILE AND NON-VOLATILE FUNCTION, AND METHOD OF OPERATION THEREOF
WO2011105310A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8207041B2 (en) * 2010-03-09 2012-06-26 Micron Technology, Inc. Semiconductor processing methods
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US9025358B2 (en) 2011-10-13 2015-05-05 Zeno Semiconductor Inc Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating
FR2982700B1 (fr) * 2011-11-15 2014-02-07 Soitec Silicon On Insulator Amplificateur de lecture avec transistors de precharge et de decodage a grille double
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
KR20140122328A (ko) * 2013-04-09 2014-10-20 에스케이하이닉스 주식회사 반도체 기판 및 제조 방법과, 이를 이용한 반도체 장치 및 제조 방법
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9025266B2 (en) * 2013-06-14 2015-05-05 Rohm Co., Ltd. Semiconductor integrated circuit device, magnetic disk storage device, and electronic apparatus
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9252272B2 (en) * 2013-11-18 2016-02-02 Globalfoundries Inc. FinFET semiconductor device having local buried oxide
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9425237B2 (en) * 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9564449B2 (en) * 2014-03-24 2017-02-07 Infineon Technologies Ag Semiconductor device and method of forming a semiconductor device
US9727451B2 (en) * 2014-03-28 2017-08-08 Fortinet, Inc. Virtualization in a multi-host environment
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9496053B2 (en) 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9607692B2 (en) * 2014-10-03 2017-03-28 Micron Technology, Inc. Threshold voltage distribution determination
US9318717B1 (en) 2015-01-05 2016-04-19 International Business Machines Corporation Semi-conductor device with programmable response
US9543382B1 (en) * 2015-03-19 2017-01-10 Altera Corporation FinFET with improved SEU performance
CN107592943B (zh) * 2015-04-29 2022-07-15 芝诺半导体有限公司 提高漏极电流的mosfet和存储单元
US10553683B2 (en) * 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
CN105633160B (zh) * 2015-08-03 2019-06-18 中国科学院微电子研究所 Soi器件及其制造方法
US9941300B2 (en) 2015-12-16 2018-04-10 Globalfoundries Inc. Structure and method for fully depleted silicon on insulator structure for threshold voltage modification
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US10269406B2 (en) * 2016-05-19 2019-04-23 University of Pittsburgh—of the Commonwealth System of Higher Education Adaptive refreshing and read voltage control scheme for a memory device such as an FeDRAM
KR102181177B1 (ko) * 2016-07-29 2020-11-20 웨스턴 디지털 테크놀로지스, 인코포레이티드 비휘발성 메모리를 위한 비-바이너리 인코딩
US9773553B1 (en) * 2016-08-19 2017-09-26 Micron Technology, Inc. Segmented memory and operation
US10090025B2 (en) * 2016-10-13 2018-10-02 Cisco Technology, Inc. Discharging electric charge in integrated circuit unless in-specification condition(s) detected
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
US10049750B2 (en) * 2016-11-14 2018-08-14 Micron Technology, Inc. Methods including establishing a negative body potential in a memory cell
TWI824467B (zh) 2016-12-14 2023-12-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US20180175209A1 (en) * 2016-12-20 2018-06-21 Globalfoundries Inc. Semiconductor structure including one or more nonvolatile memory cells and method for the formation thereof
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US10262986B2 (en) * 2017-06-13 2019-04-16 United Microelectronics Corp. Protection device and method for fabricating the protection device
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10186514B1 (en) 2017-09-06 2019-01-22 Qualcomm Incorporated Bi-stable static random access memory (SRAM) bit cells formed from III-V compounds and configured to achieve higher operating speeds
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10312244B2 (en) * 2017-09-19 2019-06-04 Qualcomm Incorporated Bi-stable static random access memory (SRAM) bit cells that facilitate direct writing for storage
US10026740B1 (en) 2017-10-30 2018-07-17 Globalfoundries Inc. DRAM structure with a single diffusion break
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10529624B2 (en) * 2017-11-21 2020-01-07 International Business Machines Corporation Simple contact over gate on active area
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10635398B2 (en) 2018-03-15 2020-04-28 Macronix International Co., Ltd. Voltage sensing type of matrix multiplication method for neuromorphic computing system
TWI821065B (zh) 2018-04-18 2023-11-01 美商季諾半導體股份有限公司 包括電性浮體電晶體的記憶裝置
US10825867B2 (en) * 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10950663B2 (en) 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
JP2020043163A (ja) * 2018-09-07 2020-03-19 キオクシア株式会社 半導体装置
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
WO2020100051A1 (en) * 2018-11-13 2020-05-22 Khalifa University of Science and Technology Non-volatile memory systems based on single nanoparticles for compact and high data storage electronic devices
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US10672469B1 (en) 2018-11-30 2020-06-02 Macronix International Co., Ltd. In-memory convolution for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US10777286B2 (en) 2018-12-28 2020-09-15 Micron Technology, Inc. Apparatus and methods for determining data states of memory cells
KR102554712B1 (ko) * 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US11600663B2 (en) 2019-01-11 2023-03-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor
EP3853895B1 (en) 2019-01-30 2023-11-22 Yangtze Memory Technologies Co., Ltd. Capacitor structure having vertical diffusion plates
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
JP2022522437A (ja) * 2019-04-30 2022-04-19 長江存儲科技有限責任公司 コントローラ、機器および方法
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11495618B2 (en) * 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11411087B2 (en) 2020-12-04 2022-08-09 Globalfoundries U.S. Inc. Integrated circuit (IC) structure with high impedance semiconductor material between substrate and transistor
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11641746B2 (en) * 2021-02-25 2023-05-02 Sandisk Technologies Llc Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
TWI777662B (zh) * 2021-07-09 2022-09-11 鈺成投資股份有限公司 可多次編寫記憶體的單元結構及其操作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1229997A (zh) * 1998-03-25 1999-09-29 日本电气株式会社 非易失性半导体存储器件
CN1551229A (zh) * 2003-05-08 2004-12-01 夏普株式会社 半导体存储器件及其驱动方法以及便携式电子装置
CN1599938A (zh) * 2001-08-28 2005-03-23 英特尔公司 多字线访问和访问器
CN1669155A (zh) * 2002-05-09 2005-09-14 伊皮杰有限公司 伪非易失性直接隧穿浮栅器件
CN1805145A (zh) * 2004-08-11 2006-07-19 旺宏电子股份有限公司 半导体器件及其制造方法
CN1877740A (zh) * 2005-06-09 2006-12-13 松下电器产业株式会社 半导体存储装置
CN1906700A (zh) * 2003-12-05 2007-01-31 桑迪士克3D公司 包含多个串联选择装置的nand存储阵列及其操作方法
CN101221953A (zh) * 2007-11-22 2008-07-16 林殷茵 多端口、多沟道的嵌入式动态随机存储器及其操作方法

Family Cites Families (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4003076A (en) 1973-05-21 1977-01-11 Signetics Corporation Single bipolar transistor memory cell and method
NL7700880A (nl) 1976-12-17 1978-08-01 Philips Nv Naar willekeur toegankelijk geheugen met junctieveldeffekttransistoren.
US4274012A (en) 1979-01-24 1981-06-16 Xicor, Inc. Substrate coupled floating gate memory cell
JPS56163585A (en) * 1980-05-17 1981-12-16 Semiconductor Res Found Semiconductor memory
JP2685770B2 (ja) 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
KR900019027A (ko) * 1988-05-23 1990-12-22 미다 가쓰시게 불휘발성 반도체 기억장치
US5844842A (en) 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
GB2256735B (en) 1991-06-12 1995-06-21 Intel Corp Non-volatile disk cache
US5383162A (en) * 1991-08-26 1995-01-17 Hitachi, Ltd. Semiconductor memory device
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
JPH065823A (ja) * 1992-06-19 1994-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその使用方法
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
US5889698A (en) 1995-01-31 1999-03-30 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US5619471A (en) * 1995-06-06 1997-04-08 Apple Computer, Inc. Memory controller for both interleaved and non-interleaved memory
JPH0982921A (ja) * 1995-09-11 1997-03-28 Rohm Co Ltd 半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法
US6810449B1 (en) * 1995-10-19 2004-10-26 Rambus, Inc. Protocol for communication with dynamic memory
WO1997015929A1 (en) 1995-10-25 1997-05-01 Nvx Corporation Semiconductor non-volatile memory device having a nand cell structure
US5581504A (en) 1995-11-14 1996-12-03 Programmable Microelectronics Corp. Non-volatile electrically erasable memory with PMOS transistor NAND gate structure
US5767549A (en) 1996-07-03 1998-06-16 International Business Machines Corporation SOI CMOS structure
JP3951443B2 (ja) 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法
JP3492168B2 (ja) 1997-10-21 2004-02-03 シャープ株式会社 不揮発性半導体記憶装置
US6005818A (en) 1998-01-20 1999-12-21 Stmicroelectronics, Inc. Dynamic random access memory device with a latching mechanism that permits hidden refresh operations
CN100359601C (zh) 1999-02-01 2008-01-02 株式会社日立制作所 半导体集成电路和非易失性存储器元件
US6356485B1 (en) 1999-02-13 2002-03-12 Integrated Device Technology, Inc. Merging write cycles by comparing at least a portion of the respective write cycle addresses
US6452856B1 (en) * 1999-02-26 2002-09-17 Micron Technology, Inc. DRAM technology compatible processor/memory chips
US6141248A (en) 1999-07-29 2000-10-31 Micron Technology, Inc. DRAM and SRAM memory cells with repressed memory
JP3878374B2 (ja) * 1999-12-01 2007-02-07 株式会社東芝 不揮発性半導体記憶装置
KR100323140B1 (ko) 2000-01-17 2002-02-06 윤종용 낸드형 플래쉬 메모리소자 및 그 제조방법
DE10012105B4 (de) * 2000-03-13 2007-08-23 Infineon Technologies Ag Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen
JP2001274265A (ja) 2000-03-28 2001-10-05 Mitsubishi Electric Corp 半導体装置
JP2001358313A (ja) 2000-06-14 2001-12-26 Hitachi Ltd 半導体装置
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
JP2002133878A (ja) 2000-10-23 2002-05-10 Hitachi Ltd 不揮発性記憶回路および半導体集積回路
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6885581B2 (en) 2001-04-05 2005-04-26 T-Ram, Inc. Dynamic data restore in thyristor-based memory device
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US6762092B2 (en) * 2001-08-08 2004-07-13 Sandisk Corporation Scalable self-aligned dual floating gate memory cell array and methods of forming the array
US7333388B2 (en) * 2001-10-03 2008-02-19 Infineon Technologies Aktiengesellschaft Multi-port memory cells
US7130213B1 (en) * 2001-12-06 2006-10-31 Virage Logic Corporation Methods and apparatuses for a dual-polarity non-volatile memory cell
US6788574B1 (en) * 2001-12-06 2004-09-07 Virage Logic Corporation Electrically-alterable non-volatile memory cell
US6992938B1 (en) * 2001-12-06 2006-01-31 Virage Logic Corporation Methods and apparatuses for test circuitry for a dual-polarity non-volatile memory cell
US6661042B2 (en) 2002-03-11 2003-12-09 Monolithic System Technology, Inc. One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US6686624B2 (en) 2002-03-11 2004-02-03 Monolithic System Technology, Inc. Vertical one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US6954377B2 (en) 2002-03-19 2005-10-11 O2Ic, Inc. Non-volatile differential dynamic random access memory
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
US20040004863A1 (en) * 2002-07-05 2004-01-08 Chih-Hsin Wang Nonvolatile electrically alterable memory device and array made thereby
US7042052B2 (en) 2003-02-10 2006-05-09 Micron Technology, Inc. Transistor constructions and electronic devices
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
US6955967B2 (en) * 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. Non-volatile memory having a reference transistor and method for forming
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
US7227803B2 (en) 2003-07-31 2007-06-05 Brocade Communications Systems, Inc. Apparatus for reducing data corruption in a non-volatile memory
DE10350751B4 (de) 2003-10-30 2008-04-24 Infineon Technologies Ag Verfahren zum Herstellen eines vertikalen Feldeffekttransistors und Feldeffekt-Speichertransistor, insbesondere FLASH-Speichertransistor
US7242050B2 (en) * 2003-11-13 2007-07-10 Silicon Storage Technology, Inc. Stacked gate memory cell with erase to gate, array, and method of manufacturing
US6969656B2 (en) 2003-12-05 2005-11-29 Freescale Semiconductor, Inc. Method and circuit for multiplying signals with a transistor having more than one independent gate structure
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP2005243709A (ja) 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法
KR100560815B1 (ko) * 2004-03-16 2006-03-13 삼성전자주식회사 이형 반도체 기판 및 그 형성 방법
JP4331053B2 (ja) 2004-05-27 2009-09-16 株式会社東芝 半導体記憶装置
KR100621628B1 (ko) 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
US7009887B1 (en) 2004-06-03 2006-03-07 Fasl Llc Method of determining voltage compensation for flash memory devices
US7118986B2 (en) 2004-06-16 2006-10-10 International Business Machines Corporation STI formation in semiconductor device including SOI and bulk silicon regions
US7259420B2 (en) 2004-07-28 2007-08-21 International Business Machines Corporation Multiple-gate device with floating back gate
US7171321B2 (en) * 2004-08-20 2007-01-30 Rambus Inc. Individual data line strobe-offset control in memory systems
US7145186B2 (en) 2004-08-24 2006-12-05 Micron Technology, Inc. Memory cell with trenched gated thyristor
JP2006073062A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 半導体記憶装置
KR100591770B1 (ko) 2004-09-01 2006-06-26 삼성전자주식회사 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법
KR100598109B1 (ko) 2004-10-08 2006-07-07 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7369438B2 (en) * 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
US7307268B2 (en) 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
US7504302B2 (en) 2005-03-18 2009-03-17 Freescale Semiconductor, Inc. Process of forming a non-volatile memory cell including a capacitor structure
US7602006B2 (en) 2005-04-20 2009-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor flash device
US7205601B2 (en) 2005-06-09 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET split gate EEPROM structure and method of its fabrication
EP1739738A3 (fr) * 2005-06-30 2009-04-01 STMicroelectronics (Crolles 2) SAS Cellule mémoire à un transistor MOS à corps isolé à effet mémoire renforcé
US7471570B2 (en) * 2005-09-19 2008-12-30 Texas Instruments Incorporated Embedded EEPROM array techniques for higher density
TWI263310B (en) 2005-09-28 2006-10-01 Powerchip Semiconductor Corp Non-volatile memory and fabricating method thereof
KR100663366B1 (ko) 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US20070164352A1 (en) 2005-12-12 2007-07-19 The Regents Of The University Of California Multi-bit-per-cell nvm structures and architecture
JP2007194259A (ja) 2006-01-17 2007-08-02 Toshiba Corp 半導体装置及びその製造方法
US7348621B2 (en) * 2006-02-10 2008-03-25 Micrel, Inc. Non-volatile memory cells
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7535060B2 (en) 2006-03-08 2009-05-19 Freescale Semiconductor, Inc. Charge storage structure formation in transistor with vertical channel region
US7439594B2 (en) 2006-03-16 2008-10-21 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
EP1835530A3 (en) 2006-03-17 2009-01-28 Samsung Electronics Co., Ltd. Non-volatile memory device and method of manufacturing the same
KR100810614B1 (ko) 2006-08-23 2008-03-06 삼성전자주식회사 디램 셀 모드 및 비휘발성 메모리 셀 모드를 갖는 반도체메모리 소자 및 그 동작방법
JP4364227B2 (ja) 2006-09-29 2009-11-11 株式会社東芝 半導体記憶装置
US8325530B2 (en) 2006-10-03 2012-12-04 Macronix International Co., Ltd. Cell operation methods using gate-injection for floating gate NAND flash memory
US8514622B2 (en) 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US7760548B2 (en) 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8194451B2 (en) 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8077536B2 (en) 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
US7450423B2 (en) 2007-01-03 2008-11-11 Macronix International Co., Ltd. Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure
US7898009B2 (en) * 2007-02-22 2011-03-01 American Semiconductor, Inc. Independently-double-gated transistor memory (IDGM)
US7447068B2 (en) 2007-03-19 2008-11-04 Macronix International Co., Ltd. Method for programming a multilevel memory
US7558132B2 (en) * 2007-03-30 2009-07-07 International Business Machines Corporation Implementing calibration of DQS sampling during synchronous DRAM reads
US7452776B1 (en) 2007-04-24 2008-11-18 Promos Technoloies Pte. Ltd. Integrated circuits with substrate protrusions, including (but not limited to) floating gate memories
US7723774B2 (en) * 2007-07-10 2010-05-25 Silicon Storage Technology, Inc. Non-diffusion junction split-gate nonvolatile memory cells and arrays, methods of programming, erasing, and reading thereof, and methods of manufacture
JP2009037703A (ja) 2007-08-02 2009-02-19 Toshiba Corp 抵抗変化メモリ
KR100894683B1 (ko) * 2007-08-28 2009-04-24 경북대학교 산학협력단 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그제조 방법
US7674669B2 (en) 2007-09-07 2010-03-09 Micron Technology, Inc. FIN field effect transistor
JP5189809B2 (ja) * 2007-09-13 2013-04-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
TWI351767B (en) 2007-10-02 2011-11-01 Nanya Technology Corp Two-bit flash memory
US7759715B2 (en) 2007-10-15 2010-07-20 Micron Technology, Inc. Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle
US7847338B2 (en) 2007-10-24 2010-12-07 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US20090108351A1 (en) 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US8130548B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US7615447B2 (en) * 2007-12-19 2009-11-10 Sandisk Corporation Composite charge storage structure formation in non-volatile memory using etch stop technologies
US8331150B2 (en) 2008-01-03 2012-12-11 Aplus Flash Technology, Inc. Integrated SRAM and FLOTOX EEPROM memory device
US7800156B2 (en) 2008-02-25 2010-09-21 Tower Semiconductor Ltd. Asymmetric single poly NMOS non-volatile memory cell
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
US7701763B2 (en) 2008-04-23 2010-04-20 Micron Technology, Inc. Leakage compensation during program and read operations
KR101498873B1 (ko) 2008-07-08 2015-03-04 삼성전자주식회사 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 구동방법
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
KR101073643B1 (ko) * 2009-02-19 2011-10-14 서울대학교산학협력단 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그 제조 방법
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
CN101958144B (zh) * 2009-07-13 2013-08-21 澜起科技（上海）有限公司 产生读使能信号的方法以及采用该方法的存储系统
EP2532005A4 (en) 2010-02-07 2016-06-22 Zeno Semiconductor Inc SEMICONDUCTOR MEMORY DEVICE HAVING AN ELECTRICALLY FLOATING BODY TRANSISTOR, SEMICONDUCTOR MEMORY DEVICE HAVING A VOLATILE AND NON-VOLATILE FUNCTION, AND METHOD OF OPERATION THEREOF
US10340276B2 (en) * 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8379458B1 (en) * 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8957458B2 (en) * 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US9230814B2 (en) * 2011-10-28 2016-01-05 Invensas Corporation Non-volatile memory devices having vertical drain to gate capacitive coupling
ITTO20120559A1 (it) * 2012-06-25 2013-12-26 St Microelectronics Srl Dispositivo di memoria non volatile con celle di memoria a singolo strato di polisilicio
US9007855B2 (en) * 2012-12-24 2015-04-14 Arm Limited Data signal receiver and method of calibrating a data signal receiver
US9208880B2 (en) * 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US8902663B1 (en) * 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
WO2015048551A2 (en) 2013-09-27 2015-04-02 Sony Computer Entertainment Inc. Method of improving externalization of virtual surround sound
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9025399B1 (en) * 2013-12-06 2015-05-05 Intel Corporation Method for training a control signal based on a strobe signal in a memory module
US10468425B2 (en) * 2014-02-04 2019-11-05 Stmicroelectronics S.R.L. Embedded non-volatile memory with single polysilicon layer memory cells erasable through band to band tunneling induced hot electron and programmable through Fowler-Nordheim tunneling
US9496053B2 (en) * 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1229997A (zh) * 1998-03-25 1999-09-29 日本电气株式会社 非易失性半导体存储器件
CN1599938A (zh) * 2001-08-28 2005-03-23 英特尔公司 多字线访问和访问器
CN1669155A (zh) * 2002-05-09 2005-09-14 伊皮杰有限公司 伪非易失性直接隧穿浮栅器件
CN1551229A (zh) * 2003-05-08 2004-12-01 夏普株式会社 半导体存储器件及其驱动方法以及便携式电子装置
CN1906700A (zh) * 2003-12-05 2007-01-31 桑迪士克3D公司 包含多个串联选择装置的nand存储阵列及其操作方法
CN1805145A (zh) * 2004-08-11 2006-07-19 旺宏电子股份有限公司 半导体器件及其制造方法
CN1877740A (zh) * 2005-06-09 2006-12-13 松下电器产业株式会社 半导体存储装置
CN101221953A (zh) * 2007-11-22 2008-07-16 林殷茵 多端口、多沟道的嵌入式动态随机存储器及其操作方法

Also Published As

Publication number Publication date
US11887666B2 (en) 2024-01-30
EP2532005A4 (en) 2016-06-22
TWI566243B (zh) 2017-01-11
US20190156890A1 (en) 2019-05-23
US20180182458A1 (en) 2018-06-28
US20130015517A1 (en) 2013-01-17
WO2011097592A1 (en) 2011-08-11
TWI613648B (zh) 2018-02-01
US20180301191A1 (en) 2018-10-18
TWI639156B (zh) 2018-10-21
US9747983B2 (en) 2017-08-29
US11551754B2 (en) 2023-01-10
IN2012DN06399A (zh) 2015-10-02
EP2532005A1 (en) 2012-12-12
TW201810266A (zh) 2018-03-16
TW201705135A (zh) 2017-02-01
US9153309B2 (en) 2015-10-06
US20190295646A1 (en) 2019-09-26
US10204684B2 (en) 2019-02-12
US20200051633A1 (en) 2020-02-13
US20160005750A1 (en) 2016-01-07
US9455262B2 (en) 2016-09-27
US10622069B2 (en) 2020-04-14
US20230128791A1 (en) 2023-04-27
TW201205576A (en) 2012-02-01
US9614080B2 (en) 2017-04-04
US20210249078A1 (en) 2021-08-12
SG10201700467UA (en) 2017-02-27
US10497443B2 (en) 2019-12-03
US20160365444A1 (en) 2016-12-15
US11004512B2 (en) 2021-05-11
US20200211647A1 (en) 2020-07-02
US20170169887A1 (en) 2017-06-15
CN107293322A (zh) 2017-10-24
US10008266B1 (en) 2018-06-26
US10388378B2 (en) 2019-08-20
CN102971797A (zh) 2013-03-13
SG182538A1 (en) 2012-08-30

Similar Documents

Publication Publication Date Title
CN107293322B (zh) 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
KR101121375B1 (ko) 반도체 메모리 장치 구동 방법 및 반도체 메모리 장치
US11508728B2 (en) Semiconductor memory device, method of driving the same and method of fabricating the same
EP2548227A2 (en) Techniques for providing a semiconductor memory device
US20240127889A1 (en) Semiconductor Device Having Electrically Floating Body Transistor, Semiconductor Device Having Both Volatile and Non-Volatile Functionality and Method of Operating
SG193169A1 (en) Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
CN102971797B (zh) 半导体存储元件–含导通之浮体晶体管，半导体存储元件–具有非永久性和永久性功能及操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant