JP2006073062A

JP2006073062A - 半導体記憶装置

Info

Publication number: JP2006073062A
Application number: JP2004253070A
Authority: JP
Inventors: Takashi Osawa; 澤隆大
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-08-31
Filing date: 2004-08-31
Publication date: 2006-03-16
Also published as: US20060044911A1; US7251179B2; DE602005024905D1; US7430041B2; EP1630818B1; CN1758374A; CN100508059C; US20070258294A1; EP1630818A1

Abstract

【課題】外部アクセスの速度を高速化することが可能な半導体記憶装置を提供する。
【解決手段】 FBC３のリフレッシュ動作を行ってから次に行うまでのインターバル期間を規定するために時間計測を行うリフレッシュ・インターバルタイマ３１と、リフレッシュ動作に必要なtRAS期間を規定するために時間計測を行うtRASタイマ３２と、リフレッシュすべきFBC３のアドレスを生成するアドレスカウンタ３３と、リフレッシュ動作および外部アクセス動作の制御を行うリフレッシュコントローラ３４と、制御信号RINTを生成するRINT生成器３５と、とを備えている。リフレッシュ動作中に通常の読み出し／書き込み要求が行われた場合には、リフレッシュ動作を中断して、通常の読み出し／書き込み動作を行い、その動作が終了した後にリフレッシュ動作を再開するようにしたため、リフレッシュ動作によって外部アクセス速度が制限されるおそれがなくなる。
【選択図】図４

Description

本発明は、リフレッシュ動作が必要なメモリセルを備える半導体記憶装置に関する。

トレンチキャパシタ(trench capacitor)やスタックットキャパシタ(stacked capacitor)を有する従来のone transistor及びone capacitorからなるDRAMセルは、微細化に伴ってその作製が困難になることが懸念されている。これら従来のDRAMセルに替わり得るメモリセルとして、Silicon on Insulator(SOI)の上などに形成されたFET (Field Effect Transistor)のフローティングボディに多数キャリアを蓄積することで情報を記憶する新メモリセルFBCが提案されている(特許文献１，２参照）。

FBCは、1ビットの情報を記憶する素子単位が1個のMISFET(Metal Insulator Semiconductor Field Effect Transistor)のみからなるために、1ビット分の占有面積が小さく、限られたシリコン面積上に大容量の記憶素子を形成可能であり、記憶容量の増大に寄与できると考えられている。

PD-SOI（Partially Depleted-SOI）上に形成したFBCの書き込み及び読み出しの原理は、N型のMISFETを例にとると以下のように説明できる。「１」書きの状態をボディに正孔が多い状態、逆に正孔が少ない状態を「０」と定義する。

このMISFETは、SOI上に形成されたnFETからなり、ソースはGND(0V)であり、ドレインはビット線(BL)に接続され、ゲートはワード線(WL)に接続されている。ボディは電気的にフローティングである。

「１」を書き込むためにはトランジスタを飽和状態で動作させる。例えばWLを1.5V、BLを1.5Vにバイスする。このような状態では、インパクトイオン化により、ドレイン近傍に電子・正孔対が大量に発生する。これらのうち、電子はドレイン端子に吸い込まれて行くが、正孔はポテンシャルが低いボディに蓄えられる。インパクトイオン化でホールが発生される電流と、ボディとソースとの間のpn接合のフォワード電流が釣り合った状態でボディ電圧は平衡状態に達する。大体、0.7V程度である。

次に、「０」データを書き込み方法を説明する。「０」を書き込むためには、BLを負の電圧に引き下げる。例えば、-1.5Vに下げる。この動作により、ボディのp領域とBLにつながったn領域が大きくフォワードにバイアスされるので、ボディに蓄えられていた正孔の多くはn領域に吐き出される。これにより正孔の数が減った状態が「０」状態である。データの読み出しは、WLを例えば1.5V、BLを例えば0.2Vに低く設定し、トランジスタを線形領域で動作させ、ボディに蓄えられている正孔の数の違いによりトランジスタの閾値電圧(Vth)が異なる効果(ボディ効果)を利用して電流差を検知して「１」と「０」を識別する。読み出し時に、ビット線電圧をこの例では0.2Vと低く設定する理由は、ビット線電圧を高くして飽和状態にバイアスしてしまうと、「０」を読み出す場合にインパクトイオン化によりデータが「１」に化けてしまい、「０」を正しく検知できなくなる恐れがあるためである。

FBCは、フローティングボディに蓄えられた多数キャリアの数の大小を記憶する。データを保持している間は、セルのソースを0Vとしたときにワード線を負の値にして、「１」と「０」の何れのデータ状態においても、ワード線とボディ間の容量結合を利用して、ボディの電位を負の値にし、ボディとソース及びドレインのPN接合を逆バイアスにして、ボディとソース及びドレインの間に流れる電流を低く抑えている。

しかしながら、PN接合の逆バイアス電流は僅かながら存在するため、ボディへ少しずつ正孔が流入してくる。ゲートがドレインに対して負の電位に設定されていることから、GIDL(Gate Induced Drain Leakage)によるボディへの正孔の流入もある。従って、「１」データはもともと正孔の数が多い状態であるので、通常のread/write動作においてボディ電位が正の値に浮く時に、溢れ出る正孔を補給してやることで充分であるが、「０」データはある一定期間において正孔を吐き出してやるためのリフレッシュ動作が必要になる。

FBCは、従来の1T(トランジスタ)-1C(キャパシタ)型のDRAMセルに比べて、PN接合の面積がSOI基板を使っているために小さく、リーク電流を比較的小さく抑えられる。とはいっても、電荷を蓄える為の容量は従来の1T-1C型のDRAMセルの場合の数10fFに対して、FBCでは1fF未満である。このため、データ保持時間はDRAMよりも短くなることは避けられない。従って、リフレッシュを行う頻度が高くなり、その分read/writeを行う外部アクセス期間が制限されてしまうという欠点がある。

また、従来の1T-1C型のセルからなる仮想SRAM（VSRAM：Virtually Static RAM）においては、外部からのread/write動作が入って内部のリフレッシュ動作と競合した場合に、リフレッシュ動作が完了するまで、read/write動作は待機していなければならない（非特許文献１参照）。なぜならば、1T-1Cセルは破壊読み出し型(destructive read-out)セルだからである。つまり、一度WLを立ち上げてデータを読み出し始めたら、センスアンプでデータを増幅して再書き込みを完了せずに途中で中断すると、セルデータが破壊されてしまうからである。従って、1T-1C型セルのDRAMを使ってVSRAMを構成すると、ランダムアクセス時間やランダム書き込み時間が2倍以上に延びてしまう欠点があった。
特開2003-68877公報特開2002-246571公報 K. Sawada et al., "A 30-uA Data-Retention Pseudostatic RAM with Virtually Static RAM Mode", IEEE J. Solid-State Circuits, vol. 23

本発明は、外部アクセスの速度を高速化することが可能な半導体記憶装置を提供する。

本発明の一態様によれば、リフレッシュ動作が必要なメモリセルと、前記メモリセルに対して外部から読み出しあるいは書き込みについての外部アクセスの要求が来ると、リフレッシュ動作を中断するリフレッシュ制御回路と、を備える。

本発明によれば、外部アクセスが完了するまでリフレッシュ動作を中断するようにしたため、外部アクセスの速度を高速化することができる。

以下、図面を参照しながら本発明の一実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置の内部構成を示す回路図である。図２は図１の半導体記憶装置内に設けられるセンスアンプ１内部の詳細な回路図である。図３は図２のセンスアンプ１内のコア部分であるセンスコア部１１の内部構成の詳細回路図である。

図１の半導体記憶装置は、略中央に列設される複数のセンスアンプ１と、これらセンスアンプ１の両側に配置されるセルアレイ２とを備えている。図１では省略しているが、本実施形態の半導体記憶装置は、カラムデコーダやロウデコーダなどの読み出し／書き込み制御回路を備えている。

図１に示すように、セルアレイ２は、センスアンプ１の左右にそれぞれ配置される256本のワード線と、図示されていないが1024対のビット線とを有する。すなわち、センスアンプ１が1024個並んでいる。偶数番目のワード線と各ビット線の真線（true line）との交点付近、および奇数番目のワード線と各ビット線の補線（Complement line）との交点付近にはそれぞれFBC３が設けられている。このように、図１の半導体記憶装置は、Folded方式のセル配置になっている。

センスアンプ１の左右のセルアレイ２はそれぞれ、ビット線をFBC３のソース電位に短絡するビット線イコライズトランジスタ４と、ダミーセル５とを有する。ビット線イコライズトランジスタ４は、イコライズ信号線EQLL0,EQLL1,EQLR0,EQLR1とビット線との交点付近に接続されている。ダミーセル５は、ダミーワード線DWLL0,DWLL1,DWLR0,DWLR1とビット線との交点付近に接続されている。ダミーセル５には、後述する回路により、FBC３の読み出し動作に先立って、ワード線方向に１個おきにデータ「１」と「０」が書き込まれる。

ビット線対のうち一方と、隣接する他のビット線対のうち一方との間には、NMOSトランジスタ６が接続されている。これらNMOSトランジスタ６のゲートには、信号AVL0,AVR0,AVL1,AVR1が供給されている。

図２に示すように、各ビット線とセンスコア部１１との間にはそれぞれ、NMOSトランジスタからなるトランスファゲート１５が接続されている。これらトランスファゲート１５は、φTLとφTRにより導通／遮断を切り替える。以下では、トランスファゲート１５よりもセンスアンプ１側の経路をセンスノードSN0,BSN0,SN1,BSN1と呼ぶ。

CMOSトランスファゲート１２は、センスノードとビット線とを交差接続するか否かを切り替える。トランスファゲート１２内のNMOSトランジスタは、信号FBL0,FBL1,FBR0,FBR1により制御され、トランスファゲート１２内のPMOSトランジスタは、信号BFBL0,BFBL1,BFBR0,BFBR1で制御される。

ビット線BLL0,BBLL0,BLR0,BBLR0には、各ビット線を接地電位VBLLに落とすトランジスタ１３が接続されている。これらトランジスタ１３により、ビット線BLL0,BBLL0,BLR0,BBLR0につながっているダミーセル５に「０」が書き込まれる。また、隣接するビット線BLL1,BBL1,BLR1,BBLR1には、各ビット線を電源電圧ＶBLHに設定するトランジスタ１４が接続されている。これらトランジスタ１４により、ビット線BLL1,BBL1,BLR1,BBLR1につながっているダミーセル５に「１」が書き込まれる。

例えば、センスアンプ１の左側のセルアレイ２中のWLL0が活性化されたとする。この場合、ダミービット線DWLL1と信号AVL1も同時に活性化される。これにより、ビット線BLL0, BLL1にFBC３がつながると同時に、ビット線BBLL0に「０」が書かれているダミーセル５がつながり、ビット線BBLL1には「１」が書かれているダミーセル５がつながる。そして、トランジスタ６がオンして、ビット線BBLL0, BBLL1がショートされる。従って、2個のダミーセル５に流れる電流は平均化されて「１」と「０」のセル電流の中間電流がビット線BBLL0, BBLL1に流れることと等価になる。これによって、センスノードSN0, SN1の電位は、センスノードBSN0, BSN1に現れる基準電位に対して、「０」セルの場合は大きくなり、「１」セルの場合は小さくなる。これらの電位差が十分大きくなった(develop)ところで、信号BSANは低レベルになり、信号SAPが高レベルになる。

図３に示すように、センスコア部１１は、カレントミラー回路で構成される電流負荷回路２１と、一対のビット線SN0,BSN0に接続されるダイナミックラッチ回路２２，２３と、を有する。ダイナミックラッチ回路２２を構成する２個のNMOSトランジスタの接続ノードには信号BSANが入力され、ダイナミックラッチ回路２３を構成する２個のPMOSトランジスタの接続ノードには信号SAPが入力される。ダイナミックラッチ回路２２，２３は、一対のセンスノードSN0, BSN0またはSN1, BSN1の電位差が十分に大きくなったときに、ラッチ動作を行う。

FBC３は、完全な非破壊読出し型(non-destructive read-out)セルとは言えないことが分かっている。それは、チャージポンピング現象が存在するからである。この現象は、トランジスタのオン・オフを繰り返す、いわゆるゲートのポンピング動作を複数回行うと、ゲートシリコン表面で、反転状態と蓄積状態が交互に繰り返され、シリコン表面のSiO₂との界面で正孔が徐々に消滅してゆく現象である。

1回の反転・蓄積の状態変化で消滅する正孔の数は、Si-SiO₂界面の界面準位の密度Nitに依存する。例えば、Nit=1×10¹⁰cm^-2と仮定すると、セルトランジスタのW/L=0.1μm/0.1μmの場合、Si-SiO₂界面の面積は1個のセル当たり1.0×10^-10cm²になるので、1セルあたり界面準位は平均して1個程度あることになる。１個のFBC３の「１」と「０」の間の正孔の数の差は約1000個程度であるので、約1000回WLをポンピングすると、「１」データが完全に「０」データに変わってしまうことを意味する。

実際には、500回程度で「１」のデータの読み出し余裕がなくなることで不良を起こす危険性が高まることになる。従って、FBC３は破壊読み出しセル(destructive read-out cell)ではないが完全な非破壊読出しセル(non-destructive read-out cell)でもない、言わば‘準非破壊’読出しセル(quasi non-destructive read-out cell)である。

しかし、1回のリード動作だけでは、FBC３のデータは破壊されないため、リフレッシュ動作を途中で中断することが許容される。これは、VSRAMにとって外部からのアクセスを(リフレッシュ動作と競合した場合に)内部リフレッシュ動作に優先できることを意味し、自己リフレッシュを行わないFBC３メモリのアクセス時間や書き込み時間と同等な性能をVSRAMリード付きメモリで実現できることになる。

図４は本実施形態の半導体記憶装置の全体構成を示すブロック図である。図４の半導体記憶装置は、FBC３のリフレッシュ動作を行ってから次に行うまでのインターバル期間を規定するために時間計測を行うリフレッシュ・インターバルタイマ３１と、リフレッシュ動作に必要なtRAS期間を規定するために時間計測を行うtRASタイマ３２と、リフレッシュすべきFBC３のアドレスを生成するアドレスカウンタ３３と、リフレッシュ動作および外部アクセス動作の制御を行うリフレッシュコントローラ３４と、後述する制御信号RINTを生成するRINT生成器３５と、ロウアドレスバッファ３６と、ロウアドレススイッチ３７と、ロウアドレスの制御を行うロウパスコントローラ３８と、ロウデコーダ３９と、カラムアドレスバッファ４０と、カラムアドレスの制御を行うカラム＆データパスコントローラ４１と、カラムデコーダ４２と、データ入出力バッファ４３と、DQバッファ４４とを備えている。

図５はリフレッシュ・インターバルタイマ３１の内部構成の一例を示す回路図である。図５のタイマは、バイアス回路５１と、リングオシレータ５２と、出力回路５３とを有する。バイアス回路５１は、ゲートとドレインが短絡されたカレントミラー接続のPMOSトランジスタ５４と、同じくゲートとドレインが短絡されたカレントミラー接続のNMOSトランジスタ５５と、PMOSトランジスタ５４のドレインとNMOSトランジスタ５５のドレインとの間に接続される抵抗５６とを有する。

リングオシレータ５２は、直列接続された５段の論理反転回路５７を有し、最終段の論理反転回路５７の出力は、初段の論理反転回路５７の入力に帰還されている。論理反転回路５７はいずれも、電源電圧と接地電圧間に直列接続されるPMOSトランジスタ５８、PMOSトランジスタ５９、NMOSトランジスタ６０およびNMOSトランジスタ６１を有する。

バイアス回路５１内のPMOSトランジスタ５４は、リングオシレータ５２内のPMOSトランジスタ５８，６２〜６５とカレントミラー回路を構成しており、バイアス回路５１内のNMOSトランジスタ５５は、リングオシレータ５２内のNMOSトランジスタ６１，６６〜６９とカレントミラー回路を構成している。したがって、リングオシレータ５２内のPMOSトランジスタ５８，６２〜６５とNMOSトランジスタ６１，６６〜６７には、バイアス回路５１を流れる電流と同量の電流が流れる。

出力回路５３は、リングオシレータ５２の出力REFCTを反転するインバータ７０と、直列接続される５段のインバータ７１〜７５と、最終段のインバータ７５の出力とインバータ７０とのNOR演算を行うNOR回路７６とを有する。

NOR回路７６は、リングオシレータ５２の入出力信号REFCTを反転した信号BREFCTとこの信号BREFCTをインバータ７１〜７５で反転した信号とのNOR演算を行う。

図５のリフレッシュ・インターバルタイマ３１は、バイアス回路５１に流れる電流と同量の電流をリングオシレータ５２の各段に流すため、MOSFETのデバイス特性のばらつきに依存しない高精度の時間計測を行うことができる。このタイマ３１から出力される信号REFREQは、時間計測された時間を周期とする正のパルスである。

図６はtRASタイマ３２の内部構成の一例を示す回路図である。図６のtRASタイマ３２は、直列接続されたインバータ８１、遅延回路８２およびインバータ８３を有する。このtRASタイマ３２は、リフレッシュを指示する信号REFRESHを時間τ3だけ遅延させた信号REFTRASを出力する。REFRESH信号が高レベルになってから、この信号REFTRASが高レベルになるまでの期間は、通常は外部信号である信号BRASがアクティブ（低レベル）である期間、言い換えると、リフレッシュ動作を行っている期間と考えてよい。すなわち、tRASタイマ３２は、リフレッシュ動作に要する時間τ3を計測する。

図７はアドレスカウンタ３３の内部構成の一例を示すブロック図である。図示のように、図７のアドレスカウンタ３３は、直列接続された複数の分周回路８５を有する。各分周回路８５の出力論理は、入力信号の立ち下がりエッジで変化する。各分周回路８５は、入力信号を２分周した分周信号を出力する。

図８は分周回路８５の内部構成の一例を示す回路図である。図示のように、分周回路８５は、信号BCi-1が低レベル、Ｃi-1が高レベルの論理により出力論理が切り替わる論理変換回路９１と、信号Ｃi-1が低レベル、BCi-1が高レベルの論理により出力論理が切り替わる論理変換回路９２と、信号Ｃi-1が低レベル、BCi-1が高レベルの論理により出力論理が切り替わる論理変換回路９３と、信号BCi-1が低レベル、Ｃi-1が高レベルの論理により出力論理が切り替わる論理変換回路９４と、インバータ９５〜９７とを有する。論理変換回路９１〜９４はいずれも、電源端子と接地端子との間に直列接続されるPMOSトランジスタ、PMOSトランジスタ、NMOSトランジスタおよびNMOSトランジスタを有する。

図９はリフレッシュコントローラ３４の内部構成の一例を示す回路図である。図９のリフレッシュコントローラ３４は、２つのNAND回路を交差接続したフリップフロップ１０１，１０２と、インバータ１０３〜１０７と、NAND回路１０９，１１０とを有する。

図１０はロウアドレススイッチ３７の内部構成の一例を示す回路図である。図１０のロウアドレススイッチ３７は、インバータ１１１，１１２と、OR回路１１３〜１１６と、NAND回路１１７，１１８と、インバータ１１９，１２０とを有する。

図１１はロウデコーダ３９の内部構成の一例を示す回路図である。図１１のロウデコーダ３９は、メモリセルにデータを書き込むときのワード線の電圧ＶWLHWとデータ保持時のワード線の電圧ＶWLLとの間に直列接続されるPMOSトランジスタ１２１および４つのNMOSトランジスタ１２２〜１２５と、PMOSトランジスタ１２１およびNMOSトランジスタ１２２の接続ノードに直列接続される３つのインバータ１２６〜１２８と、上記接続ノードと電圧ＶWLHWとの間に接続されるPMOSトランジスタ１２９とを有する。

外部からの信号BRASが高レベル（FBC３のプリチャージ状態）のとき、正のパルスからなるリフレッシュ要求信号REFREQが出ると仮定すると、信号BRASの反転信号REXTは低レベルなので、図９のリフレッシュコントローラ３４の出力であるリフレッシュ信号REFRESHが高レベルになる。これにより、リフレッシュ動作が開始される。

リフレッシュ信号REFRESHが高レベルになってから、時間τ3が経過すると、図６のtRASタイマ３２の出力信号REFTRASがハイレベルになり、図９のリフレッシュコントローラ３４内の後段のフリップフロップ１０２がリセットされて、リフレッシュ信号REFRESHは低レベルに落ち、リフレッシュ動作が完了する。

ところが、τ3の時間が経過する前に外部信号BRASが低レベルに下がった場合（リフレッシュ動作中に通常の読み出し／書き込み動作が割り込んできた場合）、外部信号BRASの反転信号REXTが高レベルになる。これにより、図９のリフレッシュコントローラ３４内の後段のフリップフロップ１０２がリセットされ、リフレッシュ信号REFRESH信号は低レベルになる。すなわち、リフレッシュ動作の途中で通常動作が割り込んできた場合には、リフレッシュ動作は強制的に中断される。そして、τ3の遅延時間が経過して、図６のtRASタイマ３２の出力信号REFTRASが高レベルになっても、図９のリフレッシュコントローラ３４内の前段のフリップフロップ１０１の出力がリセットされないように、信号REXTの反転信号により、NAND回路１１０の出力は強制的に高レベルになる。

その後、通常の読み出し／書き込み動作が終了して、外部信号BRASが再び高レベルになると、その反転信号REXTは低レベルになる。このとき、図６のtRASタイマ３２の出力信号REFTRASは低レベルになっているので、図９のリフレッシュコントローラ３４内の後段のフリップフロップ１０２が再びセットされて、リフレッシュ信号REFRESHが立ち上がる。これにより、先程中断したリフレッシュ動作が再開される。

このときリフレッシュするワード線は、図７のアドレスカウンタ３３の出力が図１０のロウアドレススイッチ３７を介して図１１のロウデコーダ３９に入力されて選択される。

図７のアドレスカウンタ３３は、図９のリフレッシュコントローラ３４内の前段のフリップフロップ１０１から出力される信号CTR, BCTRによりカウント動作を行うが、リフレッシュ動作中に通常の読み出し／書き込み動作の割込が入った場合でも、前段のフリップフロップ１０１はリセットされないため、信号CTR, BCTRの論理は変化しなくなり、アドレスカウンタ３３がカウントアップをすることもない。

したがって、割込が起こってリフレッシュ動作が中断されて、再びリフレッシュ動作を開始する場合のワード線は、割込前のワード線と同じであり、中断されたアドレスから正しくリフレッシュ動作を行うことができる。

通常の読み出し／書き込み動作の割込が入らずに、正常にリフレッシュ動作が完了した場合、図９のリフレッシュコントローラ３４内の前段および後段のフリップフロップ１０２はともにリセットされる。これにより、信号CTR, BCTRの論理が変化し、図７のアドレスカウンタ３３はカウントアップを行い、次のリフレッシュ動作時には、新たなワード線をリフレッシュするための準備が整う。

図９の前段のフリップフロップ１０１に入力される信号BPRSTは、このフリップフロップ１０１の２つの入力がともに高レベルであった場合に出力が曖昧になるのを防止するために、電源を投入した直後に低レベルを維持し、フリップフロップ１０１の出力が正常な値になった後にハイレベルに立ち上がる信号である。

図１２はRINT生成器３５の内部構成の一例を示す回路図である。図１０のRINT生成器３５は、遅延回路１３１〜１３３と、AND回路１３４，１３５と、NOR回路１３６，１３７とを有する。このRINT生成器３５で生成される信号RINTは、外部信号BRASの反転信号REXTとリフレッシュ信号REFRESHとを用いて生成される。

信号REXTが高レベルになって、τ1＋τ2の遅延時間の後に信号RINTが立ち上がる。以下、τ1＋τ2の時間が必要である理由を説明する。リフレッシュ動作を開始してワード線が立ち上がった後、通常の読み出し／書き込み動作（以下、通常動作）の割込があった場合、立ち上げたワード線を立ち下げて、通常動作に対応するワード線を立ち上げて通常動作を行い、通常動作の完了後に再びリフレッシュ動作用のワード線を立ち上げる場合に、ロウデコーダ３９が正しく切り替わる必要がある。

通常、ロウデコーダ３９は、図１１に示すように、ダイナミックNAND回路で構成されており、全アドレスがすべて低レベルになった後に、信号PRCHが低レベルになって、デコーダ回路が正しくプリチャージされ、その後に次のアドレスが入力されてワード線を立ち上げる、という順番が重要である。したがって、図１２のRINT生成器３５において、信号REXT, REFRESHが同時に切り替わっても、高レベルから低レベルになる信号はすぐに伝わって信号RINTは低レベルになるが、その後はロウアドレスがリセットされるまでの時間あるいは信号PRCHが低レベルになるまでの時間τ1と、ロウデコーダ３９が正しくプリチャージされるまでの時間あるいは信号PRCHの必要なパルス幅の時間τ2だけ待ってから、信号RINTを高レベルにする。このような動作を、図１２の回路構成により実現している。

通常の読み出し／書き込み動作とリフレッシュ動作とが競合するタイミングとして、図１３〜図１５の３通りが考えられる。

図１３は外部信号BRASがアクティブのときにリフレッシュ要求があった場合の動作タイミング図である。外部信号BRASの反転信号REXTが高レベルのときにリクエスト要求信号REFREQが来ても、図９のリフレッシュコントローラ３４内の後段のフリップフロップ１０２はセットされない。したがって、リフレッシュ信号REFRESHは低レベルのままである。

しかし、前段のフリップフロップ１０１はセットされるため、プリチャージ状態になり、信号REXTが低レベルになったとき（外部信号BRASがアクティブでないとき）に、後段のフリップフロップ１０２がセットされて、リフレッシュ信号REFRESHが高レベルになる。その後は、リフレッシュに必要なtRAS時間τ3を経過した後、リフレッシュ動作が完了する。

図１４は外部信号BRASが高レベル（プリチャージ状態）のときにリクエスト要求信号REFREQが来るが、その後すぐに外部信号BRASが低レベル（アクティブ状態）になる場合の動作タイミング図である。この場合、外部信号BRASの反転信号REXTが低レベルの間にリフレッシュ要求信号REFREQが来るため、すぐにリフレッシュ信号REFRESH信号が高レベルになる。ところが、リフレッシュに必要なtRAS時間τ3を経過する前に外部信号BRASがアクティブになるため、図９のリフレッシュコントローラ３４内の後段のフリップフロップ１０２がリセットされてしまい、リフレッシュ信号REFRESHが低レベルに落ちてしまう。

その後、外部信号BRASがプリチャージ状態になり、信号REXTが低レベルになると、再び図９のリフレッシュコントローラ３４内の後段のフリップフロップ１０２がセットされて、リフレッシュ信号REFRESHが立ち上がる。そして、リフレッシュに必要なtRAS時間τ3を経過した後、リフレッシュ動作が完了する。

リフレッシュ動作を中断してから再開するまでの間、図９のリフレッシュコントローラ３４内の前段のフリップフロップ１０１はセットされ続けているため、図７のアドレスカウンタ３３をカウントアップする信号CTRは高レベルを維持するため、リフレッシュ動作中断時に選択されていたワード線と、リフレッシュ動作再開時に選択されるワード線は同じであり、いったんリフレッシュ動作が中断されても、中断されたアドレスから正常にリフレッシュ動作を行うことができる。

図１５は外部信号BRASが高レベル（プリチャージ状態）のときにリフレッシュ要求信号REFREQが来て、リフレッシュ動作が完了するまでプリチャージ状態が続く場合の動作タイミング図である。

外部信号BRASの反転信号REXTが低レベル中に、リクエスト要求信号REFREQが出力されると、リフレッシュ信号REFRESHが高レベルになる。リフレッシュに必要なtRAS時間τ3内には外部信号BRASはアクティブ状態にならないため、リフレッシュ動作が正常に完了する。その後、外部信号BRASがアクティブ状態になって、通常の読み出し／書き込み動作があった後は、図１４のようにリフレッシュ動作に入ることはない。

図１６は、リフレッシュ動作の途中で、通常の読み出し動作の割込が入る場合の動作タイミング図である。時刻ｔ１で、リフレッシュ動作用のワード線が立ち上がった後、時刻ｔ２で外部信号BRASが低レベル（アクティブ状態）になると、ワード線はすぐに立ち下がるとともに、時刻ｔ３で通常読み出し用のワード線が立ち上がる。そして、時刻ｔ４でビット線BL, BBLの電位差が次第に大きくなり、時刻ｔ５になると、データ線DOUTの電位差も次第に大きくなり、データの読み出しが行われる。

読み出し動作が終了した後、時刻ｔ６で外部信号BRASを高レベル（プリチャージ状態）にすると、時刻ｔ７で通常読み出し用のワード線が立ち下がり、その後、時刻ｔ８で、中断していたリフレッシュ動作用のワード線が再び立ち上がる。

このように、第１の実施形態では、リフレッシュ動作中に通常の読み出し／書き込み要求が行われた場合には、リフレッシュ動作を中断して、通常の読み出し／書き込み動作を行い、その動作が終了した後にリフレッシュ動作を再開するようにしたため、リフレッシュ動作によって外部アクセス速度が制限されるおそれがなくなり、高速動作が可能になる。

なお、上述した第１の実施形態は、リフレッシュ要求REFREQが来てリフレッシュ動作を開始し、リフレッシュ動作がまだ完了していない間に次のリフレッシュ要求REFREQが来た場合には対応していない。したがって、外部BRASが連続してアクティブである時間は、（リフレッシュ間隔tREF＋２×tRAS）以内に制限される。ここで、リフレッシュ間隔tREFとは、図５のリフレッシュ・インターバルタイマ３１で規定される期間であり、リフレッシュ動作を開始してから次にリフレッシュ動作を開始するまでの時間である。また、tRASとは、図６のtRASタイマ３２で規定されるリフレッシュ動作に要する時間である。

通常は、リフレッシュ間隔tREFは数μ秒で、tRASは数10ns秒なので、ほぼリフレッシュ間隔により制限され、外部信号BRASをアクティブにしておく期間は長くとも数μ秒未満である。

本実施形態では、１Ｍビット程度のメモリ容量をもつ半導体記憶装置を想定しており、センスアンプ１を挟んで左右に512Ｋビットのセルアレイ２が配置されている。ただし、集積度やセルアレイ２の構成などは図示されたものに限定されない。例えば、同じ１Ｍビットのメモリ容量であっても、例えば256Ｋビットのセルアレイ２を４個設けてもよい。

（第２の実施形態）
第２の実施形態は、外部信号BRASをアクティブにしておける時間をできるだけ長くするものである。

図１７は本発明の第２の実施形態による半導体記憶装置の全体構成を示すブロック図である。図１７の半導体記憶装置は、独立にアクセス可能な４個のセルアレイ２を有する。各セルアレイ２は256Kビットのメモリ容量を持ち、チップ全体で１Ｍビットのメモリ容量を持つ。各セルアレイは、ロウアドレスA8R, A8Lで区別される。各セルアレイ２は、４個のRINT0生成器１４１、RINT1生成器１４２、RINT2生成器１４３およびRINT3生成器１４４により駆動される。各セルアレイ２は、それぞれ別個にセンスアンプ１を有し、読み出し／書き込み動作とリフレッシュ動作は、メモリアレイ単体で同時並行的に行うことができる。

なお、図１７では、簡略化のために、カラムパスとデータパスの回路を省略している。

本実施形態では、チップ全体としてプリチャージ状態か否かを判断するのではなく、各セルアレイ２ごとに判断して、各セルアレイ２ごとに個別にリフレッシュを行う。これにより、外部信号BRASが連続してアクティブになる許容時間tRAS(rw)に対する制限が、第１の実施形態では、tRAS(rw)＜tREF＋tRAS(ref)×２であったが、tRAS(rw)＜tREF×ｎ＋tRAS(ref)×２に緩和される。ここで、ｔRAS(ref)とは、リフレッシュ動作に必要な時間であり、ｎはセルアレイ２の数である。

図１７の半導体記憶装置において、図４におけるリフレッシュ・インターバルタイマ３１とリフレッシュコントローラ３４は、インターバルタイマ＆コントローラ１４５に一体化されている。このインターバルタイマ＆コントローラ１４５、ロウアドレスバッファ３６およびロウアドレスバッファコントローラ１４６は、各セルアレイ２で共有される。

一方、tRASタイマ３２、アドレスカウンタ３３、RINT生成器１４１〜１４４、ロウアドレススイッチ３７、ロウパスコントローラ３８およびロウデコーダ３９は、各セルアレイ２ごとに設けられている。

図１８はインターバルタイマ＆コントローラ１４５の内部構成の一例を示すブロック図、図１９は図１８のインターバル＆コントローラにより生成される信号のタイミング図である。

図１８に示すように、インターバルタイマ＆コントローラ１４５は、縦続接続された２つの分周回路１５１を有する。これら分周回路１５１は例えば図８と同様の回路で構成される。これら分周回路１５１は、入力信号を２分周して出力する。したがって、インターバルタイマ＆コントローラ１４５は、REFCTの周期の２倍の周期を持つ信号REFCT1と、４倍の周期を持つ信号REFCT2を生成する。

また、インターバルタイマ＆コントローラ１４５は、これら分周信号を用いて論理演算を行うためのNANDゲート１５２〜１５５とインバータ１５６〜１５９とを有する。これら４つのインバータは、図１９に示すように、リフレッシュ要求信号REFREQの４倍の周期をもち、それぞれが１周期ずつずれている信号REFREQ0, REFREQ1, REFREQ2, REFREQ3を生成する。

このように、第２の実施形態は、複数のセルアレイ２を設け、各セルアレイ２に対して個別にリフレッシュ動作と通常の読み出し／書き込み動作のいずれかを行えるようにしたため、外部信号BRASを連続してアクティブにする時間tRAS(rw)の制限がかなり緩和される。すなわち、tRAS(rw)＜tREF×ｎ＋tRAS(ref)×２の式で表されるように、セルアレイ２の数分だけtRAS(rw)を長くでき、第１の実施形態よりもさらに使い勝手のよいメモリを提供することができる。

上述した第１および第２の実施形態において、セルアレイ２がFBC３で構成されている場合には、リフレッシュは「０」データを記憶しているFBC３に対してのみ行えばよく、「１」データを記憶しているFBC３に対してはリフレッシュは不要である。そして、「０」データの書き込みは「１」データの書き込み（リフレッシュ）よりもはるかに高速に行えるため、リフレッシュに要するサイクル時間は通常の読み出し／書き込み（通常動作）に要するサイクル時間よりもはるかに短くてすむ。したがって、通常動作時の外部信号BRASのプリチャージ時間tRPの最小スペックの制限はかなり緩和することが可能であり、通常動作時の制約に関しては、tRASとともにtRPについても、VSRAM機能を持たない一般的なDRAMの仕様とほぼ同様の値を実現できる。

本発明の第１の実施形態に係る半導体記憶装置の内部構成を示す回路図。図１の半導体記憶装置内に設けられるセンスアンプ１内部の詳細な回路図。図２のセンスアンプ１内のコア部分であるセンスコア部１１の内部構成の詳細回路図。本実施形態の半導体記憶装置の全体構成を示すブロック図。リフレッシュ・インターバルタイマ３１の内部構成の一例を示す回路図。 tRASタイマ３２の内部構成の一例を示す回路図。アドレスカウンタ３３の内部構成の一例を示すブロック図。分周回路８５の内部構成の一例を示す回路図。リフレッシュコントローラ３４の内部構成の一例を示す回路図。ロウアドレススイッチ３７の内部構成の一例を示す回路図。ロウデコーダ３９の内部構成の一例を示す回路図。 RINT生成器３５の内部構成の一例を示す回路図。外部信号BRASがアクティブのときにリフレッシュ要求があった場合の動作タイミング図。外部信号BRASが高レベルのときにリクエスト要求信号REFREQが来るが、その後すぐに外部信号BRASが低レベルになる場合の動作タイミング図。外部信号BRASが高レベルのときにリフレッシュ要求信号REFREQが来て、リフレッシュ動作が完了するまでプリチャージ状態が続く場合の動作タイミング図。リフレッシュ動作の途中で、通常の読み出し動作の割込が入る場合の動作タイミング図。本発明の第２の実施形態による半導体記憶装置の全体構成を示すブロック図。インターバルタイマ＆コントローラ１４５の内部構成の一例を示すブロック図。図１８のインターバル＆コントローラにより生成される信号のタイミング図。

符号の説明

１センスアンプ
２セルアレイ
１１センスコア部
２１電流負荷回路
２２，２３ダイナミックラッチ回路
３１リフレッシュ・インターバルタイマ
３２ tRASタイマ
３３アドレスカウンタ
３４リフレッシュコントローラ
３５ RINT生成器
３７ロウアドレススイッチ
３９ロウデコーダ

Claims

リフレッシュ動作が必要なメモリセルと、
前記メモリセルに対して外部から読み出しあるいは書き込みについての外部アクセスの要求が来ると、リフレッシュ動作を中断するリフレッシュ制御回路と、を備えることを特徴とする半導体記憶装置。
前記リフレッシュ制御回路は、外部アクセスの要求に応じてリフレッシュ動作を中断した場合、該外部アクセスが完了した後、次の回のリフレッシュ動作を開始するまでの間に、中断したリフレッシュ動作を完了することを特徴とする請求項１に記載の半導体記憶装置。
前記メモリセルに対して、リフレッシュ動作を行ってから次にリフレッシュ動作を行うまでの第１の期間を規定するために時間計測を行う第１の時間計測器と、
リフレッシュ動作に必要な第２の期間を規定するために時間計測を行う第２の時間計測器と、
リフレッシュ動作を行うべきメモリセルのアドレスを生成するアドレス生成器と、を備え、
前記リフレッシュ制御回路は、前記第１の時間計測器および前記第２の時間計測器の出力と外部からのアクセス信号とに基づいて、リフレッシュ動作のタイミングを制御することを特徴とする請求項１または２に記載の半導体記憶装置。
それぞれ複数のメモリセルを有し、個別にリフレッシュを行うことが可能な複数のセルアレイを備え、
前記リフレッシュ制御回路は、前記複数のセルアレイの動作状態を個別に判断して、各セルアレイのリフレッシュを行うか否かを制御することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
前記リフレッシュ動作を行うべきメモリセルのアドレスを生成するアドレス生成器にて、リフレッシュ動作が外部アクセスにより中断された場合には、新たなアドレスの生成が抑制されることを特徴とする請求項３または４に記載の半導体記憶装置。