JP2018163723A - メモリデバイス及びメモリシステム - Google Patents
メモリデバイス及びメモリシステム Download PDFInfo
- Publication number
- JP2018163723A JP2018163723A JP2017060387A JP2017060387A JP2018163723A JP 2018163723 A JP2018163723 A JP 2018163723A JP 2017060387 A JP2017060387 A JP 2017060387A JP 2017060387 A JP2017060387 A JP 2017060387A JP 2018163723 A JP2018163723 A JP 2018163723A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- sequencer
- value
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 246
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 8
- 238000012546 transfer Methods 0.000 description 86
- 238000012986 modification Methods 0.000 description 69
- 230000004048 modification Effects 0.000 description 69
- 238000000034 method Methods 0.000 description 20
- 230000006866 deterioration Effects 0.000 description 17
- 230000000694 effects Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 101100481703 Arabidopsis thaliana TMK2 gene Proteins 0.000 description 6
- 101710186414 N-succinylglutamate 5-semialdehyde dehydrogenase Proteins 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- FWYUJENICVGSJH-UHFFFAOYSA-M sodium;2-[bis[2-[2-(2-methyl-5-nitroimidazol-1-yl)ethoxy]-2-oxoethyl]amino]acetate Chemical compound [Na+].CC1=NC=C([N+]([O-])=O)N1CCOC(=O)CN(CC([O-])=O)CC(=O)OCCN1C([N+]([O-])=O)=CN=C1C FWYUJENICVGSJH-UHFFFAOYSA-M 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
【課題】動作信頼性を向上できるメモリデバイス及びメモリシステムを提供する。【解決手段】メモリデバイスは、データを記憶する第１メモリセルと、第１メモリセルに接続される第１ワード線と、第１ワード線に電圧を供給する第１回路と、第１回路を制御する第２回路と、第１回路及び第２回路を制御するシーケンサと、を備え、第１メモリセルにデータを書込む場合、シーケンサは条件を満たすか否かを判定し、条件を満たさないと判定する場合、第２回路に、第１電圧を生成させ、条件を満たすと判定する場合、第２回路に、第１電圧よりも高い第２電圧を生成させ、第１回路は、第１電圧または第２電圧に基づいて、第２電圧よりも低い第３電圧を、第１ワード線に供給する。【選択図】図７
Description
本実施形態は、メモリデバイス及びメモリシステムに関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
動作信頼性を向上できるメモリデバイス及びメモリシステムを提供する。
実施形態のメモリデバイスは、データを記憶する第１メモリセルと、第１メモリセルに接続される第１ワード線と、第１ワード線に電圧を供給する第１回路と、第１回路を制御する第２回路と、第１回路及び第２回路を制御するシーケンサと、を備え、第１メモリセルにデータを書込む場合、シーケンサは条件を満たすか否かを判定し、条件を満たさないと判定する場合、第２回路に、第１電圧を生成させ、条件を満たすと判定する場合、第２回路に、第１電圧よりも高い第２電圧を生成させ、第１回路は、第１電圧または第２電圧に基づいて、第２電圧よりも低い第３電圧を、第１ワード線に供給する。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。以下ではメモリデバイスとして、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
＜１＞第１実施形態
第１実施形態に係るメモリデバイスについて説明する。
第１実施形態に係るメモリデバイスについて説明する。
＜１−１＞構成
＜１−１−１＞メモリシステムの構成
まず、本実施形態に係るメモリデバイスを含むメモリシステムの大まかな全体構成について、図１を用いて説明する。
＜１−１−１＞メモリシステムの構成
まず、本実施形態に係るメモリデバイスを含むメモリシステムの大まかな全体構成について、図１を用いて説明する。
図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ（メモリデバイス）１００とメモリコントローラ２００を備えている。ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。メモリコントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト装置３００に接続される。そしてメモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト装置３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト装置３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号ＤＱである。
信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号ＤＱがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号ＷＥｎは“Ｌ（low）”レベルでアサートされ、入力信号ＤＱをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。なお、「アサート」とは、信号（または論理）が有効（アクティブ）な状態とされていることを意味し、これに相対する用語として「ネゲート」は信号（または論理が無効（インアクティブ）な状態とされていることを意味する。信号ＲＥｎも“Ｌ”レベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号ＤＱを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（メモリコントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。入出力信号ＤＱは、例えば８ビットの信号である。そして入出力信号ＤＱは、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書込みデータ、及び読み出しデータ等である。
＜１−１−２＞メモリコントローラ２００の構成
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。図１に示すようにメモリコントローラ２００は、ホストインターフェース回路（ホストＩ／Ｆ）２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）２５０、及びＥＣＣ回路２６０を備えている。
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。図１に示すようにメモリコントローラ２００は、ホストインターフェース回路（ホストＩ／Ｆ）２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）２５０、及びＥＣＣ回路２６０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト装置３００と接続され、ホスト装置３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト装置３００へ転送する。
プロセッサ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト装置３００から書込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、プロセッサ２３０から受信した命令に基づき、信号ＡＬＥ、ＣＬＥ、ＷＥｎ、及びＲＥｎをＮＡＮＤ型フラッシュメモリ１００へ出力する。また書込み時には、プロセッサ２３０で発行された書込みコマンド、及びバッファメモリ２４０内の書込みデータを、入出力信号ＤＱとしてＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、プロセッサ２３０で発行された読み出しコマンドを、入出力信号ＤＱとしてＮＡＮＤ型フラッシュメモリ１００へ転送し、更にＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを入出力信号ＤＱとして受信し、これをバッファメモリ２４０へ転送する。
バッファメモリ２４０は、書込みデータや読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書込み時には書込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
＜１−１−３＞ ＮＡＮＤ型フラッシュメモリ１００の構成
＜１−１−３−１＞ ＮＡＮＤ型フラッシュメモリ１００の全体構成
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０（１２０−０〜１２０−３）、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、シーケンサ１７０、及びステータスレジスタ１８０を備える。
＜１−１−３−１＞ ＮＡＮＤ型フラッシュメモリ１００の全体構成
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０（１２０−０〜１２０−３）、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、シーケンサ１７０、及びステータスレジスタ１８０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫ（図１では一例としてＢＬＫ０〜ＢＬＫ３）を備えている。そしてメモリセルアレイ１１０は、メモリコントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０−０〜１２０−３は、ブロックＢＬＫ０〜ＢＬＫ３にそれぞれ対応付けて設けられ、対応するブロックＢＬＫを選択する。
ドライバ回路１３０は、ロウデコーダ１２０−０〜１２０−３を介して、選択されたブロックＢＬＫ０〜ＢＬＫ３のいずれかに電圧を出力する。
センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、このデータＤＡＴをメモリコントローラ２００に出力する。データの書込み時には、メモリコントローラ２００から受信した書込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、メモリコントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、メモリコントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
ステータスレジスタ１８０は、ＮＡＮＤ型フラッシュメモリ１００のステータス情報等を記憶する。具体的には、ステータスレジスタ１８０は、後述するプログラムループ数やイレースループ数等を記憶する。
＜１−１−３−２＞ メモリセルアレイ１１０
次に、上記メモリセルアレイ１１０の構成の詳細について説明する。図２はいずれかのブロックＢＬＫの回路図であり、他のブロックＢＬＫも同様の構成を有している。
次に、上記メモリセルアレイ１１０の構成の詳細について説明する。図２はいずれかのブロックＢＬＫの回路図であり、他のブロックＢＬＫも同様の構成を有している。
図２に示すように、ブロックＢＬＫは複数のストリングユニットＳＵ（図２では一例としてＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１１１を含む。
ＮＡＮＤストリング１１１の各々は、複数のメモリセルトランジスタＭＴ（図２では一例としてＭＴ０〜ＭＴ４７）と、選択トランジスタＳＴ（ＳＴ１、ＳＴ２）とを含んでいる。
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ４７の一端は選択トランジスタＳＴ１の一端に接続され、他端側のメモリセルトランジスタＭＴ０の一端は選択トランジスタＳＴ２の一端に接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ４７に共通接続される。
すなわち、ワード線ＷＬ０〜ＷＬ４７及びセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックであってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
また、メモリセルアレイ１１０内でマトリクス状に配置されたＮＡＮＤストリング１１１のうち、同一行にあるＮＡＮＤストリング１１１の選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）：Ｌは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング１１１を共通に接続し、更に複数のブロックＢＬＫ間でもＮＡＮＤストリング１１１を共通に接続する。また、選択トランジスタＳＴ２の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング１１１を共通に接続する。
データの読み出し及び書込みは、いずれかのブロックのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。
データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
＜１−１−３−３＞ ブロックＢＬＫの一部領域の断面
図３を用いて、ブロックＢＬＫの一部領域の断面について説明する。図３に示すように、ｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１１１が設けられている。すなわち、ウェル領域２０上には、第３方向に沿ってセレクトゲート線ＳＧＳとして機能する例えば４層の配線層２７、ワード線ＷＬ０〜ＷＬ４７として機能する４８層の配線層２３、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層２５が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が設けられている。
図３を用いて、ブロックＢＬＫの一部領域の断面について説明する。図３に示すように、ｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１１１が設けられている。すなわち、ウェル領域２０上には、第３方向に沿ってセレクトゲート線ＳＧＳとして機能する例えば４層の配線層２７、ワード線ＷＬ０〜ＷＬ４７として機能する４８層の配線層２３、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層２５が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が設けられている。
ウェル領域２０上には、第３方向に延伸するピラー状の半導体３１が設けられている。半導体３１の側面には、ゲート絶縁膜３０、電荷蓄積層（絶縁膜）２９、及びブロック絶縁膜２８が順次設けられ、柱状構造が構成される。そして、柱状構造の側面には、配線層２５、２３、２７が設けられ、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が構成されている。半導体３１は、ＮＡＮＤストリング１１１の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体３１の上端は、ビット線ＢＬとして機能する金属配線層３２に接続される。
ウェル領域２０の表面領域内には、ｎ＋型不純物拡散層３３が設けられている。拡散層３３上にはコンタクトプラグ３５が設けられ、コンタクトプラグ３５は、ソース線ＳＬとして機能する金属配線層３６に接続される。更に、ウェル領域２０の表面領域内には、ｐ＋型不純物拡散層３４が設けられている。拡散層３４上にはコンタクトプラグ３７が設けられ、コンタクトプラグ３７は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３８に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して半導体３１に電位を印加するための配線である。
以上の構成が、第２方向（第３方向に直交する方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１１１の集合によってストリングユニットＳＵが形成される。
更に、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
＜１−１−３−４＞ ロウデコーダ
次に、ロウデコーダ１２０の構成について、図４を用いて説明する。
次に、ロウデコーダ１２０の構成について、図４を用いて説明する。
図４に示すようにロウデコーダ１２０は、ブロックデコーダ４０及び高耐圧ｎチャネルＭＯＳトランジスタ５０（５０−０〜５０−５２）を備えている。高耐圧ｎチャネルＭＯＳトランジスタ５０を転送トランジスタとも記載する。
まずブロックデコーダ４０について説明する。ブロックデコーダ４０は、データの書込み、読み出し、及び消去時において、アドレスレジスタ１５０から受信したブロックアドレスＢＡをデコードする。そして、ブロックアドレスＢＡが、対応するブロックＢＬＫに一致した際には、信号ＶＲＤＥＣをアサートする。アサートされた信号ＶＲＤＥＣ（ＢＬＫＳＥＬと記載しても良い）の電位は、トランジスタ５０をオン状態とする電圧とされる。他方で、ブロックアドレスＢＡが当該ブロックＢＬＫに一致しなかった際には、信号ＶＲＤＥＣはネゲートされ、その電位は、トランジスタ５０をオフ状態とする電圧（例えば０Ｖ）とされる。
次に、トランジスタ５０について説明する。トランジスタ５０−０〜５０−４７は、選択ブロックＢＬＫのワード線ＷＬ０〜ＷＬ４７に電圧を転送する。トランジスタ５０−０〜５０−４７はそれぞれ、一端が、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ４７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ４７にそれぞれ接続され、ゲートに信号ＶＲＤＥＣが供給される。
トランジスタ５０−４８〜５０−５１は、選択ブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に電圧を転送する。トランジスタ５０−４８〜５０−５１はそれぞれ、一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートに信号ＶＲＤＥＣが供給される。
トランジスタ５０−５２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＳに電圧を転送する。トランジスタ５０−５２は、一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＳに接続され、他端が信号線ＳＧＳＤに接続され、ゲートに信号ＶＲＤＥＣが供給される。
従って、例えば選択ブロックＢＬＫに対応するロウデコーダ１２０では、トランジスタ５０−０〜５０−５２はオン状態とされる。これにより、ワード線ＷＬ０〜ＷＬ４７は信号線ＣＧ０〜ＣＧ４７に接続され、セレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、セレクトゲート線ＳＧＳは信号線ＳＧＳＤに接続される。
他方、非選択ブロックＢＬＫに対応するロウデコーダ１２０では、トランジスタ５０−０〜５０−５２はオフ状態とされる。これにより、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、及びＳＧＳは、信号線ＣＧ、ＳＧＤＤ、及びＳＧＳＤから電気的に分離される。
信号線ＣＧ、ＳＧＤＤ、及びＳＧＳＤは、ロウデコーダ１２０−１〜１２０−３で共通に用いられる。そして、ドライバ回路１３０が、アドレスレジスタ１５０から受信したページアドレスＰＡに従って、信号線ＣＧ、ＳＧＤＤ、及びＳＧＳＤに電圧を印加する。つまり、ドライバ回路１３０から出力される電圧は、選択ブロックに対応するいずれかのロウデコーダ１２０内のトランジスタ５０を介して、選択ブロック内の配線ＷＬ、ＳＧＤ、及びＳＧＳに転送される。
ドライバ回路１３０は、少なくともＣＧドライバ１３１、ＳＧＳドライバ１３２、ＳＧＤドライバ１３３、及びＴＳＦドライバ１３４を備えている。ＣＧドライバ１３１は、信号線ＣＧに信号を供給する。ＳＧＳドライバ１３２は、信号線ＳＧＳＤに信号を供給する。ＳＧＤドライバ１３３は、信号線ＳＧＤＤに信号を供給する。ＴＳＦドライバ１３４は、信号ＶＲＤＥＣを供給する。
なお、本例では、簡単のため１つのロウデコーダ１２０内には、トランジスタ５０（５０−０〜５０−５２）がそれぞれ１つのみ設けられている。しかし、トランジスタ５０は、直列に複数個設けられても良い。
＜１−１−３−５＞ ＣＧドライバ及びＴＳＦドライバ
次に、図５を用いて、ＣＧドライバ１３１及びＴＳＦドライバ１３４について説明する。
次に、図５を用いて、ＣＧドライバ１３１及びＴＳＦドライバ１３４について説明する。
ＴＳＦドライバ１３４は、第１ドライバ１３４０を備えている。第１ドライバ１３４０は、シーケンサ１７０からの制御信号に基づき、電圧ＶＰＧＭＨＬまたはＶＰＧＭＨＨ（ＶＰＧＭＨＬ＜ＶＰＧＭＨＨ）を信号ＶＢＳＴ（またはＶＲＤＥＣ）として、ノードＮ１を介してＣＧドライバ１３１及びロウデコーダ１２０に供給する。
ＣＧドライバ１３１は、信号線ＣＧに対応する複数の高耐圧ｎチャネルＭＯＳトランジスタ１３１０（図５の例では１３１０―０〜１３１０―４７）と、第１レベルシフタ１３１１と、を備えている。第１レベルシフタ１３１１は、ノードＮ１を介して供給された電圧ＶＰＧＭＨＬまたはＶＰＧＭＨＨを、信号ＶＢＳＴとしてトランジスタ１３１０に供給する。
トランジスタ１３１０は、信号線ＣＧに電圧を転送する。トランジスタ１３１０は一端が信号線ＣＧに接続され、他端に電圧が印加され、ゲートに信号ＶＢＳＴが供給される。図５では簡単のため、電圧ＶＰＧＭを転送するためのトランジスタ１３１０のみを示している。しかし、これに限らず、信号線ＣＧに各種電圧を印加するための高耐圧ｎチャネルＭＯＳトランジスタが設けられても良い。この高耐圧ｎチャネルＭＯＳトランジスタ１３１０を転送トランジスタとも記載する。
なお、本例では、簡単のため１つの信号線ＣＧに１つのトランジスタ１３１０が接続されている。しかし、１つの信号線ＣＧに複数のトランジスタ１３１０が直列に接続されても良い。
＜１−１−３−６＞ 第１ドライバ
次に、図６を用いて、第１ドライバ１３４０について説明する。
次に、図６を用いて、第１ドライバ１３４０について説明する。
第１ドライバ１３４０は、高耐圧ｎチャネルＭＯＳトランジスタ１３４０−０〜１３４０−２を備えている。トランジスタ１３４０−０は、ノードＮ２を介して一端に電圧ＶＰＧＭが印加され、他端及びゲートがノードＮ３に接続され、他端及びゲートに信号ＶＰＨＬが供給される。トランジスタ１３４０−１は、一端がノードＮ３に接続され、他端及びゲートがノードＮ１に接続され、他端及びゲートに信号ＶＰＨが供給される。トランジスタ１３４０−２は、ノードＮ２を介して一端に電圧ＶＰＧＭが印加され、他端及びゲートがノードＮ３に接続され、他端及びゲートに信号ＶＰＨＨが供給される。
信号ＶＰＨ、ＶＰＨＬ、及びＶＰＨＨはシーケンサ１７０から供給される。
シーケンサ１７０は、電圧ＶＰＧＭＨＬを生成する場合、信号ＶＰＨを“Ｈ（Ｈ＞Ｌ）”レベルにし、信号ＶＰＨＬを“Ｈ”レベルにし、信号ＶＰＨＨを“Ｌ”レベルにする。それにより、ドライバ１３４０はノードＮ１に電圧ＶＰＧＭＨＬを供給する（矢印Ａ参照）。
シーケンサ１７０は、電圧ＶＰＧＭＨＨを生成する場合、信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｌ”レベルにし、信号ＶＰＨＨを“Ｈ”レベルにする。それにより、ドライバ１３４０はノードＮ１に電圧ＶＰＧＭＨＨを供給する（矢印Ｂ参照）。
なお、ここでは、簡単のため、第１ドライバ１３４０が３つのトランジスタ１３４０−０〜１３４０−２を備えている場合について説明したが、これに限らない。ドライバ１３４０が、電圧ＶＰＧＭＨＬ及び電圧ＶＰＧＭＨＨを選択的に生成できる構成であればどのような回路でも良い。
シーケンサ１７０が、どのように電圧ＶＰＧＭＨＬまたは電圧ＶＰＧＭＨＨを選択するかについては、後述する。
＜１−２＞ 動作
＜１−２−１＞ フローチャート
図７を用いて、書込み動作（Ｓ１０００）のフローチャートについて説明する。
＜１−２−１＞ フローチャート
図７を用いて、書込み動作（Ｓ１０００）のフローチャートについて説明する。
ところで書込み動作は、プログラム動作とプログラムベリファイ動作とを含んでいる。プログラム動作とは、選択メモリセルトランジスタの電荷蓄積層に電子を注入する動作である。プログラムベリファイ動作とは、プログラム動作が完了したか否かを確認する動作である。
［Ｓ１００１］
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したか否かを判定する。
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したか否かを判定する。
［Ｓ１００２］
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているプログラムループ数が第１値以下か否かを判定する。第１値は、予め設定されていても良く、ユーザが任意に設定しても良い。このプログラムループ数とは、ステップＳ１００１にてライトコマンドを受信する前に行われた書込み動作のうちで最新の書込み動作（直前の書込み動作）に係るプログラムループ数である。
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているプログラムループ数が第１値以下か否かを判定する。第１値は、予め設定されていても良く、ユーザが任意に設定しても良い。このプログラムループ数とは、ステップＳ１００１にてライトコマンドを受信する前に行われた書込み動作のうちで最新の書込み動作（直前の書込み動作）に係るプログラムループ数である。
［Ｓ１００３］
シーケンサ１７０は、プログラムループ数が第１値以下でないと判定する場合（ステップＳ１００２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｈ”レベルにし、信号ＶＰＨＨを“Ｌ”レベルにする。
シーケンサ１７０は、プログラムループ数が第１値以下でないと判定する場合（ステップＳ１００２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｈ”レベルにし、信号ＶＰＨＨを“Ｌ”レベルにする。
［Ｓ１００４］
シーケンサ１７０は、プログラムループ数が第１値以下であると判定する場合（ステップＳ１００２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｌ”レベルにし、信号ＶＰＨＨを“Ｈ”レベルにする。
シーケンサ１７０は、プログラムループ数が第１値以下であると判定する場合（ステップＳ１００２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｌ”レベルにし、信号ＶＰＨＨを“Ｈ”レベルにする。
［Ｓ１００５］
シーケンサ１７０は、プログラム動作を行う。
シーケンサ１７０は、プログラム動作を行う。
図８を用いて、プログラム動作の基本的な動作波形について説明する。
［時刻Ｔ０］〜［時刻Ｔ１］
ドライバ１３４は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬ（ＶＳＳ＜ＶＰＧＭＨＬ）または電圧ＶＰＧＭＨＨ（ＶＰＧＭＨＬ＜ＶＰＧＭＨＨ）に昇圧する。電圧ＶＰＧＭＨＬまたは電圧ＶＰＧＭＨＨは、トランジスタ５０、及び１３１０をオン状態にする電圧である。
ドライバ１３４は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬ（ＶＳＳ＜ＶＰＧＭＨＬ）または電圧ＶＰＧＭＨＨ（ＶＰＧＭＨＬ＜ＶＰＧＭＨＨ）に昇圧する。電圧ＶＰＧＭＨＬまたは電圧ＶＰＧＭＨＨは、トランジスタ５０、及び１３１０をオン状態にする電圧である。
［時刻Ｔ１］〜［時刻Ｔ２］
時刻Ｔ１においてロウデコーダ１２０は、アドレスレジスタ１５０から与えられるブロックアドレスＢＡに従って、ブロックＢＬＫを選択する。そしてロウデコーダ１２０は、選択セレクトゲート線ＳＧＤ＿ＳＥＬに、電圧ＶＳＧＤ＿ＰＲＯＧ（例えば、ＶＳＳ＜ＶＳＧＤ＿ＰＲＯＧ＜ＶＰＧＭＨＬ）を印加し、選択セレクトゲート線ＳＧＳ＿ＳＥＬ、非選択セレクトゲート線ＳＧＳ＿ＵＳＥＬに電圧ＶＳＧＳを印加し、非選択セレクトゲート線ＳＧＤ＿ＵＳＥＬに電圧ＶＳＳを印加する。電圧ＶＳＧＤ＿ＰＲＯＧは、選択トランジスタＳＴ１をオン状態にする電圧である。
時刻Ｔ１においてロウデコーダ１２０は、アドレスレジスタ１５０から与えられるブロックアドレスＢＡに従って、ブロックＢＬＫを選択する。そしてロウデコーダ１２０は、選択セレクトゲート線ＳＧＤ＿ＳＥＬに、電圧ＶＳＧＤ＿ＰＲＯＧ（例えば、ＶＳＳ＜ＶＳＧＤ＿ＰＲＯＧ＜ＶＰＧＭＨＬ）を印加し、選択セレクトゲート線ＳＧＳ＿ＳＥＬ、非選択セレクトゲート線ＳＧＳ＿ＵＳＥＬに電圧ＶＳＧＳを印加し、非選択セレクトゲート線ＳＧＤ＿ＵＳＥＬに電圧ＶＳＳを印加する。電圧ＶＳＧＤ＿ＰＲＯＧは、選択トランジスタＳＴ１をオン状態にする電圧である。
時刻Ｔ１においてセンスアンプ１４０は、メモリセルトランジスタＭＴの電荷蓄積層２９に電子を注入する書込みビット線ＢＬ＿ｐｒｏｇに例えば電圧ＶＳＳを印加し、メモリセルトランジスタＭＴの電荷蓄積層２９への電子の注入を抑制する非書込みビット線ＢＬ＿ｉｎｈｉｂｉｔに電圧ＶＤＤ（ＶＳＳ＜ＶＤＤ＜ＶＳＧＤ＿ＰＲＯＧ）を印加する。
［時刻Ｔ２］〜［時刻Ｔ３］
引き続き時刻Ｔ２においてロウデコーダ１２０は、選択セレクトゲート線ＳＧＤ＿ＳＥＬに電圧ＶＳＧＤ（ＶＳＳ＜ＶＳＧＤ＜ＶＳＧＤ＿ＰＲＯＧ）を印加する。電圧ＶＳＧＤは、選択トランジスタＳＴ１に対して電圧ＶＳＳの転送を可能とさせるが、電圧ＶＤＤの転送は不能とさせる電圧である。従って、非書込みビット線ＢＬ＿ｉｎｈｉｂｉｔに対応する選択トランジスタＳＴ１は、カットオフ状態となる。
引き続き時刻Ｔ２においてロウデコーダ１２０は、選択セレクトゲート線ＳＧＤ＿ＳＥＬに電圧ＶＳＧＤ（ＶＳＳ＜ＶＳＧＤ＜ＶＳＧＤ＿ＰＲＯＧ）を印加する。電圧ＶＳＧＤは、選択トランジスタＳＴ１に対して電圧ＶＳＳの転送を可能とさせるが、電圧ＶＤＤの転送は不能とさせる電圧である。従って、非書込みビット線ＢＬ＿ｉｎｈｉｂｉｔに対応する選択トランジスタＳＴ１は、カットオフ状態となる。
［時刻Ｔ３］〜［時刻Ｔ４］
次に、時刻Ｔ３においてロウデコーダ１２０は、ワード線ＷＬ（ＷＬ＿ＳＥＬ及びＷＬ＿ＵＳＥＬ）に電圧ＶＰＡＳＳ（ＶＳＧＤ＜ＶＰＡＳＳ＜ＶＰＧＭＨＬ）を印加する。
次に、時刻Ｔ３においてロウデコーダ１２０は、ワード線ＷＬ（ＷＬ＿ＳＥＬ及びＷＬ＿ＵＳＥＬ）に電圧ＶＰＡＳＳ（ＶＳＧＤ＜ＶＰＡＳＳ＜ＶＰＧＭＨＬ）を印加する。
［時刻Ｔ４］〜［時刻Ｔ５］
引き続きロウデコーダ１２０は、複数の選択ワード線ＷＬ＿ＳＥＬに印加する電圧を電圧ＶＰＡＳＳから電圧ＶＰＧＭ（ＶＰＡＳＳ＜ＶＰＧＭ＜ＶＰＧＭＨＬ）に昇圧する。これにより、選択ワード線ＷＬ＿ＳＥＬに接続された選択メモリセルトランジスタに電子が注入される。電圧ＶＰＧＭは、書込むデータや、プログラム回数に応じて適宜変更される。
引き続きロウデコーダ１２０は、複数の選択ワード線ＷＬ＿ＳＥＬに印加する電圧を電圧ＶＰＡＳＳから電圧ＶＰＧＭ（ＶＰＡＳＳ＜ＶＰＧＭ＜ＶＰＧＭＨＬ）に昇圧する。これにより、選択ワード線ＷＬ＿ＳＥＬに接続された選択メモリセルトランジスタに電子が注入される。電圧ＶＰＧＭは、書込むデータや、プログラム回数に応じて適宜変更される。
［時刻Ｔ５］〜［時刻Ｔ６］
時刻Ｔ４〜時刻Ｔ５の期間でプログラムされた後、時刻Ｔ５〜時刻Ｔ６においてロウデコーダ１２０は、ワード線ＷＬ、選択セレクトゲート線ＳＧＤ＿ＳＥＬを例えば数Ｖに降圧し、センスアンプ１４０は、非書込みビット線ＢＬ＿ｉｎｈｉｂｉｔを電圧ＶＳＳに降圧する。ドライバ１３４は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＳＳに降圧する。これによりプログラム動作が終了する。
時刻Ｔ４〜時刻Ｔ５の期間でプログラムされた後、時刻Ｔ５〜時刻Ｔ６においてロウデコーダ１２０は、ワード線ＷＬ、選択セレクトゲート線ＳＧＤ＿ＳＥＬを例えば数Ｖに降圧し、センスアンプ１４０は、非書込みビット線ＢＬ＿ｉｎｈｉｂｉｔを電圧ＶＳＳに降圧する。ドライバ１３４は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＳＳに降圧する。これによりプログラム動作が終了する。
［Ｓ１００６］
図７に示すように、シーケンサ１７０は、プログラム動作が終了すると、プログラムベリファイ動作を行う。
図７に示すように、シーケンサ１７０は、プログラム動作が終了すると、プログラムベリファイ動作を行う。
図９を用いて、プログラムベリファイ動作の基本的な動作波形について説明する。なお、図９に示す波形は、後述イレースベリファイにも適用可能である。
［時刻Ｔ７］〜［時刻Ｔ８］
ドライバ１３４は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＲＥＡＤＨ（ＶＳＳ＜ＶＲＥＡＤＨ）に昇圧する。電圧ＶＲＥＡＤＨは、トランジスタ５０、及び１３１０をオン状態にする電圧である。
ドライバ１３４は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＲＥＡＤＨ（ＶＳＳ＜ＶＲＥＡＤＨ）に昇圧する。電圧ＶＲＥＡＤＨは、トランジスタ５０、及び１３１０をオン状態にする電圧である。
［時刻Ｔ８］〜［時刻Ｔ９］
時刻Ｔ８においてロウデコーダ１２０は、選択セレクトゲート線ＳＧＤ＿ＳＥＬ、ＳＧＳ＿ＳＥＬに、電圧ＶＳＧ（例えば、ＶＳＳ＜ＶＳＧ＜ＶＲＥＡＤＨ）を印加し、非選択セレクトゲート線ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＵＳＥＬに電圧ＶＳＳを印加し、非選択ワード線ＷＬ＿ＵＳＥＬに電圧ＶＲＥＡＤ（ＶＳＳ＜ＶＲＥＡＤ＜ＶＲＥＡＤＨ）を印加する。電圧ＶＳＧは、選択トランジスタＳＴ１をオン状態にする電圧である。
時刻Ｔ８においてロウデコーダ１２０は、選択セレクトゲート線ＳＧＤ＿ＳＥＬ、ＳＧＳ＿ＳＥＬに、電圧ＶＳＧ（例えば、ＶＳＳ＜ＶＳＧ＜ＶＲＥＡＤＨ）を印加し、非選択セレクトゲート線ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＵＳＥＬに電圧ＶＳＳを印加し、非選択ワード線ＷＬ＿ＵＳＥＬに電圧ＶＲＥＡＤ（ＶＳＳ＜ＶＲＥＡＤ＜ＶＲＥＡＤＨ）を印加する。電圧ＶＳＧは、選択トランジスタＳＴ１をオン状態にする電圧である。
時刻Ｔ８においてセンスアンプ１４０は、ビット線ＢＬ（ＢＬ＿ｐｒｏｇ及びＢＬ＿ｉｎｈｉｂｉｔ）に例えば電圧ＶＢＬ（ＶＳＳ＜ＶＢＬ＜ＶＲＥＡＤ）を印加する。
［時刻Ｔ９］〜［時刻Ｔ１０］
時刻Ｔ９においてロウデコーダ１２０は、選択ワード線ＷＬ＿ＳＥＬに電圧ＶＰＶＦＹ（ＶＳＳ＜ＶＰＶＦＹ＜ＶＲＥＡＤ）を印加する。シーケンサ１７０そして、センスアンプ１４０は、選択メモリセルトランジスタのデータを読み出す。これにより、選択メモリセルトランジスタはプログラムベリファイにパスしているかフェイルしているかが判定される。
時刻Ｔ９においてロウデコーダ１２０は、選択ワード線ＷＬ＿ＳＥＬに電圧ＶＰＶＦＹ（ＶＳＳ＜ＶＰＶＦＹ＜ＶＲＥＡＤ）を印加する。シーケンサ１７０そして、センスアンプ１４０は、選択メモリセルトランジスタのデータを読み出す。これにより、選択メモリセルトランジスタはプログラムベリファイにパスしているかフェイルしているかが判定される。
[時刻Ｔ１０]〜[時刻Ｔ１１]
ロウデコーダ１２０は、ワード線ＷＬ、選択セレクトゲート線ＳＧＤ＿ＳＥＬ、及びＳＧＳ＿ＳＥＬの電位を電圧ＶＳＳに降圧し、センスアンプ１４０は、ビット線ＢＬの電位を電圧ＶＳＳに降圧する。ドライバ１３４は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＳＳに降圧する。これによりプログラムベリファイ動作が終了する。
ロウデコーダ１２０は、ワード線ＷＬ、選択セレクトゲート線ＳＧＤ＿ＳＥＬ、及びＳＧＳ＿ＳＥＬの電位を電圧ＶＳＳに降圧し、センスアンプ１４０は、ビット線ＢＬの電位を電圧ＶＳＳに降圧する。ドライバ１３４は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＳＳに降圧する。これによりプログラムベリファイ動作が終了する。
［Ｓ１００７］
図７に示すように、シーケンサ１７０は、プログラムベリファイ動作の結果がパスか否かを判定する。より具体的にはシーケンサ１７０は、プログラムベリファイ動作によってフェイルビットと判定されたフェイルビット数が設定値以上であるか否かを判定する。フェイルビット数が設定値未満である場合、シーケンサ１７０は、プログラムベリファイ動作の結果がパスであると判定する。この設定値は、例えばＥＣＣ回路２６０で救済できないフェイルビット数である。この設定値は、例えばステータスレジスタ１８０に記憶されている。より具体的には、この設定値は、例えば、メモリセルアレイ１１０に記憶されており、ＮＡＮＤ型フラッシュメモリ１００を起動させたときに、ステータスレジスタ１８０に読み出されるような構成でも良い。つまり、シーケンサ１７０は、ステータスレジスタ１８０に記憶された設定値と、フェイルビット数と、を比較する。シーケンサ１７０は、プログラムベリファイ動作の結果がパスであると判定する場合（ステップＳ１００７、Ｙｅｓ）、書込み動作を終了する。
図７に示すように、シーケンサ１７０は、プログラムベリファイ動作の結果がパスか否かを判定する。より具体的にはシーケンサ１７０は、プログラムベリファイ動作によってフェイルビットと判定されたフェイルビット数が設定値以上であるか否かを判定する。フェイルビット数が設定値未満である場合、シーケンサ１７０は、プログラムベリファイ動作の結果がパスであると判定する。この設定値は、例えばＥＣＣ回路２６０で救済できないフェイルビット数である。この設定値は、例えばステータスレジスタ１８０に記憶されている。より具体的には、この設定値は、例えば、メモリセルアレイ１１０に記憶されており、ＮＡＮＤ型フラッシュメモリ１００を起動させたときに、ステータスレジスタ１８０に読み出されるような構成でも良い。つまり、シーケンサ１７０は、ステータスレジスタ１８０に記憶された設定値と、フェイルビット数と、を比較する。シーケンサ１７０は、プログラムベリファイ動作の結果がパスであると判定する場合（ステップＳ１００７、Ｙｅｓ）、書込み動作を終了する。
［Ｓ１００８］
シーケンサ１７０は、プログラムベリファイ動作の結果がパスではないと判定する場合（ステップＳ１００７、Ｎｏ）、プログラム動作の繰り返し回数（プログラムループ数）が第２値以上であるか否かを判定する。この第２値は、例えばステータスレジスタ１８０に記憶されている。より具体的には、この第２値は、例えば、メモリセルアレイ１１０に記憶されており、ＮＡＮＤ型フラッシュメモリ１００を起動させたときに、ステータスレジスタ１８０に読み出されるような構成でも良い。つまり、シーケンサ１７０は、ステータスレジスタ１８０に記憶された第２値と、プログラム動作のプログラムループ数と、を比較する。シーケンサ１７０は、プログラムループ数が第２値であると判定する場合（ステップＳ１００８、Ｙｅｓ）、書込み動作を終了する。
シーケンサ１７０は、プログラムベリファイ動作の結果がパスではないと判定する場合（ステップＳ１００７、Ｎｏ）、プログラム動作の繰り返し回数（プログラムループ数）が第２値以上であるか否かを判定する。この第２値は、例えばステータスレジスタ１８０に記憶されている。より具体的には、この第２値は、例えば、メモリセルアレイ１１０に記憶されており、ＮＡＮＤ型フラッシュメモリ１００を起動させたときに、ステータスレジスタ１８０に読み出されるような構成でも良い。つまり、シーケンサ１７０は、ステータスレジスタ１８０に記憶された第２値と、プログラム動作のプログラムループ数と、を比較する。シーケンサ１７０は、プログラムループ数が第２値であると判定する場合（ステップＳ１００８、Ｙｅｓ）、書込み動作を終了する。
例えば、何回プログラムを行っても、データが正しく書込めないメモリセルトランジスタが存在する場合がある。そのようなメモリセルトランジスタがベリファイをパスするまでプログラム動作を繰り返すことは望ましくない。そのため、本ステップにより、プログラム動作のループ数を設定しておくことにより、不要なプログラム動作のループを抑制することができる。
［Ｓ１００９］
シーケンサ１７０は、プログラムループ数が第２値でないと判定する場合（ステップＳ１００８、Ｎｏ）、プログラムループ数（ＮＷｎ＿Ｌｏｏｐ）をカウントアップする。例えば、プログラムループ数は、ステータスレジスタ１８０等に記憶される。そして、プログラムループ数のカウントは、シーケンサ１７０が行っても良いし、それ以外の構成で行っても良い。
シーケンサ１７０は、プログラムループ数が第２値でないと判定する場合（ステップＳ１００８、Ｎｏ）、プログラムループ数（ＮＷｎ＿Ｌｏｏｐ）をカウントアップする。例えば、プログラムループ数は、ステータスレジスタ１８０等に記憶される。そして、プログラムループ数のカウントは、シーケンサ１７０が行っても良いし、それ以外の構成で行っても良い。
［Ｓ１０１０］
そして、シーケンサ１７０は、ループ数をカウントアップした後、プログラム動作の際に用いる電圧ＶＰＧＭを電圧ＤＶＰＧＭだけインクリメントさせる。そして、シーケンサ１７０は、ステップＳ１００５を繰り返す。
そして、シーケンサ１７０は、ループ数をカウントアップした後、プログラム動作の際に用いる電圧ＶＰＧＭを電圧ＤＶＰＧＭだけインクリメントさせる。そして、シーケンサ１７０は、ステップＳ１００５を繰り返す。
なお、ステップＳ１００８とステップＳ１００９との実行順序は入れ替えても良い。なお、その場合、ステップＳ１００８における第２値は“１”だけ大きくなる。以下、ステップＳ１００８とステップＳ１００９とを含む他の動作においても同様にステップＳ１００８とステップＳ１００９との実行順序は入れ替えても良い。
＜１−２−２＞ コマンドシーケンス
書込み動作時におけるコマンドシーケンスについて、図１０を用いて説明する。図１０に示すようにメモリコントローラ２００は、まず書込みコマンドＡＡＨを発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。引き続きメモリコントローラ２００は、例えば５サイクルにわたってアドレス（ＡＤＤ：カラムアドレス、ロウアドレス）を発行すると共に、信号ＡＬＥをアサート（“Ｈ”レベル）する。これらのコマンド及びアドレスは例えばアドレスレジスタ１５０及びコマンドレジスタ１６０にそれぞれ格納される。
書込み動作時におけるコマンドシーケンスについて、図１０を用いて説明する。図１０に示すようにメモリコントローラ２００は、まず書込みコマンドＡＡＨを発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。引き続きメモリコントローラ２００は、例えば５サイクルにわたってアドレス（ＡＤＤ：カラムアドレス、ロウアドレス）を発行すると共に、信号ＡＬＥをアサート（“Ｈ”レベル）する。これらのコマンド及びアドレスは例えばアドレスレジスタ１５０及びコマンドレジスタ１６０にそれぞれ格納される。
次にメモリコントローラ２００は、複数サイクルにわたって書込みデータＤinを出力する。この間、信号ＡＬＥ及びＣＬＥはネゲート（“Ｌ”レベル）される。ＮＡＮＤ型フラッシュメモリ１００で受信された書込みデータＤinは、センスアンプ１４０内のページバッファ（不図示）に保持される。
次にメモリコントローラ２００は、書込みコマンド“ＢＢＨ”を発行すると共に、ＣＬＥをアサートする。コマンド“ＢＢｈ”がコマンドレジスタ１６０に格納されたことに応答して、シーケンサ１７０は書込み動作（Ｓ１０００）を開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（ＲＢｎ＝“Ｌ”）。なおメモリコントローラ２００は、コマンド、アドレス、及びデータ等の信号を発行する度に、ＷＥｎをアサート（“Ｌ”レベル）する。そして、ＷＥｎがトグルされる度に、信号がＮＡＮＤ型フラッシュメモリ１００に取り込まれる。
＜１−３＞ 効果
上述した実施形態によれば、シーケンサ１７０は、プログラムループ数に応じて、ワード線ＷＬに電圧を転送する転送トランジスタへの制御電圧を変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述した実施形態によれば、シーケンサ１７０は、プログラムループ数に応じて、ワード線ＷＬに電圧を転送する転送トランジスタへの制御電圧を変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述した実施形態に係る効果について説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ１００において、複数の転送トランジスタを介してワード線ＷＬに所望の電圧が印加される。
具体的には、図１１に示すように、電圧ＶＰＧＭは、ドライバ回路１３０内に設けられたトランジスタ１３１０、及びロウデコーダ１２０内に設けられたトランジスタ５０―０を介してワード線ＷＬに印加される。
図１２に示すように、電圧ＶＰＧＭを転送するために、転送トランジスタのゲートには、電圧ＶＰＧＭよりも大きな電圧ＶＰＧＭＨを印加する必要がある。しかし、種々の要因（例えば転送トランジスタの劣化）により、転送トランジスタの閾値が上昇してしまい、電圧ＶＰＧＭを適切に転送できなくなる可能性がある。そのため、予め電圧ＶＰＧＭＨをより大きい電圧ＶＰＧＭＨＨにしておくことも考えられる。しかしその場合、転送トランジスタのゲートへの負荷が増大し、転送トランジスタの劣化を早めてしまう可能性がある。その結果、転送トランジスタの閾値が上昇してしまい、電圧ＶＰＧＭを適切に転送できなくなる可能性がある。閾値とは、トランジスタをオン状態にするために必要な電圧を意味する。
そのため、図１２に示すような方法では、書込み動作を繰り返すと適切な電圧をワード線ＷＬに転送できなくなるという問題が生じる可能性があった。
そこで、図１３に示すように、上述した実施形態では、シーケンサ１７０は、転送トランジスタが劣化する前（閾値が低い状態）は、転送トランジスタのゲートに電圧ＶＰＧＭＨＨよりも低い電圧ＶＰＧＭＨＬを印加する。そして、シーケンサ１７０は、転送トランジスタが劣化した後（閾値が高い状態）は、転送トランジスタのゲートに電圧ＶＰＧＭＨＨを印加する。
メモリセルトランジスタは、書込み回数（または消去回数）が増えるにつれ、プログラムループ数が減る傾向がある。そのため、本実施形態では、シーケンサ１７０は、プログラムループ数がある値以下か否かを判定することで、転送トランジスタの使用頻度、つまり転送トランジスタの劣化具合を判定している。
これにより、転送トランジスタのゲートに不必要に大きな電圧を印加することがなくなるので、転送トランジスタの劣化を抑制することができる。その結果、書込み動作を繰り返しても、シーケンサ１７０は適切な電圧をワード線ＷＬに転送できる。
＜１−４＞ 第１実施形態の変形例１
図１４を用いて、第１実施形態の変形例１の動作Ｓ１１００について説明する。
図１４を用いて、第１実施形態の変形例１の動作Ｓ１１００について説明する。
動作Ｓ１１００は、図７のステップＳ１０１０後の動作が図７の動作と異なる。
具体的には、シーケンサ１７０は、図７のステップＳ１０１０（図１４のステップＳ１１１０）の後、図７のステップＳ１００５ではなくて、図７のステップＳ１００２（図１４のステップＳ１１０２）を実行する。
なお、図１４のステップＳ１１０２は、図７のステップＳ１００２と同様であり、図１４のステップＳ１１１０は、図７のステップＳ１０１０と同様である。
＜１−５＞ 第１実施形態の変形例２
図１５を用いて、第１実施形態の変形例２の動作Ｓ１２００について説明する。
図１５を用いて、第１実施形態の変形例２の動作Ｓ１２００について説明する。
動作Ｓ１２００は、図７のステップＳ１００２〜Ｓ１００４の動作が図７の動作と異なる。
具体的には、シーケンサ１７０は、図７のステップＳ１００２（図１５のステップＳ１２０２）に相当する動作において、ステータスレジスタ１８０に記憶されたイレースループ数（後述するイレース動作の回数）が第３値以上か否かを判定する。第３値は、予め設定されていても良く、ユーザが任意に設定しても良い。
シーケンサ１７０は、図７のステップＳ１００３（図１５のステップＳ１２０３）に相当する動作において、イレースループ数が第３値以上でないと判定する場合（ステップＳ１２０２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。
シーケンサ１７０は、図７のステップＳ１００４（図１５のステップＳ１２０４）に相当する動作において、イレースループ数が第３値以上であると判定する場合（ステップＳ１２０２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。
以上のように、第１実施形態の変形例２では、シーケンサ１７０は、プログラムループ数ではなく、イレースループ数によって、転送トランジスタの劣化具合を判定している。
メモリセルトランジスタは、書込み回数（または消去回数）が増えるにつれ、イレースループ数が増える傾向がある。そのため、本実施形態では、シーケンサ１７０は、イレースループ数がある値以上か否かを判定することで、転送トランジスタの使用頻度、つまり転送トランジスタの劣化具合を判定している。その結果、第１実施形態と同様の効果を得ることができる。
＜１−６＞ 第１実施形態の変形例３
図１６を用いて、第１実施形態の変形例３の動作Ｓ１３００について説明する。
図１６を用いて、第１実施形態の変形例３の動作Ｓ１３００について説明する。
動作Ｓ１３００は、図７のステップＳ１００２〜Ｓ１００４の動作が図７の動作と異なる。
具体的には、シーケンサ１７０は、図７のステップＳ１００２（図１６のステップＳ１３０２）に相当する動作において、ステータスレジスタ１８０に記憶されたプログラムループ数が第１値以下か否か、またはステータスレジスタ１８０に記憶されたイレースループ数が第３値以上か否かを判定する。
シーケンサ１７０は、図７のステップＳ１００３（図１６のステップＳ１３０３）に相当する動作において、プログラムループ数が第１値以下でなく、且つイレースループ数が第３値以上でないと判定する場合（ステップＳ１３０２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。
シーケンサ１７０は、図７のステップＳ１００４（図１６のステップＳ１３０４）に相当する動作において、プログラムループ数が第１値以下、またはイレースループ数が第３値以上であると判定する場合（ステップＳ１３０２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。
なお、シーケンサ１７０は、ステップＳ１３０２において、プログラムループ数が第１値以下、且つイレースループ数が第３値以上か否かを判定しても良い。
この場合、シーケンサ１７０は、ステップＳ１３０３において、プログラムループ数が第１値以下でない、またはイレースループ数が第３値以上でないと判定する場合（ステップＳ１３０２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。更に、シーケンサ１７０は、ステップＳ１３０４において、プログラムループ数が第１値以下、且つイレースループ数が第３値以上であると判定する場合（ステップＳ１３０２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。
＜１−７＞ 第１実施形態の変形例４
図１７を用いて、第１実施形態の変形例４の動作Ｓ１４００について説明する。
図１７を用いて、第１実施形態の変形例４の動作Ｓ１４００について説明する。
動作Ｓ１４００は、図１６のステップＳ１０１０後の動作が図１６の動作と異なる。
具体的には、シーケンサ１７０は、図１６のステップＳ１０１０（図１７のステップＳ１１１０）の後、図１６のステップＳ１００５ではなくて、図１６のステップＳ１３０２（図１７のステップＳ１４０２）を実行する。
なお、図１７のステップＳ１４０２は、図１６のステップＳ１３０２と同様であり、図１７のステップＳ１１１０は、図１６のステップＳ１０１０と同様である。
また、シーケンサ１７０は、ステップＳ１４０２において、プログラムループ数が第１値以下、且つイレースループ数が第３値以上か否かを判定しても良い。
＜１−８＞ 第１実施形態の変形例５
尚、上述した第１実施形態に係るＴＳＦドライバ１３４は、電圧ＶＰＧＭの転送用の電圧として、２種類の電圧ＶＰＧＭＨＬ及びＶＰＧＭＨＨを生成するように構成されている。しかし、ＴＳＦドライバ１３４は、電圧ＶＰＧＭの転送用の電圧として、３種類以上の電圧を生成するように構成されていても良い。以下に図１８を用いて、３種類の電圧を生成する場合についての具体的な動作について説明する。
尚、上述した第１実施形態に係るＴＳＦドライバ１３４は、電圧ＶＰＧＭの転送用の電圧として、２種類の電圧ＶＰＧＭＨＬ及びＶＰＧＭＨＨを生成するように構成されている。しかし、ＴＳＦドライバ１３４は、電圧ＶＰＧＭの転送用の電圧として、３種類以上の電圧を生成するように構成されていても良い。以下に図１８を用いて、３種類の電圧を生成する場合についての具体的な動作について説明する。
［Ｓ１５０２］
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているプログラムループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているプログラムループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第１範囲〜第３範囲の３つの範囲が用意される。そして、シーケンサ１７０は、プログラムループ数が第Ａ値以下の場合は、第１範囲として認定し、プログラムループ数が第Ａ値より大きく、第Ｂ値以下の場合は、第２範囲として認定し、プログラムループ数が第Ｂ値よりも大きい場合は、第３範囲として認定する。第Ａ値、及び第Ｂ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ１５０３］
シーケンサ１７０は、プログラムループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣの電圧を決定する。
シーケンサ１７０は、プログラムループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣの電圧を決定する。
具体的には、シーケンサ１７０は、プログラムループ数が第３範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ３（ＶＰＧＭ＜ＶＰＧＭＨ３）に設定する。シーケンサ１７０は、プログラムループ数が第２範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ２（ＶＰＧＭＨ３＜ＶＰＧＭＨ２）に設定する。シーケンサ１７０は、プログラムループ数が第１範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ１（ＶＰＧＭＨ２＜ＶＰＧＭＨ１）に設定する。
このようにして、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成するように構成されていても良い。
なお、ここでは簡単のため電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
上記ステップＳ１５０２は、図１４のステップＳ１１０２に置き換え可能である。そして、上記ステップＳ１５０３は、図１４のステップＳ１００３、及びＳ１００４に置き換え可能である。
＜１−９＞ 第１実施形態の変形例６
図１９を用いて、イレースループ数に基づいて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合について説明する。
図１９を用いて、イレースループ数に基づいて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合について説明する。
［Ｓ１６０２］
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているイレースループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているイレースループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第４範囲〜第６範囲の３つの範囲が用意される。そして、シーケンサ１７０は、イレースループ数が第Ｃ値以下の場合は、第４範囲として認定し、イレースループ数が第Ｃ値より大きく、第Ｄ値以下の場合は、第５範囲として認定し、イレースループ数が第Ｄ値よりも大きい場合は、第６範囲として認定する。第Ｃ値、及び第Ｄ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ１６０３］
シーケンサ１７０は、イレースループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣの電圧を決定する。
シーケンサ１７０は、イレースループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣの電圧を決定する。
具体的には、シーケンサ１７０は、イレースループ数が第４範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ４（ＶＰＧＭ＜ＶＰＧＭＨ４）に設定する。シーケンサ１７０は、イレースループ数が第５範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ５（ＶＰＧＭＨ４＜ＶＰＧＭＨ５）に設定する。シーケンサ１７０は、イレースループ数が第６範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ６（ＶＰＧＭＨ５＜ＶＰＧＭＨ６）に設定する。
このようにして、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成するように構成されていても良い。
なお、ここでは簡単のため電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、信号ＶＢＳＴと信号ＶＲＤＥＣとを別々に制御する場合について説明する。尚、第２実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
第２実施形態について説明する。第２実施形態では、信号ＶＢＳＴと信号ＶＲＤＥＣとを別々に制御する場合について説明する。尚、第２実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
＜２−１＞ ＴＳＦドライバ
図２０を用いて、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１００のＴＳＦドライバ１３４について説明する。
図２０を用いて、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１００のＴＳＦドライバ１３４について説明する。
第２実施形態に係るＮＡＮＤ型フラッシュメモリ１００のＴＳＦドライバ１３４は、第３ドライバ１３４２と、第４ドライバ１３４３を備えている。第３ドライバ１３４２、及び第４ドライバ１３４３の構成は、第１ドライバ１３４０の構成と同様である。シーケンサ１７０は、第３ドライバ１３４２、及び第４ドライバ１３４３を独立して制御可能である。第３ドライバ１３４２は、シーケンサ１７０からの制御信号に基づき、電圧ＶＰＧＭＨＬまたはＶＰＧＭＨＨを信号ＶＲＤＥＣとして、ロウデコーダ１２０に供給する。第４ドライバ１３４３は、シーケンサ１７０からの制御信号に基づき、電圧ＶＰＧＭＨＬまたはＶＰＧＭＨＨを信号ＶＢＳＴとして、第１レベルシフタ１３１１に供給する。
＜２−２＞ 動作
図２１及び図２２を用いて、第２実施形態に係る書込み動作（Ｓ２０００）のフローチャートについて説明する。
図２１及び図２２を用いて、第２実施形態に係る書込み動作（Ｓ２０００）のフローチャートについて説明する。
［Ｓ１００１］
シーケンサ１７０は、既に説明したステップＳ１００１と同様の動作をする。
シーケンサ１７０は、既に説明したステップＳ１００１と同様の動作をする。
［Ｓ２００２］
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されている第１プログラムループ数が第４値以下か否かを判定する。例えば、第２実施形態では、ステータスレジスタ１８０に、ブロックＢＬＫ毎の最新のプログラムループ数が記憶される。各プログラムループ数は、例えばブロックアドレスと関連付けられてステータスレジスタ１８０に記憶される。例えば、第１プログラムループ数とは、ステータスレジスタ１８０に記憶されている複数のプログラムループ数の中で最小のプログラムループ数のことである。第４値は、予め設定されていても良く、ユーザが任意に設定しても良い。
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されている第１プログラムループ数が第４値以下か否かを判定する。例えば、第２実施形態では、ステータスレジスタ１８０に、ブロックＢＬＫ毎の最新のプログラムループ数が記憶される。各プログラムループ数は、例えばブロックアドレスと関連付けられてステータスレジスタ１８０に記憶される。例えば、第１プログラムループ数とは、ステータスレジスタ１８０に記憶されている複数のプログラムループ数の中で最小のプログラムループ数のことである。第４値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ２００３］
シーケンサ１７０は、第１プログラムループ数が第４値以下でないと判定する場合（ステップＳ２００２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴを電圧ＶＰＧＭＨＬに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、第４ドライバ１３４３に供給する信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｈ”レベルにし、信号ＶＰＨＨを“Ｌ”レベルにする。
シーケンサ１７０は、第１プログラムループ数が第４値以下でないと判定する場合（ステップＳ２００２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴを電圧ＶＰＧＭＨＬに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、第４ドライバ１３４３に供給する信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｈ”レベルにし、信号ＶＰＨＨを“Ｌ”レベルにする。
［Ｓ２００４］
シーケンサ１７０は、第１プログラムループ数が第４値以下であると判定する場合（ステップＳ２００２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴを電圧ＶＰＧＭＨＨに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、第４ドライバ１３４３に供給する信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｌ”レベルにし、信号ＶＰＨＨを“Ｈ”レベルにする。
シーケンサ１７０は、第１プログラムループ数が第４値以下であると判定する場合（ステップＳ２００２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴを電圧ＶＰＧＭＨＨに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、第４ドライバ１３４３に供給する信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｌ”レベルにし、信号ＶＰＨＨを“Ｈ”レベルにする。
［Ｓ２００５］
シーケンサ１７０は、ステータスレジスタ１８０に記憶されている第２プログラムループ数が第５値以下か否かを判定する。第２プログラムループ数とは、ステップＳ１００１において受信したライトコマンドに対応するブロックアドレスと同じブロックアドレスに係るプログラムループ数のことである。第５値は、予め設定されていても良く、ユーザが任意に設定しても良い。
シーケンサ１７０は、ステータスレジスタ１８０に記憶されている第２プログラムループ数が第５値以下か否かを判定する。第２プログラムループ数とは、ステップＳ１００１において受信したライトコマンドに対応するブロックアドレスと同じブロックアドレスに係るプログラムループ数のことである。第５値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ２００６］
シーケンサ１７０は、第２プログラムループ数が第５値以下でないと判定する場合（ステップＳ２００５、Ｎｏ）、プログラム動作時における信号ＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、第３ドライバ１３４２に供給する信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｈ”レベルにし、信号ＶＰＨＨを“Ｌ”レベルにする。
シーケンサ１７０は、第２プログラムループ数が第５値以下でないと判定する場合（ステップＳ２００５、Ｎｏ）、プログラム動作時における信号ＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、第３ドライバ１３４２に供給する信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｈ”レベルにし、信号ＶＰＨＨを“Ｌ”レベルにする。
［Ｓ２００７］
シーケンサ１７０は、第２プログラムループ数が第５値以下であると判定する場合（ステップＳ２００５、Ｙｅｓ）、プログラム動作時における信号ＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、第３ドライバ１３４２に供給する信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｌ”レベルにし、信号ＶＰＨＨを“Ｈ”レベルにする。
シーケンサ１７０は、第２プログラムループ数が第５値以下であると判定する場合（ステップＳ２００５、Ｙｅｓ）、プログラム動作時における信号ＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。具体的には、シーケンサ１７０は、プログラム動作時に、第３ドライバ１３４２に供給する信号ＶＰＨを“Ｈ”レベルにし、信号ＶＰＨＬを“Ｌ”レベルにし、信号ＶＰＨＨを“Ｈ”レベルにする。
［Ｓ２００８］
シーケンサ１７０は、ステップＳ２００２〜Ｓ２００７によって決定された設定に基づきプログラム動作を行う。図２３にプログラム動作の基本的な動作波形を示している。基本的な動作に関しては図８で示した動作と同様である。図２３に示すように、信号ＶＢＳＴと信号ＶＲＤＥＣとは別々に制御可能である。
シーケンサ１７０は、ステップＳ２００２〜Ｓ２００７によって決定された設定に基づきプログラム動作を行う。図２３にプログラム動作の基本的な動作波形を示している。基本的な動作に関しては図８で示した動作と同様である。図２３に示すように、信号ＶＢＳＴと信号ＶＲＤＥＣとは別々に制御可能である。
具体的には、時刻Ｔ０〜時刻Ｔ６において、シーケンサ１７０は、信号ＶＢＳＴの電圧を電圧ＶＰＧＭＨＨ、且つ信号ＶＲＤＥＣの電圧を電圧ＶＰＧＭＨＬとすることが可能である。
［Ｓ１００６］〜［Ｓ１０１０］
シーケンサ１７０は、既に説明したステップＳ１００６〜Ｓ１０１０と同様の動作をする。
シーケンサ１７０は、既に説明したステップＳ１００６〜Ｓ１０１０と同様の動作をする。
なお、ステップＳ２００２〜Ｓ２００４と、ステップＳ２００５〜Ｓ２００７と、の実行順序は入れ替えても良い。以下、ステップＳ２００２〜Ｓ２００４（と同様のステップ）とステップＳ２００５〜Ｓ２００７（と同様のステップ）とを含む他の動作においても同様にステップＳ２００２〜Ｓ２００４と、ステップＳ２００５〜Ｓ２００７との実行順序は入れ替えても良い。
＜２−３＞ 効果
上述した実施形態によれば、シーケンサ１７０は、プログラムループ数に応じて、信号ＶＢＳＴ及びＶＲＤＥＣの電圧をそれぞれ変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述した実施形態によれば、シーケンサ１７０は、プログラムループ数に応じて、信号ＶＢＳＴ及びＶＲＤＥＣの電圧をそれぞれ変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述した実施形態に係る効果について説明する。
図２４に示すように、電圧ＶＰＧＭは、ドライバ回路１３０内に設けられたトランジスタ１３１０、及びロウデコーダ１２０内に設けられたトランジスタ５０を介してワード線ＷＬに印加される。
しかしながら、トランジスタ１３１０が電圧ＶＰＧＭを転送する回数は、トランジスタ５０が電圧ＶＰＧＭを転送する回数よりも多い。第１の実施形態でも説明したように、例えば信号線ＣＧ０には、４つのブロックＢＬＫ０〜ＢＬＫ３に対応するトランジスタ５０−０（ＢＬＫ０〜ＢＬＫ３）が接続されている。しかし、信号線ＣＧ０に接続されるトランジスタ１３１０は実質的に１つ（トランジスタ１３１０は直列に複数設けられても良いが、実質的に１つのトランジスタとして動作する）である。例えば、ブロックＢＬＫ０のワード線ＷＬ０と、ブロックＢＬＫ１のワード線ＷＬ０とに１回ずつ電圧ＶＰＧＭが供給されることがある。この場合、トランジスタ５０−０（ＢＬＫ０）と、トランジスタ５０−０（ＢＬＫ０）と、はそれぞれ１回ずつ電圧ＶＰＧＭを転送することになる。しかし、信号線ＣＧ０に接続されるトランジスタ１３１０は２回電圧ＶＰＧＭを転送することになる。このように、トランジスタ１３１０が電圧ＶＰＧＭを転送する回数は、トランジスタ５０が電圧ＶＰＧＭを転送する回数よりも多い。そのため、トランジスタ１３１０とトランジスタ５０と、の使用頻度の差により、劣化の度合いも異なる可能性がある。
そこで、本実施形態のシーケンサ１７０は、４つのブロックＢＬＫ０〜ＢＬＫ３におけるプログラムループ数のうち、最も少ないプログラムループ数（第１プログラムループ数）を参照することで、トランジスタ１３１０の劣化具合を判定している。また、本実施形態のシーケンサ１７０は、ブロックＢＬＫ毎のプログラムループ数（第２プログラムループ数）を参照することで、書込み動作対象となったブロックＢＬＫのトランジスタ５０の劣化具合を判定している。
これにより、各転送トランジスタのゲートに不必要に大きな電圧を印加することがなくなるので、各転送トランジスタの劣化を抑制することができる。その結果、書込み動作を繰り返しても、シーケンサ１７０は適切な電圧をワード線ＷＬに転送できる。
＜２−４＞ 第２実施形態の変形例１
図２５及び図２６を用いて、第２実施形態の変形例１の動作Ｓ２１００について説明する。
図２５及び図２６を用いて、第２実施形態の変形例１の動作Ｓ２１００について説明する。
動作Ｓ２１００は、図２２のステップＳ１０１０後の動作が図２２の動作と異なる。
具体的には、シーケンサ１７０は、図２２のステップＳ１０１０（図２６のステップＳ２１１０）の後、図２２のステップＳ２００８ではなくて、図２１のステップＳ２００２（図２５のステップＳ２１０２）を実行する。
なお、図２５のステップＳ２１０２は、図２１のステップＳ２００２と同様であり、図２６のステップＳ２１１０は、図２２のステップＳ１０１０と同様である。
＜２−５＞ 第１実施形態の変形例２
図２７を用いて、第２実施形態の変形例２の動作Ｓ２２００について説明する。
図２７を用いて、第２実施形態の変形例２の動作Ｓ２２００について説明する。
動作Ｓ２２００は、図２１のステップＳ２００２〜Ｓ２００７の動作が図２１の動作と異なる。
具体的には、シーケンサ１７０は、図２１のステップＳ２００２（図２７のステップＳ２２０２）に相当する動作において、ステータスレジスタ１８０に記憶された第１イレースループ数が第６値以上か否かを判定する。例えば、第２実施形態の変形例２では、ステータスレジスタ１８０に、ブロックＢＬＫ毎の最新のイレースループ数が記憶される。各イレースループ数は、例えばブロックアドレスと関連付けられてステータスレジスタ１８０に記憶される。例えば、第１イレースループ数とは、ステータスレジスタ１８０に記憶されている複数のイレースループ数の中で最小のイレースループ数のことである。第６値は、予め設定されていても良く、ユーザが任意に設定しても良い。
シーケンサ１７０は、図２１のステップＳ２００３（図２７のステップＳ２２０３）に相当する動作において、第１イレースループ数が第６値以上でないと判定する場合（ステップＳ２２０２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。
シーケンサ１７０は、図２１のステップＳ２００４（図２７のステップＳ２２０４）に相当する動作において、第１イレースループ数が第６値以上であると判定する場合（ステップＳ２２０２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。
シーケンサ１７０は、図２１のステップＳ２００５（図２７のステップＳ２２０５）に相当する動作において、ステータスレジスタ１８０に記憶された第２イレースループ数が第７値以上か否かを判定する。例えば、第２イレースループ数とは、ステップＳ１００１において受信したライトコマンドに対応するブロックアドレスと同じブロックアドレスに係るイレースループ数のことである。第７値は、予め設定されていても良く、ユーザが任意に設定しても良い。
シーケンサ１７０は、図２１のステップＳ２００６（図２７のステップＳ２２０６）に相当する動作において、第２イレースループ数が第７値以上でないと判定する場合（ステップＳ２２０５、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。
シーケンサ１７０は、図２１のステップＳ２００７（図２７のステップＳ２２０７）に相当する動作において、第２イレースループ数が第７値以上であると判定する場合（ステップＳ２２０５、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。
なお、ステップＳ２２０２〜Ｓ２２０４と、ステップＳ２２０５〜Ｓ２２０７と、の実行順序は入れ替えても良い。
以上のように、第１実施形態の変形例２では、シーケンサ１７０は、プログラムループ数ではなく、イレースループ数によって、転送トランジスタの劣化具合を判定している。
＜２−６＞ 第２実施形態の変形例３
図２８を用いて、第２実施形態の変形例３の動作Ｓ２３００について説明する。
図２８を用いて、第２実施形態の変形例３の動作Ｓ２３００について説明する。
動作Ｓ２３００は、図２１のステップＳ２００２〜Ｓ２００７の動作が図２１の動作と異なる。
具体的には、シーケンサ１７０は、図２１のステップＳ２００２（図２８のステップＳ２３０２）に相当する動作において、ステータスレジスタ１８０に記憶された第１プログラムループ数が第４値以下か否か、またはステータスレジスタ１８０に記憶された第１イレースループ数が第６値以上か否かを判定する。
シーケンサ１７０は、図２１のステップＳ２００３（図２８のステップＳ２３０３）に相当する動作において、第１プログラムループ数が第４値以下でなく、且つ第１イレースループ数が第６値以上でないと判定する場合（ステップＳ２３０２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴを電圧ＶＰＧＭＨＬに設定する。
シーケンサ１７０は、図２１のステップＳ２００４（図２８のステップＳ２３０４）に相当する動作において、第１プログラムループ数が第４値以下、または第１イレースループ数が第６値以上であると判定する場合（ステップＳ２３０２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴを電圧ＶＰＧＭＨＨに設定する。
シーケンサ１７０は、図２１のステップＳ２００５（図２８のステップＳ２３０５）に相当する動作において、ステータスレジスタ１８０に記憶された第２プログラムループ数が第５値以下か否か、またはステータスレジスタ１８０に記憶された第２イレースループ数が第７値以上か否かを判定する。
シーケンサ１７０は、図２１のステップＳ２００６（図２８のステップＳ２３０６）に相当する動作において、第２プログラムループ数が第５値以下でなく、且つ第２イレースループ数が第７値以上でないと判定する場合（ステップＳ２３０５、Ｎｏ）、プログラム動作時における信号ＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。
シーケンサ１７０は、図２１のステップＳ２００７（図２８のステップＳ２３０７）に相当する動作において、第２プログラムループ数が第５値以下、または第２イレースループ数が第７値以上であると判定する場合（ステップＳ２３０５、Ｙｅｓ）、プログラム動作時における信号ＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。
なお、ステップＳ２３０２〜Ｓ２３０４と、ステップＳ２３０５〜Ｓ２３０７と、の実行順序は入れ替えても良い。以下、ステップＳ２２０２〜Ｓ２２０４とステップＳ２２０５〜Ｓ２２０７とを含む他の動作においても同様にステップＳ２２０２〜Ｓ２２０４と、ステップＳ２２０５〜Ｓ２２０７との実行順序は入れ替えても良い。
なお、シーケンサ１７０は、ステップＳ２３０２において、第１プログラムループ数が第４値以下、且つ第１イレースループ数が第６値以上か否かを判定しても良い。
この場合、シーケンサ１７０は、ステップＳ２３０３において、第１プログラムループ数が第４値以下でない、または第１イレースループ数が第６値以上でないと判定する場合（ステップＳ２３０２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。更に、シーケンサ１７０は、ステップＳ２３０４において、第１プログラムループ数が第４値以下、且つ第１イレースループ数が第６値以上であると判定する場合（ステップＳ２３０２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。
また、シーケンサ１７０は、ステップＳ２３０５において、第２プログラムループ数が第５値以下、且つ第２イレースループ数が第７値以上か否かを判定しても良い。
この場合、シーケンサ１７０は、ステップＳ２３０６において、第２プログラムループ数が第５値以下でない、または第２イレースループ数が第７値以上でないと判定する場合（ステップＳ２３０５、Ｎｏ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。更に、シーケンサ１７０は、ステップＳ２３０７において、第２プログラムループ数が第５値以下、且つ第２イレースループ数が第７値以上であると判定する場合（ステップＳ２３０５、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。
＜２−７＞ 第２実施形態の変形例４
図２９及び図３０を用いて、第２実施形態の変形例４の動作Ｓ２４００について説明する。
図２９及び図３０を用いて、第２実施形態の変形例４の動作Ｓ２４００について説明する。
動作Ｓ２４００は、図２８のステップＳ１０１０後の動作が図２８の動作と異なる。
具体的には、シーケンサ１７０は、図２８のステップＳ１０１０（図３０のステップＳ２４１０）の後、図２８のステップＳ２００８ではなくて、図２８のステップＳ２３０２（図２９のステップＳ２４０２）を実行する。
なお、図２９のステップＳ２４０２は、図２８のステップＳ２３０２と同様であり、図３０のステップＳ２４１０は、図２８のステップＳ１０１０と同様である。
また、シーケンサ１７０は、ステップＳ２４０２において、ステップＳ２３０２と同様に第１プログラムループ数が第４値以下、且つ第１イレースループ数が第６値以上か否かを判定しても良い。
＜２−８＞ 第２実施形態の変形例５
図３１を用いて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作について説明する。
図３１を用いて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作について説明する。
［Ｓ２５０２］
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されている第１プログラムループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されている第１プログラムループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第７範囲〜第９範囲の３つの範囲が用意される。そして、シーケンサ１７０は、第１プログラムループ数が第Ｅ値以下の場合は、第７範囲として認定し、第１プログラムループ数が第Ｅ値より大きく、第Ｆ値以下の場合は、第８範囲として認定し、第１プログラムループ数が第Ｆ値よりも大きい場合は、第９範囲として認定する。第Ｅ値、及び第Ｆ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ２５０３］
シーケンサ１７０は、第１プログラムループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴの電圧を決定する。
シーケンサ１７０は、第１プログラムループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴの電圧を決定する。
具体的には、シーケンサ１７０は、第１プログラムループ数が第９範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ９（ＶＰＧＭ＜ＶＰＧＭＨ９）に設定する。シーケンサ１７０は、第１プログラムループ数が第８範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ８（ＶＰＧＭＨ９＜ＶＰＧＭＨ８）に設定する。シーケンサ１７０は、第１プログラムループ数が第７範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ７（ＶＰＧＭＨ８＜ＶＰＧＭＨ７）に設定する。
なお、ここでは簡単のため電圧ＶＰＧＭの転送時の信号ＶＢＳＴの電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
［Ｓ２５０４］
シーケンサ１７０は、ステータスレジスタ１８０に記憶されている第２プログラムループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
シーケンサ１７０は、ステータスレジスタ１８０に記憶されている第２プログラムループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第１０範囲〜第１２範囲の３つの範囲が用意される。そして、シーケンサ１７０は、第２プログラムループ数が第Ｇ値以下の場合は、第１０範囲として認定し、第２プログラムループ数が第Ｇ値より大きく、第Ｈ値以下の場合は、第１１範囲として認定し、第２プログラムループ数が第Ｈ値よりも大きい場合は、第１２範囲として認定する。第Ｇ値、及び第Ｈ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ２５０５］
シーケンサ１７０は、第２プログラムループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＲＤＥＣの電圧を決定する。
シーケンサ１７０は、第２プログラムループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＲＤＥＣの電圧を決定する。
具体的には、シーケンサ１７０は、第２プログラムループ数が第１２範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ１２（ＶＰＧＭ＜ＶＰＧＭＨ１２）に設定する。シーケンサ１７０は、第２プログラムループ数が第１１範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ１１（ＶＰＧＭＨ１２＜ＶＰＧＭＨ１１）に設定する。シーケンサ１７０は、第２プログラムループ数が第１０範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ１０（ＶＰＧＭＨ１１＜ＶＰＧＭＨ１０）に設定する。
なお、ここでは簡単のため電圧ＶＰＧＭの転送時の信号ＶＲＤＥＣの電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
上記ステップＳ２５０２は、図２４のステップＳ２１０２に置き換え可能である。そして、上記ステップＳ２５０３は、図２４のステップＳ２００３、及びＳ２００４に置き換え可能である。上記ステップＳ２５０４は、図２４のステップＳ２００５に置き換え可能である。そして、上記ステップＳ２５０５は、図２４のステップＳ２００６、及びＳ２００７に置き換え可能である。
＜２−９＞ 第２実施形態の変形例６
図３２を用いて、イレースループ数に基づいて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作について説明する。
図３２を用いて、イレースループ数に基づいて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作について説明する。
［Ｓ２６０２］
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されている第１イレースループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
シーケンサ１７０は、メモリコントローラ２００からライトコマンドを受信したと判定する場合（ステップＳ１００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されている第１イレースループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第１３範囲〜第１５範囲の３つの範囲が用意される。そして、シーケンサ１７０は、第１イレースループ数が第Ｉ値以下の場合は、第１３範囲として認定し、第１イレースループ数が第Ｉ値より大きく、第Ｊ値以下の場合は、第１４範囲として認定し、第１イレースループ数が第Ｊ値よりも大きい場合は、第１５範囲として認定する。第Ｉ値、及び第Ｊ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ２６０３］
シーケンサ１７０は、第１イレースループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴの電圧を決定する。
シーケンサ１７０は、第１イレースループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴの電圧を決定する。
具体的には、シーケンサ１７０は、第１イレースループ数が第１３範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ１３（ＶＰＧＭ＜ＶＰＧＭＨ１３）に設定する。シーケンサ１７０は、第１イレースループ数が第１４範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ１４（ＶＰＧＭＨ１３＜ＶＰＧＭＨ１４）に設定する。シーケンサ１７０は、第１イレースループ数が第１５範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ１５（ＶＰＧＭＨ１４＜ＶＰＧＭＨ１５）に設定する。
なお、ここでは簡単のため電圧ＶＰＧＭの転送時の信号ＶＢＳＴの電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
［Ｓ２６０４］
シーケンサ１７０は、ステータスレジスタ１８０に記憶されている第２イレースループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
シーケンサ１７０は、ステータスレジスタ１８０に記憶されている第２イレースループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第１６範囲〜第１８範囲の３つの範囲が用意される。そして、シーケンサ１７０は、第２イレースループ数が第Ｋ値以下の場合は、第１６範囲として認定し、第２イレースループ数が第Ｋ値より大きく、第Ｌ値以下の場合は、第１７範囲として認定し、第２イレースループ数が第Ｌ値よりも大きい場合は、第１８範囲として認定する。第Ｋ値、及び第Ｌ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ２６０５］
シーケンサ１７０は、第２イレースループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＲＤＥＣの電圧を決定する。
シーケンサ１７０は、第２イレースループ数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＲＤＥＣの電圧を決定する。
具体的には、シーケンサ１７０は、第２イレースループ数が第１６範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ１６（ＶＰＧＭ＜ＶＰＧＭＨ１６）に設定する。シーケンサ１７０は、第２イレースループ数が第１７範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ１７（ＶＰＧＭＨ１６＜ＶＰＧＭＨ１７）に設定する。シーケンサ１７０は、第２イレースループ数が第１８範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ１８（ＶＰＧＭＨ１７＜ＶＰＧＭＨ１８）に設定する。
なお、ここでは簡単のため電圧ＶＰＧＭの転送時の信号ＶＲＤＥＣの電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、メモリコントローラが信号ＶＢＳＴと信号ＶＲＤＥＣとを制御する場合について説明する。尚、第３実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態及び第２実施形態に係る記憶装置と同様である。従って、上述した第１実施形態及び第２実施形態で説明した事項及び上述した第１実施形態及び第２実施形態から容易に類推可能な事項についての説明は省略する。
第３実施形態について説明する。第３実施形態では、メモリコントローラが信号ＶＢＳＴと信号ＶＲＤＥＣとを制御する場合について説明する。尚、第３実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態及び第２実施形態に係る記憶装置と同様である。従って、上述した第１実施形態及び第２実施形態で説明した事項及び上述した第１実施形態及び第２実施形態から容易に類推可能な事項についての説明は省略する。
＜３−１＞ 動作
第３実施形態に係る書込み動作（Ｓ３０００、Ｓ３１００）のフローチャートについて説明する。まず図３３を用いて、メモリコントローラ２００の動作（Ｓ３０００）について説明する。ここでは、簡単のため、動作の主体をプロセッサ２３０にしているが、これに限らない。
第３実施形態に係る書込み動作（Ｓ３０００、Ｓ３１００）のフローチャートについて説明する。まず図３３を用いて、メモリコントローラ２００の動作（Ｓ３０００）について説明する。ここでは、簡単のため、動作の主体をプロセッサ２３０にしているが、これに限らない。
［Ｓ３００１］
プロセッサ２３０は、書込み動作を行うか否かを判定する。
プロセッサ２３０は、書込み動作を行うか否かを判定する。
［Ｓ３００２］
プロセッサ２３０は、書込み動作を行うと判定する場合（ステップＳ３００１、Ｙｅｓ）、ライトイレースサイクル数（ＷＥサイクル数）が第８値以上か否かを判定する。ライトイレースサイクル数とは、書込み動作及び消去動作を行った回数を示す。ＮＡＮＤ型フラッシュメモリ１００に対して、データの書込み動作及びデータの消去動作を行うと、ライトイレースサイクル数はインクリメントされる。このライトイレースサイクル数は、例えば内臓メモリ２２０等に記憶される。
プロセッサ２３０は、書込み動作を行うと判定する場合（ステップＳ３００１、Ｙｅｓ）、ライトイレースサイクル数（ＷＥサイクル数）が第８値以上か否かを判定する。ライトイレースサイクル数とは、書込み動作及び消去動作を行った回数を示す。ＮＡＮＤ型フラッシュメモリ１００に対して、データの書込み動作及びデータの消去動作を行うと、ライトイレースサイクル数はインクリメントされる。このライトイレースサイクル数は、例えば内臓メモリ２２０等に記憶される。
［Ｓ３００３］
プロセッサ２３０は、ライトイレースサイクル数が第８値以上ではないと判定する場合、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する」という情報をシーケンサ１７０に供給する。
プロセッサ２３０は、ライトイレースサイクル数が第８値以上ではないと判定する場合、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する」という情報をシーケンサ１７０に供給する。
［Ｓ３００４］
プロセッサ２３０は、ライトイレースサイクル数が第８値以上であると判定する場合、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する」という情報をシーケンサ１７０に供給する。
プロセッサ２３０は、ライトイレースサイクル数が第８値以上であると判定する場合、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する」という情報をシーケンサ１７０に供給する。
［Ｓ３００５］
プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して、ステップＳ３００３またはＳ３００４によって得られた情報を含めた書込みコマンドシーケンスを発行する。
プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して、ステップＳ３００３またはＳ３００４によって得られた情報を含めた書込みコマンドシーケンスを発行する。
次に、図３４を用いてＮＡＮＤ型フラッシュメモリ１００の動作Ｓ３１００について説明する。
［Ｓ１００１］
シーケンサ１７０は、既に説明したステップＳ１００１と同様の動作をする。
シーケンサ１７０は、既に説明したステップＳ１００１と同様の動作をする。
［Ｓ３１０５］
シーケンサ１７０は、プロセッサ２３０によって決定された設定に基づきプログラム動作を行う。
シーケンサ１７０は、プロセッサ２３０によって決定された設定に基づきプログラム動作を行う。
［Ｓ１００６］〜［Ｓ１０１０］
シーケンサ１７０は、既に説明したステップＳ１００６〜Ｓ１０１０と同様の動作をする。
シーケンサ１７０は、既に説明したステップＳ１００６〜Ｓ１０１０と同様の動作をする。
＜３−２＞ コマンドシーケンス
書込み動作時におけるコマンドシーケンスについて、図３５を用いて説明する。図３５に示すようにメモリコントローラ２００は、書込みコマンドＣＣＨを発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。例えば、この書込みコマンドＣＣＨに、ステップＳ３００２〜Ｓ３００４にて決定した信号ＶＢＳＴ及びＶＲＤＥＣに関する情報が含まれている。勿論、ステップＳ３００２〜Ｓ３００４にて決定した信号ＶＢＳＴ及びＶＲＤＥＣに関する情報は、ＮＡＮＤ型フラッシュメモリ１００に伝われば良く、ＣＣＨとは異なるタイミングで発行されても良い。
書込み動作時におけるコマンドシーケンスについて、図３５を用いて説明する。図３５に示すようにメモリコントローラ２００は、書込みコマンドＣＣＨを発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。例えば、この書込みコマンドＣＣＨに、ステップＳ３００２〜Ｓ３００４にて決定した信号ＶＢＳＴ及びＶＲＤＥＣに関する情報が含まれている。勿論、ステップＳ３００２〜Ｓ３００４にて決定した信号ＶＢＳＴ及びＶＲＤＥＣに関する情報は、ＮＡＮＤ型フラッシュメモリ１００に伝われば良く、ＣＣＨとは異なるタイミングで発行されても良い。
その後のコマンドシーケンスに関しては、図１０を用いて説明したシーケンスと同様である。図３５に示すコマンドＤＤＨは、図１０のコマンドＢＢＨに相当する。
＜３−３＞ 効果
上述した実施形態によれば、シーケンサ１７０は、ライトイレースサイクル数に応じて、信号ＶＢＳＴ及びＶＲＤＥＣの電圧を変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述した実施形態によれば、シーケンサ１７０は、ライトイレースサイクル数に応じて、信号ＶＢＳＴ及びＶＲＤＥＣの電圧を変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述したように、メモリセルトランジスタは、書込み回数（または消去回数）が増えるにつれ、転送トランジスタが劣化する傾向がある。そのため、本実施形態では、シーケンサ１７０は、ライトイレースサイクル数がある値以上か否かを判定することで、転送トランジスタの使用頻度、つまり転送トランジスタの劣化具合を判定している。
＜３−４＞ 第３実施形態の変形例１
第３実施形態の変形例１では、信号ＶＢＳＴと信号ＶＲＤＥＣとを別々に制御する場合について説明する。
第３実施形態の変形例１では、信号ＶＢＳＴと信号ＶＲＤＥＣとを別々に制御する場合について説明する。
図３６を用いて、第３実施形態の変形例１のプロセッサ２３０の動作Ｓ３２００について説明する。
［Ｓ３００１］
プロセッサ２３０は、書込み動作を行うか否かを判定する。
プロセッサ２３０は、書込み動作を行うか否かを判定する。
［Ｓ３２０２］
プロセッサ２３０は、書込み動作を行うと判定する場合（ステップＳ３００１、Ｙｅｓ）、第１ライトイレースサイクル数が第９値以上か否かを判定する。第３実施形態では、内蔵メモリ２２０に、ブロックＢＬＫ毎のライトイレースサイクル数が記憶される。各ライトイレースサイクル数は、例えばブロックアドレスと関連付けられて内蔵メモリ２２０に記憶される。第１ライトイレースサイクル数とは、内蔵メモリ２２０に記憶されている複数のライトイレースサイクル数の中で最小のライトイレースサイクル数のことである。第９値は、予め設定されていても良く、ユーザが任意に設定しても良い。
プロセッサ２３０は、書込み動作を行うと判定する場合（ステップＳ３００１、Ｙｅｓ）、第１ライトイレースサイクル数が第９値以上か否かを判定する。第３実施形態では、内蔵メモリ２２０に、ブロックＢＬＫ毎のライトイレースサイクル数が記憶される。各ライトイレースサイクル数は、例えばブロックアドレスと関連付けられて内蔵メモリ２２０に記憶される。第１ライトイレースサイクル数とは、内蔵メモリ２２０に記憶されている複数のライトイレースサイクル数の中で最小のライトイレースサイクル数のことである。第９値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ３２０３］
プロセッサ２３０は、第１ライトイレースサイクル数が第９値以上ではないと判定する場合、信号ＶＢＳＴを電圧ＶＰＧＭＨＬに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＢＳＴを電圧ＶＰＧＭＨＬに設定する」という情報をシーケンサ１７０に供給する。
プロセッサ２３０は、第１ライトイレースサイクル数が第９値以上ではないと判定する場合、信号ＶＢＳＴを電圧ＶＰＧＭＨＬに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＢＳＴを電圧ＶＰＧＭＨＬに設定する」という情報をシーケンサ１７０に供給する。
［Ｓ３２０４］
プロセッサ２３０は、第１ライトイレースサイクル数が第９値以上であると判定する場合、信号ＶＢＳＴを電圧ＶＰＧＭＨＨに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＢＳＴを電圧ＶＰＧＭＨＨに設定する」という情報をシーケンサ１７０に供給する。
プロセッサ２３０は、第１ライトイレースサイクル数が第９値以上であると判定する場合、信号ＶＢＳＴを電圧ＶＰＧＭＨＨに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＢＳＴを電圧ＶＰＧＭＨＨに設定する」という情報をシーケンサ１７０に供給する。
［Ｓ３２０５］
プロセッサ２３０は、第２ライトイレースサイクル数が第１０値以上か否かを判定する。例えば、第２ライトイレースサイクル数とは、ＮＡＮＤ型フラッシュメモリ１００に送信するライトコマンドに対応するブロックアドレスと同じブロックアドレスに係るライトイレースサイクル数のことである。第１０値は、予め設定されていても良く、ユーザが任意に設定しても良い。
プロセッサ２３０は、第２ライトイレースサイクル数が第１０値以上か否かを判定する。例えば、第２ライトイレースサイクル数とは、ＮＡＮＤ型フラッシュメモリ１００に送信するライトコマンドに対応するブロックアドレスと同じブロックアドレスに係るライトイレースサイクル数のことである。第１０値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ３２０６］
プロセッサ２３０は、第２ライトイレースサイクル数が第１０値以上ではないと判定する場合、信号ＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する」という情報をシーケンサ１７０に供給する。
プロセッサ２３０は、第２ライトイレースサイクル数が第１０値以上ではないと判定する場合、信号ＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＲＤＥＣを電圧ＶＰＧＭＨＬに設定する」という情報をシーケンサ１７０に供給する。
［Ｓ３２０７］
プロセッサ２３０は、第２ライトイレースサイクル数が第１０値以上であると判定する場合、信号ＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する」という情報をシーケンサ１７０に供給する。
プロセッサ２３０は、第２ライトイレースサイクル数が第１０値以上であると判定する場合、信号ＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して書込みコマンドを発行する際に、「信号ＶＲＤＥＣを電圧ＶＰＧＭＨＨに設定する」という情報をシーケンサ１７０に供給する。
続いて、プロセッサ２３０はステップＳ３００５を行う。
これにより、第２実施形態と同様の効果を得ることが可能となる。
なお、ステップＳ３２０２〜Ｓ３２０４と、ステップＳ３２０５〜Ｓ３２０７と、の実行順序は入れ替えて良い。
＜３−５＞ 第３実施形態の変形例２
図３７を用いて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作（Ｓ３３００）について説明する。
図３７を用いて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作（Ｓ３３００）について説明する。
［Ｓ３３０２］
プロセッサ２３０は、書込み動作を行うと判定する場合（ステップＳ３００１、Ｙｅｓ）、内臓メモリ２２０に記憶されているライトイレースサイクル数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
プロセッサ２３０は、書込み動作を行うと判定する場合（ステップＳ３００１、Ｙｅｓ）、内臓メモリ２２０に記憶されているライトイレースサイクル数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第１９範囲〜第２１範囲の３つの範囲が用意される。そして、プロセッサ２３０は、ライトイレースサイクル数が第Ｍ値以下の場合は、第１９範囲として認定し、ライトイレースサイクル数が第Ｍ値より大きく、第Ｎ値以下の場合は、第２０範囲として認定し、ライトイレースサイクル数が第Ｎ値よりも大きい場合は、第２１範囲として認定する。第Ｍ値、及び第Ｎ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ３３０３］
プロセッサ２３０は、ライトイレースサイクル数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣの電圧を決定する。
プロセッサ２３０は、ライトイレースサイクル数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴ及びＶＲＤＥＣの電圧を決定する。
具体的には、プロセッサ２３０は、ライトイレースサイクル数が第１９範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ１９（ＶＰＧＭ＜ＶＰＧＭＨ１９）に設定する。プロセッサ２３０は、ライトイレースサイクル数が第２０範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ２０（ＶＰＧＭＨ１９＜ＶＰＧＭＨ２０）に設定する。プロセッサ２３０は、ライトイレースサイクル数が第２１範囲に属すると判定する場合は、信号ＶＢＳＴ及びＶＲＤＥＣを電圧ＶＰＧＭＨ２１（ＶＰＧＭＨ２０＜ＶＰＧＭＨ２１）に設定する。
このようにして、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成するように構成されていても良い。
なお、ここでは簡単のため電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
＜３−６＞ 第３実施形態の変形例３
図３８を用いて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作（Ｓ３４００）について説明する。
図３８を用いて、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作（Ｓ３４００）について説明する。
［Ｓ３４０２］
プロセッサ２３０は、書込み動作を行うと判定する場合（ステップＳ３００１、Ｙｅｓ）、内臓メモリ２２０に記憶されている第１ライトイレースサイクル数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
プロセッサ２３０は、書込み動作を行うと判定する場合（ステップＳ３００１、Ｙｅｓ）、内臓メモリ２２０に記憶されている第１ライトイレースサイクル数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第２２範囲〜第２４範囲の３つの範囲が用意される。そして、プロセッサ２３０は、第１ライトイレースサイクル数が第Ｏ値以下の場合は、第２２範囲として認定し、第１ライトイレースサイクル数が第Ｏ値より大きく、第Ｐ値以下の場合は、第２３範囲として認定し、第１ライトイレースサイクル数が第Ｐ値よりも大きい場合は、第２４範囲として認定する。第Ｏ値、及び第Ｐ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ３４０３］
プロセッサ２３０は、第１ライトイレースサイクル数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴの電圧を決定する。
プロセッサ２３０は、第１ライトイレースサイクル数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＢＳＴの電圧を決定する。
具体的には、プロセッサ２３０は、第１ライトイレースサイクル数が第２２範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ２２（ＶＰＧＭ＜ＶＰＧＭＨ２２）に設定する。プロセッサ２３０は、第１ライトイレースサイクル数が第２３範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ２３（ＶＰＧＭＨ２２＜ＶＰＧＭＨ２３）に設定する。プロセッサ２３０は、第１ライトイレースサイクル数が第２４範囲に属すると判定する場合は、信号ＶＢＳＴを電圧ＶＰＧＭＨ２４（ＶＰＧＭＨ２３＜ＶＰＧＭＨ２４）に設定する。
このようにして、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成するように構成されていても良い。
なお、ここでは簡単のため電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
［Ｓ３４０４］
プロセッサ２３０は、内臓メモリ２２０に記憶されている第２ライトイレースサイクル数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
プロセッサ２３０は、内臓メモリ２２０に記憶されている第２ライトイレースサイクル数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第２５範囲〜第２７範囲の３つの範囲が用意される。そして、プロセッサ２３０は、第２ライトイレースサイクル数が第Ｑ値以下の場合は、第２５範囲として認定し、第２ライトイレースサイクル数が第Ｑ値より大きく、第Ｒ値以下の場合は、第２６範囲として認定し、第２ライトイレースサイクル数が第Ｒ値よりも大きい場合は、第２７範囲として認定する。第Ｑ値、及び第Ｒ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ３４０５］
プロセッサ２３０は、第２ライトイレースサイクル数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＲＤＥＣの電圧を決定する。
プロセッサ２３０は、第２ライトイレースサイクル数がどの範囲に属するかを判定すると、プログラム動作時における信号ＶＲＤＥＣの電圧を決定する。
具体的には、プロセッサ２３０は、第２ライトイレースサイクル数が第２５範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ２５（ＶＰＧＭ＜ＶＰＧＭＨ２５）に設定する。プロセッサ２３０は、第２ライトイレースサイクル数が第２６範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ２６（ＶＰＧＭＨ２５＜ＶＰＧＭＨ２６）に設定する。プロセッサ２３０は、第２ライトイレースサイクル数が第２７範囲に属すると判定する場合は、信号ＶＲＤＥＣを電圧ＶＰＧＭＨ２７（ＶＰＧＭＨ２６＜ＶＰＧＭＨ２７）に設定する。
このようにして、電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成するように構成されていても良い。
なお、ここでは簡単のため電圧ＶＰＧＭの転送用の電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、消去動作に場合について説明する。尚、第４実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
第４実施形態について説明する。第４実施形態では、消去動作に場合について説明する。尚、第４実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
＜４−１＞ 構成
＜４−１−１＞ ドライバ回路
第４実施形態に係るドライバ回路１３０は、ＣＧドライバ１３１、ＳＧＳドライバ１３２、ＳＧＤドライバ１３３、ＴＳＦドライバ１３４、ＴＳＦＥドライバ１３５、及びＷＥＬＬドライバ１３６を備えている。ＴＳＦＥドライバ１３５は、ＷＥＬＬドライバ１３６を制御する。ＷＥＬＬドライバ１３６は、ウェル配線ＣＰＷＥＬＬに電圧を供給する。
＜４−１−１＞ ドライバ回路
第４実施形態に係るドライバ回路１３０は、ＣＧドライバ１３１、ＳＧＳドライバ１３２、ＳＧＤドライバ１３３、ＴＳＦドライバ１３４、ＴＳＦＥドライバ１３５、及びＷＥＬＬドライバ１３６を備えている。ＴＳＦＥドライバ１３５は、ＷＥＬＬドライバ１３６を制御する。ＷＥＬＬドライバ１３６は、ウェル配線ＣＰＷＥＬＬに電圧を供給する。
図３９を用いて、ＴＳＦＥドライバ１３５、及びＷＥＬＬドライバ１３６について説明する。
ＴＳＦＥドライバ１３５は、第５ドライバ１３５０を備えている。第５ドライバ１３５０は、シーケンサ１７０からの制御信号に基づき、電圧ＶＥＲＡＨＬまたはＶＥＲＡＨＨ（ＶＥＲＡＨＬ＜ＶＥＲＡＨＨ）を、信号ＶＢＳＴＥとしてＷＥＬＬドライバ１３６に供給する。
ＷＥＬＬドライバ１３６は、高耐圧ｎチャネルＭＯＳトランジスタ１３６０と、第２レベルシフタ１３６１とを備えている。第２レベルシフタ１３６１は、ＴＳＦＥドライバ１３５から受信した信号ＶＢＳＴＥをトランジスタ１３６０に供給する。トランジスタ１３６０は、ウェル配線ＣＰＷＥＬＬに電圧を転送する。トランジスタ１３６０は一端がウェル配線ＣＰＷＥＬＬに接続され、他端に電圧が印加され、ゲートに信号ＶＢＳＴＥが供給される。図３９では簡単のため、電圧ＶＥＲＡを転送するためのトランジスタ１３６０のみを示している。しかし、これに限らず、ウェル配線ＣＰＷＥＬＬに各種電圧を印加するための高耐圧ｎチャネルＭＯＳトランジスタが設けられても良い。この高耐圧ｎチャネルＭＯＳトランジスタ１３６０を転送トランジスタとも記載する。
なお、本例では、簡単のため１つのウェル配線ＣＰＷＥＬＬに１つのトランジスタ１３６０が接続されている。しかし、１つのウェル配線ＣＰＷＥＬＬに複数のトランジスタ１３６０が直列に接続されても良い。
＜４−１−２＞ 第５ドライバ
次に、図４０を用いて、第５ドライバ１３５０について説明する。
次に、図４０を用いて、第５ドライバ１３５０について説明する。
第５ドライバ１３５０は、高耐圧ｎチャネルＭＯＳトランジスタ１３５０−０〜１３５０−２を備えている。トランジスタ１３５０−０は、ノードＮ４を介して一端に電圧ＶＥＲＡが印加され、他端及びゲートがノードＮ５に接続され、他端及びゲートに信号ＶＥＨＬが供給される。トランジスタ１３５０−１は、一端がノードＮ５に接続され、他端及びゲートがノードＮ６に接続され、他端及びゲートに信号ＶＥＨが供給される。トランジスタ１３５０−２は、ノードＮ５を介して一端に電圧ＶＥＲＡが印加され、他端及びゲートがノードＮ５に接続され、他端及びゲートに信号ＶＥＨＨが供給される。
信号ＶＥＨ、ＶＥＨＬ、及びＶＥＨＨはシーケンサ１７０から供給される。
シーケンサ１７０は、電圧ＶＥＲＡＨＬを生成する場合、信号ＶＥＨを“Ｈ”レベルにし、信号ＶＥＨＬを“Ｈ”レベルにし、信号ＶＥＨＨを“Ｌ”レベルにする。それにより、ドライバ１３５０はノードＮ６に電圧ＶＥＲＡＨＬを供給する（矢印Ｃ参照）。
シーケンサ１７０は、電圧ＶＥＲＡＨＨを生成する場合、信号ＶＥＨを“Ｈ”レベルにし、信号ＶＥＨＬを“Ｌ”レベルにし、信号ＶＥＨＨを“Ｈ”レベルにする。それにより、ドライバ１３５０はノードＮ６に電圧ＶＥＲＡＨＨを供給する（矢印Ｄ参照）。
なお、ここでは、簡単のため、第５ドライバ１３５０が３つのトランジスタ１３５０−０〜１３５０−２を備えている場合について説明したが、これに限らない。第５ドライバ１３５０が、電圧ＶＥＲＡＨＬ及び電圧ＶＥＲＡＨＨを選択的に生成できる構成であればどのような回路でも良い。
シーケンサ１７０が、どのように電圧ＶＥＲＡＨＬまたは電圧ＶＥＲＡＨＨを選択するかについては、後述する。
＜４−２＞ 動作
＜４−２−１＞ フローチャート
図３９を用いて、データ消去動作（Ｓ４０００）のフローチャートについて説明する。
＜４−２−１＞ フローチャート
図３９を用いて、データ消去動作（Ｓ４０００）のフローチャートについて説明する。
データ消去動作は、消去（イレース）動作と、消去ベリファイ（イレースベリファイ）動作と、含んでいる。
［Ｓ４００１］
シーケンサ１７０は、メモリコントローラ２００からイレースコマンドを受信したか否かを判定する。
シーケンサ１７０は、メモリコントローラ２００からイレースコマンドを受信したか否かを判定する。
［Ｓ４００２］
シーケンサ１７０は、メモリコントローラ２００からイレースコマンドを受信したと判定する場合（ステップＳ４００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているイレースループ数が第３値以上か否かを判定する。イレースループ数については後述する。
シーケンサ１７０は、メモリコントローラ２００からイレースコマンドを受信したと判定する場合（ステップＳ４００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているイレースループ数が第３値以上か否かを判定する。イレースループ数については後述する。
［Ｓ４００３］
シーケンサ１７０は、イレースループ数が第３値以上でないと判定する場合（ステップＳ４００２、Ｎｏ）、イレース動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する。具体的には、シーケンサ１７０は、イレース動作時に、信号ＶＥＨを“Ｈ”レベルにし、信号ＶＥＨＬを“Ｈ”レベルにし、信号ＶＥＨＨを“Ｌ”レベルにする。
シーケンサ１７０は、イレースループ数が第３値以上でないと判定する場合（ステップＳ４００２、Ｎｏ）、イレース動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する。具体的には、シーケンサ１７０は、イレース動作時に、信号ＶＥＨを“Ｈ”レベルにし、信号ＶＥＨＬを“Ｈ”レベルにし、信号ＶＥＨＨを“Ｌ”レベルにする。
［Ｓ４００４］
シーケンサ１７０は、イレースループ数が第３値以上であると判定する場合（ステップＳ４００２、Ｙｅｓ）、イレース動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する。具体的には、シーケンサ１７０は、イレース動作時に、信号ＶＥＨを“Ｈ”レベルにし、信号ＶＥＨＬを“Ｌ”レベルにし、信号ＶＥＨＨを“Ｈ”レベルにする。
シーケンサ１７０は、イレースループ数が第３値以上であると判定する場合（ステップＳ４００２、Ｙｅｓ）、イレース動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する。具体的には、シーケンサ１７０は、イレース動作時に、信号ＶＥＨを“Ｈ”レベルにし、信号ＶＥＨＬを“Ｌ”レベルにし、信号ＶＥＨＨを“Ｈ”レベルにする。
［Ｓ４００５］
シーケンサ１７０は、イレース動作を行う。
シーケンサ１７０は、イレース動作を行う。
図４２を用いて、イレース動作の基本的な動作波形について説明する。
［時刻Ｔ２０］〜［時刻Ｔ２１］
ドライバ１３５は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬ（ＶＳＳ＜ＶＥＲＡＨＬ）または電圧ＶＥＲＡＨＨ（ＶＥＲＡＨＬ＜ＶＥＲＡＨＨ）に昇圧する。電圧ＶＥＲＡＨＬまたは電圧ＶＥＲＡＨＨは、トランジスタ１３６０をオン状態にする電圧である。
ドライバ１３５は、シーケンサ１７０からの信号に基づき、信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬ（ＶＳＳ＜ＶＥＲＡＨＬ）または電圧ＶＥＲＡＨＨ（ＶＥＲＡＨＬ＜ＶＥＲＡＨＨ）に昇圧する。電圧ＶＥＲＡＨＬまたは電圧ＶＥＲＡＨＨは、トランジスタ１３６０をオン状態にする電圧である。
［時刻Ｔ２１］〜［時刻Ｔ２２］
時刻Ｔ２１において、ドライバ１３６は、ウェル配線ＣＰＷＥＬＬに電圧ＶＥＲＡ（ＶＳＳ＜ＶＥＲＡ＜ＶＥＲＡＨＬ）を印加する。
時刻Ｔ２１において、ドライバ１３６は、ウェル配線ＣＰＷＥＬＬに電圧ＶＥＲＡ（ＶＳＳ＜ＶＥＲＡ＜ＶＥＲＡＨＬ）を印加する。
また、時刻Ｔ２１においてロウデコーダ１２０は、アドレスレジスタ１５０から与えられるブロックアドレスＢＡに従って、ブロックＢＬＫを選択する。そしてロウデコーダ１２０は、選択セレクトゲート線ＳＧＳ＿ＳＥＬに電圧ＶＥＲＡＧ（ＶＳＳ＜ＶＥＲＡＧ＜ＶＥＲＡ）を印加する。
また、時刻Ｔ２１においてロウデコーダ１２０は、選択ワード線ＷＬ＿ＳＥＬに電圧ＶＥ（ＶＳＳ＜ＶＥ＜ＶＥＲＡＧ）を印加する。
［時刻Ｔ２３］〜［時刻Ｔ２４］
時刻Ｔ２２〜時刻Ｔ２３の期間でデータが消去された後、時刻Ｔ２３〜時刻Ｔ２４においてロウデコーダ１２０は、選択ワード線ＷＬ＿ＳＥＬ、選択セレクトゲート線ＳＧＳ＿ＳＥＬを電圧ＶＳＳに降圧し、ドライバ１３６は、ウェル配線ＣＰＷＥＬＬの電圧を電圧ＶＳＳに降圧する。これによりイレース動作が終了する。
時刻Ｔ２２〜時刻Ｔ２３の期間でデータが消去された後、時刻Ｔ２３〜時刻Ｔ２４においてロウデコーダ１２０は、選択ワード線ＷＬ＿ＳＥＬ、選択セレクトゲート線ＳＧＳ＿ＳＥＬを電圧ＶＳＳに降圧し、ドライバ１３６は、ウェル配線ＣＰＷＥＬＬの電圧を電圧ＶＳＳに降圧する。これによりイレース動作が終了する。
［Ｓ４００６］
図３９に示すように、シーケンサ１７０は、イレース動作が終了すると、イレースベリファイ動作を行う。このイレースベリファイ動作は、上述したプログラムベリファイ動作と同様なので、説明を省略する。
図３９に示すように、シーケンサ１７０は、イレース動作が終了すると、イレースベリファイ動作を行う。このイレースベリファイ動作は、上述したプログラムベリファイ動作と同様なので、説明を省略する。
［Ｓ４００７］
図３９に示すように、シーケンサ１７０は、イレースベリファイ動作の結果がパスか否かを判定する。より具体的にはシーケンサ１７０は、イレースベリファイ動作によってフェイルビットと判定されたフェイルビット数が設定値以上であるか否かを判定する。フェイルビット数が設定値未満である場合、シーケンサ１７０は、イレースベリファイ動作の結果がパスであると判定する。この設定値は、例えばＥＣＣ回路２６０で救済できないフェイルビット数である。この設定値は、例えばステータスレジスタ１８０に記憶されている。つまり、シーケンサ１７０は、ステータスレジスタ１８０に記憶された設定値と、フェイルビット数と、を比較する。シーケンサ１７０は、イレースベリファイ動作の結果がパスであると判定する場合（ステップＳ４００７、Ｙｅｓ）、データ消去動作を終了する。
図３９に示すように、シーケンサ１７０は、イレースベリファイ動作の結果がパスか否かを判定する。より具体的にはシーケンサ１７０は、イレースベリファイ動作によってフェイルビットと判定されたフェイルビット数が設定値以上であるか否かを判定する。フェイルビット数が設定値未満である場合、シーケンサ１７０は、イレースベリファイ動作の結果がパスであると判定する。この設定値は、例えばＥＣＣ回路２６０で救済できないフェイルビット数である。この設定値は、例えばステータスレジスタ１８０に記憶されている。つまり、シーケンサ１７０は、ステータスレジスタ１８０に記憶された設定値と、フェイルビット数と、を比較する。シーケンサ１７０は、イレースベリファイ動作の結果がパスであると判定する場合（ステップＳ４００７、Ｙｅｓ）、データ消去動作を終了する。
［Ｓ４００８］
シーケンサ１７０は、イレースベリファイ動作の結果がパスではないと判定する場合（ステップＳ４００７、Ｎｏ）、イレース動作の繰り返し回数（イレースループ数）が第１１値以上であるか否かを判定する。この第１１値は、例えばステータスレジスタ１８０に記憶されている。つまり、シーケンサ１７０は、ステータスレジスタ１８０に記憶された第１１値と、イレースループ数と、を比較する。シーケンサ１７０は、イレースループ数が第１１値以上であると判定する場合（ステップＳ４００８、Ｙｅｓ）、データ消去動作を終了する。
シーケンサ１７０は、イレースベリファイ動作の結果がパスではないと判定する場合（ステップＳ４００７、Ｎｏ）、イレース動作の繰り返し回数（イレースループ数）が第１１値以上であるか否かを判定する。この第１１値は、例えばステータスレジスタ１８０に記憶されている。つまり、シーケンサ１７０は、ステータスレジスタ１８０に記憶された第１１値と、イレースループ数と、を比較する。シーケンサ１７０は、イレースループ数が第１１値以上であると判定する場合（ステップＳ４００８、Ｙｅｓ）、データ消去動作を終了する。
［Ｓ４００９］
シーケンサ１７０は、イレースループ数が第１１値以上でないと判定する場合（ステップＳ４００８、Ｎｏ）、イレースループ数（ＮＥｎ＿Ｌｏｏｐ）をカウントアップする。例えば、イレースループ数は、ステータスレジスタ１８０等に記憶される。そして、イレースループ数のカウントは、シーケンサ１７０が行っても良いし、それ以外の構成で行っても良い。
シーケンサ１７０は、イレースループ数が第１１値以上でないと判定する場合（ステップＳ４００８、Ｎｏ）、イレースループ数（ＮＥｎ＿Ｌｏｏｐ）をカウントアップする。例えば、イレースループ数は、ステータスレジスタ１８０等に記憶される。そして、イレースループ数のカウントは、シーケンサ１７０が行っても良いし、それ以外の構成で行っても良い。
［Ｓ４０１０］
そして、シーケンサ１７０は、イレースループ数をカウントアップした後、イレース動作の際に用いる電圧ＶＥＲＡを電圧ＤＶＥＲＡだけインクリメントさせる。そして、シーケンサ１７０は、ステップＳ４００５を繰り返す。
そして、シーケンサ１７０は、イレースループ数をカウントアップした後、イレース動作の際に用いる電圧ＶＥＲＡを電圧ＤＶＥＲＡだけインクリメントさせる。そして、シーケンサ１７０は、ステップＳ４００５を繰り返す。
なお、ステップＳ４００８とステップＳ４００９との実行順序は入れ替えても良い。なお、その場合、ステップＳ４００８における第１１値は“１”だけ大きくなる。以下、ステップＳ４００８とステップＳ４００９とを含む他の動作においても同様にステップＳ４００８とステップＳ４００９との実行順序は入れ替えても良い。
＜４−２−２＞ コマンドシーケンス
データ消去動作時におけるコマンドシーケンスについて、図４３を用いて説明する。図４３に示すようにメモリコントローラ２００は、まず消去コマンドＥＥＨを発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。引き続きメモリコントローラ２００は、例えば３サイクルにわたってアドレス（ＡＤＤ：ロウアドレス）を発行すると共に、信号ＡＬＥをアサート（“Ｈ”レベル）する。これらのコマンド及びアドレスは例えばアドレスレジスタ１５０及びコマンドレジスタ１６０にそれぞれ格納される。
データ消去動作時におけるコマンドシーケンスについて、図４３を用いて説明する。図４３に示すようにメモリコントローラ２００は、まず消去コマンドＥＥＨを発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。引き続きメモリコントローラ２００は、例えば３サイクルにわたってアドレス（ＡＤＤ：ロウアドレス）を発行すると共に、信号ＡＬＥをアサート（“Ｈ”レベル）する。これらのコマンド及びアドレスは例えばアドレスレジスタ１５０及びコマンドレジスタ１６０にそれぞれ格納される。
次にメモリコントローラ２００は、書込みコマンド“ＦＦＨ”を発行すると共に、ＣＬＥをアサートする。コマンド“ＦＦｈ”がコマンドレジスタ１６０に格納されたことに応答して、シーケンサ１７０はデータ消去動作（Ｓ４０００）を開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（ＲＢｎ＝“Ｌ”）。
＜４−３＞ 効果
上述した実施形態によれば、シーケンサ１７０は、イレースループ数に応じて、ウェル配線ＣＰＷＥＬＬに電圧を転送する転送トランジスタへの制御電圧を変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述した実施形態によれば、シーケンサ１７０は、イレースループ数に応じて、ウェル配線ＣＰＷＥＬＬに電圧を転送する転送トランジスタへの制御電圧を変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述した実施形態に係る効果について説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ１００において、転送トランジスタを介してウェル配線ＣＰＷＥＬＬに所望の電圧が印加される。
図４４に示すように、電圧ＶＥＲＡを転送するために、転送トランジスタのゲートには、電圧ＶＥＲＡよりも大きな電圧ＶＥＲＡＨを印加する必要がある。しかし、種々の要因（例えば転送トランジスタの劣化）により、転送トランジスタの閾値が上昇してしまい、電圧ＶＰＧＭを適切に転送できなくなる可能性がある。そのため、予め電圧ＶＥＲＡＨをより大きい電圧ＶＥＲＡＨＨにしておくことも考えられる。しかしその場合、転送トランジスタのゲートへの負荷が増大し、転送トランジスタの劣化を早めてしまう可能性がある。その結果、転送トランジスタの閾値が上昇してしまい、電圧ＶＥＲＡを適切に転送できなくなる可能性がある。
そのため、図４４に示すような方法では、データ消去動作を繰り返すと適切な電圧をウェル配線ＣＰＷＥＬＬに転送できなくなるという問題が生じる可能性があった。
そこで、図４５に示すように、上述した実施形態では、シーケンサ１７０は、転送トランジスタが劣化する前（閾値が低い状態）は、転送トランジスタのゲートに電圧ＶＥＲＡＨＨよりも低い電圧ＶＥＲＡＨＬを印加する。そして、シーケンサ１７０は、転送トランジスタが劣化した後（閾値が高い状態）は、転送トランジスタのゲートに電圧ＶＥＲＡＨＨを印加する。
メモリセルトランジスタは、書込み回数（または消去回数）が増えるにつれ、イレースループ数が増える傾向がある。そのため、本実施形態では、シーケンサ１７０は、イレースループ数がある値以上か否かを判定することで、転送トランジスタの使用頻度、つまり転送トランジスタの劣化具合を判定している。
これにより、転送トランジスタのゲートに不必要に大きな電圧を印加することがなくなるので、転送トランジスタの劣化を抑制することができる。その結果、データ消去動作を繰り返しても、シーケンサ１７０は適切な電圧をウェル配線ＣＰＷＥＬＬに転送できる。
＜４−４＞ 第４実施形態の変形例１
図４６を用いて、第４実施形態の変形例１の動作Ｓ４１００について説明する。
図４６を用いて、第４実施形態の変形例１の動作Ｓ４１００について説明する。
動作Ｓ４１００は、図４１のステップＳ４０１０後の動作が図４１の動作と異なる。
具体的には、シーケンサ１７０は、図４１のステップＳ４０１０（図４６のステップＳ４１１０）の後、図４１のステップＳ４００５ではなくて、図４１のステップＳ４００２（図４６のステップＳ４１０２）を実行する。
なお、図４６のステップＳ４１０２は、図４１のステップＳ４００２と同様であり、図４６のステップＳ４１１０は、図４１のステップＳ４０１０と同様である。
＜４−５＞ 第４実施形態の変形例２
図４７を用いて、第４実施形態の変形例２の動作Ｓ４２００について説明する。
図４７を用いて、第４実施形態の変形例２の動作Ｓ４２００について説明する。
動作Ｓ４２００は、図４１のステップＳ４００２〜Ｓ４００４の動作が図４１の動作と異なる。
具体的には、シーケンサ１７０は、図４１のステップＳ４００２（図４７のステップＳ４２０２）に相当する動作において、ステータスレジスタ１８０に記憶されたプログラムループ数が第１値以下か否かを判定する。
シーケンサ１７０は、図４１のステップＳ４００３（図４７のステップＳ４２０３）に相当する動作において、プログラムループ数が第１値以下でないと判定する場合（ステップＳ４２０２、Ｎｏ）、イレース動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する。
シーケンサ１７０は、図４１のステップＳ４００４（図４７のステップＳ４２０４）に相当する動作において、プログラムループ数が第１値以下であると判定する場合（ステップＳ４２０２、Ｙｅｓ）、イレース動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する。
以上のように、第４実施形態の変形例２では、シーケンサ１７０は、イレースループ数ではなく、プログラムループ数によって、転送トランジスタの劣化具合を判定している。
＜４−６＞ 第４実施形態の変形例３
図４８を用いて、第４実施形態の変形例３の動作Ｓ４３００について説明する。
図４８を用いて、第４実施形態の変形例３の動作Ｓ４３００について説明する。
動作Ｓ４３００は、図４１のステップＳ４００２〜Ｓ４００４の動作が図４１の動作と異なる。
具体的には、シーケンサ１７０は、図４１のステップＳ４００２（図４８のステップＳ４３０２）に相当する動作において、ステータスレジスタ１８０に記憶されたプログラムループ数が第１値以下か否か、またはステータスレジスタ１８０に記憶されたイレースループ数が第３値以上か否かを判定する。
シーケンサ１７０は、図４１のステップＳ４００３（図４８のステップＳ４３０３）に相当する動作において、プログラムループ数が第１値以下でなく、且つイレースループ数が第３値以上でないと判定する場合（ステップＳ４３０２、Ｎｏ）、イレース動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する。
シーケンサ１７０は、図４１のステップＳ４００４（図４８のステップＳ４３０４）に相当する動作において、プログラムループ数が第１値以下、またはイレースループ数が第３値以上であると判定する場合（ステップＳ４３０２、Ｙｅｓ）、イレース動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する。
なお、シーケンサ１７０は、ステップＳ４３０２において、プログラムループ数が第１値以下、且つイレースループ数が第３値以上か否かを判定しても良い。
この場合、シーケンサ１７０は、ステップＳ４３０３において、プログラムループ数が第１値以下でない、またはイレースループ数が第３値以上でないと判定する場合（ステップＳ４３０２、Ｎｏ）、プログラム動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する。更に、シーケンサ１７０は、ステップＳ４３０４において、プログラムループ数が第１値以下、且つイレースループ数が第３値以上であると判定する場合（ステップＳ４３０２、Ｙｅｓ）、プログラム動作時における信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する。
＜４−７＞ 第４実施形態の変形例４
図４９を用いて、第４実施形態の変形例４の動作Ｓ４４００について説明する。
図４９を用いて、第４実施形態の変形例４の動作Ｓ４４００について説明する。
動作Ｓ４４００は、図４８のステップＳ４０１０後の動作が図４８の動作と異なる。
具体的には、シーケンサ１７０は、図４８のステップＳ４０１０（図４９のステップＳ４１１０）の後、図４８のステップＳ４００５ではなくて、図４８のステップＳ４３０２（図４９のステップＳ４４０２）を実行する。
なお、図４９のステップＳ４４０２は、図４８のステップＳ４３０２と同様であり、図４９のステップＳ４１１０は、図４８のステップＳ４０１０と同様である。
また、シーケンサ１７０は、ステップＳ４４０２において、プログラムループ数が第１値以下、且つイレースループ数が第３値以上か否かを判定しても良い。
＜４−８＞ 第４実施形態の変形例５
図５０を用いて、イレースループ数に基づいて、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する場合について説明する。
図５０を用いて、イレースループ数に基づいて、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する場合について説明する。
［Ｓ４５０２］
シーケンサ１７０は、メモリコントローラ２００からイレースコマンドを受信したと判定する場合（ステップＳ４００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているイレースループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
シーケンサ１７０は、メモリコントローラ２００からイレースコマンドを受信したと判定する場合（ステップＳ４００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているイレースループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第２８範囲〜第３０範囲の３つの範囲が用意される。そして、シーケンサ１７０は、イレースループ数が第Ｓ値以下の場合は、第２８範囲として認定し、イレースループ数が第Ｓ値より大きく、第Ｔ値以下の場合は、第２９範囲として認定し、イレースループ数が第Ｔ値よりも大きい場合は、第３０範囲として認定する。第Ｓ値、及び第Ｔ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ４５０３］
シーケンサ１７０は、イレースループ数がどの範囲に属するかを判定すると、イレース動作時における信号ＶＢＳＴＥの電圧を決定する。
シーケンサ１７０は、イレースループ数がどの範囲に属するかを判定すると、イレース動作時における信号ＶＢＳＴＥの電圧を決定する。
具体的には、シーケンサ１７０は、イレースループ数が第２８範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＥＲＡＨ２８（ＶＥＲＡ＜ＶＥＲＡＨ２８）に設定する。シーケンサ１７０は、イレースループ数が第２９範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＥＲＡＨ２９（ＶＥＲＡＨ２８＜ＶＥＲＡＨ２９）に設定する。シーケンサ１７０は、イレースループ数が第３０範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＥＲＡＨ３０（ＶＥＲＡＨ２９＜ＶＥＲＡＨ３０）に設定する。
このようにして、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成するように構成されていても良い。
なお、ここでは簡単のため電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
上記ステップＳ４５０２は、図４６のステップＳ４１０２に置き換え可能である。そして、上記ステップＳ４５０３は、図４６のステップＳ４００３、及びＳ４００４に置き換え可能である。
＜４−９＞ 第４実施形態の変形例６
図５１を用いて、プログラムループ数に基づいて、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する場合について説明する。
図５１を用いて、プログラムループ数に基づいて、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する場合について説明する。
［Ｓ４６０２］
シーケンサ１７０は、メモリコントローラ２００からイレースコマンドを受信したと判定する場合（ステップＳ４００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているプログラムループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
シーケンサ１７０は、メモリコントローラ２００からイレースコマンドを受信したと判定する場合（ステップＳ４００１、Ｙｅｓ）、ステータスレジスタ１８０に記憶されているプログラムループ数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第３１範囲〜第３３範囲の３つの範囲が用意される。そして、シーケンサ１７０は、プログラムループ数が第Ｕ値以下の場合は、第３１範囲として認定し、プログラムループ数が第Ｕ値より大きく、第Ｖ値以下の場合は、第３２範囲として認定し、プログラムループ数が第Ｖ値よりも大きい場合は、第３３範囲として認定する。第Ｕ値、及び第Ｖ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ４６０３］
シーケンサ１７０は、プログラムループ数がどの範囲に属するかを判定すると、イレース動作時における信号ＶＢＳＴＥの電圧を決定する。
シーケンサ１７０は、プログラムループ数がどの範囲に属するかを判定すると、イレース動作時における信号ＶＢＳＴＥの電圧を決定する。
具体的には、シーケンサ１７０は、プログラムループ数が第３３範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＥＲＡＨ３３（ＶＥＲＡ＜ＶＥＲＡＨ３３）に設定する。シーケンサ１７０は、プログラムループ数が第３２範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＥＲＡＨ３２（ＶＥＲＡＨ３３＜ＶＥＲＡＨ３２）に設定する。シーケンサ１７０は、プログラムループ数が第３１範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＥＲＡＨ３１（ＶＥＲＡＨ３２＜ＶＥＲＡＨ３１）に設定する。
このようにして、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成するように構成されていても良い。
なお、ここでは簡単のため電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
＜５＞第５実施形態
第５実施形態について説明する。第５実施形態では、メモリコントローラが信号ＶＢＳＴＥを制御する場合について説明する。尚、第５実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態及び第４実施形態に係る記憶装置と同様である。従って、上述した第１実施形態及び第４実施形態で説明した事項及び上述した第１実施形態及び第４実施形態から容易に類推可能な事項についての説明は省略する。
第５実施形態について説明する。第５実施形態では、メモリコントローラが信号ＶＢＳＴＥを制御する場合について説明する。尚、第５実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態及び第４実施形態に係る記憶装置と同様である。従って、上述した第１実施形態及び第４実施形態で説明した事項及び上述した第１実施形態及び第４実施形態から容易に類推可能な事項についての説明は省略する。
＜５−１＞ 動作
第５実施形態に係る書込み動作（Ｓ５０００、Ｓ５１００）のフローチャートについて説明する。まず図５２を用いて、メモリコントローラ２００の動作（Ｓ５０００）について説明する。ここでは、簡単のため、動作の主体をプロセッサ２３０にしているが、これに限らない。
第５実施形態に係る書込み動作（Ｓ５０００、Ｓ５１００）のフローチャートについて説明する。まず図５２を用いて、メモリコントローラ２００の動作（Ｓ５０００）について説明する。ここでは、簡単のため、動作の主体をプロセッサ２３０にしているが、これに限らない。
［Ｓ５００１］
プロセッサ２３０は、データ消去動作を行うか否かを判定する。
プロセッサ２３０は、データ消去動作を行うか否かを判定する。
［Ｓ５００２］
プロセッサ２３０は、データ消去動作を行うと判定する場合（ステップＳ５００１、Ｙｅｓ）、ライトイレースサイクル数が第８値以上か否かを判定する。
プロセッサ２３０は、データ消去動作を行うと判定する場合（ステップＳ５００１、Ｙｅｓ）、ライトイレースサイクル数が第８値以上か否かを判定する。
［Ｓ５００３］
プロセッサ２３０は、ライトイレースサイクル数が第８値以上ではないと判定する場合、信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対してデータ消去コマンドを発行する際に、「信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する」という情報をシーケンサ１７０に供給する。
プロセッサ２３０は、ライトイレースサイクル数が第８値以上ではないと判定する場合、信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対してデータ消去コマンドを発行する際に、「信号ＶＢＳＴＥを電圧ＶＥＲＡＨＬに設定する」という情報をシーケンサ１７０に供給する。
［Ｓ５００４］
プロセッサ２３０は、ライトイレースサイクル数が第８値以上であると判定する場合、信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対してデータ消去コマンドを発行する際に、「信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する」という情報をシーケンサ１７０に供給する。
プロセッサ２３０は、ライトイレースサイクル数が第８値以上であると判定する場合、信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する。具体的には、プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対してデータ消去コマンドを発行する際に、「信号ＶＢＳＴＥを電圧ＶＥＲＡＨＨに設定する」という情報をシーケンサ１７０に供給する。
［Ｓ５００５］
プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して、ステップＳ５００３またはＳ５００４によって得られた情報を含めたデータ消去コマンドシーケンスを発行する。
プロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００に対して、ステップＳ５００３またはＳ５００４によって得られた情報を含めたデータ消去コマンドシーケンスを発行する。
次に、図５３を用いてＮＡＮＤ型フラッシュメモリ１００の動作Ｓ５１００について説明する。
［Ｓ４００１］
シーケンサ１７０は、既に説明したステップＳ４００１と同様の動作をする。
シーケンサ１７０は、既に説明したステップＳ４００１と同様の動作をする。
［Ｓ５１０５］
シーケンサ１７０は、プロセッサ２３０によって決定された設定に基づきイレース動作を行う。
シーケンサ１７０は、プロセッサ２３０によって決定された設定に基づきイレース動作を行う。
［Ｓ４００６］〜［Ｓ４０１０］
シーケンサ１７０は、既に説明したステップＳ４００６〜Ｓ４０１０と同様の動作をする。
シーケンサ１７０は、既に説明したステップＳ４００６〜Ｓ４０１０と同様の動作をする。
＜５−２＞ コマンドシーケンス
データ消去動作時におけるコマンドシーケンスについて、図５４を用いて説明する。図５４に示すようにメモリコントローラ２００は、データ消去コマンドＧＧＨを発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。例えば、この書込みコマンドＧＧＨに、ステップＳ５００２〜Ｓ５００４にて決定した信号ＶＢＳＴＥに関する情報が含まれている。勿論、ステップＳ５００２〜Ｓ５００４にて決定した信号ＶＢＳＴＥに関する情報は、ＮＡＮＤ型フラッシュメモリ１００に伝われば良く、ＧＧＨとは異なるタイミングで発行されても良い。
データ消去動作時におけるコマンドシーケンスについて、図５４を用いて説明する。図５４に示すようにメモリコントローラ２００は、データ消去コマンドＧＧＨを発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。例えば、この書込みコマンドＧＧＨに、ステップＳ５００２〜Ｓ５００４にて決定した信号ＶＢＳＴＥに関する情報が含まれている。勿論、ステップＳ５００２〜Ｓ５００４にて決定した信号ＶＢＳＴＥに関する情報は、ＮＡＮＤ型フラッシュメモリ１００に伝われば良く、ＧＧＨとは異なるタイミングで発行されても良い。
その後のコマンドシーケンスに関しては、図４３を用いて説明したシーケンスと同様である。図５４に示すコマンドＩＩＨは、図１０のコマンドＦＦＨに相当する。
＜５−３＞ 効果
上述した実施形態によれば、シーケンサ１７０は、ライトイレースサイクル数に応じて、信号ＶＢＳＴＥの電圧を変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述した実施形態によれば、シーケンサ１７０は、ライトイレースサイクル数に応じて、信号ＶＢＳＴＥの電圧を変化させる。これにより、転送トランジスタに、適切に電圧を転送させることができる。
上述したように、メモリセルトランジスタは、書込み回数（または消去回数）が増えるにつれ、転送トランジスタが劣化する傾向がある。そのため、本実施形態では、シーケンサ１７０は、ライトイレースサイクル数がある値以上か否かを判定することで、転送トランジスタの使用頻度、つまり転送トランジスタの劣化具合を判定している。
＜５−４＞ 第５実施形態の変形例
図５５を用いて、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作について説明する。
図５５を用いて、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する場合についての具体的な動作について説明する。
［Ｓ５２０２］
プロセッサ２３０は、データ消去動作を行うと判定する場合（ステップＳ５００１、Ｙｅｓ）、内臓メモリ２２０に記憶されているライトイレースサイクル数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
プロセッサ２３０は、データ消去動作を行うと判定する場合（ステップＳ５００１、Ｙｅｓ）、内臓メモリ２２０に記憶されているライトイレースサイクル数が複数の範囲（本例では例えば３つの範囲）のうち、どの範囲に属するかを判定する。
一例としては、第３４範囲〜第３６範囲の３つの範囲が用意される。そして、プロセッサ２３０は、ライトイレースサイクル数が第Ｗ値以下の場合は、第３４範囲として認定し、ライトイレースサイクル数が第Ｗ値より大きく、第Ｘ値以下の場合は、第３５範囲として認定し、ライトイレースサイクル数が第Ｘ値よりも大きい場合は、第３６範囲として認定する。第Ｗ値、及び第Ｘ値は、予め設定されていても良く、ユーザが任意に設定しても良い。
［Ｓ５２０３］
プロセッサ２３０は、ライトイレースサイクル数がどの範囲に属するかを判定すると、イレース動作時における信号ＶＢＳＴＥの電圧を決定する。
プロセッサ２３０は、ライトイレースサイクル数がどの範囲に属するかを判定すると、イレース動作時における信号ＶＢＳＴＥの電圧を決定する。
具体的には、プロセッサ２３０は、ライトイレースサイクル数が第３４範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＥＲＡＨ３４（ＶＥＲＡ＜ＶＥＲＡＨ３４）に設定する。プロセッサ２３０は、ライトイレースサイクル数が第３５範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＰＧＭＨ３５（ＶＥＲＡＨ３４＜ＶＥＲＡＨ３５）に設定する。プロセッサ２３０は、ライトイレースサイクル数が第３６範囲に属すると判定する場合は、信号ＶＢＳＴＥを電圧ＶＥＲＡＨ３６（ＶＰＧＭＨ３５＜ＶＰＧＭＨ３６）に設定する。
このようにして、電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成するように構成されていても良い。
なお、ここでは簡単のため電圧ＶＥＲＡの転送用の電圧として、３種類の電圧を生成する方法について記載したが、同様にして４種類以上の電圧を生成しても良い。
＜６＞尚書き
また、上述した各実施形態、及び各変形例において、メモリセルアレイ１１０として３次元積層型のメモリを適用する場合について説明した。しかし、メモリセルアレイ１１０として平面型のメモリのメモリを適用しても、上述した各実施形態、及び各変形例と同様の効果を得ることが可能である。
また、上述した各実施形態、及び各変形例において、メモリセルアレイ１１０として３次元積層型のメモリを適用する場合について説明した。しかし、メモリセルアレイ１１０として平面型のメモリのメモリを適用しても、上述した各実施形態、及び各変形例と同様の効果を得ることが可能である。
すなわちメモリセルアレイ１１０の構成については、例えば、“SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIES INTEGRATED ON ONE CHIP”という２００９年３月３日に出願された米国特許出願１２／３９７，７１１号に記載されている。また、“SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATE HAVING CHARGE ACCUMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATA TO SEMICONDUCTOR MEMORY DEVICE”という２０１２年４月１９日に出願された米国特許出願１３／４５１，１８５号、“NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT, NONVOLATILE SEMICONDUCTOR MEMORY, AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”という２００９年３月１７日に出願された米国特許出願１２／４０５，６２６号、及び“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OF MANUFACTURING THE SAME”という２００１年９月２１日に出願された米国特許出願０９／９５６，９８６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
また、上述した各実施形態、及び各変形例において、メモリシステム１は、１つのＮＡＮＤ型フラッシュメモリ１００を備える構成について説明したがこれに限らない。つまり、メモリシステム１は、複数のＮＡＮＤ型フラッシュメモリ１００を備えていても同様の効果を得ることが可能である。
また、上述した各実施形態、及び各変形例において、ＮＡＮＤ型フラッシュメモリ１００は、１つのメモリセルアレイ１１０を備える構成について説明したがこれに限らない。つまり、ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルアレイ１１０を備えていても同様の効果を得ることが可能である。
また、上述したプログラム動作、プログラムベリファイ動作、イレース動作、イレースベリファイ動作は一例である。信号ＶＢＳＴ、ＶＲＤＥＣ、及びＶＢＳＴＥ以外の波形は種々変更可能である。
更に、上述した各実施形態、及び各変形例における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
また、上述した各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳＤＱＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳＤＱＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…メモリシステム
１００…ＮＡＮＤ型フラッシュメモリ
２００…メモリコントローラ
３００…ホスト装置
１００…ＮＡＮＤ型フラッシュメモリ
２００…メモリコントローラ
３００…ホスト装置
Claims (5)
- データを記憶する第１メモリセルと、
前記第１メモリセルに接続される第１ワード線と、
前記第１ワード線に電圧を供給する第１回路と、
前記第１回路を制御する第２回路と、
前記第１回路及び前記第２回路を制御するシーケンサと、
を備え、
前記第１メモリセルにデータを書込む場合、
前記シーケンサは条件を満たすか否かを判定し、
前記条件を満たさないと判定する場合、前記第２回路に、第１電圧を生成させ、
前記条件を満たすと判定する場合、前記第２回路に、前記第１電圧よりも高い第２電圧を生成させ、
前記第１回路は、前記第１電圧または前記第２電圧に基づいて、前記第２電圧よりも低い第３電圧を、前記第１ワード線に供給するメモリデバイス。 - 前記第１メモリセルにデータを書込む場合におけるプログラム動作の回数を記憶する第１記憶部を更に備え、
前記シーケンサは、前記第１記憶部に記憶された前記プログラム動作の回数が、第１回数以下か否かを判定し、
前記プログラム動作の回数が、第１回数以下ではないと判定する場合、前記第２回路に、第１電圧を生成させ、
前記プログラム動作の回数が、第１回数以下であると判定する場合、前記第２回路に、前記第１電圧よりも高い第２電圧を生成させる
請求項１に記載のメモリデバイス。 - データを記憶する第１メモリセルと、
前記第１メモリセルに接続される第１ワード線と、
前記第１ワード線に電圧を供給する第１回路と、
前記第１回路を制御する第２回路と、
前記第１回路及び前記第２回路を制御するシーケンサと、
を備えるメモリデバイス、及び
前記メモリデバイスを制御するコントローラを備え、
前記コントローラは、
前記第１メモリセルにデータを書込む場合、
条件を満たすか否かを判定し、
前記条件を満たさないと判定する場合、前記第２回路に、第１電圧を生成させ、
前記条件を満たすと判定する場合、前記第２回路に、前記第１電圧よりも高い第２電圧を生成させ、
前記第１回路は、前記第１電圧または前記第２電圧に基づいて、前記第２電圧よりも低い第３電圧を、前記第１ワード線に供給するメモリシステム。 - 前記コントローラは、前記第１メモリセルへのデータの書込み及び消去回数を記憶する第２記憶部を更に備え、
前記コントローラは、前記第２記憶部に記憶された前記データの書込み及び消去回数が、第２回数以上か否かを判定し、
前記データの書込み及び消去回数が、第２回数以上ではないと判定する場合、前記第２回路に、第１電圧を生成させ、
前記データの書込み及び消去回数が、第２回数以上であると判定する場合、前記第２回路に、前記第１電圧よりも高い第２電圧を生成させる
請求項３に記載のメモリシステム。 - 半導体基板と、
第１ワード線と、
ゲートが前記第１ワード線に接続され、一端が前記半導体基板に接続される第１メモリセルと、
前記半導体基板に電圧を供給する第３回路と、
前記第３回路を制御する第４回路と、
前記第３回路及び前記第４回路を制御するシーケンサと、
を備え、
前記第１メモリセルのデータを消去する場合、
前記シーケンサは条件を満たすか否かを判定し、
前記条件を満たさないと判定する場合、前記第４回路に、第４電圧を生成させ、
前記条件を満たすと判定する場合、前記第４回路に、前記第４電圧よりも高い第５電圧を生成させ、
前記第３回路は、前記第４電圧または前記第５電圧に基づいて、前記第４電圧よりも低い第６電圧を、前記半導体基板に供給するメモリデバイス。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017060387A JP2018163723A (ja) | 2017-03-27 | 2017-03-27 | メモリデバイス及びメモリシステム |
| TW106123149A TWI638363B (zh) | 2017-03-27 | 2017-07-11 | Memory device and memory system |
| CN201710651392.1A CN108665928B (zh) | 2017-03-27 | 2017-08-02 | 存储器装置及存储器系统 |
| US15/917,281 US10418118B2 (en) | 2017-03-27 | 2018-03-09 | Memory device and memory system |
| US16/528,318 US10622079B2 (en) | 2017-03-27 | 2019-07-31 | Memory device and memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017060387A JP2018163723A (ja) | 2017-03-27 | 2017-03-27 | メモリデバイス及びメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018163723A true JP2018163723A (ja) | 2018-10-18 |
Family
ID=63583533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017060387A Pending JP2018163723A (ja) | 2017-03-27 | 2017-03-27 | メモリデバイス及びメモリシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US10418118B2 (ja) |
| JP (1) | JP2018163723A (ja) |
| CN (1) | CN108665928B (ja) |
| TW (1) | TWI638363B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020038746A (ja) | 2018-09-06 | 2020-03-12 | キオクシア株式会社 | 半導体記憶装置 |
| JP7258697B2 (ja) * | 2019-09-02 | 2023-04-17 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022144309A (ja) | 2021-03-18 | 2022-10-03 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW365001B (en) * | 1996-10-17 | 1999-07-21 | Hitachi Ltd | Non-volatile semiconductor memory apparatus and the operation method |
| KR100287545B1 (ko) * | 1998-09-17 | 2001-04-16 | 윤종용 | 불 휘발성 반도체 메모리 장치 |
| JP2002176114A (ja) | 2000-09-26 | 2002-06-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| TW522403B (en) * | 2001-08-02 | 2003-03-01 | Macronix Int Co Ltd | Reliability testing method and circuit of non-volatile memory |
| JP2006073062A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体記憶装置 |
| US7338817B2 (en) | 2005-03-31 | 2008-03-04 | Intel Corporation | Body bias compensation for aged transistors |
| JP2008010082A (ja) * | 2006-06-29 | 2008-01-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びワード線駆動方法 |
| JP4901348B2 (ja) | 2006-07-20 | 2012-03-21 | 株式会社東芝 | 半導体記憶装置およびその制御方法 |
| JP2008047273A (ja) | 2006-07-20 | 2008-02-28 | Toshiba Corp | 半導体記憶装置およびその制御方法 |
| JP5178167B2 (ja) | 2007-12-04 | 2013-04-10 | 株式会社東芝 | 半導体記憶装置及びそのデータ書き込み方法 |
| JP5142692B2 (ja) | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2009238874A (ja) | 2008-03-26 | 2009-10-15 | Toshiba Corp | 半導体メモリ及びその製造方法 |
| JP2009266944A (ja) | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| JP5283960B2 (ja) | 2008-04-23 | 2013-09-04 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
| JP2009266349A (ja) * | 2008-04-28 | 2009-11-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010009646A (ja) | 2008-06-24 | 2010-01-14 | Toshiba Memory Systems Co Ltd | 半導体記憶装置 |
| JP5459999B2 (ja) | 2008-08-08 | 2014-04-02 | 株式会社東芝 | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 |
| JP2010129104A (ja) | 2008-11-25 | 2010-06-10 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置 |
| JP2010199235A (ja) | 2009-02-24 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4750906B2 (ja) * | 2009-04-30 | 2011-08-17 | Ｐｏｗｅｒｃｈｉｐ株式会社 | Ｎａｎｄフラッシュメモリデバイスのプログラミング方法 |
| WO2010136007A2 (de) * | 2009-05-29 | 2010-12-02 | Forschungszentrum Jülich GmbH | Speicherelement, stapelung, speichermatrix und verfahren zum betreiben |
| US9535473B2 (en) | 2009-10-30 | 2017-01-03 | Apple Inc. | Compensating for aging in integrated circuits |
| JP2012069205A (ja) | 2010-09-22 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2012252740A (ja) | 2011-06-02 | 2012-12-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101939235B1 (ko) * | 2011-08-03 | 2019-01-17 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그것의 프로그램 방법 |
| KR20150094129A (ko) * | 2014-02-10 | 2015-08-19 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작 방법 |
-
2017
- 2017-03-27 JP JP2017060387A patent/JP2018163723A/ja active Pending
- 2017-07-11 TW TW106123149A patent/TWI638363B/zh active
- 2017-08-02 CN CN201710651392.1A patent/CN108665928B/zh active Active
-
2018
- 2018-03-09 US US15/917,281 patent/US10418118B2/en active Active
-
2019
- 2019-07-31 US US16/528,318 patent/US10622079B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN108665928B (zh) | 2022-05-27 |
| CN108665928A (zh) | 2018-10-16 |
| TW201835909A (zh) | 2018-10-01 |
| US10418118B2 (en) | 2019-09-17 |
| US20190355430A1 (en) | 2019-11-21 |
| US10622079B2 (en) | 2020-04-14 |
| US20180277230A1 (en) | 2018-09-27 |
| TWI638363B (zh) | 2018-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3494576B1 (en) | Reducing hot electron injection type of read disturb during read recovery phase in 3d memory | |
| CN108573728B (zh) | 半导体存储装置及存储器系统 | |
| JP6400547B2 (ja) | メモリデバイス | |
| US10978157B2 (en) | Memory system having semiconductor memory device that performs verify operations using various verify voltages | |
| JP2020004470A (ja) | 半導体記憶装置 | |
| CN107195326B (zh) | 半导体存储装置及存储系统 | |
| US10217519B2 (en) | Semiconductor memory device having a controller configured to execute an intervening operation after a program operation and before a verify operation for that program operation | |
| JP2018125052A (ja) | 半導体記憶装置 | |
| JP2016152052A (ja) | 半導体記憶装置 | |
| JP2017054562A (ja) | 半導体記憶装置 | |
| US10360978B2 (en) | Semiconductor memory device for performing coding program and operating method thereof | |
| KR102407575B1 (ko) | 메모리 장치 및 그 동작 방법 | |
| JP2018037123A (ja) | 半導体記憶装置及びメモリシステム | |
| JP2015176623A (ja) | 半導体記憶装置及びメモリコントローラ | |
| US10614887B2 (en) | Nonvolatile memory device and method of programming the same | |
| JP2018113084A (ja) | 半導体記憶装置 | |
| JP2017208152A (ja) | 半導体記憶装置及びメモリシステム | |
| TW201732836A (zh) | 半導體記憶裝置 | |
| TWI638363B (zh) | Memory device and memory system | |
| JP2017162526A (ja) | 記憶装置 | |
| JP2018156702A (ja) | 半導体記憶装置及びメモリシステム | |
| JP2017168155A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170525 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180831 |