JP2010009646A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、クロック同期バーストリード動作が可能な半導体メモリ装置において、クロック周波数を高速化できるようにする。
【解決手段】たとえば、クロック同期バーストリード動作において、１バンクで構成されたバッファメモリ２１ａがリード動作の対象となり、かつ、スタートアドレスＳＴＡＤＤが最終カラムアドレスの場合、バーストリード制御回路４１は、リードレイテンシサイクル（４クロック目）に到達するよりも前のサイクル（１クロック目）で、ＳＲＡＭアドレスＭＥＭＡＤＤのカウントアップを開始し、１ワード目のリードデータ（Ｄ３）をデータラッチ（Ａ）２８１にラッチさせる。また、ロウアドレスを切り換えて、２ワード目のリードデータ（Ｄ４）の読み出しを開始させる。
【選択図】 図２

Description

本発明は、半導体記憶装置に関するもので、たとえば、複数種類のメモリを１チップに集積した半導体メモリ装置に関する。

複数種類のメモリを１チップに集積した半導体メモリ装置の一例として、ＯｎｅＮＡＮＤ（登録商標）がある（たとえば、特許文献１参照）。このＯｎｅＮＡＮＤは、主記憶部としてのＮＡＮＤ型フラッシュメモリおよびバッファ部としてのＳＲＡＭなどを、１チップに集積したものである。また、ＯｎｅＮＡＮＤには、たとえば、ＮＡＮＤ型フラッシュメモリとＳＲＡＭとの間のデータ転送を制御するために、ステートマシンを搭載したコントローラが用意されている。

ここで、上記のＯｎｅＮＡＮＤにあっては、ＳＲＡＭをバンク構成の異なる複数のバッファメモリにより構成することが可能である。また、少なくとも第１および第２のデータラッチを備えることによって、クロック同期バーストリードと称するリード動作が可能とされている。クロック同期バーストリードとは、あるバッファメモリから読み出した幾つかのデータを複数のデータラッチに交互に格納する機能である。

しかしながら、従来、たとえば１バンクで構成されたバッファメモリ（ＢｏｏｔＲＡＭ）と２バンクで構成されたバッファメモリ（ＤａｔａＲＡＭ）とを備えるＯｎｅＮＡＮＤにおいて、クロック同期バーストリードを行う際には、リード対象となるバッファメモリのバンク構成に関係なく、読み出しデータを第１または第２のデータラッチに格納するタイミングおよびアドレスのカウントアップを開始するタイミングが同じ設定となっていた。すなわち、１バンクで構成されたバッファメモリに対するクロック同期バーストリード時の、読み出しデータを第１または第２のデータラッチに格納するタイミングおよびアドレスのカウントアップを開始するタイミングの設定が、２バンクで構成されたバッファメモリに対するクロック同期バーストリード時のそれと同じであった。このため、１バンクで構成されたバッファメモリをリード対象としてクロック同期バーストリード機能を実行する際、特に、そのスタートアドレスが最終カラムアドレスの場合、クロック周波数を高速化できないという問題があった。
特開２００６−２８６１７９号公報 特開２００８−８４４９９号公報 特開２００８−６５８６３号公報

本発明は、動作の高速化が可能な半導体記憶装置を提供する。

本願発明の一態様によれば、クロック同期バーストリード動作が可能な半導体記憶装置であって、バンク構成が異なる複数のバッファメモリと、前記複数のバッファメモリからそれぞれ読み出されたリードデータが格納される、少なくとも第１および第２のデータラッチ回路と、前記クロック同期バーストリード動作時、アドレスのカウントアップの開始のタイミングとリードデータを前記第１のデータラッチ回路に格納するタイミングとを、リード動作の対象となるバッファメモリのバンク構成に応じて制御する制御回路とを具備したことを特徴とする半導体記憶装置が提供される。

また、本願発明の一態様によれば、クロック同期バーストリード動作が可能な半導体記憶装置であって、バンク構成が異なる複数のバッファメモリと、前記複数のバッファメモリからそれぞれ読み出されたリードデータが格納される、少なくとも第１および第２のデータラッチ回路と、前記クロック同期バーストリード動作時、アドレスのカウントアップの開始のタイミングとリードデータを前記第１のデータラッチ回路に格納するタイミングとを、リードレイテンシ信号およびスタートアドレスに応じて制御する制御回路とを具備し、前記リード動作の対象となるバッファメモリが１バンクで構成され、かつ、前記スタートアドレスがそのバッファメモリの最終カラムアドレスの場合、前記制御回路は、リードレイテンシサイクルに到達するよりも前のサイクルで、前記アドレスのカウントアップを開始するとともに、１ワード目のリードデータを前記第１のデータラッチ回路に格納させることを特徴とする半導体記憶装置が提供される。

本発明によれば、動作の高速化が可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体記憶装置の構成例を示すものである。ここでは、ＯｎｅＮＡＮＤに代表される半導体メモリ装置を例に、バンク構成の異なる複数のバッファメモリによりそれぞれ構成されるＳＲＡＭセルアレイを対象に、クロック同期バーストリードを行う場合について説明する。

図１に示すように、この半導体メモリ装置は、主記憶部（ＮＡＮＤ部）としてのＮＡＮＤ型フラッシュメモリ１と、バッファ部（ＲＡＭ部）としてのＳＲＡＭ２と、ＮＡＮＤ型フラッシュメモリ１およびＳＲＡＭ２を制御する制御部（Ｃｏｎｔｒｏｌｌｅｒ部）としてのコントローラ３と、を１つのチップに集積したものである。

ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ（ＮＡＮＤ Ａｒｒａｙ）１１、センスアンプ（Ｓ／Ａ）１２、ページバッファ（ＮＡＮＤ Ｐａｇｅ Ｂｕｆｆｅｒ）１３、ロウデコーダ（Ｒｏｗ Ｄｅｃ．）１４、電圧供給回路（Ｖｏｌｔａｇｅ Ｓｕｐｐｌｙ）１５、シーケンサ（ＮＡＮＤ Ｓｅｑｕｅｎｃｅｒ）１６、および、オシレータ（ＯＳＣ）１７，１８を備える。

メモリセルアレイ１１は、ＮＡＮＤ型フラッシュメモリ１のセルアレイであって、ビット線とワード線との交差位置にマトリクス状に配置された複数のメモリセル（図示していない）を備えるものである。複数のメモリセルのそれぞれは、たとえば、半導体基板上にトンネル絶縁膜を介して順に積層された、浮遊ゲート電極、ゲート間絶縁膜、および、制御ゲート電極を備える、積層ゲート構造を有するＭＯＳ型トランジスタによって構成される。

また、複数のメモリセルのそれぞれは、たとえば、浮遊ゲート電極に注入された電子の多寡による閾値電圧の変化に応じて、１ビットのデータを保持することが可能である。なお、閾値電圧の制御を細分化し、各々のメモリセルに２ビット以上のデータを保持する構成としてもよい。また、メモリセルは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）構造であってもよい。

センスアンプ１２は、上記メモリセルアレイ１１の１ページ分のセルのデータを読み出すものである。ここで、ページとはＮＡＮＤ型フラッシュメモリ１において一括してデータが書き込まれ、または読み出される単位を指し、たとえば、同一のワード線に接続された複数のメモリセルが１ページを構成する。

ページバッファ１３は、シーケンサ１６の制御にしたがって、１ページ分の読み出しデータまたは書き込みデータを一時的に格納するものであり、たとえば２ＫＢ＋６４Ｂの記憶容量を有している。

ロウデコーダ１４は、メモリセルアレイ１１のワード線を選択するためのデコーダである。

電圧供給回路１５は、シーケンサ１６の制御にしたがって、メモリセルアレイ１１の読み出し、書き込み、および、消去に必要な電圧（Ｉｎｔｅｒｎａｌ Ｖｏｌｔａｇｅ）を生成し、ロウデコーダ１４に供給するものである。

シーケンサ１６は、アドレス／コマンド発生回路（ＮＡＮＤ Ａｄｄ／Ｃｏｍｍａｎｄ Ｇｅｎ．）３１で発行されたＮＡＮＤ型フラッシュメモリ１へのコマンド（Ｐｒｏｇｒａｍ／Ｌｏａｄ）を受けて、ＮＡＮＤ型フラッシュメモリ１に対する書き込み（Ｐｒｏｇｒａｍ）、読み出し（Ｌｏａｄ）、または、消去などの制御を行うものである。

オシレータ１７は、シーケンサ１６の内部制御回路のための内部クロックＣｌｏｃｋを発生するものであり、オシレータ１８は、ステートマシン（Ｓｔａｔｅ Ｍａｃｈｉｎｅ）３３の内部制御回路のための内部クロックＣｌｏｃｋを発生するものである。

ＳＲＡＭ２は、複数（この例の場合、３つ）のＳＲＡＭセルアレイ（Ａｒｒａｙ）２１ａ〜２１ｃ、複数のロウデコーダ（Ｒｏｗ Ｄｅｃ．）２２ａ〜２２ｃ、複数のセンスアンプ（Ｓ／Ａ）２３ａ〜２３ｃ、ＥＣＣバッファ２４、ＥＣＣエンジン２５、ＤＱ（ＳＲＡＭ）バッファ２６、アクセスコントローラ２７、バーストバッファ（Ｂｕｒｓｔ Ｒｅａｄ／Ｗｒｉｔｅ ｂｕｆｆｅｒ）２８ａ，２８ｂ、および、ユーザインターフェイス（Ｉ／Ｆ）２９を備える。

ＳＲＡＭセルアレイ２１ａ〜２１ｃは、それぞれ、ＮＡＮＤ型フラッシュメモリ１へプログラムする書き込みデータ、または、ＮＡＮＤ型フラッシュメモリ１からロードした読み出しデータを格納し、図示せぬ外部ホスト装置とやり取りするためのバッファメモリとして使用されるものである。ＳＲＡＭセルアレイ２１ａ〜２１ｃは、それぞれ、ワード線とビット線対との交差位置にマトリクス状に配置された複数のメモリセル（ＳＲＡＭセル）を備える。

ロウデコーダ２２ａ〜２２ｃは、それぞれ、ＳＲＡＭセルアレイ２１ａ〜２１ｃのワード線を選択するためのデコーダである。

センスアンプ２３ａ〜２３ｃは、それぞれ、ＳＲＡＭセルのデータを読み出すためのものである。また、このセンスアンプ２３ａ〜２３ｃは、書き込みのための負荷としても機能する。

本実施形態の場合、たとえば、ＳＲＡＭセルアレイ２１ａはバンク０の１バンク（１ＫＢ）で構成されたＢｏｏｔＲＡＭとして機能するバッファメモリであり、ＳＲＡＭセルアレイ２１ｂはバンク０，１の２バンク（２ＫＢ）で構成されたＤａｔａＲＡＭ０として機能するバッファメモリであり、ＳＲＡＭセルアレイ２１ｃはバンク０，１の２バンク（２ＫＢ）で構成されたＤａｔａＲＡＭ１として機能するバッファメモリである。なお、ＤａｔａＲＡＭは２つ（ＤａｔａＲＡＭ０，１）に限らず、さらに増設することも可能である。

ＥＣＣバッファ２４は、ＳＲＡＭ２とページバッファ１３との間に位置し、ＥＣＣ処理（データロード時は誤り訂正／データプログラム時はパリティ発生）のために、一時的にデータを格納するものである。

ＥＣＣエンジン２５は、ＥＣＣバッファ２４に入力されたデータ（Ｄａｔａ）を誤り訂正するもので、訂正したデータ（Ｃｏｒｒｅｃｔ）を再びＥＣＣバッファ２４に出力するものである。

ＤＱバッファ２６は、ＳＲＡＭセルアレイ２１ａ〜２１ｃからのデータ読み出し（Ｒｅａｄ）、ＳＲＡＭセルアレイ２１ａ〜２１ｃへのデータ書き込み（Ｗｒｉｔｅ）を行うために、データを一時的に格納するものである。

アクセスコントローラ２７は、ユーザインターフェイス２９から入力されたアドレス信号（Ａｄｄ＜１５：０＞）および制御信号（／ＣＥ，／ＡＶＤ，ＣＬＫ，／ＷＥ，／ＯＥ）などを受け、内部の各回路に対して必要な制御を行うものである。

たとえば、このアクセスコントローラ２７には、クロック同期バーストリード機能を実行するためのバーストリード制御回路４１が付設されている。バーストリード制御回路４１は、クロック同期バーストリード時にバーストバッファ（Ｂｕｒｓｔ ｂｕｆｆｅｒ０）２８ａ，（Ｂｕｒｓｔ ｂｕｆｆｅｒ１）２８ｂを制御するものである。

バーストバッファ２８ａ，２８ｂは、それぞれ、データ読み出しまたはデータ書き込みのために、データを一時的に保存するバッファである。

ユーザインターフェイス２９は、ＮＯＲ型フラッシュメモリと同様のインターフェイス規格をサポートしており、外部ホスト装置からのアドレス信号および制御信号の入力、並びに、外部ホスト装置との間でのデータの入出力などを行うものである。

コントローラ３は、アドレス／コマンド発生回路３１、ステートマシン３３、レジスタ３４、ＣＵＩ（Ｃｏｍｍａｎｄ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）３５、および、アドレス／タイミング発生回路（ＳＲＡＭ Ａｄｄ／Ｔｉｍｉｎｇ）３６を備える。

アドレス／コマンド発生回路３１は、内部シーケンス動作時に、必要に応じてＮＡＮＤコア（ＮＡＮＤ部）に対する、アドレス信号およびコマンドなどの制御信号を生成するものである。

ステートマシン３３は、アドレス／コマンド発生回路３１よりコマンドが発行されたこと、または、ＣＵＩ３５からの内部コマンド信号を受けて、コマンドの種類に応じた内部シーケンス動作を制御するものである。

レジスタ３４は、ファンクションの動作状態を設定するためのものであって、外部アドレス空間の一部を割り当てることにより、ユーザインターフェイス２９を介して、外部ホスト装置によるアドレス信号またはコマンドなどの制御信号の読み出しまたは書き込みが行われる。

ＣＵＩ３５は、レジスタ３４の所定の外部アドレス空間にアドレス信号またはコマンドなどの制御信号が書き込まれることで、ファンクション実行コマンドが与えられたことを認識し、内部コマンド信号を発行する。

アドレス／タイミング発生回路３６は、内部シーケンス動作時に、必要に応じてＳＲＡＭ２を制御するための、アドレス信号およびタイミングなどの制御信号を生成するものである。

本実施形態においては、ページバッファ１３とＥＣＣバッファ２４との間が６４ｂｉｔのＮＡＮＤデータバスによって、ＥＣＣバッファ２４とＤＱバッファ２６との間が６４ｂｉｔのＥＣＣデータバスによって、ＤＱバッファ２６とセンスアンプ２３ａ〜２３ｃとの間が６４ｂｉｔのＳＲＡＭデータバスによって、ＤＱバッファ２６とバーストバッファ２８ａ，２８ｂおよびレジスタ３４との間が６４ｂｉｔ（４×１６・Ｉ／Ｏ）のＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスによって、また、バーストバッファ２８ａ，２８ｂとユーザインターフェイス２９との間がそれぞれ１６ｂｉｔのＤａｔａ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ（ＤＩＮ／ＤＯＵＴ）バスによって、それぞれ接続されている。

次に、上記した構成の半導体メモリ装置の基本的動作について、簡単に説明する。ここでは、メモリセルアレイ１１に書き込まれたデータを読み出す通常のリード動作について説明する。

通常のリード動作時においては、まず、ユーザが外部ホスト装置からユーザインターフェイス２９を通じて、ロードするデータのＮＡＮＤアドレスおよびＳＲＡＭアドレスをレジスタ３４に設定する。

また、ユーザが外部ホスト装置からユーザインターフェイス２９を通じて、ロードコマンドをレジスタ３４に設定する。レジスタ３４にコマンドが書かれると、ＣＵＩ３５がファンクション実行コマンドであることを認識し、内部コマンド信号を生成する。この場合は、ロードコマンドが成立する。

このロードコマンドの成立を受けて、ステートマシン３３が起動する。ステートマシン３３は、必要な回路の初期化を行った後、アドレス／コマンド発生回路３１にＮＡＮＤ部に対するセンスコマンドを発行するように要求する。

すると、アドレス／コマンド発生回路３１は、レジスタ３４に設定されたＮＡＮＤアドレスのデータをセンスさせるために、シーケンサ１６へセンスコマンドを発行する。

このセンスコマンドを受けて、シーケンサ１６が起動する。シーケンサ１６は、必要な回路の初期化を行った後、指定されたＮＡＮＤアドレスのセンス動作を行うために、電圧供給回路１５、ロウデコーダ１４、センスアンプ１２、ページバッファ１３を制御する。そして、メモリセルアレイ１１よりロードしたセンスデータ（セルデータ）をページバッファ１３に保存する。

また、シーケンサ１６は、センスデータのページバッファ１３への保存にともない、メモリセルアレイ１１に対するセンス動作が終了したことを、ステートマシン３３へ通知する。

この通知を受けたステートマシン３３は、アドレス／コマンド発生回路３１にリードコマンド（クロック）を発行するように要求する。

アドレス／コマンド発生回路３１からのリードコマンドはシーケンサ１６に送られ、そのリードコマンドを受けたシーケンサ１６は、ページバッファ１３をリード可能な状態にセットする。

こうして、ステートマシン３３の要求により、アドレス／コマンド発生回路３１からのリードコマンドをシーケンサ１６へ発行することによって、ＮＡＮＤデータバスにページバッファ１３内のデータを読み出し、そのデータをＥＣＣバッファ２４へ転送させる。

この後、アドレス／タイミング発生回路３６を介して、ステートマシン３３からＥＣＣ訂正開始制御信号が発行されることにより、ＥＣＣエンジン２５は、ＥＣＣバッファ２４からのデータを誤り訂正し、その誤り訂正した後のデータをＥＣＣバッファ２４に出力する。

そして、ＥＣＣバッファ２４内の誤り訂正後のデータをＥＣＣデータバスに読み出し、ＤＱバッファ２６へと転送する。

ＤＱバッファ２６は、たとえば、格納したデータをＳＲＡＭデータバスからセンスアンプ２３ｂを経て、対応するＳＲＡＭセルアレイ２１ｂに送る。ＳＲＡＭセルアレイ２１ｂは、ＳＲＡＭアドレスにしたがってデータ書き込みを行う。

ユーザが、外部ホスト装置からユーザインターフェイス２９を通じて、データを読み出すための制御信号を入力することにより、アクセスコントローラ２７は、そのデータをＳＲＡＭセルアレイ２１ｂ内よりＤＱバッファ２６に読み出す。そして、たとえばＲＡＭ／Ｒｅｇｉｓｔｅｒデータバス、バーストバッファ２８ａ、および、ユーザインターフェイス２９を介して、外部ホスト装置に出力させる。

こうして、通常のリード動作は終了する。

次に、図２〜図５を参照して、上記した構成の半導体メモリ装置が備える、クロック同期バーストリード機能について説明する。なお、図２は、クロック同期バーストリード機能を実現するためのバーストバッファ２８ａ，２８ｂの構成例である。図３は、リードレイテンシを「４」とし、かつ、スタートアドレスがＳＲＡＭセルアレイ２１ａの最終カラムアドレスに設定された場合の、ＳＲＡＭセルアレイ２１ａをリード対象とした際の一般的なクロック同期バーストリード時の動作波形である。図４は、リードレイテンシを「４」とし、かつ、スタートアドレスがＳＲＡＭセルアレイ２１ｂ，２１ｃの最終カラムアドレスに設定された場合の、ＳＲＡＭセルアレイ２１ｂ，２１ｃをリード対象とした際の一般的なクロック同期バーストリード時の動作波形である。図５は、リードレイテンシを「４」とし、かつ、スタートアドレスがＳＲＡＭセルアレイ２１ａの最終カラムアドレスに設定された場合の、ＳＲＡＭセルアレイ２１ａをリード対象とした際の本実施形態に係るクロック同期バーストリード時の動作波形である。

図２に示すように、バーストバッファ２８ａ，２８ｂは、それぞれ、第１，第２のデータラッチ（Ａ）２８１，（Ｂ）２８２、データラッチセレクタ２８３、バーストデータセレクタ２８４、マスターラッチ２８５、非同期データセレクタ２８６、非同期・同期データセレクタ２８７、および、スレーブラッチ２８８を有している。バーストバッファ２８ａ，２８ｂは、バーストリード制御回路４１によって制御される。なお、図１に示したＤＱバッファ２６については、その記載を省略している。

ここで、バーストリード制御回路４１は、ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバス（ＲＡＭ＿ＤＡＴＡ［６３：０］）からＤＩＮ／ＤＯＵＴバス（出力データ信号ＤＴＯＵＴ［１５：０］）までの、データパス回路に対する制御信号を発生する回路である。たとえば、バーストリード制御回路４１は、アクセスコントローラ２７からのスタートアドレスＳＴＡＤＤをアドレスバリッド信号ＡＶＤのハイレベル（Ｈｉｇｈ）期間で格納し、ＳＲＡＭアドレスＭＥＭＡＤＤ，ＭＥＭＡＤＤ２を生成する。また、バーストリード制御回路４１は、バンクアドレスＢＡＮＫＡＤＤ、データラッチＡ開放信号ＬＡＴＡ、非同期データ選択信号ＡＳＹＬＡＴＡＤＤ［１：０］、データラッチＢ開放信号ＬＡＴＢ、ラッチデータ選択信号ＬＡＴＳＥＬ、バーストデータ選択信号ＢＳＴＬＡＴＡＤＤ［１：０］、内部クロックＣＬＫ＿ＭＳＴ，ＣＬＫ＿ＳＬＶ、および、出力データ選択信号ＤＴＳＥＬを生成する。

ＳＲＡＭセルアレイ２１ａは、１バンクで構成されたバッファメモリである。ＳＲＡＭセルアレイ２１ａは、ロウデコーダ２２ａによってＳＲＡＭアドレスＭＥＭＡＤＤからデコードされるロウおよびカラムアドレスのデータ（ＲＡＭ＿ＤＡＴＡ［６３：０］）を、ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力する。

ＳＲＡＭセルアレイ２１ｂ，２１ｃは、それぞれ、バンク０およびバンク１の２バンクで構成されている。ＳＲＡＭセルアレイ２１ｂ，２１ｃは、ロウデコーダ２２ｂ，２２ｃによってＳＲＡＭアドレスＭＥＭＡＤＤからデコードされるロウおよびカラムアドレスのデータ（ＲＡＭ＿ＤＡＴＡ［６３：０］）をバンク０より読み出し、また、ロウデコーダ２２ｂ，２２ｃによってＳＲＡＭアドレスＭＥＭＡＤＤ２からデコードされるロウおよびカラムアドレスのデータ（ＲＡＭ＿ＤＡＴＡ［６３：０］）をバンク１より読み出し、それぞれＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力する。

バーストリード制御回路４１により生成されるバンクアドレスＢＡＮＫＡＤＤは、各ＳＲＡＭセルアレイ２１ｂ，２１ｃのどちらのバンクから読み出したデータを、ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力させるかを選択するためのアドレスである。たとえば、バンクアドレスＢＡＮＫＡＤＤがロウレベル（Ｌｏｗ）のときは、各ＳＲＡＭセルアレイ２１ｂ，２１ｃのバンク０より読み出したデータがＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力され、バンクアドレスＢＡＮＫＡＤＤがＨｉｇｈのときは、各ＳＲＡＭセルアレイ２１ｂ，２１ｃのバンク１より読み出したデータがＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力される。

バーストバッファ２８ａ，２８ｂにおいて、データラッチ（Ａ）２８１およびデータラッチ（Ｂ）２８２は、ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力されたデータ（ＲＡＭ＿ＤＡＴＡ［６３：０］）を格納する回路である。データラッチＡ開放信号ＬＡＴＡは、ＳＲＡＭセルアレイ２１ａあるいはＳＲＡＭセルアレイ２１ｂ，２１ｃからＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力されたデータをデータラッチ（Ａ）２８１に格納して、ラッチデータＡ信号ＬＡＴＤＴＡ［６３：０］を更新する信号である。データラッチＡ開放信号ＬＡＴＡがＨｉｇｈのときは、データラッチ（Ａ）２８１を開放し、データ（ＲＡＭ＿ＤＡＴＡ［６３：０］）によってラッチデータＡ信号ＬＡＴＤＴＡ［６３：０］を更新する。データラッチＡ開放信号ＬＡＴＡがＬｏｗのときは、データラッチ（Ａ）２８１を閉じて、ラッチデータＡ信号ＬＡＴＤＴＡ［６３：０］をそのまま保持する。データラッチＢ開放信号ＬＡＴＢは、ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力されたデータをデータラッチ（Ｂ）２８２に格納して、ラッチデータＢ信号ＬＡＴＤＴＢ［６３：０］を更新する信号である。データラッチＢ開放信号ＬＡＴＢがＨｉｇｈのときは、データラッチ（Ｂ）２８２を開放し、データ（ＲＡＭ＿ＤＡＴＡ［６３：０］）によってラッチデータＢ信号ＬＡＴＤＴＢ［６３：０］を更新する。データラッチＢ開放信号ＬＡＴＢがＬｏｗのときは、データラッチ（Ｂ）２８２を閉じて、ラッチデータＢ信号ＬＡＴＤＴＢ［６３：０］をそのまま保持する。

非同期データセレクタ２８６は、非同期データ選択信号ＡＳＹＬＡＴＡＤＤ［１：０］を参照して、ラッチデータＡ信号ＬＡＴＤＴＡ［６３：０］から１６ビットデータを選択し、非同期出力データ信号ＡＳＹＤＴ［１５：０］として出力する回路である。

データラッチセレクタ２８３は、ラッチデータ選択信号ＬＡＴＳＥＬを参照して、ラッチデータＡ信号ＬＡＴＤＴＡ［６３：０］またはラッチデータＢ信号ＬＡＴＤＴＢ［６３：０］のどちらのデータを、バーストラッチデータ信号ＢＳＴＬＡＴＤＴ［６３：０］として出力するかを選択する回路である。

バーストデータセレクタ２８４は、バーストデータ選択信号ＢＳＴＬＡＴＡＤＤ［１：０］を参照して、バーストラッチデータ信号ＢＳＴＬＡＴＤＴ［６３：０］から１６ビットデータを選択し、バーストデータ信号ＢＳＴＤＴ［１５：０］として出力する回路である。

マスターラッチ２８５は、内部クロックＣＬＫ＿ＭＳＴのＬｏｗ期間で、バーストデータ信号ＢＳＴＤＴ［１５：０］をマスターラッチ出力信号ＭＳＴＤＴ［１５：０］として出力し、内部クロックＣＬＫ＿ＭＳＴのＨｉｇｈ期間で、マスターラッチ出力信号ＭＳＴＤＴ［１５：０］を保持する回路である。

非同期・同期データセレクタ２８７は、出力データ選択信号ＤＴＳＥＬがＨｉｇｈの場合には、マスターラッチ出力信号ＭＳＴＤＴ［１５：０］を出力データ信号ＤＴ［１５：０］として出力し、出力データ選択信号ＤＴＳＥＬがＬｏｗの場合には、非同期出力データ信号ＡＳＹＤＴ［１５：０］を出力データ信号ＤＴ［１５：０］として出力する回路である。

スレーブラッチ２８８は、内部クロックＣＬＫ＿ＳＬＶのＨｉｇｈ期間で、出力データ信号ＤＴ［１５：０］を出力データ信号ＤＴＯＵＴ［１５：０］として出力し、内部クロックＣＬＫ＿ＳＬＶのＬｏｗ期間で、出力データ信号ＤＴＯＵＴ［１５：０］を保持する回路である。

次に、図３を参照して、ＳＲＡＭセルアレイ２１ａをリード対象とした際の、クロック同期バーストリードを開始してから１ワード目のデータ（Ｄ３）が出力されるまでの、一般的な動作について説明する。なお、リードレイテンシを「４」とし、かつ、スタートアドレスＳＴＡＤＤとしてＳＲＡＭセルアレイ２１ａの最終カラムアドレスが設定された場合の例である。また、一般的なクロック同期バーストリードの場合、ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスにロードされた読み出しデータをデータラッチ（Ａ）２８１またはデータラッチ（Ｂ）２８２に格納するタイミングと、アドレスのカウントアップを開始するタイミングとが、リード対象となるＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃのバンク構成に関係なく、同じ設定となっている。

図３において、たとえば、アクセスコントローラ２７からのスタートアドレスＳＴＡＤＤを入力した後、アクセスコントローラ２７からのアドレスバリッド信号ＡＶＤのＨｉｇｈ期間にて、スタートアドレスＳＴＡＤＤのアドレス値ＡＤＤがバーストリード制御回路４１に格納される。バーストリード制御回路４１に格納されたアドレス値ＡＤＤは、ＳＲＡＭアドレスＭＥＭＡＤＤとして出力されて、ＳＲＡＭセルアレイ２１ａをリード対象とする１回目の読み出し動作が開始される。

ＳＲＡＭセルアレイ２１ａは、ＳＲＡＭアドレスＭＥＭＡＤＤからワード線およびカラム線のアドレスをデコードしてデータを選択し、そのデータをＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力する。ＳＲＡＭセルアレイ２１ａに対する読み出し動作１回につき、６４ビット（４ワード）のデータが出力される。また、外部クロックＣＬＫの、−１クロック目の立ち上がりで、データラッチＡ開放信号ＬＡＴＡをＨｉｇｈにすることで、データラッチ（Ａ）２８１を開放状態とし、ＳＲＡＭセルアレイ２１ａに対する１回目の読み出しデータをデータラッチ（Ａ）２８１に格納できるようにする。

クロック同期バーストリードにおける１ワード目の出力データ（図３では、Ｄ３）は、クロック同期ではなく、非同期データとして出力される。つまり、データ（ＲＡＭ＿ＤＡＴＡ［６３：０］）Ｄ０〜Ｄ３は、図３の場合、１クロック目付近でＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力される。データＤ０〜Ｄ３が出力されるとき、データラッチＡ開放信号ＬＡＴＡはＨｉｇｈとなっており、データラッチ（Ａ）２８１は開放状態となっている。これにより、データＤ０〜Ｄ３は、データラッチ（Ａ）２８１からラッチデータＡ信号ＬＡＴＤＴＡ［６３：０］として出力される。ラッチデータＡ信号ＬＡＴＤＴＡ［６３：０］は、非同期データセレクタ２８６に入力される。このとき、非同期データ選択信号ＡＳＹＬＡＴＡＤＤ［１：０］が“１１”となっているので、非同期データセレクタ２８６は、非同期出力データ信号ＡＳＹＤＴ［１５：０］としてデータＤ３を出力する。この非同期出力データ信号ＡＳＹＤＴ［１５：０］（＝Ｄ３）は、非同期・同期データセレクタ２８７に入力される。１ワード目の読み出しデータを非同期的に出力するので、出力データ選択信号ＤＴＳＥＬはＬｏｗとなる。これにより、非同期・同期データセレクタ２８７からは、その非同期出力データ信号ＡＳＹＤＴ［１５：０］（＝Ｄ３）が出力データ信号ＤＴ［１５：０］として出力される。

なお、スレーブラッチ２８８は、１ワード目の出力データ（Ｄ３）を非同期出力とするために、３クロック目の立下りまで、内部クロックＣＬＫ＿ＳＬＶをＨｉｇｈに固定することにより、開放状態とされる。

一方、２ワード目の出力データ（図３では、Ｄ４）は、４クロック目の立ち上がりエッジに同期して出力される。このため、３クロック目の立ち上がりエッジに同期して、ＳＲＡＭアドレスＭＥＭＡＤＤのアドレス値を、“ＡＤＤ”から“ＡＤＤ＋１”にカウントアップする。また、ＳＲＡＭアドレスＭＥＭＡＤＤのカウントアップと同時に、データラッチＡ開放信号ＬＡＴＡをＬｏｗにし、データＤ０〜Ｄ３をデータラッチ（Ａ）２８１で保持するとともに、データラッチＢ開放信号ＬＡＴＢをＨｉｇｈにして、データラッチ（Ｂ）２８２を開放し、アドレス値ＡＤＤ＋１のデータを格納できるようにしておく。

ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力されるＡＤＤ＋１番地のデータ（ＲＡＭ＿ＤＡＴＡ［６３：０］）Ｄ４〜Ｄ７は、データラッチ（Ｂ）２８２に格納された後、ラッチデータＢ信号ＬＡＴＤＴＢ［６３：０］として出力される。また、このラッチデータＢ信号ＬＡＴＤＴＢ［６３：０］は、ラッチデータ選択信号ＬＡＴＳＥＬをＨｉｇｈにすることによって、データラッチセレクタ２８３より、バーストラッチデータ信号ＢＳＴＬＡＴＤＴ［６３：０］として出力される。

そして、３クロック目の立ち上がりエッジで、バーストデータ選択信号ＢＳＴＬＡＴＡＤＤ［１：０］が“００”となる。これにより、バーストデータセレクタ２８４によって、バーストラッチデータ信号ＢＳＴＬＡＴＤＴ［６３：０］からデータＤ４が選択され、バーストデータ信号ＢＳＴＤＴ［１５：０］として出力される。このバーストデータ信号ＢＳＴＤＴ［１５：０］（＝Ｄ４）は、マスターラッチ２８５に入力される。３クロック目の立ち下がりエッジに同期して、マスターラッチ２８５からは、データＤ４がマスターラッチ出力信号ＭＳＴＤＴ［１５：０］として出力される。このマスターラッチ出力信号ＭＳＴＤＴ［１５：０］（＝Ｄ４）は、非同期・同期データセレクタ２８７に入力される。また、３クロック目の立下りエッジに同期して、出力データ選択信号ＤＴＳＥＬがＨｉｇｈとなり、非同期・同期データセレクタ２８７からは、そのデータＤ４が出力データ信号ＤＴ［１５：０］として出力される。そして、４クロック目の立ち上がりエッジで、内部クロックＣＬＫ＿ＳＬＶがＨｉｇｈとなり、スレーブラッチ２８８が開放状態とされることにより、データＤ４が出力データ信号ＤＴＯＵＴ［１５：０］として出力される。

図３に示したように、ＳＲＡＭセルアレイ２１ａをリード対象として行われるクロック同期バーストリードにおいて、スタートアドレスＳＴＡＤＤがＳＲＡＭセルアレイ２１ａの最終カラムアドレスの場合、４クロック目の立ち上がりエッジで、スレーブラッチ２８８から２ワード目のデータＤ４を出力データ信号ＤＴＯＵＴ［１５：０］として出力させるためには、３クロック目でＳＲＡＭアドレスＭＥＭＡＤＤをカウントアップし、ＳＲＡＭセルアレイ２１ａのロウアドレスの切り替え動作を行わなければならない。このため、ＳＲＡＭセルアレイ２１ａのロウアドレスを切り替えてから、データＤ４を出力データ信号ＤＴＯＵＴ［１５：０］として出力させるまでの動作を、１クロック以内に行う必要がある。

次に、図４を参照して、ＳＲＡＭセルアレイ２１ｂ，２１ｃをリード対象とした際の、クロック同期バーストリードを開始してから１ワード目のデータ（Ｄ３）が出力されるまでの、一般的な動作について説明する。なお、リードレイテンシを「４」とし、かつ、スタートアドレスＳＴＡＤＤとしてＳＲＡＭセルアレイ２１ｂ，２１ｃの最終カラムアドレスが設定された場合の例である。

図４に示すように、ＳＲＡＭセルアレイ２１ｂ，２１ｃをリード対象にクロック同期バーストリードを行う場合、バーストリード制御回路４１より、スタートアドレスＳＴＡＤＤ（アドレス値ＡＤＤ）がＳＲＡＭアドレスＭＥＭＡＤＤとして出力され、アドレス値ＡＤＤ＋１がＳＲＡＭアドレスＭＥＭＡＤＤ２として出力される。これにより、ＳＲＡＭセルアレイ２１ｂ，２１ｃでは、バンク０とバンク１とで同時にアドレスデコードが行われ、１２８ビット（８ワード）分のデータが読み出される。

たとえば、ＳＲＡＭセルアレイ２１ｂ，２１ｃのＡＤＤ番地にはデータＤ０〜Ｄ３が、ＡＤＤ＋１番地にはデータＤ４〜Ｄ７が、ＡＤＤ＋２番地にはデータＤ８〜Ｄ１１が、それぞれ格納されている。ＳＲＡＭセルアレイ２１ｂ，２１ｃにおいて、ＡＤＤ＋１番地はＡＤＤ番地からロウアドレスを１番地進めた（増やした）値となっている。また、このとき、バンクアドレスＢＡＮＫＡＤＤのＬｏｗにより、ＳＲＡＭセルアレイ２１ｂ，２１ｃのバンク０が選択されている。したがって、外部クロックＣＬＫの、１クロック目の立ち上がりの直前で、データ（ＲＡＭ＿ＤＡＴＡ［６３：０］）Ｄ０〜Ｄ３がＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力されて、データラッチ（Ａ）２８１に格納される。

非同期データ選択信号ＡＳＹＬＡＴＡＤＤ［１：０］が“１１”のとき、データＤ３が出力データ信号ＤＴＯＵＴ［１５：０］として出力されるまでの動作は、上述した図３の場合と同じである。

データＤ４を出力データ信号ＤＴＯＵＴ［１５：０］として出力させるために、バンクアドレスＢＡＮＫＡＤＤをＨｉｇｈにして、ＳＲＡＭセルアレイ２１ｂ，２１ｃのバンク１を選択する。これにより、データＤ４〜Ｄ７がＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力される。また、ＳＲＡＭアドレスＭＥＭＡＤＤのアドレス値を“ＡＤＤ＋２”とし、ロウあるいはカラムアドレスを切り替えて、データＤ８〜Ｄ１１の読み出し動作を開始させる。こうして、ＲＡＭ／ＲｅｇｉｓｔｅｒデータバスにデータＤ４〜Ｄ７が出力されることにより、４クロック目の立ち上がりエッジに同期して、出力データ信号ＤＴＯＵＴ［１５：０］としてデータＤ４が出力されるまでの動作は、上述した図３の場合と同じである。

上記から明らかなように、クロック同期バーストリード時の、データラッチＡ開放信号ＬＡＴＡおよびデータラッチＢ開放信号ＬＡＴＢをＨｉｇｈまたはＬｏｗにして、ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力された読み出しデータをデータラッチ（Ａ）２８１またはデータラッチ（Ｂ）２８２に格納するタイミングと、アドレスのカウントアップを開始するタイミングとが、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃのバンク構成に関係なく同じ設定となっている。このため、１バンクで構成されたＳＲＡＭセルアレイ２１ａをリード対象とするクロック同期バーストリードにおいて、特に、スタートアドレスＳＴＡＤＤを最終カラムアドレスとした場合、クロック周波数の高速化が難しい。

以下に、図５を参照して、１バンクで構成されたＳＲＡＭセルアレイ２１ａをリード対象とした際の、スタートアドレスＳＴＡＤＤが最終カラムアドレスの場合にもクロック周波数の高速化が可能な、クロック同期バーストリード機能について説明する。なお、リードレイテンシを「４」とし、かつ、スタートアドレスとしてＳＲＡＭセルアレイ２１ａの最終カラムアドレスが設定された場合の例である。

図５に示すように、ＳＲＡＭセルアレイ２１ａに対してクロック同期バーストリードを行う場合、リードレイテンシサイクル（４クロック目）に到達するよりも前のサイクル（図５では、外部クロックＣＬＫの１クロック目）で、ＳＲＡＭアドレスＭＥＭＡＤＤのカウントアップを開始する。また、同じタイミングでデータラッチＡ開放信号ＬＡＴＡを立ち下げて、１ワード目のファーストアクセスデータＤ３をデータラッチ（Ａ）２８１にラッチする。こうして、１クロック目でＳＲＡＭアドレスＭＥＭＡＤＤのカウントアップを開始することにより、ＳＲＡＭセルアレイ２１ａのロウアドレスが切り替えられて、２ワード目の読み出し動作が開始される。

一方、２ワード目のデータＤ４の出力は４クロック目で行われる。このため、ＳＲＡＭセルアレイ２１ａのロウアドレスが変化してから、データラッチ（Ｂ）２８２へデータＤ４を転送するまでの期間が３クロック以内となる。これにより、スタートアドレスＳＴＡＤＤが最終カラムアドレスの場合でも、データＤ４〜Ｄ７の読み出しマージンを十分に確保することが可能となり、クロック周波数を容易に高速化できる。

上記したように、１バンクで構成されたＳＲＡＭセルアレイ２１ａをリード対象としたクロック同期バーストリードにおいて、ＳＲＡＭアドレスＭＥＭＡＤＤのカウントアップを開始するタイミングと、データラッチ（Ａ）２８１に１ワード目のデータＤ３を格納するタイミングとが、２バンクで構成されたＳＲＡＭセルアレイ２１ｂ，２１ｃをリード対象としたクロック同期バーストリード時のそれとは異なる設定となるようにしている。

すなわち、本実施形態によれば、バンク構成の異なる複数のバッファメモリによりそれぞれ構成されるＳＲＡＭセルアレイを有する半導体メモリ装置において、クロック同期バーストリードを行う際に、リード対象となるＳＲＡＭセルアレイのバンク構成に応じて、ＳＲＡＭセルアレイから出力されるデータをデータラッチに取り込むタイミングと、ＳＲＡＭアドレスのカウントアップを開始するタイミングとを変更できるようにしている。これにより、１バンクで構成されたＳＲＡＭセルアレイをリード対象としたクロック同期バーストリード時において、特に、スタートアドレスが最終カラムアドレスの場合にも、読み出しマージンを確保しつつ、外部クロックのクロック周波数を高速化でき、リード動作などの動作の高速化が可能となるものである。

なお、本実施形態の場合、バーストリード制御回路４１は、たとえばアクセスコントローラ２７からのリードレイテンシ信号ＲＬ［２：０］とスタートアドレスＳＴＡＤＤとを参照することによって、スタートアドレスＳＴＡＤＤがＳＲＡＭセルアレイ２１ａのアドレスであると判断されると、ＳＲＡＭアドレスＭＥＭＡＤＤのカウントアップを開始するタイミングと、データラッチ（Ａ）２８１に読み出しデータを格納するタイミングと、を自動的に変更する機能を有している。これにより、同じリードレイテンシにおいて、ＳＲＡＭアドレスのカウントアップの開始のタイミングとデータラッチへのデータのラッチのタイミングとを、リード対象となるバッファメモリのバンク構成に応じて可変とする場合に限らず、たとえば、リードレイテンシごとに可変とすることも可能であり、リードレイテンシごとに可変とした場合にも、データの読み出しマージンを十分に確保することが可能となり、クロック周波数を容易に高速化できる。

［第２の実施形態］
図６は、本発明の第２の実施形態にしたがった半導体記憶装置の構成例を示すものである。ここでは、図１に示した半導体メモリ装置を例に、複数のバッファメモリおよびレジスタのデータ線を共有化することによって、動作の高速化を可能にした場合について説明する。なお、図１のＤＱバッファ２６およびＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスを、複数のスイッチ回路と共通データバスとで置き換えた場合の例である。

図６に示すように、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃには、それぞれデータ線（図１のＳＲＡＭデータバス（６４ｂｉｔ）に相当）５１を介して、スイッチ回路５５が接続されている。一方、レジスタ３４には、レジスタバス５６を介して、スイッチ回路５７が接続されている。スイッチ回路５５，５７は、共通データバス（６４ｂｉｔ）５４を介して相互に接続されるとともに、バーストバッファ２８ａ，２８ｂに共通に接続されている。

スイッチ回路５５，５７には、それぞれ、アクセスコントローラ２７からの信号線５２，５３が接続されている。信号線５２，５３は、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃおよびレジスタ３４にも接続されている。

上記の構成とした場合の動作について簡単に説明する。読み出し動作の場合、外部ホスト装置からのアドレス信号（Ａｄｄ＜１５：０＞）および読み出しコマンド（／ＯＥ）が、ユーザインターフェイス２９を介して、アクセスコントローラ２７に入力される。すると、アドレス信号（たとえば、上位８ビット）に対応するバッファメモリ、たとえばＳＲＡＭセルアレイ２１ｂがアクセスされる。また、このＳＲＡＭセルアレイ２１ｂには、外部ホスト装置からの読み出しコマンドが、ユーザインターフェイス２９を介して供給されるとともに、アクセスコントローラ２７からの読み出し制御信号が、信号線５２を介して供給される。この読み出し制御信号は、対応するスイッチ回路５５にも供給される。これにより、スイッチ回路５５を介して、ＳＲＡＭセルアレイ２１ｂのデータ線５１と共通データバス５４とが接続される。その結果、ＳＲＡＭセルアレイ２１ｂの、対応するアドレスのデータがデータ線５１に出力される。そして、データ線に出力されたデータは、バーストバッファ２８ａおよびユーザインターフェイス２９を介して、外部ホスト装置に出力される。

なお、レジスタ３４からの読み出しは、スイッチ回路５７を介して、レジスタバス５６と共通データバス５４とが接続されることにより、また、ＳＲＡＭセルアレイ２１ａからの読み出しは、スイッチ回路５５を介して、データ線５１と共通データバス５４とが接続されることにより、また、ＳＲＡＭセルアレイ２１ｃからの読み出しは、スイッチ回路５５を介して、データ線５１と共通データバス５４とが接続されることにより、それぞれ同様にして行われる。

書き込み動作の場合は、上記した読み出し動作の場合と同様に、外部ホスト装置からのアドレス信号（Ａｄｄ＜１５：０＞）および書き込みコマンド（／ＷＥ）が、ユーザインターフェイス２９を介して、アクセスコントローラ２７に入力される。すると、アドレス信号に対応するバッファメモリ、たとえばＳＲＡＭセルアレイ２１ｂがアクセスされる。また、このＳＲＡＭセルアレイ２１ｂには、外部ホスト装置からの書き込みコマンドが、ユーザインターフェイス２９を介して供給されるとともに、アクセスコントローラ２７からの書き込み制御信号が、信号線５３を介して供給される。この書き込み制御信号は、対応するスイッチ回路５５にも供給される。これにより、スイッチ回路５５を介して、ＳＲＡＭセルアレイ２１ｂのデータ線５１と共通データバス５４とが接続される。

一方、外部ホスト装置からの書き込みデータが、ユーザインターフェイス２９およびバーストバッファ２８ａを介して、共通データバス５４に出力される。共通データバス５４に出力された書き込みデータは、スイッチ回路５５およびデータ線５１を介して、ＳＲＡＭセルアレイ２１ｂに送られ、対応するアドレスに書き込まれる。

なお、レジスタ３４への書き込みは、スイッチ回路５７を介して、レジスタバス５６と共通データバス５４とが接続されることにより、また、ＳＲＡＭセルアレイ２１ａへの書き込みは、スイッチ回路５５を介して、データ線５１と共通データバス５４とが接続されることにより、また、ＳＲＡＭセルアレイ２１ｃへの書き込みは、スイッチ回路５５を介して、データ線５１と共通データバス５４とが接続されることにより、それぞれ同様にして行われる。

上記したように、複数のバッファメモリを備えた半導体メモリ装置において、データバスを複数のメモリで共有できるようにしている。すなわち、スイッチ回路５５によって、たとえば、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃのデータ線５１と共通データバス５４との接続、および、レジスタ３４のレジスタバス５６と共通データバス５４との接続、をそれぞれ切り換えるようにしている。これにより、バーストバッファ２８ａ，２８ｂにつながる共通データバス５４の本数を、最低限必要な本数とすることが可能となる。特に、１チップ上に複数種類のＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃ、さらには、レジスタ３４を集積した半導体メモリ装置の場合、配線レイアウトを大幅に縮小できるようになるものである。

ここで、たとえば特開２００８−８４４９９号公報に記載の半導体記憶装置のように、１チップに複数の記憶装置（データ領域）を有する半導体記憶装置において、記憶装置ごとに必要な本数のデータバスをそれぞれ敷設するようにした場合、データバスの本線が多くなる。今後、記憶装置の増設が見込まれる半導体記憶装置にとって、配線レイアウトの敷設はチップサイズに影響する。

したがって、データバスの共有化は、配線レイアウトの縮小によるチップサイズの小型化ばかりか、バス幅の増加（低抵抗化）による動作の高速化をも実現し得る。

なお、本実施形態の場合、レジスタ３４を共通データバス５４に接続する場合に限らず、少なくともＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃのみを共通データバス５４に接続する構成とした場合にも、配線レイアウトは十分に縮小できる。

図７は、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃにおけるデータ線５１の配線レイアウト例を示すものである。なお、バンク０，１は共に同じ構成（レイアウト）のため、ここでは、バンク０についてのみ説明する。

図７に示すように、たとえば、バンク０は左右に２分割され、その相互間に、６４本のデータ線＜６３：０＞５１が配設されている。左右のバンク０およびデータ線＜６３：０＞５１は、左右の中心に対して、ほぼ対称配置となるように構成されている。

すなわち、データ線＜６３：０＞５１は、左右のバンク０のリードライトデータ線ＲＷＤ＜０＞〜ＲＷＤ＜６３＞の位置にそれぞれ対応する、長いデータ線と短いデータ線とが交互に配置されている。たとえば、リードライトデータ線ＲＷＤ＜０＞につながる比較的に長いデータ線＜０＞５１の右隣には、リードライトデータ線ＲＷＤ＜５７＞につながる比較的に短いデータ線＜５７＞５１が、左隣には、リードライトデータ線ＲＷＤ＜６２＞につながる比較的に短いデータ線＜６２＞５１が、それぞれ配置されている。

また、データ線＜６３：０＞５１は、書き込み動作時に同時にアクティブになるデータ線が隣り合わないように配置されている。本実施形態の場合、たとえば“Ａ”に対応する１６本のデータ線＜２＞，＜６＞，＜１０＞，＜１４＞，＜１８＞，＜２２＞，＜２６＞，＜３０＞，＜６２＞，＜５４＞，＜４６＞，＜３８＞，＜３４＞，＜４２＞，＜５０＞，＜５８＞が、それぞれ同時にアクティブになる。また、たとえば“Ｂ”に対応する１６本のデータ線＜６０＞，＜５２＞，＜４４＞，＜３６＞，＜３２＞，＜４０＞，＜４８＞，＜５６＞，＜０＞，＜４＞，＜８＞，＜１２＞，＜１６＞，＜２０＞，＜２４＞，＜２８＞が、それぞれ同時にアクティブになる。また、たとえば“Ｃ”に対応する１６本のデータ線＜２９＞，＜２５＞，＜２１＞，＜１７＞，＜１３＞，＜９＞，＜５＞，＜１＞，＜５７＞，＜４９＞，＜４１＞，＜３３＞，＜３７＞，＜４５＞，＜５３＞，＜６１＞が、それぞれ同時にアクティブになる。また、たとえば“Ｄ”に対応する１６本のデータ線＜５９＞，＜５１＞，＜４３＞，＜３５＞，＜３９＞，＜４７＞，＜５５＞，＜６３＞，＜３１＞，＜２７＞，＜２３＞，＜１９＞，＜１５＞，＜１１＞，＜７＞，＜３＞が、それぞれ同時にアクティブになる。

一方、スイッチ回路５５は、データ線＜６３：０＞５１にそれぞれつながるスイッチＳＷ０〜ＳＷ６３を有している。スイッチＳＷ０〜ＳＷ６３のうち、長いデータ線につながるスイッチ、たとえばデータ線＜０＞５１につながるスイッチＳＷ０およびデータ線＜１＞５１につながるスイッチＳＷ１はコア（データ線＜６３：０＞５１）に近い側（スイッチ回路５５の内側）に、それぞれ設けられる。これに対し、短いデータ線につながるスイッチ、たとえばデータ線＜６２＞５１につながるスイッチＳＷ６２およびデータ線＜６３＞５１につながるスイッチＳＷ６３はコア（データ線＜６３：０＞５１）から遠い側（スイッチ回路５５の外側）に、それぞれ設けられる。これにより、スイッチ回路５５につながるデータ線＜６３：０＞５１の配線容量が均一になるように調整されている。

このような構成とした場合、書き込み動作時に、隣接するデータ線が同時にアクティブになることがない。また、隣接するデータ線として、長いデータ線と短いデータ線とを交互に配置したことによって、データ線間のカップリング容量の抑制が可能となる。その結果、データ線の干渉を軽減でき、動作の高速化が可能となる。

［第３の実施形態］
図８は、本発明の第３の実施形態にしたがった半導体記憶装置の構成例を示すものである。ここでは、図１に示した半導体メモリ装置における、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃおよびロウデコーダ２２ａ，２２ｂ，２２ｃの構成について説明する。なお、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃもロウデコーダ２２ａ，２２ｂ，２２ｃも基本的には同一の構成なので、以下では、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃを単にＳＲＡＭセルアレイ２１として、また、ロウデコーダ２２ａ，２２ｂ，２２ｃを単にロウデコーダ２２として、それぞれ説明する。

図８に示すように、ＳＲＡＭセルアレイ２１は、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞とビット線対ＢＬ，／ＢＬとの交差位置にマトリクス状に配置された複数のＳＲＡＭセル２１２を備える。ＳＲＡＭセル２１２のそれぞれは、並列、かつ、逆向きに接続された２個のＣ−ＭＯＳインバータを有する。各ＳＲＡＭセル２１２は、ゲートがワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞にそれぞれ接続されたトランスファトランジスタ（Ｎ−ＭＯＳトランジスタ）２１１を個々に介して、ビット線対ＢＬ，／ＢＬに接続されている。また、ＳＲＡＭセルアレイ２１には、イコライズ線／ＥＱＬとビット線対ＢＬ，／ＢＬとの交差位置に、それぞれ、ビット線対ＢＬ，／ＢＬの電位をＶＤＤ電源２１４によりプリチャージするためのビット線プリチャージ用トランジスタ（Ｐ−ＭＯＳトランジスタ）２１３、および、イコライズ用トランジスタ（Ｐ−ＭＯＳトランジスタ）２１５が設けられている。

ロウデコーダ２２は、ＷＬ選択回路２２１およびＷＬコントロール回路２２２を有する。ＷＬ選択回路２２１は、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞ごとに設けられる。ＷＬコントロール回路２２２は、ＷＬ選択回路２２１およびイコライズ線／ＥＱＬを制御する。

ＷＬ選択回路２２１およびＷＬコントロール回路２２２は、アクセスコントローラ２７の制御により、ビット線ＢＬ，／ＢＬをプリチャージおよびイコライズする際に、ビット線ＢＬ，／ＢＬの電位をＶＤＤ電源２１４によりプリチャージすると同時に、対応するワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞の電位を一時的に“０”レベルに制御するものである。

図９は、ＷＬ選択回路２２１の一構成例を示すものである。ＷＬ選択回路２２１は、たとえば、直列に接続されたＮＡＮＤ素子２２１ａおよびＣ−ＭＯＳインバータ２２１ｂを有する。ＮＡＮＤ素子２２１ａには、ＷＬコントロール回路２２２からの制御信号線ＷＬＥＤ、および、たとえばアクセスコントローラ２７からのアドレス信号線（ＡＤＤＲＥＳＳ＜０＞〜ＡＤＤＲＥＳＳ＜Ｎ＞）が接続されている。Ｃ−ＭＯＳインバータ２２１ｂは、ＮＡＮＤ素子２２１ａの出力を反転させて、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞の選択のための選択信号（オン／オフ信号）ＷＬを出力する。

図１０は、ＷＬコントロール回路２２２の一構成例を示すものである。ＷＬコントロール回路２２２は、たとえば、遅延回路２２２ａ、Ｃ−ＭＯＳインバータ２２２ｂ，２２２ｅ，２２２ｆ、および、ＮＡＮＤ素子２２２ｃ，２２２ｄを有している。ＷＬコントロール回路２２２には、たとえば、アクセスコントローラ２７からの制御信号ＥＱＬ，ＷＬＥが供給される。制御信号ＥＱＬは、遅延回路２２２ａの入力端、ＮＡＮＤ素子２２２ｃの一方の入力端、および、Ｃ−ＭＯＳインバータ２２２ｆの入力端に、それぞれ与えられる。Ｃ−ＭＯＳインバータ２２２ｆの出力端には、イコライズ線／ＥＱＬが接続されている。ＮＡＮＤ素子２２２ｃの他方の入力端には、遅延回路２２２ａの出力がＣ−ＭＯＳインバータ２２２ｂを介して供給される。このＮＡＮＤ素子２２２ｃの出力は、ＮＡＮＤ素子２２２ｄの一方の入力端に供給される。ＮＡＮＤ素子２２２ｄの他方の入力端には、制御信号ＷＬＥが供給される。このＮＡＮＤ素子２２２ｄの出力が、Ｃ−ＭＯＳインバータ２２２ｅを介して、制御信号線ＷＬＥＤに出力される。

図１１は、遅延回路２２２ａの一構成例を示すものである。遅延回路２２２ａは、たとえば、直列に接続された４つのＣ−ＭＯＳインバータ２２２ａ-1，２２２ａ-2，２２２ａ-3，２２２ａ-4と、Ｃ−ＭＯＳインバータ２２２ａ-1，２２２ａ-3の出力端にそれぞれ接続されたＮ−ＭＯＳキャパシタ２２２ａ-5，２２２ａ-7と、Ｃ−ＭＯＳインバータ２２２ａ-2，２２２ａ-4の出力端にそれぞれ接続されたＰ−ＭＯＳキャパシタ２２２ａ-6，２２２ａ-8と、を有する。Ｎ−ＭＯＳキャパシタ２２２ａ-5，２２２ａ-7はＧＮＤ電源に、Ｐ−ＭＯＳキャパシタ２２２ａ-6，２２２ａ-8はＶＤＤ電源に、それぞれ接続されている。

図１２は、上記した構成における、ワード線切り替え時の動作について示すものである。すなわち、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞の切り替えを行う際、ビット線ＢＬ，／ＢＬの電位をプリチャージおよびイコライズする必要がある。本実施形態のＳＲＡＭセルアレイ２１においては、その際、ビット線ＢＬ，／ＢＬをＶＤＤ電源２１４により電位ＶＤＤにプリチャージする。また、このプリチャージ動作中に、対応するワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞の電位を一時的に“０”レベルに落とす。

たとえば、アクセスコントローラ２７からＨｉｇｈレベルの制御信号ＥＱＬが、ロウデコーダ２２のＷＬコントロール回路２２２に与えられる。すると、イコライズ線／ＥＱＬおよび制御信号線ＷＬＥＤが、共に、Ｌｏｗレベルとなる。これにより、ＷＬ選択回路２２１のアドレス信号線（ＡＤＤＲＥＳＳ＜０＞〜ＡＤＤＲＥＳＳ＜Ｎ＞）に与えられる、アドレス信号に対応するワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞が、選択信号ＷＬによりオフ（Ｄｉｓａｂｌｅ）される。この結果、対応するワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞の電位が“０”レベルとなって、そのワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞につながるトランスファトランジスタ２１１がオフ状態となる。こうして、ビット線ＢＬ，／ＢＬとＳＲＡＭセル２１２のノードとを分離させることで、ビット線ＢＬ，／ＢＬをプリチャージする時間を短くできる。また、ビット線ＢＬ，／ＢＬの負荷が減ることから、プリチャージおよびイコライズ用のトランジスタ２１３，２１５の小型化も可能になる。

上記したように、ビット線ＢＬ，／ＢＬをＶＤＤ電源２１４によりプリチャージおよびイコライズするＳＲＡＭセルアレイ２１においては、プリチャージの最中にトランスファトランジスタ２１１をオフさせることによって、プリチャージ時間を短縮できるようになる。

つまり、たとえば特開２００８−６５８６３号公報に記載の半導体記憶装置のように、６トランジスタ構成のＳＲＡＭセルアレイにおいて、ワード線の切り替えを行う際に、たとえば外部電源によりビット線をプリチャージする場合、従来は、“０”データを保持しているＳＲＡＭセルのノードとビット線とを接続するために、ゲートがワード線に接続されたトランスファトランジスタをオンしたままであった。このため、ビット線をプリチャージするのに時間を要していた。また、プリチャージのためのトランジスタも大きなサイズのものが必要であった。

本実施形態によれば、プリチャージ時にトランスファトランジスタをオフし、ＳＲＡＭセルとビット線とを分離させることにより、“０”データを保持するＳＲＡＭセルのノードとビット線との接続がビット線のプリチャージを遅くするという不具合を解消できる。よって、プリチャージ時間の短縮による動作の高速化とともに、トランジスタの小型化によるレイアウトの縮小を図ることが可能となるものである。

なお、ＷＬ選択回路、ＷＬコントロール回路、および、遅延回路においては、いずれの構成も、本実施形態の構成に限定されるものではない。

また、半導体メモリ装置におけるＳＲＡＭセルアレイに限らず、ＶＤＤ電源によりビット線をプリチャージする方式のＳＲＡＭであれば同様に適用できる。

［第４の実施形態］
図１３は、本発明の第４の実施形態にしたがった半導体記憶装置の構成例を示すものである。ここでは、図１に示した半導体メモリ装置において、レジスタ３４につながるスイッチ回路５７（図６参照）の構成について説明する。なお、レジスタ３４が、制御信号として、レジスタデータ（この例では、１６ビット）を格納するためのレジスタデータ領域（ビット）と、リザーブデータ（たとえば、５ビット）を含む、レジスタデータを格納するためのリザーブデータ領域（ビット）と、を有する場合を例に説明する。リザーブデータとは、制御信号が１６ビット以下のレジスタデータ（たとえば、レーテンシまたはバースト長など）の場合に、その１６ビット以下のレジスタデータを仮想の１６ビットのレジスタデータにするために、たとえば先頭ビットに付加される“０”レベルのデータである。ただし、リザーブデータはリザーブアドレスに相当するリザーブデータビットより読み出されるものであって、レジスタ３４はリザーブデータを格納しておくための専用のラッチを有していない。

スイッチ回路５７の構成を説明する前に、レジスタ３４内にレジスタデータビットのレジスタデータとリザーブデータビットのリザーブデータとが存在する場合においては、レジスタ・データバス（図６のレジスタバス５６に対応）が共用化される。通常は１度のアクセスにおける読み出しビット（データ）数が決まっており、その中にリザーブデータが含まれるか否かは選択アドレスによって変化する。たとえば、ａアドレスの読み出し（前サイクル）ではレジスタ・データバスを使ってレジスタデータ（“１”または“０”レベル）が伝播され、続くｂアドレスの読み出し（次サイクル）では同じレジスタ・データバスを使ってレジスタデータ＋リザーブデータ（“０”レベル）が伝播される、といった具合である。

しかしながら、たとえば前サイクルでデータバス（図６の共通データバス５４に対応）にレジスタデータとして“１”を伝播した後のレジスタ・データバスには、“１”レベルのデータが履歴として残っている。そのため、続いて、リザーブデータを含むレジスタデータの読み出し要求があった場合、“０”レベルのリザーブデータを保持する機能（ラッチ）を持たないリザーブデータビットに関しては、レジスタ・データバスに残る“１”レベルのデータを“０”レベルのデータに変えて出力することができない。つまり、誤って“１”レベルのデータを、そのままリザーブデータとして出力してしまう不具合が発生する。

本実施形態は、半導体メモリ装置におけるレジスタからのリザーブデータを含むレジスタデータの読み出し時の出力データの取り扱いに関し、データ読み出し前にレジスタ・データバス上に残る前サイクルの履歴をリセットすることで、リザーブデータを保障できるようにしたものである。

以下に、本実施形態に係るスイッチ回路５７の構成例について説明する。

図１３に示すように、スイッチ回路５７は、読み出し用のリードバッファ（ＲＥＧ＿ＲＥＡＤ＿ＢＵＦＦＥＲ）５７ａと、書き込み用のライトバッファ（ＲＥＧ＿ＷＲＩＴＥ＿ＢＵＦＦＥＲ）５７ｂと、リードバッファ５７ａおよびライトバッファ５７ｂを制御するマルチセレクト保護回路５７ｃと、を有する。リードバッファ５７ａは、入力端がレジスタ・データバスを介してレジスタ３４に接続され、出力端がデータバスに接続されている。ライトバッファ５７ｂは、出力端がレジスタ・データバスを介してレジスタ３４に接続され、入力端がデータバスに接続されている。マルチセレクト保護回路５７ｃは、リードバッファ５７ａおよびライトバッファ５７ｂに接続されている。マルチセレクト保護回路５７ｃは、アクセスコントローラ２７への制御信号／ＷＥ（ライトイネーブル）の入力にともなうＷＲＩＴＥ信号またはＲＥＡＤ信号を受け、リードバッファ５７ａにＲＤ＿ＲＥＧ信号を、ライトバッファ５７ｂにＷＴ＿ＲＥＧ信号とリセット信号ＲＥＧＲＷＤＲＳＴｎとを、それぞれ供給するものである。リセット信号ＲＥＧＲＷＤＲＳＴｎは、たとえば、読み出し動作または書き込み動作した際の、レジスタ・データバスの電位を次の読み出しサイクル前に強制的に“０”レベルにリセットする信号である。なお、マルチセレクト保護回路５７ｃは、このリセット動作が読み出し動作または書き込み動作と重複することにより発生する、読み出しエラーおよび書き込みエラー（Ｉｎｖａｌｉｄ Ｄａｔａの書き込み）を防止する機能を備えている。

図１４は、リードバッファ５７ａおよびライトバッファ５７ｂの構成例を示すものである。ここでは、リードバッファ５７ａおよびライトバッファ５７ｂを、共に簡易回路により構成した場合を例に説明する。

すなわち、リードバッファ５７ａは、たとえば、インバータ素子５７ａ-1，５７ａ-2，５７ａ-3、ＮＡＮＤ素子５７ａ-4、ＮＯＲ素子５７ａ-5、Ｐ−ＭＯＳトランジスタ５７ａ-6、および、Ｎ−ＭＯＳトランジスタ５７ａ-7を有している。インバータ素子５７ａ-1の入力端には、レジスタ・データバスが接続されている。インバータ素子５７ａ-1の出力端はインバータ素子５７ａ-2の入力端に接続され、このインバータ素子５７ａ-2の出力端はＮＡＮＤ素子５７ａ-4の一方の入力端およびＮＯＲ素子５７ａ-5の一方の入力端にそれぞれ接続されている。

ＲＤ＿ＲＥＧ信号が与えられる信号線は、インバータ素子５７ａ-3の入力端およびＮＡＮＤ素子５７ａ-4の他方の入力端にそれぞれ接続されている。インバータ素子５７ａ-3の出力端は、ＮＯＲ素子５７ａ-5の他方の入力端に接続されている。

ＮＡＮＤ素子５７ａ-4の出力端は、直列に接続されたＰ−ＭＯＳトランジスタ５７ａ-6のゲートに接続され、ＮＯＲ素子５７ａ-5の出力端はＮ−ＭＯＳトランジスタ５７ａ-7のゲートに接続されている。Ｐ−ＭＯＳトランジスタ５７ａ-6とＮ−ＭＯＳトランジスタ５７ａ-7との接続点（共通ドレイン）には、データバスが接続されている。Ｐ−ＭＯＳトランジスタ５７ａ-6のソースは、たとえばＶＤＤ電源に、Ｎ−ＭＯＳトランジスタ５７ａ-7のソースは、たとえばＧＮＤ電源に、それぞれ接続されている。

一方、ライトバッファ５７ｂは、たとえば、インバータ素子５７ｂ-1，５７ｂ-2，５７ｂ-3、ＮＡＮＤ素子５７ｂ-4，５７ｂ-6、ＯＲ素子５７ｂ-5、Ｐ−ＭＯＳトランジスタ５７ｂ-7、および、Ｎ−ＭＯＳトランジスタ５７ｂ-8を有している。リセット動作時、このＮ−ＭＯＳトランジスタ５７ｂ-8がリセット・トランジスタとして機能する。インバータ素子５７ｂ-1の入力端には、データバスが接続されている。インバータ素子５７ｂ-1の出力端はインバータ素子５７ｂ-2の入力端に接続され、このインバータ素子５７ｂ-2の出力端はＮＡＮＤ素子５７ｂ-4の第１の入力端およびＯＲ素子５７ｂ-5の一方の入力端にそれぞれ接続されている。

ＷＴ＿ＲＥＧ信号が与えられる信号線は、インバータ素子５７ｂ-3の入力端およびＮＡＮＤ素子５７ｂ-4の第２の入力端にそれぞれ接続されている。インバータ素子５７ｂ-3の出力端は、ＯＲ素子５７ｂ-5の他方の入力端に接続されている。ＯＲ素子５７ｂ-5の出力端は、ＮＡＮＤ素子５７ｂ-6の一方の入力端に接続されている。ＮＡＮＤ素子５７ｂ-6の他方の入力端およびＮＡＮＤ素子５７ｂ-4の第３の入力端には、リセット信号ＲＥＧＲＷＤＲＳＴｎが与えられる信号線がそれぞれ接続されている。

ＮＡＮＤ素子５７ｂ-4の出力端は、直列に接続されたＰ−ＭＯＳトランジスタ５７ｂ-7のゲートに接続され、ＮＡＮＤ素子５７ｂ-6の出力端はＮ−ＭＯＳトランジスタ５７ｂ-8のゲートに接続されている。Ｐ−ＭＯＳトランジスタ５７ｂ-7とＮ−ＭＯＳトランジスタ５７ｂ-8との接続点（共通ドレイン）には、レジスタ・データバスが接続されている。Ｐ−ＭＯＳトランジスタ５７ｂ-7のソースは、たとえばＶＤＤ電源に、Ｎ−ＭＯＳトランジスタ５７ｂ-8のソースは、たとえばＧＮＤ電源に、それぞれ接続されている。

本実施形態においては、たとえば、レジスタ３４に対する読み出し動作の前に、ライトバッファ５７ｂに非活性状態（Ｌｏｗレベル）のリセット信号ＲＥＧＲＷＤＲＳＴｎが入力され、Ｎ−ＭＯＳトランジスタ５７ｂ-8を利用したリセット・トランジスタがオン状態となる。これにより、Ｎ−ＭＯＳトランジスタ５７ｂ-8につながるレジスタ・データバスの電位が“０”レベルにリセットされる。

図１５は、マルチセレクト保護回路５７ｃの構成例を示すものである。マルチセレクト保護回路５７ｃは、レジスタ３４に対する読み出し動作の前、たとえば、書き込み動作の終了時、アクセスの開始時、制御信号／ＣＥ（チップイネーブル）がイネーブル状態の時などに、リセットパルスＲＳＴ＿ＰＬＳを発生するリセットパルスジェネレータ（Ｒｅｓｅｔ＿ＰＬＳ＿Ｇｅｎ．）５７１を有する。リセットパルスジェネレータ５７１からのリセットパルスＲＳＴ＿ＰＬＳは、インバータ素子５７２の入力端およびＮＯＲ素子５７８の一方の入力端に供給される。インバータ素子５７２の出力は、ディレイ素子（Ｄｅｌａｙ↑）５７３、インバータ素子５７４，５７５を介して、ＮＡＮＤ素子５７６の第１の入力端、ＮＡＮＤ素子５７７の第１の入力端、および、ＮＡＮＤ素子５９３の一方の入力端に、それぞれ信号ＲＳＴ＿ＰＬＳＤｎとして供給される。

ＲＥＡＤ信号は、ＮＡＮＤ素子５７６の第２の入力端に供給される。このＲＥＡＤ信号は、アクセスコントローラ２７への制御信号／ＷＥ（ライトイネーブル）がＨｉｇｈレベルの場合に活性状態（Ｈｉｇｈレベル）となる。ＮＡＮＤ素子５７６の出力は、ＮＯＲ素子５７８の他方の入力端に供給される。ＮＯＲ素子５７８の出力は、インバータ素子５７９，５８０，５８１，５８２を経て、ＲＤ＿ＲＥＧ信号となる。

ＷＲＩＴＥ信号は、ＮＡＮＤ素子５７７の第２の入力端に供給される。このＷＲＩＴＥ信号は、アクセスコントローラ２７への制御信号／ＷＥ（ライトイネーブル）がＬｏｗレベルの場合に活性状態（Ｈｉｇｈレベル）となる。ＮＡＮＤ素子５７７の出力は、ＮＡＮＤ素子５８３の一方の入力端およびＮＯＲ素子５８７の一方の入力端に供給される。ＮＡＮＤ素子５７６の第３の入力端およびＮＡＮＤ素子５７７の第３の入力端は、相互に接続されている。

ＮＡＮＤ素子５８３の他方の入力端にはディレイ素子５９２の出力が供給され、ＮＡＮＤ素子５８３の出力は、インバータ素子５８４を介して、ＮＡＮＤ素子５９３の他方の入力端およびインバータ素子５８５の入力端に供給される。インバータ素子５８５の出力は、ディレイ素子５８６を介して、ＮＯＲ素子５８７の他方の入力端に供給される。

ＮＯＲ素子５８７の出力は、インバータ素子５８８を介して、ディレイ素子５９２に供給されるとともに、インバータ素子５８９，５９０，５９１を経て、ＷＴ＿ＲＥＧ信号となる。ＮＡＮＤ素子５９３の出力は、インバータ素子５９４，５９５を経て、リセット信号ＲＥＧＲＷＤＲＳＴｎとなる。

図１６は、上記した構成のスイッチ回路５７による、リセット動作＜Ｒｅａｄ：ＲＳＴ＿ＰＬＳ＞について説明するために示すものである。

まず、マルチセレクト保護回路５７ｃに与えられるＲＥＡＤ信号が活性化されると、ＲＤ＿ＲＥＧ信号が活性化される。また、リセットパルスジェネレータ５７１からリセットパルスＲＳＴ＿ＰＬＳが発生されると、ＲＤ＿ＲＥＧ信号が非活性化されるとともに、信号ＲＳＴ＿ＰＬＳＤｎが非活性化される。これにより、リセット信号ＲＥＧＲＷＤＲＳＴｎが非活性状態となる。このリセット信号ＲＥＧＲＷＤＲＳＴｎがライトバッファ５７ｂに供給されることにより、Ｎ−ＭＯＳトランジスタ５７ｂ-8がオン状態となって、レジスタ・データバスの電位が“０”レベルにリセットされる。

なお、リセットパルスジェネレータ５７１からリセットパルスＲＳＴ＿ＰＬＳがオフされると、信号ＲＳＴ＿ＰＬＳＤｎが活性化される。これにより、リセット信号ＲＥＧＲＷＤＲＳＴｎが活性化された後、ＲＤ＿ＲＥＧ信号が再び活性状態となる。

図１７は、上記した構成のスイッチ回路５７による、リセット動作＜Ｗｒｉｔｅ⇒Ｒｅａｄ＞について説明するために示すものである。

まず、マルチセレクト保護回路５７ｃに与えられるＷＲＩＴＥ信号が非活性化されると、ＲＥＡＤ信号が活性化される前に、リセットパルスジェネレータ５７１からリセットパルスＲＳＴ＿ＰＬＳが発生される。すると、信号ＲＳＴ＿ＰＬＳＤｎが非活性化される。これにより、リセット信号ＲＥＧＲＷＤＲＳＴｎが非活性状態となる。このリセット信号ＲＥＧＲＷＤＲＳＴｎがライトバッファ５７ｂに供給されることにより、Ｎ−ＭＯＳトランジスタ５７ｂ-8がオン状態となって、レジスタ・データバスの電位が“０”レベルにリセットされる。

なお、ＲＥＡＤ信号が活性化された後に、リセットパルスジェネレータ５７１からリセットパルスＲＳＴ＿ＰＬＳがオフされると、信号ＲＳＴ＿ＰＬＳＤｎが活性化される。これにより、リセット信号ＲＥＧＲＷＤＲＳＴｎが活性化された後、ＲＤ＿ＲＥＧ信号が活性状態となる。

このように、リセット動作の完了後に、リセット信号ＲＥＧＲＷＤＲＳＴｎがＨｉｇｈレベルとなり、また、ＲＤ＿ＲＥＧ信号が選択されることによって、初めて新しく読み出されたレジスタデータがレジスタ・データバスを伝播される。この時、新しく読み出されたレジスタデータの中にリザーブデータが含まれている場合も、リザーブデータは“０”レベルのデータとして正しく伝播される。つまり、リザーブデータビットに接続されたリザーブ・データバスの電位はリセット（“０”レベル）状態であり、その結果、レジスタデータ（“１”または“０”レベル）＋リザーブデータ（“０”レベル）を出力することが可能となる。

本実施形態の場合、次サイクルでの読み出し動作のためにリセットパルスＲＳＴ＿ＰＬＳがオンされると、ＲＤ＿ＲＥＧ信号がオフの間、マルチセレクト保護回路５７ｃよりレジスタ・データバスの電位を“０”レベルにリセットするリセット信号ＲＥＧＲＷＤＲＳＴｎが出力される。その間、マルチセレクト保護回路５７ｃにおいて、リセット信号ＲＥＧＲＷＤＲＳＴｎ（Ｌｏｗレベル）の生成と、読み出し動作（ＨｉｇｈレベルのＲＤ＿ＲＥＧ信号）および書き込み動作（ＨｉｇｈレベルのＷＴ＿ＲＥＧ信号）の選択と、が同時に行われることはない。

上記したように、レジスタ３４に対する読み出し動作の前に、レジスタ・データバスの電位を“０”レベルにリセットするようにしている。すなわち、レジスタ３４に対する読み出し動作において、選択されたデータが全てレジスタデータの場合、そのレジスタデータはレジスタ・データバスを伝播され、リードバッファ５７ａを経て、データバスに出力される。この場合、レジスタ・データバスには、先のレジスタデータが履歴として残っている。そこで、レジスタ・データバスに残るレジスタデータを、たとえば、ライトバッファ５７ｂのＮ−ＭＯＳトランジスタ５７ｂ-8を利用して、データ読み出し前にリセットする。それ故、次サイクルで読み出されるデータが、仮にリザーブデータを含むレジストデータの場合であっても、リザーブデータを確実に保障することが可能となり、動作の高速化に寄与できるようになるものである。

特に、“０”レベルのリザーブデータを保持する機能（ラッチ）を持たせるようにした場合に比べ、回路面積の増加を抑えることが可能である。

なお、本実施形態においては、ライトバッファ５７ｂのＮ−ＭＯＳトランジスタ５７ｂ-8を利用して、レジスタ・データバスの電位をリセットするようにした場合について説明したが、これに限定されるものではないことは勿論である。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった半導体記憶装置（半導体メモリ装置）の構成例を示すブロック図。 半導体メモリ装置が備える、クロック同期バーストリード機能を実現するためのバーストバッファの構成例を示すブロック図。 １バンク構成のバッファメモリを対象に、一般的なクロック同期バーストリード時の動作を説明するために示すタイミングチャート。 ２バンク構成のバッファメモリを対象に、一般的なクロック同期バーストリード時の動作を説明するために示すタイミングチャート。 １バンク構成のバッファメモリを対象に、本実施形態に係るクロック同期バーストリード時の動作を説明するために示すタイミングチャート。 本発明の第２の実施形態にしたがった半導体記憶装置（半導体メモリ装置）の要部の構成を示すブロック図。 半導体メモリ装置におけるデータ線のレイアウト例を示す図。 本発明の第３の実施形態にしたがった半導体記憶装置（半導体メモリ装置）の要部の構成を示す図。 半導体メモリ装置において、ＳＲＡＭ用のロウデコーダを構成するＷＬ選択回路の構成例を示す回路図。 半導体メモリ装置において、ＳＲＡＭ用のロウデコーダを構成するＷＬコントロール回路の構成例を示す回路図。 ＷＬコントロール回路を構成する遅延回路の構成例を示す回路図。 ＳＲＡＭにおける、ワード線切り替え時の動作について説明するために示すタイミングチャート。 本発明の第４の実施形態にしたがった半導体記憶装置（半導体メモリ装置）の要部の構成を示すブロック図。 半導体メモリ装置において、スイッチ回路を構成するリードバッファおよびライトバッファの構成例を示す回路図。 半導体メモリ装置において、スイッチ回路を構成するマルチセレクト保護回路の構成例を示す回路図。 スイッチ回路による、リセット動作について説明するために示すタイミングチャート。 スイッチ回路による、他のリセット動作について説明するために示すタイミングチャート。

符号の説明

１…ＮＡＮＤ型フラッシュメモリ、２…ＳＲＡＭ、３…コントローラ、２１，２１ａ，２１ｂ，２１ｃ…ＳＲＡＭセルアレイ、２２，２２ａ，２２ｂ，２２ｃ…ロウデコーダ、２７…アクセスコントローラ、２８ａ，２８ｂ…バーストバッファ、３４…レジスタ、４１…バーストリード制御回路、２８１…データラッチ（Ａ）、２８２…データラッチ（Ｂ）、２８３…データラッチセレクタ、２８４…バーストデータセレクタ、２８５…マスターラッチ、２８６…非同期データセレクタ、２８７…非同期・同期データセレクタ、２８８…スレーブラッチ。

Claims (5)

1. クロック同期バーストリード動作が可能な半導体記憶装置であって、
   バンク構成が異なる複数のバッファメモリと、
   前記複数のバッファメモリからそれぞれ読み出されたリードデータが格納される、少なくとも第１および第２のデータラッチ回路と、
   前記クロック同期バーストリード動作時、アドレスのカウントアップの開始のタイミングとリードデータを前記第１のデータラッチ回路に格納するタイミングとを、リード動作の対象となるバッファメモリのバンク構成に応じて制御する制御回路と
   を具備したことを特徴とする半導体記憶装置。
2. 前記リード動作の対象となるバッファメモリが１バンクで構成され、かつ、スタートアドレスがそのバッファメモリの最終カラムアドレスの場合、
   前記制御回路は、リードレイテンシサイクルに到達するよりも前のサイクルで、前記アドレスのカウントアップを開始するとともに、１ワード目のリードデータを前記第１のデータラッチ回路に格納させることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御回路は、さらに、リードレイテンシサイクルに到達するよりも前のサイクルで、前記アドレスのカウントアップを開始することにより、ロウアドレスを切り替えて、２ワード目のリード動作を実行させるとともに、前記リードレイテンシサイクルに到達するサイクルで、２ワード目のリードデータを前記第２のデータラッチ回路に格納させることを特徴とする請求項２に記載の半導体記憶装置。
4. クロック同期バーストリード動作が可能な半導体記憶装置であって、
   バンク構成が異なる複数のバッファメモリと、
   前記複数のバッファメモリからそれぞれ読み出されたリードデータが格納される、少なくとも第１および第２のデータラッチ回路と、
   前記クロック同期バーストリード動作時、アドレスのカウントアップの開始のタイミングとリードデータを前記第１のデータラッチ回路に格納するタイミングとを、リードレイテンシ信号およびスタートアドレスに応じて制御する制御回路と
   を具備し、
   前記リード動作の対象となるバッファメモリが１バンクで構成され、かつ、前記スタートアドレスがそのバッファメモリの最終カラムアドレスの場合、
   前記制御回路は、リードレイテンシサイクルに到達するよりも前のサイクルで、前記アドレスのカウントアップを開始するとともに、１ワード目のリードデータを前記第１のデータラッチ回路に格納させることを特徴とする半導体記憶装置。
5. 前記複数のバッファメモリのほか、ＮＡＮＤ型フラッシュメモリが１チップに集積されていることを特徴とする請求項１または４に記載の半導体記憶装置。

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