JP2010257540A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データの高速転送を可能とする不揮発性半導体記憶装置を提供すること。
【解決手段】メモリセルストリング１１と、第１ビット線に接続された第１バッファ３と、第２ビット線に接続された第２バッファ４と、第１ラッチ、第２ラッチを備え、前記第１、第２バッファ３、４が保持可能な第１、第２データ（Ｄ１、Ｄ２）をそれぞれ外部端子１１へと出力するタイミングを、第１信号、及び第２信号並びに第３信号により制御するデータ転送制御部７とを具備し、前記データ転送制御部７は、前記第１信号に同期して前記第１データＤ１及び前記第２データＤ２を前記第１ラッチへと転送し、前記第２信号に同期させて前記第１データＤ１を前記第２ラッチを介して外部へと転送した後、前記第３信号に同期させて前記第２データＤ２を前記第２ラッチを介して外部へと転送する。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置に関する。

メモリセルから読み出された、例えば８ビットデータは制御回路が生成するクロック信号の立ち上がりに同期して外部端子へ出力されている（特許文献１参照）。

しかし、クロック信号の立ち上がりのみに同期してデータを転送することは、データ転送の遅延を招くといった問題があった。

特開２００８−９０９７８号公報

本発明は、データの高速転送を可能とする不揮発性半導体記憶装置を提供しようとするものである。

本発明の一態様に係る不揮発性半導体装置は、電気蓄積層と制御ゲートとを備え、電流経路が直列接続されるメモリセルを複数含むメモリセルストリングと、各々がいずれかの前記メモリセルストリングの電流経路の一端に接続された第１、第２ビット線と、前記第１ビット線に接続され、第１ビット数の第１データを保持可能な第１バッファと、前記第２ビット線に接続され、前記第１ビット数の第２データを保持可能な第２バッファと、第１ラッチ、第２ラッチを備え、前記第１、第２バッファが保持する前記第１、第２データをそれぞれ外部端子へと出力するタイミングを、外部信号に基づいて生成される第１内部信号、前記外部信号の立ち上がりで生成される第２内部信号、及び前記外部信号の立ち下がりで生成される第３内部信号により制御するデータ転送制御部とを具備し、前記データ転送制御部は、前記第１内部信号に同期して前記第１、第２バッファが保持する前記第１データ及び前記第２データを前記第１ラッチで保持させ、前記第２内部信号に同期し前記第１ラッチが保持する前記第１データを前記第２ラッチを介して前記外部端子へと転送させた後、前記第３内部信号に同期させて前記第２データを前記第２ラッチを介して前記外部端子へと転送する。

本発明によれば、データの高速転送を可能とする不揮発性半導体記憶装置を提供できる。

この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 この発明の第１の実施形態に係るメモリセルアレイ、センスアンプ、及びページバッファのブロック図。 この発明の第１の実施形態に係るデータの読み出し時におけるデータ転送制御回路及び内部制御信号生成回路のブロック図。 この発明の第１の実施形態に係るデータの書き込み時におけるデータ転送制御回路及び内部制御信号生成回路のブロック図。 この発明の第１の実施形態に係るＮＡＮＤフラッシュメモリのデータの読み出し時における、各種信号のタイムチャート。 この発明の第１の実施形態に係るＮＡＮＤフラッシュメモリのデータの書き込み時における、各種信号のタイムチャート。 この発明の第２の実施形態に係るデータの読み出し時におけるデータ転送制御回路及び内部制御信号生成回路のブロック図。 この発明の第２の実施形態に係るデータの書き込み時におけるデータ転送制御回路及び内部制御信号生成回路のブロック図。 この発明の第１の実施形態に係るＮＡＮＤフラッシュメモリのデータの読み出し時における、各種信号のタイムチャート。 この発明の第１の実施形態に係るＮＡＮＤフラッシュメモリのデータの書き込み時における、各種信号のタイムチャート。 この発明の実施形態の変形例その１に係るメモリセルアレイのブロック図。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
本発明の第１の実施形態に係る不揮発性半導体記憶装置１００について図１を用いて説明する。図１は、本実施形態に係る不揮発性半導体装置１００において、例えばＮＡＮＤ型フラッシュメモリを例に挙げたものである。

＜全体構成＞
図示するように、不揮発性半導体装置１００はメモリセルアレイ１、ロウ制御回路２、第１ページバッファ３、第２ページバッファ４、カラム制御回路５、ブロック制御回路６、データ転送制御回路７、制御回路８、内部制御信号生成回路９、出力バッファ１０、出力パッド１１、入力バッファ１２、及び入力バッド１３を備える。まず、メモリセルアレイ１から説明する。

メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬとして機能し、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルアレイ１は、該メモリセルアレイ１の他、後述するセンスアンプを備える。

ロウ制御回路２は、ブロック制御回路６から与えられたブロック選択信号に基づきメモリセルアレイ１のいずれかブロックＢＬＫを選択する。そして、ロウ制御回路２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、ブロック制御回路６から与えられる選択信号に基づいて、ロウ制御回路２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ１５に対して電圧発生回路４から与えられた電圧をそれぞれ印加する。

第１ページバッファ３は、図示せぬホスト（host）から転送されたデータを、例えば８ビット単位で保持可能なラッチを複数備える。また、メモリセルアレイ１から読み出した、ページ単位のデータを一時的に保持可能とし、そのデータを、例えば８ビット単位として出力パッド１１を介して、図示せぬホストへ転送する。

第２ページバッファ４は、上記第１ページバッファ３と同様に、図示せぬホストから転送されたデータを、例えば８ビット単位で保持可能なラッチを複数備える。また、メモリセルアレイ１から読み出した、ページ単位のデータを一時的に保持可能とし、そのデータを、例えば８ビット単位として出力パッド１１を介して、図示せぬホストへ転送する。

カラム制御回路５は、メモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。

ブロック制御回路６は、データの書き込み動作時、読み出し動作時、及び消去時において、制御回路８から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。

データ転送制御回路７は、データの読み出し時において第１ページバッファ３、第２ページバッファ４に保持された保持データを、内部制御信号生成回路９が生成する信号に同期させて、出力パッド１１に転送させる。この際、データ転送制御回路７は、第１、第２バッファ３、４から転送された、例えばそれぞれ８ビット単位のデータを交互に出力パッド１１へと出力させる。また、データの書き込み時において、データ転送制御回路７は図示せぬホストから入力された、例えば８ビット単位のデータを上記内部制御信号生成回路９が生成する信号に同期させて交互に取り込む。その後、データ転送制御回路７は、その取り込んだデータを第１、第２ページバッファ３、４にそれぞれ８ビット単位で転送する。

制御回路８は、図示せぬホストから入力パッド１３を介して入力バッファ１２から転送された制御信号に基づいてロウ制御回路２、カラム制御回路５、ブロック制御回路６を制御する。すなわち、データの書き込み時、読み出し時、消去時において制御回路８はロウ制御回路２、カラム制御回路５、及びブロック制御回路４にメモリセルアレイ１へのアクセス権を与え、該ロウ制御回路２、カラム制御回路、及びブロック制御回路４を制御することで、メモリセルアレイ１におけるメモリセルのデータの書き込み、読み出し、及び消去を行う。また特に、データの読み出し時及び書き込み時において、制御回路８は、データ伝送制御回路７を制御することで、該データ伝送制御回路７が保持するデータを、出力バッファ１０を介して出力パッド１１に出力させ、また図示せぬホストから入力され、入力パッドを介してデータ転送制御回路７に保持されたデータを第１、第２バッファ３、４に転送させる。

さらにまた、制御回路８は、図示せぬホストから転送された制御信号を内部制御信号生成回路９及び出力バッファ１０に転送する。

内部制御信号生成回路９は、図示せぬホストから、入力パッド１３を介して入力バッファ１２から供給された制御信号に基づき、内部制御信号を生成する。内部制御信号とは、データの入出力を実行する際に、そのデータを出力パッド１１または第１、第２バッファ３、４へと転送するための信号である。

出力バッファ１０は、データ転送制御回路７からのデータを受け、上記制御回路８が出力する図示せぬホストから供給された制御信号に同期して、そのデータを出力パッド１１に転送する。

そして、出力パッド１１は上記出力バッファ１０から供給されたデータを図示せぬホストへと出力する。

入力バッファ１２は、後述する入力パッド１３から供給されたデータ及び制御信号を一時的に保持し、制御信号を制御回路８に供給し、またデータをロウ制御回路２及びカラム制御回路５へ供給する。

入力パッド１３は、図示せぬホストから供給されたデータ（コマンド、クロック信号及びアドレスなど）及び制御信号を、入力バッファ１２へと供給する。

なお、図示せぬホストから供給されたデータ及びメモリセルアレイ１から読み出されたデータを入出力する入力パッド１３及び出力パッド１１は通常、共用化されている。またなお、入力バッファ１２は、入力パッド１３が供給するデータ及び制御信号用のバッファをそれぞれ備える。つまり、入力パッド１３から供給されたデータは、入力バッファ１２が備える該データ用のバッファを介して、ロウ制御回路２及びカラム制御回路５へと供給される。また、入力パッド１３から供給された制御信号は、入力バッファ１２が備える該制御信号用のバッファを介して、制御回路７へと供給される。

＜メモリセルアレイ１及び第１、第２ページバッファ３、５の詳細について＞
次に、上記メモリセルアレイ１及び第１、第２ページバッファ３、５の詳細について図２を用いて説明する。図２は、メモリセルアレイ１及び第１、第２ページバッファ３、５の詳細を示したブロック図である。また、メモリセルアレイ１と第１、第２ページバッファ３、４との間にはセンスアンプ１４、１５がそれぞれ形成されている。まず、メモリセルアレイ１から説明する。

＜メモリセルアレイ１の詳細＞
図示するようにメモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。

図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、３２個や６４個、１２８個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。そして、複数形成されるビット線ＢＬは交互にセンスアンプ１４、１５のいずれかに接続される。具体的にはビット線ＢＬ０の電流経路の一端はセンスアンプ１５に接続され、電流経路の他端はブロックＢＬＫ０に形成されたＮＡＮＤストリング１１の選択トランジスタＳｔ１のドレイン領域に接続される。そしてビット線ＢＬ１の電流経路の一端はセンスアンプ１４に接続され、電流経路の他端はブロックＢＬＫｓに形成されたＮＡＮＤストリング１１の選択トランジスタＳＴ１のドレイン領域に接続される。以下同様にビット線ＢＬｎの電流経路の一端はセンスアンプ１５に接続され、電流経路の他端はブロックＢＬＫ０に形成されたＮＡＮＤストリング１１の選択トランジスタＳｔ１のドレイン領域に接続される。そしてビット線ＢＬ（ｎ＋１）の電流経路の一端はセンスアンプ１４に接続され、電流経路の他端はブロックＢＬＫｓに形成されたＮＡＮＤストリング１１の選択トランジスタＳＴ１のドレイン領域に接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング１１を選択出来るのであればいずれか一方のみが設けられていても良い。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１１はブロックＢＬＫ単位で一括してデータが消去される。

＜センスアンプ１４、１５について＞
次にセンスアンプ１４、１５について説明する。図示するようにセンスアンプ１４、１５の電流経路の一端は上記メモリセルアレイ１とビット線ＢＬで接続されている。そして、センスアンプ１４及びセンスアンプ１５の電流経路の他端は、それぞれ第１ページバッファ３及び第２ページバッファ４と信号線ＳＥＬ３、信号線ＳＥＬ４を介して接続されている。そして、この信号線ＳＥＬ３、４は、メモリセルアレイ１とセンスアンプ１４、１５とを接続するビット線ＢＬの本数だけ形成されている。具体的には信号線ＳＥＬ３_１乃至信号線ＳＥＬ３_８がビット線ＢＬ０、ＢＬ２、…、ＢＬ１４に対応し、信号線ＳＥＬ４_１乃至信号線ＳＥＬ４_８がビット線ＢＬ１、ＢＬ３、…、ＢＬ１５に対応する。以下、信号線ＳＥＬ３_９乃至信号線ＳＥＬ３_１６並びに信号線ＳＥＬ４_９乃至信号線ＳＥＬ４_１６についても同様である。なお、信号線ＳＥＬ３_１乃至ＳＥＬ３_ｌ（ｌは自然数）を区別しない場合には、単に信号線ＳＥＬ３と呼ぶ。信号線ＳＥＬ４についても同様とする。

またデータの読み出し時においてセンスアンプ１４、１５は、メモリセルアレイ１からビット線BLに読み出したデータを、センス・増幅し、信号線ＳＥＬ３及びＳＥＬ４を介して第１、第２バッファ３、４へと転送する。そして、データの書き込み時おいて、センスアンプ１４、１５は、信号線ＳＥＬ３及びＳＥＬ４を介して第１、第２ページバッファ３、４が備えるデータを受信し。これを対応するビット線ＢＬに転送することによりメモリセルアレイ１への書き込みを実行する。

＜第１、第２ページバッファ３、４の詳細＞
次に第１、第２ページバッファ３、４について説明する。まず、第１ページバッファ３について説明する。図示するように、第１ページバッファ３はバッファユニットＢＵ３_１、バッファユニットＢＵ３_２、…バッファユニットＢＵ３_ｍ（ｍは自然数）、及びデータ選択部３１を備える。そしてバッファユニットＢＵ３_１、バッファユニットＢＵ３_２、…バッファユニットＢＵ３_ｍの電流経路の一端には、上述したように、信号線ＳＥＬ３_１乃至信号線ＳＥＬ３_ｌのうち、いずれか８本の信号線ＳＥＬ３が接続され、電流経路の他端には、信号線ＳＥＬ３_１乃至信号線ＳＥＬ３_ｌに対応したＩ／Ｏ＿Ａ線_１乃至Ｉ／Ｏ＿Ａ線_ｌのうち、いずれか８本のＩ／Ｏ＿Ａ線が接続されている。具体的には、バッファユニットＢＵ３_１の電流経路の一端に信号線ＳＥＬ３_１乃至信号線ＳＥＬ３_８が接続され、他端にはＩ／Ｏ＿Ａ線_１乃至Ｉ／Ｏ＿Ａ線_８が接続される。以下同様に、バッファユニットＢＵ３_２の電流経路の一端に信号線ＳＥＬ３_９乃至信号線ＳＥＬ３_１６が接続され、他端にはＩ／Ｏ＿Ａ線_９乃至Ｉ／Ｏ＿Ａ線_１６が接続される。

つまり、バッファユニット３ＢＵ_１乃至ＢＵ３_ｍは、信号線ＳＥＬ３_１乃至信号線ＳＥＬ３_ｌを介してセンスアンプ１４から転送されたデータを、一時的に保持し、そのデータをＩ／Ｏ＿Ａ線_１乃至Ｉ／Ｏ＿Ａ線_ｌへと転送する。

なお、バッファユニットＢＵ３_１、バッファユニットＢＵ３_２、…、バッファユニットＢＵ３_ｍを区別しない場合には、単にバッファユニットＢＵ３と呼ぶ。バッファユニットＢＵ４についても同様である。

そして、Ｉ／Ｏ＿Ａ線_１乃至Ｉ／Ｏ＿Ａ線_ｌはそれぞれ、ＹＩ／Ｏ＿Ａ線のいずれかに接続されている。具体的には、Ｉ／Ｏ＿Ａ線_１乃至Ｉ／Ｏ＿Ａ線_８が、ＹＩ／Ｏ＿Ａ線_１乃至ＹＩ／Ｏ＿Ａ線_８にそれぞれ接続される。以下同様にＩ／Ｏ＿Ａ線_９乃至Ｉ／Ｏ＿Ａ線_１６が、ＹＩ／Ｏ＿Ａ線_１乃至ＹＩ／Ｏ＿Ａ線_８にそれぞれ接続されている。これにより、ＹＩ／Ｏ＿Ａ線はデータ転送制御回路７へと８ビットデータを転送する。

データ選択部３１は、制御回路８の制御信号に基づき、バッファユニットＢＵ３_１乃至バッファユニットＢＵ３_ｍのいずれか１つを選択する。これにより、データの読み出し時において、選択されたバッファユニットＢＵ３から、該バッファユニットＢＵ３が保持するデータが、Ｉ／Ｏ＿Ａ線_１乃至Ｉ／Ｏ＿Ａ線_８を介してＹＩ／Ｏ＿Ａ線_１乃至ＹＩ／Ｏ＿Ａ線_８及びデータ転送制御回路７へと転送される。ここで、本実施形態では、一例としてＹＩ／Ｏ＿Ａ線_１乃至ＹＩ／Ｏ＿Ａ線_８とデータ転送制御回路７との間で入出力されるビット数を８ビットとする。なお、ＹＩ／Ｏ＿Ａ線は８本に限らず、１６、３２、６４等であってもよく、その数は限定されるものではない。なお、この本数については後述する変形例その２で説明する。

次に第２ページバッファ４について説明する。図示するように、第２ページバッファ４はバッファユニットＢＵ４_１、バッファユニットＢＵ４_２、…バッファユニットＢＵ４_ｍ（ｍは自然数）、及びデータ選択部４１を備える。そしてバッファユニットＢＵ４_１、バッファユニットＢＵ４_２、…バッファユニットＢＵ４_ｍの電流経路の一端には、上述したように、それぞれ信号線ＳＥＬ４_１乃至信号線ＳＥＬ４_ｌのうち、いずれか８本の信号線ＳＥＬ４が接続され、電流経路の他端には、信号線ＳＥＬ４_１乃至信号線ＳＥＬ４_ｌに対応したＩ／Ｏ＿Ｂ線_１乃至Ｉ／Ｏ＿Ｂ線_ｌのうち、いずれか８本のＩ／Ｏ＿Ｂ線が接続されている。具体的には、バッファユニットＢＵ４_１の電流経路の一端に信号線ＳＥＬ４_１乃至信号線ＳＥＬ４_８が接続され、他端にはＩ／Ｏ＿Ｂ線_１乃至Ｉ／Ｏ＿Ｂ線_８が接続される。以下同様に、バッファユニットＢＵ４_２の電流経路の一端に信号線ＳＥＬ４_９乃至信号線ＳＥＬ４_１６が接続され、他端にはＩ／Ｏ＿Ｂ線_９乃至Ｉ／Ｏ＿Ｂ線_１６が接続される。

そして、Ｉ／Ｏ＿Ｂ線_１乃至Ｉ／Ｏ＿Ｂ線_ｌはそれぞれ、ＹＩ／Ｏ＿Ｂ線のいずれかに接続されている。具体的には、Ｉ／Ｏ＿Ｂ線_１乃至Ｉ／Ｏ＿Ｂ線_８が、ＹＩ／Ｏ＿Ｂ線_１乃至ＹＩ／Ｏ＿Ｂ線_８にそれぞれ接続される。以下同様にＩ／Ｏ＿Ｂ線_９乃至Ｉ／Ｏ＿Ｂ線_１６が、ＹＩ／Ｏ＿Ｂ線_１乃至ＹＩ／Ｏ＿Ｂ線_８それぞれ接続されている。これにより、ＹＩ／Ｏ＿Ｂ線はデータ転送制御回路７へと８ビットデータを転送する。

つまり、バッファユニット４ＢＵ_１乃至ＢＵ４_ｍは、信号線ＳＥＬ４_１乃至信号線ＳＥＬ４_ｌを介してセンスアンプ１５から転送されたデータを、一時的に保持し、そのデータをＩ／Ｏ＿Ｂ線_１乃至Ｉ／Ｏ＿Ｂ線_ｌへと転送する。

データ選択部４１は、制御回路８の制御信号に基づき、バッファユニットＢＵ４_１乃至バッファユニットＢＵ４_ｍのいずれか１つを選択する。これにより、データの読み出し時において、選択されたバッファユニットＢＵ４から、該バッファユニットＢＵ４が保持するデータが、Ｉ／Ｏ＿Ｂ線_１乃至Ｉ／Ｏ＿Ｂ線_ｌを介してＹＩ／Ｏ＿Ｂ線_１乃至ＹＩ／Ｏ＿Ｂ線_８及びデータ転送制御回路７へと転送される。ここで、本実施形態では、一例としてＹＩ／Ｏ＿Ｂ線_１乃至ＹＩ／Ｏ＿Ｂ線_８とデータ転送制御回路７との間で入出力されるビット数を８ビットとする。なお、ＹＩ／Ｏ＿Ｂ線は８本に限らず、１６、３２、６４等であってもよく、その数は限定されるものではない。なお、このＹＩ／Ｏ＿Ｂ線の本数については後述する変形例その２で説明する。

＜内部制御信号生成回路７が生成する内部制御信号の詳細について（その１）＞
次に、内部制御信号生成回路７が生成する内部制御信号の詳細について図３を用いて説明する。図３は、データ転送制御回路７とそれを内部制御信号で制御する内部制御信号生成回路９、入力パッド１３、及び入力バッファ１２のブロック図を示している。ここでは特にデータの読み出し時における内部制御信号生成回路９が生成する内部制御信号を用いて説明する。また、図１と重複する部分については、説明を省略する。

図示するように、データ転送制御回路７はＬＡＴ７１及びＬＡＴ７２を備える。そしてＬＡＴ７１はデータラッチＡ１及びデータラッチＡ２を備える。データラッチＡ１の電流経路の一端には上述した第１ページバッファ３からのＹＩ／Ｏ＿Ａ線が接続され、該データラッチＡ１の電流経路の他端とデータラッチＡ２の電流経路の一端とがＹＩ／Ｏ＿Ａ１線で接続され、内部制御信号生成回路９から信号ＲＥ＿ＣＬＫが供給されている。なお、ＹＩ／Ｏ＿Ａ線とＹＩ／Ｏ＿Ａ１線とは同一の本数である。

そして更にデータラッチＡ２の電流経路の他端は、出力バッファ１０の電流経路の一端と信号線で接続され、該データラッチＡ２からは、上記ＹＩ／Ｏ＿Ａ１線を通過した、例えば８ビットのデータが出力バッファ１０へと出力される。また、データラッチＡ２には内部制御信号生成回路９から信号ＲＥＯＬＡＴ＿Ａが供給されている。具体的には、データラッチＡ１は信号ＲＥ＿ＣＬＫが供給されると、ＹＩ／Ｏ＿Ａ線から供給された、例えば８ビットのデータを該データラッチＡ１、すなわち自身に取り込む。ただし、データラッチＡ１はデータをデータラッチ２に転送した後も新たなデータを受け取らない限り、そのデータを保持し続ける。これはデータラッチＢ１も同様である。

そして、データラッチＡ２は、信号ＲＥＯＬＡＴ＿Ａが供給されると、上記データラッチＡ１からＹＩ／Ｏ＿Ａ１線を介して該データラッチＡ２に転送された、例えば８ビットのデータをそのまま出力パッド１０に転送する。ただし、データラッチＡ２はデータを出力パッド１０に転送した後も、データラッチＡ１がアサートされ、新たなデータをデータラッチＡ１から受け取らない限り、そのデータを保持し続ける。これは後述するデータラッチＢ２も同様である。

ＬＡＴ７２はデータラッチＢ１及びデータラッチＢ２を備える。データラッチＢ１の電流経路の一端には上述した第１ページバッファ４からのＹＩ／Ｏ＿Ｂ線が接続され、該データラッチＢ１の電流経路の他端とデータラッチＢ２の電流経路の一端とがＹＩ／Ｏ＿Ｂ１線で接続され、内部制御信号生成回路９から信号ＲＥ＿ＣＬＫが供給されている。なお、ＹＩ／Ｏ＿Ｂ線とＹＩ／Ｏ＿Ｂ１線とは同一の本数である。そして更にデータラッチＢ２の電流経路の他端は、出力バッファ１０の電流経路の一端と信号線で接続され、該データラッチＢ２からは、上記ＹＩ／Ｏ＿Ｂ１線を通過した、例えば８ビットのデータが出力バッファ１０へと出力される。また、データラッチＢ２には内部制御信号生成回路９から信号ＲＥＯＬＡＴ＿Ｂが供給されている。

データラッチＢ１は信号ＲＥ＿ＣＬＫが供給されると、ＹＩ／Ｏ＿Ｂ線から供給された、例えば８ビットのデータを該データラッチＢ１に取り込む。そして、データラッチＢ２は、信号ＲＥＯＬＡＴ＿Ｂが供給されると、上記データラッチＢ１からＹＩ／Ｏ＿Ｂ１線を介して該データラッチＢ２に転送された、例えば８ビットのデータをそのまま出力パッド１０に転送する。

内部制御信号生成回路９は、入力パッド１３及び入力バッファ１２を介して、外部から供給された制御信号に基づき、信号ＲＥ＿ＣＬＫ、信号ＲＥＯＬＡＴ＿Ａ、及び信号ＲＥＯＬＡＴ＿Ｂの内部制御信号を生成する。具体的には制御信号／ＲＥに基づいて上記内部制御信号を生成する。また、内部制御信号生成回路９は制御信号／ＲＥに基づき、図示せぬ信号ＲＥｎ＿ＣＬＫ、信号ＲＥＯＬＡＴの内部制御信号を生成する。図示するように、内部制御信号生成回路９が生成した信号ＲＥ＿ＣＬＫは、データラッチＡ１及びＢ１に供給される。そして、内部制御信号生成回路９が生成した信号ＲＥＯＬＡＴ＿ＡはデータラッチＡ２に供給され、信号ＲＥＯＬＡＴ＿ＢはデータラッチＢ２に供給される。これにより、メモリセルアレイ１と図示せぬホスト間でデータの転送が実行される。

＜内部制御信号生成回路７が生成する内部制御信号の詳細について（その２）＞
次に、内部制御信号生成回路７が生成する内部制御信号の詳細について図４を用いて説明する。図４は、上記図３において特にデータの書き込み時に内部制御信号生成回路９が生成する内部制御信号を示す。すなわち、入力パッド８及び入力バッファ９を介して、図示せぬホストから供給された、例えば８ビットのデータがＬＡＴ７１及びＬＡＴ７２からそれぞれ第１ページバッファ３、第２ページバッファ４へと転送され、その後メモリセルアレイ１にそのデータが書き込まれる。また、図１、図３と重複する部分については、説明を省略する。

内部制御信号生成回路９は、入力パッド１３及び入力バッファ１２を介して、外部から供給された制御信号に基づき、信号ＷＥ＿ＣＬＫ、信号ＷＥｎ＿Ａ、及び信号ＷＥｎ＿Ｂの内部制御信号を生成する。具体的には制御信号／ＷＥに基づいて上記内部制御信号を生成する。また、内部制御信号生成回路９は制御信号／ＷＥに基づき、図示せぬ信号ＷＥｎ＿ＣＬＫ及び信号ＷＥｎの内部制御信号を生成する。図示するように、内部制御信号生成回路９が生成した信号ＷＥ＿ＣＬＫは、データラッチＡ１及びデータラッチＢ１に供給される。そして、内部制御信号生成回路９が生成した信号ＷＥｎ＿ＡはデータラッチＡ２に供給され、信号ＷＥｎ＿ＢはデータラッチＢ２に供給される。これにより、メモリセルアレイ１と図示せぬホスト間でデータの転送が実行される。以下、具体的に説明する。データラッチＡ２は信号ＷＥｎ＿Ａが供給されると入力パッド１３及び入力バッファ１２を介して図示せぬホストから転送された、例えば８ビットのデータをデータラッチＡ２、すなわち自身で保持する。データラッチＢ２は信号ＷＥｎ＿Ｂが供給されると、入力パッド１３及び入力バッファ１２を介して図示せぬホストから転送された、例えば８ビットのデータをデータラッチＢ２、すなわち自身で保持する。

そして、データラッチＡ１は信号ＷＥ＿ＣＬＫが供給されると、上記データラッチＡ２からＹＩ／Ｏ＿Ａ１線を介して該データラッチＡ１に転送された、例えば８ビットのデータをそのままＹＩ／Ｏ＿Ａ線及び第１ページバッファ３を介して、メモリセルアレイ１へと転送する。但し、データラッチＡ２はデータをデータラッチ１に転送した後も新たなデータを入力バッファ１２から受け取らない限り、そのデータを保持し続ける。これは後述するデータラッチＢ２も同様である。そしてデータラッチＡ１についても、データラッチＡ１はその８ビットのデータをメモリセルアレイ１に転送した後も、データラッチＡ２がアサートされ、新たなデータをデータラッチＡ２から受け取らない限り、そのデータを保持し続ける。これは後述するデータラッチＢ１も同様である。

同様にデータラッチＢ１も信号ＷＥ＿ＣＬＫが供給されると上記データラッチＢ２からＹＩ／Ｏ＿Ｂ１線を介して該データラッチＢ１に転送された、例えば８ビットのデータをそのままＹＩ／Ｏ＿Ｂ線及び第２ページバッファ４を介して、メモリセルアレイ１へと転送する。

＜読み出し動作＞
次に、上記構成においてＮＡＮＤ型フラッシュメモリが図示せぬホストへとデータを出力する際の動作について図５を用いて説明する。図５は、ＮＡＮＤ型フラッシュメモリの読み出し動作であり、制御信号／ＲＥ、信号ＲＥｎ＿ＣＬＫ、信号ＲＥＯＬＡＴ、ＹＩ／Ｏ＿Ａ線を通過するデータ、ＹＩ／Ｏ＿Ｂ線を通過するデータ、信号ＲＥ＿ＣＬＫ、信号ＲＥＯＬＡＴ＿Ａ、信号ＲＥＯＬＡＴ＿Ｂ、及び出力バッド１２を通過するデータのタイムチャートである。縦軸に上記各信号及びデータを取り、横軸に時間ｔを取る。

まず時刻ｔ１において、図示せぬホストから供給された制御信号／ＲＥが‘Ｈ’レベルとされると、内部信号生成回路７が出力する信号ＲＥｎ＿ＣＬＫが‘Ｌ’レベルとされ、信号ＲＥ＿ＣＬＫが‘Ｈ’レベルとされる。この結果、第１ページバッファ３及び第２ページバッファ４から転送された、例えば８ビットのデータ（図中、Ｄ１、Ｄ２と表記）が、データラッチＡ１、データラッチＢ１に保持される。そして、同時刻ｔ１において信号ＲＥＯＬＡＴが‘Ｈ’レベルとされる。これにより、信号／ＲＥの立ち上がりに応じて信号ＲＥＯＬＡＴ＿Ａが‘Ｈ’レベルとされ、データラッチＡ１に保持されたデータ（Ｄ１）が、データラッチＡ２、出力バッファ１０及び出力パッド１１を介して、図示せぬホストに転送される。

そして時刻ｔ２において、信号／ＲＥが‘Ｌ’レベルとされ、信号ＲＥＯＬＡＴが‘Ｈ’レベルとされると、該信号／ＲＥに基づき、信号ＲＥＯＬＡＴ＿Ｂが‘Ｈ’レベルとされる。これにより、データラッチＢ１に保持されたデータ（Ｄ２）が、時刻ｔ２のタイミングでデータラッチＢ２、出力バッファ１０、及び出力パッド１１を介して、図示せぬホストに転送される。

時刻ｔ３において信号／ＲＥが再度‘Ｈ’レベルとされると、信号ＲＥｎ＿ＣＬＫが‘Ｌ’レベル、信号ＲＥ＿ＣＬＫが‘Ｈ’レベルとされる。これにより、第１ページバッファ３及び第２ページバッファ４から転送された、例えば８ビットのデータ（図中、Ｄ３、Ｄ４と表記）が、データラッチＡ１及びＢ１に保持される。そして時刻ｔ３において信号／ＲＥが立ち上がり、‘Ｈ’レベルとされることから、‘Ｈ’レベルとされた信号ＲＥＯＬＡＴに同期して、信号ＲＥＯＬＡＴ＿Ａが再度‘Ｈ’レベルとされる。これによりデータラッチＡ１に保持されているデータ（Ｄ３）が、データラッチＡ２、出力バッファ１０及び出力パッド１１を介して、図示せぬホストに転送される。

そして、時刻ｔ４において信号／ＲＥが‘Ｌ’レベルとされ、 信号ＲＥＯＬＡＴが‘Ｈ’レベルとされると、該信号／ＲＥに同期して、信号ＲＥＯＬＡＴ＿Ｂが再度‘Ｈ’レベルとされる。これによりデータラッチＢ１に保持されているデータ（Ｄ４）が、データラッチＢ２、出力バッファ１０、及び出力パッド１１を介して、図示せぬホストに転送される。以降、時刻ｔ５、ｔ６において出力バッファ１０及び出力パッド１１を介して、図示せぬホストに転送されるデータ（図中、Ｄ５、Ｄ６と表記）についても同様である。

＜書き込み動作＞
次に、上記構成においてＮＡＮＤ型フラッシュメモリに図示せぬホストからデータが入力される際の動作について図６を用いて説明する。つまり図６は、ＮＡＮＤ型フラッシュメモリへのデータの書き込み動作であり、制御信号／ＷＥ、信号ＷＥｎ、入力パッド１３及び入力バッファ１２を通過するデータ、信号ＷＥ＿Ａ、信号ＷＥ＿Ｂ、信号ＷＥ＿ＣＬＫ、ＹＩ／Ｏ＿Ａ線を通過するデータ、及びＹＩ／Ｏ＿Ｂ線を通過するデータのタイムチャートである。縦軸に上記各信号及びデータを取り、横軸に時間ｔを取る。

図示するように、まずｔ１において図示せぬホストから入力パッド１３、入力バッファ１２に、例えば８ビットのデータ（図中Ｄ１）が保持される。そして時刻ｔ２において制御信号／ＷＥが‘Ｈ’レベルとされると、内部制御信号生成回路９により信号ＷＥｎが‘Ｈ’レベルとされる。また、同時刻ｔ２において、上記制御信号／ＷＥの立ち上がりに応じて信号ＷＥｎ＿Ａが‘Ｈ’レベルとされる。これにより、データラッチＡ２にデータ（Ｄ１）が保持される。

時刻ｔ３において、図示せぬホストから入力パッド１３、入力バッファ１２に、例えば８ビットのデータ（図中Ｄ２）が保持される。そして時刻ｔ４において制御信号／ＷＥが‘Ｌ’レベルとされ、信号ＷＥｎが‘Ｈ’レベルとされる。このため、同時刻ｔ４において、上記制御信号／ＷＥの立ち下がりに応じて信号ＷＥｎ＿Ｂが‘Ｈ’レベルとされる。これにより、データラッチＢ２にデータ（Ｄ２）が保持される。

そして、同時刻ｔ４における制御信号／ＷＥの立ち下がりに応じて、内部制御信号生成回路９によりデータラッチＡ１及びＢ１に‘Ｈ’レベルとされた信号ＷＥ＿ＣＬＫが供給される。この結果、データラッチＡ２からデータラッチＡ１、及びＹＩ／Ｏ＿Ａ線を介してＤ１が第１ページバッファ３へ転送され、Ｄ２がデータラッチＢ２からデータラッチＢ１、及びＹＩ／Ｏ＿Ｂ線を介して第２パージバッファ４へと転送される。以下同様にデータ（Ｄ３乃至Ｄ６）がデータ転送制御回路７へと取り込こまれる。すなわち、時刻ｔ６、ｔ１０において‘Ｈ’レベルとされた信号ＷＥｎ＿Ａにより、入力バッファ１２からデータラッチＡ２にデータ（Ｄ３、Ｄ５）が保持され、時刻ｔ８における‘Ｈ’レベルとされた信号ＷＥ＿ＣＬＫにより、該データラッチＡ２からデータラッチＡ１を介して第１ページバッファ３にデータ（Ｄ３、Ｄ５）それぞれ転送される。そしてｔ８、ｔ１２において‘Ｈ’レベルとされた信号ＷＥｎ＿Ｂにより第２データラッチＢ２に保持されたデータ（Ｄ４、Ｄ６）が、各々の同時刻ｔ８、ｔ１２における‘Ｈ’レベルとされた信号ＷＥ＿ＣＬＫにより、データラッチＢ１を介して第２ページバッファ４にそれぞれ転送される。

本実施形態に係る不揮発性半導体記憶装置であると、上記説明したように、出力パッド１１及び入力パッド１３が備えるデータ線の本数（本実施形態では８本、すなわち８ビットとしている）に対し、同一の本数のＹＩ／Ｏ＿Ａ線及びＹＩ／Ｏ＿Ｂ線がそれぞれ第１ページバッファ及び第２ページバッファ４へと接続されている。すなわち、上述したように、本実施形態ではそれぞれ８本のＹＩ／Ｏ＿Ａ線及び線ＹＩ／Ｏ＿Ｂ線が形成されている。そしてデータ転送制御回路７は電流経路の一端がＹＩ／Ｏ＿Ａ線に接続されたＬＡＴ７１及びＹＩ／Ｏ＿Ｂ線に接続されたＬＡＴ７２を備える。

これによりデータの読み出しにおいて、メモリセルアレイ１から転送された８ビットのデータをそれぞれＬＡＴ７１及びＬＡＴ７２に転送し、該ＬＡＴ７１及びＬＡＴ７２から交互に上記８ビットのデータを出力バッファ１０及び出力パッド１１を介して図示せぬホストへと出力させることで、高速転送ができる。なぜなら、図示せぬホストから供給された制御信号／ＲＥの立ち上がりに同期してＬＡＴ７１から出力バッファ１０へとデータが出力され、制御信号／ＷＥの立ち下がりに同期してＬＡＴ７２から出力バッファ１０へとデータを出力するからである。つまり、制御信号／ＷＥの１クロックで、メモリセルアレイ１から第１、第２ページバッファ３、４で読み出された、例えば８ビットのデータが時分割でそれぞれＬＡＴ１とＬＡＴ７２とから出力バッファ１０及び出力パッド１１へと出力されることで高速データ転送が可能となる。

他方、書き込み時においても、例えば図示せぬホストからデータが入力パッド１３及び入力バッファ１２を介してメモリセルアレイ１に取り込まれた例えば８ビットのデータは、その８ビットデータの状態で交互にＬＡＴ７１とＬＡＴ７２とに転送される。つまり、図示せぬホストから供給された制御信号／ＷＥの立ち上がりに同期してＬＡＴ７１にデータが取り込まれ、制御信号／ＷＥの立ち下がりに同期してＬＡＴ７２にデータが取り込まれる。つまり、ＮＡＮＤ型フラッシュメモリにおいて、制御信号／ＷＥの立ち下がりと立ち上がりに同期して、図示せぬホストから転送された、８ビットのデータをＬＡＴ７１とＬＡＴ７２とに振り分けることで、高速データ転送が可能となる。

[第２の実施形態]
次に本発明の第２の実施形態に係る不揮発性半導体記憶装置１００において、特に内部制御信号生成回路７が生成する内部制御信号について図７、図８を用いて説明する。図７、図８はそれぞれ内部制御信号生成回路９、データ転送制御回路７、入力パッド１３、入力バッファ１２、出力パッド１１、及び出力バッファ１０のブロック図である。まず図７を用いて説明する。

＜内部制御信号生成回路７が生成する内部制御信号の詳細について（その３）＞
図７は、上記第１の実施形態における不揮発性半導体記憶装置１００が備える内部制御信号生成回路９が生成する信号ＲＥ＿ＣＬＫの代わりに、信号ＲＥ＿ＣＬＫＡ及び信号ＲＥ＿ＣＬＫＢを生成し、それぞれ信号をデータ転送制御回路７へ出力した時の様子を示したものである。なお、図１及び図３と重複する部分については、説明を省略する。

内部制御信号生成回路９は、入力パッド１３及び入力バッファ１２を介して、外部から供給された制御信号に基づき、信号ＲＥ＿ＣＬＫＡ、信号ＲＥ＿ＣＬＫＢを生成する。具体的には、制御信号／ＲＥに基づき、信号ＲＥ＿ＣＬＫＡ及び信号ＲＥ＿ＣＬＫＢがそれぞれ内部制御信号として生成される。図示するように、内部制御信号生成回路９が生成した信号ＲＥ＿ＣＬＫＡは、データラッチＡ１に供給され、信号ＲＥ＿ＣＬＫＢはデータラッチＢ１に供給される。

すなわち、信号ＲＥ＿ＣＬＫＡが供給されることで、ＹＩ／Ｏ＿Ａ線を介して第１ページバッファ３から、例えば８ビットのデータが転送され、データラッチＡ１に保持される。また同様に、信号ＲＥ＿ＣＬＫＢが供給されることで、ＹＩ／Ｏ＿Ｂ線を介して第２ページバッファ４から、例えば８ビットのデータが転送され、データラッチＢ１に保持される。

＜内部制御信号生成回路７が生成する内部制御信号の詳細について（その４）＞
次に、特にデータの書き込み時に内部制御信号生成回路７が生成する内部制御信号を、データ転送制御回路９に供給する場合について図８を用いて説明する。

図８は、上記第１の実施形態における不揮発性半導体記憶装置１００が備える内部制御信号生成回路９が生成する信号ＷＥ＿ＣＬＫの代わりに、信号ＷＥ＿ＣＬＫＡ及び信号ＷＥ＿ＣＬＫＢを生成し、それぞれ信号をデータ転送制御回路７へ出力した時のブロック図である。なお、図１及び図４と重複する部分については、説明を省略する。

内部制御信号生成回路９は、入力パッド１３及び入力バッファ１２を介して、外部から供給された制御信号に基づき、信号ＷＥ＿ＣＬＫＡ、信号ＷＥ＿ＣＬＫＢを生成する。具体的には、制御信号／ＷＥに基づき、信号ＷＥ＿ＣＬＫＡ及び信号ＷＥ＿ＣＬＫＢがそれぞれ内部制御信号として生成される。図示するように、内部制御信号生成回路９が生成した信号ＷＥ＿ＣＬＫＡは、データラッチＡ１に供給され、信号ＷＥ＿ＣＬＫＢはデータラッチＢ１に供給される。

すなわち、信号ＷＥ＿ＣＬＫＡが供給されることで、データラッチＡ２が保持する例えば８ビットのデータが、データラッチＡ１へと転送され、その後、該データラッチＡ１を介して第１ページバッファ３へと転送される。また同様に、信号ＷＥ＿ＣＬＫＢが供給されることで、データラッチＢ２が保持する例えば８ビットのデータが、データラッチＢ１へと転送され、その後、該データラッチＢ１を介して第２ページバッファ４へと転送される。

＜読み出し動作＞
次に、本実施形態に係る構成においてＮＡＮＤ型フラッシュメモリが図示せぬホストへとデータを出力する際の動作について図９を用いて説明する。図９は、ＮＡＮＤ型フラッシュメモリの読み出し動作であり、制御信号／ＲＥ、信号ＲＥｎ＿ＣＬＫ、信号ＲＥＯＬＡＴ、ＹＩ／Ｏ＿Ａ線を通過するデータ、ＹＩ／Ｏ＿Ｂ線を通過するデータ、信号ＲＥ＿ＣＬＫＡ、信号ＲＥ＿ＣＬＫＢ、信号ＲＥＯＬＡＴ＿Ａ、信号ＲＥＯＬＡＴ＿Ｂ、及び出力バッド１２を通過するデータのタイムチャートである。縦軸に上記各信号及びデータを取り、横軸に時間ｔを取る。また、本実施形態に係るデータ転送制御回路９では、内部制御信号生成回路７が生成する信号ＲＥ＿ＣＬＫＡ及び信号ＲＥ＿ＣＬＫＢが立ち下がることで、データラッチＡ１及びＢ１に、例えば８ビットのデータが保持される。なお、上記第１の実施形態で説明した読み出し動作と重複する動作については説明を省略する。

まず、時刻ｔ１において制御信号／ＲＥの立ち上がりに応じてデータラッチＡ１に供給される信号ＲＥ＿ＣＬＫＡが、‘Ｌ’レベルとされる。そして、同時刻ｔ１において制御信号／ＲＥの立ち上がりに応じてデータラッチＡ２に‘Ｈ’レベルの信号ＲＥＯＬＡＴ＿Ａが供給される。これにより、時刻ｔ１において第１ページバッファ３からデータラッチＡ１に転送されたデータ（図中、Ｄ１と表記）は、該データラッチＡ１からデータラッチＡ２を介して、出力バッファ１０へと転送される。

次に、時刻ｔ２において制御信号／ＲＥの立ち下がりに応じてデータラッチＢ１に供給される信号ＲＥ＿ＣＬＫＢが、‘Ｌ’レベルとされる。そして、同時刻ｔ２において制御信号／ＲＥの立ち下がりに応じてデータラッチＢ２に‘Ｈ’レベルの信号ＲＥＯＬＡＴ＿Ｂが供給される。これにより、時刻ｔ２において第２ページバッファ４からデータラッチＢ１に転送されたデータ（図中、Ｄ２と表記）は、該データラッチＢ１からデータラッチＢ２を介して、出力バッファ１０へと転送される。

以下、同様に時刻ｔ３及びｔ５においてデータ（図中、Ｄ３、Ｄ５と表記）が第１ページバッファ３からデータラッチＡ１、Ａ２を介して出力バッファ１０へと転送され、時刻ｔ４及びｔ６においてデータ（図中、Ｄ４、Ｄ６と表記）が第２ページバッファ４からデータラッチＢ１、Ｂ２を介して出力バッファ１０へと転送される。

＜書き込み動作＞
次に、本実施形態に係る構成においてＮＡＮＤ型フラッシュメモリに図示せぬホストからデータが入力される際の動作について図１０を用いて説明する。図１０は、ＮＡＮＤ型フラッシュメモリへのデータの書き込み動作であり、制御信号／ＷＥ、信号ＷＥｎ、信号ＷＥ＿ＣＬＫ、入力パッド１３及び入力バッファ１２を通過するデータ、信号ＷＥ＿Ａ、信号ＷＥ＿Ｂ、信号ＷＥ＿ＣＬＫＡ、信号ＷＥ＿ＣＬＫＢ、ＹＩ／Ｏ＿Ａ線を通過するデータ、及びＹＩ／Ｏ＿Ｂ線を通過するデータのタイムチャートである。縦軸に上記各信号及びデータを取り、横軸に時間ｔを取る。

また、データの書き込み時において本実施形態に係るデータ転送制御回路９は、図示せぬホストから転送された、例えば８ビットのデータをデータラッチＡ２及びＢ２に保持した後、信号ＷＥ＿ＣＬＫＡ及び信号ＷＥ＿ＣＬＫＢに同期して交互に該データを第１ページバッファ３と第２ページバッファ４へと交互に転送するものである。なお、上記第１の実施形態で説明した書き込み動作と重複する動作については説明を省略する。

時刻ｔ４において制御信号／ＷＥの立ち上がりに応じて、データラッチＡ１に供給される信号ＷＥ＿ＣＬＫＡが‘Ｈ’レベルとされる。これにより、データラッチＡ１に、例えば８ビットのデータ（図中、Ｄ１と表記）が保持され、そのデータはＹＩ／Ｏ＿Ａ線を介して第１ページバッファ３へと転送される。そして、時刻ｔ６において制御信号／ＷＥの立ち上がりに応じて、データラッチＢ１に供給される信号ＷＥ＿ＣＬＫＢが‘Ｈ’レベルとされる。これにより、データラッチＢ１に、例えば８ビットのデータ（図中、Ｄ２と表記）が保持され、ＹＩ／Ｏ＿Ｂ線を介して第２ページバッファ４へと転送される。

以下、同様に時刻ｔ８及びｔ１２においてデータ（図中、Ｄ３、Ｄ５と表記）がデータラッチＡ１、及びＹＩ／Ｏ＿Ａ線を介して第１ページバッファ３へと転送され、時刻ｔ１０及びｔ１４においてデータ（図中、Ｄ４、Ｄ６と表記）がデータラッチＢ１、及びＹＩ／Ｏ＿Ｂ線を介して第２ページバッファ４へと転送される。

本実施形態に係る不揮発性半導体記憶装置であっても、上記第１の実施形態と同様、高速データ転送が可能となる。つまり、データ転送制御回路７が上記第１実施形態と同一構成において、第１ページバッファ３からのデータ（Ｄ１、Ｄ３、Ｄ５）読み出し並びに第２ページバッファ４からのデータ（Ｄ２、Ｄ４、Ｄ６）読み出しを交互に実行することで高速データ転送が可能となる。つまり、制御信号／ＲＥの立ち上がりで、信号ＲＥ＿ＣＬＫＡを‘Ｌ’レベルとすると同時に信号ＲＥＯＬＡＴ＿Ａを‘Ｈ’レベルとすることで、第１ページバッファ３から読み出したデータ（Ｄ１、Ｄ３、Ｄ５）を出力バッファ１０及び出力パッド１１を介して図示せぬホストへ転送する。その後、制御信号／ＲＥの立ち下がりで、信号ＲＥ＿ＣＬＫＢを‘Ｌ’レベルとすると同時に信号ＲＥＯＬＡＴ＿Ｂを‘Ｈ’レベルとすることで、第２ページバッファ４から読み出したデータ（Ｄ２、Ｄ４、Ｄ６）を出力バッファ１０及び出力パッド１１を介して図示せぬホストへ転送する。以上より、本実施形態に係る不揮発性半導体装置であっても、データの読み出し時において制御信号／ＲＥの１クロックで第１ページバッファ３及び第２ページバッファ４のデータをそれぞれ読み出すことが出来るため高速データ転送が可能となる。

また、データの書き込み時において、データ転送制御回路７へと取り込んだ、例えば８ビットのデータを、交互にＹＩ／Ｏ＿Ａ線及びＹＩ／Ｏ＿Ｂ線に転送することで高速転送が可能となる。つまり、制御信号／ＷＥの立ち上がりで生成される信号ＷＥ＿ＣＬＫＡ及び制御信号／ＷＥの立ち下がりで生成される信号ＷＥ＿ＣＬＫＢを用いることで、交互にＹＩ／Ｏ＿Ａ線及びＹＩ／Ｏ＿Ｂ線に転送することが出来、高速転送が可能となる。

＜変形例その１＞
次に本発明の実施形態の変形例その１に係る不揮発性半導体記憶装置１００について図１１を用いて説明する。本実施形態の変形例その１に係る不揮発性半導体記憶装置の一例として上記同様ＮＡＮＤ型フラッシュメモリを挙げる。図１１は、図２においてＮＡＮＤ型フラッシュメモリが備えるメモリセルアレイ１が保持可能とされるデータを一旦保持するページバッファが１つ形成されたブロック図である。すなわち、メモリセルアレイ１には第１ページバッファ３´が形成され、メモリセルアレイ１´には第２ページバッファ４´が形成された構成とされる。換言すれば、ページバッファは、上記第１、第２実施形態ではビット線ＢＬを共通にする複数のブロックＢＬＫを含むメモリセルアレイにつき２個設けられていたのに対し、本変形例では１つだけ設けられている。

ここで第１ページバッファ３´及び第２ページバッファ４´の構成はそれぞれ第１ページバッファ３及び第２ページバッファ４と同一である。また上記以外の構成は、上記第１、第２の実施形態と同一であるため、説明を省略する。また、本発明の変形例に係る不揮発性半導体記憶装置１００において、データの読み出し時及び書き込み時における制御方法も上記第１の実施形態または第２の実施形態のうちいずれかの方法で実行されるため、説明を省略する。つまり、図１１に示すような構成であっても、データの書き込み時及び読み出し時において、上記第１の実施形態または第２の実施形態のいずれかと同一のデータ転送を実行する。

すなわち、上記第１、第２の実施形態と同様に、読み出し時においてメモリセルアレイ１から読み出された、例えば８ビットのデータを第１ページバッファ３´を介してＬＡＴ７１に転送し、メモリセルアレイ１´から読み出された、例えば８ビットのデータを第２ページバッファ４´を介してＬＡＴ７２に転送する。

同様にデータの書き込み時においても、上記第１、第２の実施形態と同様に入力パッド１３及び入力バッファ１２から転送された、例えば８ビットのデータをＬＡＴ７１を介して第１ページバッファ１´へと転送し、ＬＡＴ７２を介して第２ページバッファ２´へと転送する。

以上のように、変形例に係る不揮発性半導体記憶装置であっても、上記第１、第２の実施形態と同様、高速データ転送が可能となる。

＜変形例その２＞
次に本発明の実施形態の変形例その２に係る不揮発性半導体記憶装置１００の説明をする。本実施形態の変形例に係る不揮発性半導体記憶装置は、上記第１、第２の実施形態及びその変形例その１に対するものであり、入出力バッファ１０、１１及び入出力パッド１１、１３が備える信号線Ｉ／Ｏが、８本の倍の数だけ形成されているものである。つまり、信号線Ｉ／Ｏが１６本（16 bit分）形成され、ＹＩ／Ｏ＿Ａ線及びＹＩ／Ｏ＿Ｂ線もそれぞれ１６本形成された場合である。

この場合、バッファユニットＢＵ３_ｍの電流経路の一端に、信号線ＳＥＬ３_{（ｌ−１６）}乃至信号線ＳＥＬ３_ｌが接続され、他端にはＩ／Ｏ＿Ａ線_{（ｌ−１６）}乃至Ｉ／Ｏ＿Ａ線_１６が接続される。そして、データ選択部３１がバッファユニットＢＵ３のうちいずれか１つを選択することで、１６ビットのデータが図示せぬホストとやり取りされる。

同様に、バッファユニットＢＵ４_ｍの電流経路の一端に、信号線ＳＥＬ４_{（ｌ−１６）}乃至信号線ＳＥＬ４_ｌが接続され、他端にはＩ／Ｏ＿Ａ線_{（ｌ−１６）}乃至Ｉ／Ｏ＿Ａ線_１６が接続される。そして、データ選択部４１がバッファユニットＢＵ４のうちいずれか１つを選択することで、１６ビットのデータが図示せぬホストとやり取りされる。

また、バッファユニットＢＵ３_ｍの電流経路の一端に、信号線ＳＥＬ３_{（ｌ−８）}乃至信号線ＳＥＬ３_ｌが接続され、他端にはＩ／Ｏ＿Ａ線_{（ｌ−８）}乃至Ｉ／Ｏ＿Ａ線_ｌが接続されている場合には、データ選択部３１がバッファユニットＢＵ３のうちいずれか２つを選択することで、１６ビットのデータが図示せぬホストとやり取りされる。バッファユニットＢＵ４_ｍについても同様である。なお、これらの場合、ＮＡＮＤストリング１１は、例えば３２個以上のメモリセルトランジスタＭＴから形成される。

なお、上記変形例その２では、信号線Ｉ／Ｏ、ＹＩ／Ｏ＿Ａ線、及びＹＩ／Ｏ＿Ｂ線がそれぞれ１６本の場合について説明したが、３２本、６４本でもあってよく、その本数に限られない。そして、この場合においてもＮＡＮＤストリング１１を形成するメモリセルトランジスタＭＴの個数は信号線Ｉ／Ｏ、ＹＩ／Ｏ＿Ａ線、及びＹＩ／Ｏ＿Ｂ線の本数に応じた個数とされる。

以上のように、変形例に係る不揮発性半導体記憶装置であっても、上記第１、第２の実施形態及びその変形例と同様、高速データ転送が可能となる。

なお、上記実施形態ではデータ転送制御回路９はＬＡＴ７１とＬＡＴ７２とを備えていたが、いずれか１つでもよい。この場合、内部制御信号ＷＥｎ及びＲＥＯＬＡＴを用いてデータ転送制御回路９に形成されたいずれかのＬＡＴを制御すればよい。

なお、メモリセルトランジスタＭＴはＦＧ型でもよい。ＦＧ型の場合には、積層ゲートは半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。

またなお、メモリセルアレイ１は上記ＮＡＮＤ型でなく、ＮＯＲ型でもよい。更に、上記実施形態は、不揮発性半導体記憶装置にのみ実施可能とされず、ＬＳＩなどの半導体装置においても実施可能とされる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ、２…ロウ制御回路、３…第１ページバッファ、４…第２ページバッファ、５…カラム制御回路、６…ブロック制御回路、７…データ転送制御回路、８…制御回路、９…内部制御信号生成回路、１０…出力バッファ、１１…出力パッド、１２…入力バッファ、１３…入力パッド、１４、１５…センスアンプ、７１、７２…ＬＡＴ

Claims (5)

1. 電気蓄積層と制御ゲートとを備え、電流経路が直列接続されるメモリセルを複数含むメモリセルストリングと、
   各々がいずれかの前記メモリセルストリングの電流経路の一端に接続された第１、第２ビット線と、
   前記第１ビット線に接続され、第１ビット数の第１データを保持可能な第１バッファと、
   前記第２ビット線に接続され、前記第１ビット数の第２データを保持可能な第２バッファと、
   第１ラッチ、第２ラッチを備え、前記第１、第２バッファが保持する前記第１、第２データをそれぞれ外部端子へと出力するタイミングを、外部信号に基づいて生成される第１内部信号、前記外部信号の立ち上がりで生成される第２内部信号、及び前記外部信号の立ち下がりで生成される第３内部信号により制御するデータ転送制御部と
   を具備し、前記データ転送制御部は、前記第１内部信号に同期して前記第１、第２バッファが保持する前記第１データ及び前記第２データを前記第１ラッチで保持させ、前記第２内部信号に同期し前記第１ラッチが保持する前記第１データを前記第２ラッチを介して前記外部端子へと転送させた後、前記第３内部信号に同期させて前記第２データを前記第２ラッチを介して前記外部端子へと転送することを特徴とする不揮発性半導体記憶装置。
2. 電気蓄積層と制御ゲートとを備え、電流経路が直列接続されるメモリセルを複数含むメモリセルストリングと、
   各々がいずれかの前記メモリセルストリングの電流経路の一端に接続された第１、第２ビット線と、
   前記第１ビット線に接続され、第１ビット数の第１データを保持可能な第１バッファと、
   前記第２ビット線に接続され、前記第１ビット数の第２データを保持可能な第２バッファと、
   第１ラッチ、第２ラッチを備え、前記第１、第２バッファが保持する前記第１、第２データをそれぞれ前記メモリセルへと書き込むタイミングを、外部信号に基づいて生成される第１内部信号、前記外部信号の立ち上がりで生成される第２内部信号、及び前記外部信号の立ち下がりで生成される第３内部信号により制御するデータ転送制御部と
   を具備し、前記データ転送制御部は、前記第２内部信号に同期させて外部端子から入力された前記第１データを、前記第１ラッチで保持させつつ、前記第３内部信号に同期させて外部端子から入力された前記第２データを前記第１ラッチへと転送で保持させた後、前記第１内部信号に同期させて前記第１データ及び前記第２データを前記第２ラッチを介して前記第１バッファ及び前記第２バッファへと転送する
   ことを特徴とする不揮発性半導体記憶装置。
3. 前記第１バッファは、第１選択部と前記第１データを保持可能な複数の第１バッファユニットとを備え、
   前記第２バッファは、第２選択部と前記第２データを保持可能な複数の第２バッファユニットとを備え、
   前記第１、第２選択部は前記第１、第２バッファユニットを選択することで、前記第１ビット数の前記第１、第２データを前記データ転送制御部に転送する
   ことを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
4. 前記外部信号に基づき前記第１内部信号として第４内部信号及び第５内部信号が生成され、
   前記第１ラッチは前記第１データを保持可能とし、前記第４内部信号が供給される第３ラッチユニット及び前記第２データを保持可能とし、前記第５内部信号が供給される第４ラッチユニットを備え、
   前記データ転送制御部は、前記外部端子へと出力される前記第１ビット数単位で、前記第４内部信号に同期して前記第１バッファから転送された前記第１データを前記第３ラッチユニットへ保持させた後、前記第５内部信号に同期して前記第２バッファから転送された前記第２データを前記第４ラッチユニットに保持させる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記外部信号に基づき前記第１内部信号として第４内部信号及び第５内部信号が生成され、
   前記第２ラッチは前記第１データを保持可能とし、前記第４内部信号が供給される第３ラッチユニット及び前記第２データを保持可能とし、前記第５内部信号が供給される第４ラッチユニットを備え、
   前記データ転送制御部は、前記第４内部信号に同期して前記第１データを第３ラッチユニット及び第１バッファを介して前記メモリセルアレイへと入力させた後、前記第５内部信号に同期して前記第２データを第４ラッチユニット及び第２バッファを介して前記メモリセルアレイへと入力させる
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。

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