KR20140046979A - 불휘발성 반도체 메모리 디바이스 및 데이터 독출 방법 - Google Patents

불휘발성 반도체 메모리 디바이스 및 데이터 독출 방법 Download PDF

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Abstract

본 발명은 데이터의 독출을 고속으로 행할 수 있는 불휘발성 반도체 메모리를 제공하는 것을 과제로 한다. 상기 과제를 해결하기 위하여, 본 발명의 플래시 메모리는, 메모리 어레이의 선택된 페이지의 데이터를 보유하는 페이지 버퍼(170)와, 페이지 버퍼에 보유된 데이터를 출력하는 열 선택 회로(180)를 포함한다. 페이지 버퍼(170)는 메모리 어레이의 페이지로부터의 데이터를 수취하는 제1 데이터 레지스터(L1)와, 제1 데이터 레지스터(L1)로부터 전송된 데이터를 수취하는 제2 데이터 레지스터(L2)와, 제1 데이터 레지스터(L1)와 제2 데이터 레지스터(L2) 사이에 설치된 전송 게이트(TG)를 구비한다. 전송 게이트(TG)는, 제2 데이터 레지스터(L2)의 제1부분의 데이터가 출력되고 있는 사이에, 제1 데이터 레지스터(L1)의 제2부분의 데이터가 제2 데이터 레지스터(L2)에 전송되고, 제2 데이터 레지스터(L2)의 제2부분의 데이터가 출력되고 있는 사이에, 제1 데이터 레지스터(L1)의 제1부분의 데이터가 제2 데이터 레지스터(L2)에 전송되도록 데이터 전송을 제어한다.

Description

불휘발성 반도체 메모리 디바이스 및 데이터 독출 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA READ-OUT METHOD}
본 발명은, 불휘발성 반도체 메모리에 관한 것으로, 특히, NAND형 플래시 메모리(flash memory)의 독출에 관한 것이다.
전형적인 NAND형 플래시 메모리는 복수의 NAND 스트링을 행렬 방향으로 배치한 메모리 어레이를 포함하고, NAND 스트링은 직렬로 접속된 복수의 메모리 셀과 그 양 단부에 접속된 비트 선택 트랜지스터 및 소스선 선택 트랜지스터를 포함하고 있다. 도 12는 메모리 블록 내에 형성되는 NAND 스트링의 구성을 나타낸 회로도이다. 메모리 블록 내에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링(이하, "셀 유닛(NU)"이라 칭함)이 행렬 방향으로 복수 형성된다. 도면에 나타낸 예에서는, 1개의 셀 유닛(NU)이 직렬로 접속된 32개의 메모리 셀(MCi)(i= 0, 1, ···, 31)과, 그 양단부에 접속된 비트선 선택 트랜지스터(BST)와 소스선 선택 트랜지스터(SST)를 포함해서 구성된다. 비트선 선택 트랜지스터(BST)의 드레인은 대응하는 1개의 비트선(GBL)에 접속되고, 소스선 선택 트랜지스터(SST)의 소스는 공통 소스선(SL)에 접속된다. 메모리 셀(MCi)의 컨트롤 게이트는, 워드선(WLi)에 접속된다. 비트선 선택 트랜지스터(BST), 소스선 선택 트랜지스터(SST)의 게이트는, 워드선(WLi)과 병행해 연장되는 선택 게이트선(SGD), (SGS)에 접속된다.
메모리 셀은, 전형적으로, N형의 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(floating gate)(전하축적층)와, 플로팅 게이트 상에 유전체 막을 개재해서 형성된 컨트롤 게이트를 포함하는 MOS 구조를 구비한다. 전형적으로, 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉, 데이터 「1」이 기입(즉, 써넣기)되어 있을 때, 역치는 음의 상태에 있고, 메모리 셀은 노멀리 온(normally on)이다. 플로팅 게이트에 전자가 축적되었을 때, 즉, 데이터 「0」이 기입되어 있을 때, 역치는 양으로 시프트하고, 메모리 셀은 노멀리 오프이다.
독출 동작에서는, 선택된 메모리 셀의 컨트롤 게이트를 L 레벨(예를 들어, 0V)로 인가하고, 다른 비선택 메모리 셀의 컨트롤 게이트를 H 레벨(예를 들어, 4.5V)로 인가하여, 비트선 선택 트랜지스터(BST) 및 소스선 선택 트랜지스터(SST)를 온(on) 상태로 하고, 비트선(GBL)의 전위를 센스(즉, 감지)한다. 메모리 셀에의 데이터 프로그램(기입)에서는, 메모리 셀 기판의 P웰과 드레인, 채널 및 소스를 0V로 하고, 선택된 메모리 셀의 컨트롤 게이트에 고전압의 프로그램 전압(Vpgm)(예를 들어, 20V)을 인가하고, 비선택의 메모리 셀의 컨트롤 게이트에 중간전위(예를 들어, 10V)를 인가하여, 비트선 선택 트랜지스터(BST)를 온 상태로 하고, 소스선 선택 트랜지스터(SST)를 오프 상태로 하여, 「0」 또는 「1」의 데이터에 응한 전위를 비트선(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 메모리 셀의 컨트롤 게이트에 0V를 인가하고, P웰에 고전압(예를 들어, 20V)을 인가하여, 플로팅 게이트의 전자를 기판에 인출함으로써, 블록 단위로 데이터를 소거한다.
NAND형 플래시 메모리에서는, 메모리 어레이로부터의 데이터의 독출, 또는 메모리 어레이에의 데이터의 기입을 행하기 위해서 페이지 버퍼를 이용할 수 있다. 독출 동작 시, 메모리 어레이의 선택된 페이지의 데이터가 비트선을 개재해서 페이지 버퍼에 병렬로 전송되고, 페이지 버퍼에 격납된 데이터는 클록 신호에 따라서 순차적으로 출력된다. 기입 동작 시, 페이지 버퍼에는 클록 신호에 따라서 순차적으로 데이터가 입력되고, 이어서, 페이지 버퍼로부터 비트선을 개재해서 메모리 어레이의 선택된 페이지에 데이터가 기입된다. 입력된 어드레스 정보를 세트하고, 해당 어드레스 정보에 의거해서 페이지를 선택하고, 선택된 페이지의 데이터를 메모리 어레이로부터 페이지 버퍼에 전송하는 기간, 외부에서의 액세스의 금지를 알리는 비지 신호를 출력하고, 데이터 전송의 종료 후에 외부로부터의 액세스의 허가를 알리는 준비(ready) 신호를 출력하는 NAND형 플래시 메모리가 특허문헌 1에 개시되어 있다.
JP 2002-93179 A
도 2a는 종래의 플래시 메모리의 순차적인 페이지 독출 동작을 나타낸 타이밍 차트이다. 여기에서는, 도 2a의 (A)에 나타낸 바와 같이, 페이지 어드레스M, 열 어드레스 N으로부터 연속적인 페이지 독출이 행해지는 것으로 한다. 외부 제어신호(CLE)에 응답하여, 독출 모드의 명령(commend) 「00h」가 명령 레지스터에 도입되어, 명령 「00h」의 디코딩에 의해 독출 모드가 개시된다. 이어서, 어드레스 래치 인에이블 신호(address latch enable signal)(ALE) 및 #WE 신호에 응답해서, 로(row) 및 열 어드레스 데이터가 순차 어드레스 레지스터에 도입된 후, 페이지 독출을 위한 명령 「30h」가 입력되고, 명령 「30h」의 입력에 응답해서 RY/#BY의 출력 핀으로부터, 기간(tR)의 액세스 금지를 나타내는 L 레벨의 비지(busy) 신호가 출력되며, 비지 신호 후에, 순차적인 페이지 독출을 위하여 페이지 어드레스를 증분시키기 위한 명령 「31h」가 입력된다. 명령 「31h」의 입력에 응답해서, 기간(tRCBSY)의 비지 신호가 출력된다. 도 2a의 (A)에 나타낸 바와 같이, 선택된 페이지 M의 데이터가 비트선을 개재해서 페이지 버퍼(PB)에 전송되면, 외부 제어신호(#RE)의 클록에 응답해서 열 어드레스가 증분되고, 페이지 버퍼(PB)에 보유된 데이터가 시리얼 출력된다.
페이지 M의 데이터 출력이 종료되면, 명령 「31h」의 입력에 응답해서 페이지 어드레스가 M+1로 증분되고, 비지 신호(tRCBSY)가 출력된다. 도 2a의 (C)는 페이지 M+1의 데이터가 페이지 버퍼(PB)에 전송되는 상황을 나타내고 있다. 페이지 버퍼(PB)에의 데이터 전송이 종료되면, 준비 신호가 출력되고, 페이지 버퍼(PB) 내의 데이터가 시리얼 출력된다.
순차적인 페이지 독출은, 명령 「31h」가 입력되지 않게 되었을 때, 혹은, 순차적 독출의 최후의 독출 명령 「3Fh」의 입력에 의해 종료된다. 도 2b는 명령 「3Fh」가 입력되는 예를 나타내고 있다. 페이지 M의 어드레스가 입력된 후, 순차적인 페이지 독출의 명령 「31h」가 입력되어, 페이지 M의 데이터가 출력된 것이라고, 명령 「3Fh」의 입력에 의해, 최후의 페이지 어드레스의 증분이 지시되고, 페이지 M+1의 데이터가 출력된다.
페이지 버퍼(PB)는, 도 3에 나타낸 바와 같이, 파이프라인 동작에 의해 데이터의 입출력을 할 수 있도록 2단계 접속된 데이터 레지스터(L1), (L2)를 구비하고 있다. 도 3(A)에 나타낸 바와 같이, 외부에서부터 입력된 어드레스에 의해 페이지 M을 선택하고, 선택된 페이지 M의 데이터를 레지스터(L2)에 전송할 때까지의 기간은, 최초의 비지 신호의 기간(tR)에 대응한다. 이어서, 데이터 레지스터(L1)에 보유된 데이터는, 데이터 레지스터(L2)에 병렬로 전송된다. 데이터 레지스터(L2)에의 데이터 전송이 종료되면, 명령 「31h」에 의해 증분된 다음 페이지 M+1이 선택되고, 선택 페이지 M+1의 데이터가 데이터 레지스터(L1)에 전송된다. 페이지 M+1을 선택하고, 선택된 페이지 M+1의 데이터를 데이터 레지스터(L1)에 전송할 때까지의 기간은, 비지 신호의 기간(tRCBSY)에 대응한다. 페이지 M+1의 데이터가 데이터 레지스터(L1)에 전송되는 기간 동안에, 데이터 레지스터(L2)로부터 페이지 M의 데이터가 시리얼 출력된다.
위에 기재된 바와 같이, 종래의 페이지 버퍼(PB)는, 1페이지분의 데이터를 일괄해서 제어하고 있기 때문에, 순차적인 페이지 독출을 행할 경우에, 페이지 경계(바운더리(boundary)) 및/또는 블록 경계(바운더리)에서, 갭 혹은 비지 기간(tRCBYS)이 발생되어 버려, 연속적인 데이터의 독출을 행할 수 없다고 하는 과제가 있다. 또, 비지 기간(tRCBSY)은 페이지 버퍼(PB)로부터 데이터를 독출하는 판독 사이클 기간(tRC)보다도 길기 때문에, 대량의 페이지의 순차적인 독출을 행하는 바와 같을 경우에는, 전체의 독출 시간이 길어져 버린다.
본 발명은, 상기 종래의 과제를 해결하는 것으로, 데이터의 독출을 고속으로 행할 수 있는 불휘발성 반도체 메모리를 제공하는 것을 목적으로 한다.
본 발명에 따른 불휘발성 반도체 메모리는, 복수의 메모리 셀을 포함하는 메모리 어레이와, 어드레스 정보에 의거해서 메모리 어레이의 페이지를 선택하는 선택 수단과, 상기 선택 수단에 의해서 선택된 페이지의 데이터를 보유하는 데이터 보유 수단과, 상기 데이터 보유 수단에 보유된 데이터를 출력하는 출력 수단을 포함하되, 상기 데이터 보유 수단은 메모리 어레이의 페이지로부터의 데이터를 수취하는 제1 데이터 보유 수단과, 제1 데이터 보유 수단으로부터 전송된 데이터를 수취하는 제2 데이터 보유 수단과, 제1 데이터 보유 수단과 제2 데이터 보유 수단 사이에 마련되어진 데이터 전송 수단을 구비하고, 상기 데이터 전송 수단은, 제2 데이터 보유 수단의 제1부분의 데이터가 상기 출력 수단에 의해 출력되고 있는 사이에, 제1 데이터 보유 수단의 제2부분의 데이터를 제2 데이터 보유 수단에 전송하고, 제2 데이터 보유 수단의 제2부분의 데이터가 상기 출력 수단에 의해 출력되고 있는 사이에, 제1 데이터 보유 수단의 제1부분의 데이터를 제2 데이터 보유 수단에 전송한다.
바람직하게는, 불휘발성 반도체 메모리는, 데이터의 오류 정정을 행하는 오류 정정 수단을 더 포함하고, 제2 데이터 보유 수단의 제1부분의 데이터가 출력되고 있는 사이에, 제2 데이터 보유 수단의 제2부분의 데이터가 상기 오류 정정 수단에 의해 오류 정정되어, 제2 데이터 보유 수단의 제2부분의 데이터가 출력되고 있는 사이에, 제2 데이터 보유 수단의 제1부분의 데이터가 상기 오류 정정 수단에 의해 오류 정정된다.
바람직하게는, 상기 데이터 전송 수단은 제1 데이터 보유 수단에 보유된 데이터를 제2 데이터 보유 수단에 전송하기 위한 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 중의 선택된 트랜지스터는, 상기 출력 수단이 제2 데이터 보유 수단의 제1부분의 데이터 또는 제2부분의 데이터를 출력한 것에 응답해서 도통된다.
바람직하게는, 상기 출력 수단은 열 어드레스 카운터를 포함하고, 상기 열 어드레스 카운터가 제1부분 또는 제2부분의 경계의 열 어드레스에 도달했을 때, 상기 선택된 전송용 트랜지스터가 도통된다.
바람직하게는, 제1 데이터 보유 수단은 복수의 비트선에 각각 대응하는 복수의 래치 회로를 포함하고, 제2 데이터 보유 수단은 복수의 비트선에 각각 대응하는 복수의 래치 회로를 포함하며, 제1 데이터 보유 수단의 1개 래치 회로와 제2 데이터 보유 수단의 1개의 래치 회로는 2개의 전송용 트랜지스터에 의해 접속된다.
바람직하게는, 제1및 제2 데이터 보유 수단은 메모리 어레이의 1페이지분의 데이터를 보유하고, 상기 데이터 전송 수단은 제1 데이터 보유 수단에 보유된 데이터를 1/2페이지 단위로 전송한다.
바람직하게는, 연속적인 페이지의 독출이 행해질 때, 상기 출력 수단은, 페이지 경계에 있어서 불연속이 생기지 않도록 제2 데이터 보유 수단에 보유된 데이터를 시리얼 출력한다.
본 발명에 따른 불휘발성 반도체 메모리의 독출 방법은, 복수의 메모리 셀을 포함하는 메모리 어레이와, 어드레스 정보에 의거해서 상기 메모리 어레이의 선택된 페이지로부터 전송된 데이터를 보유하는 페이지 버퍼와, 상기 페이지 버퍼에 보유된 데이터를 시리얼 출력가능한 불휘발 반도체 메모리에 있어서, 상기 페이지 버퍼는, 메모리 어레이의 페이지로부터의 데이터를 수취하는 제1 데이터 레지스터와, 제1 데이터 레지스터로부터 전송된 데이터를 수취하는 제2 데이터 레지스터와, 제1 데이터 레지스터와 제2 데이터 레지스터 사이에 설치된 전송 게이트를 포함하고 있으며, 상기 전송 게이트는, 제2 데이터 레지스터의 제1부분의 데이터가 출력되고 있는 사이에, 제1 데이터 레지스터의 제2부분의 데이터를 제2 데이터 레지스터에 전송하고, 제2 데이터 레지스터의 제2부분의 데이터가 출력되고 있는 사이에, 제1 데이터 레지스터의 제1부분의 데이터를 제2 데이터 레지스터에 전송한다.
바람직하게는, 독출하는 방법은, 또한, 제2 데이터 레지스터의 제1부분의 데이터가 출력되고 있는 사이에, 제2 데이터 레지스터의 제2부분의 데이터의 오류 정정을 행하고, 제2 데이터 레지스터의 제2부분의 데이터가 출력되고 있는 사이에, 제2 데이터 레지스터의 제1부분의 데이터의 오류 정정을 행한다.
바람직하게는, 독출하는 방법은, 또한, 입력된 어드레스 정보 및 독출 명령에 의거해서 순차적인 페이지 독출을 개시하고, 제2 데이터 레지스터로부터 페이지 경계에 있어서 불연속기간이 생기는 일 없이 연속적으로 데이터가 출력된다.
본 발명에 따르면, 제1 데이터 보유 수단에 보유된 데이터를 분할해서 제2 데이터 보유 수단에 전송할 수 있으므로, 제2 데이터 보유 수단에 보유된 데이터를 출력하고 있는 사이에 제1 데이터 보유 수단에 데이터를 전송하는 것이 가능하게 되어, 데이터의 독출 속도를 향상시킬 수 있다.
도 1은 플래시 메모리의 메모리 어레이의 회로 구성예를 나타낸 도면;
도 2a는 종래의 플래시 메모리의 순차적인 페이지 독출 동작을 설명하는 타이밍 차트;
도 2b는 종래의 플래시 메모리의 순차적인 페이지 독출의 종료를 설명하는 타이밍 차트;
도 3은 종래의 페이지 버퍼의 구성을 설명하는 도면;
도 4는 본 발명의 실시예에 따른 플래시 메모리의 구성을 나타낸 블록도;
도 5는 본 발명의 실시예에 따른 비트선 선택 회로, 센스 회로 및 페이지 버퍼의 구성예를 나타낸 도면;
도 6은 독출 시에 있어서의 도 5의 회로의 각 부의 신호 파형을 나타내는 타이밍 차트;
도 7은 본 발명의 실시예에 의한 페이지 버퍼의 동작을 설명하는 도면;
도 8(A)는 종래의 페이지 버퍼에 의한 전송 제어를 행했을 때의 데이터 출력의 타이밍 차트, 도 8(B)는 본 실시예의 페이지 버퍼에 의한 전송 제어를 행했을 때의 데이터 출력의 타이밍 차트;
도 9는 본 발명의 실시예에 따른 열 선택 회로의 구성예를 나타낸 블록도;
도 10은 도 9의 열 선택 회로의 동작을 설명하는 타이밍 차트;
도 11은 본 발명의 실시예에 따른 플래시 메모리의 독출 동작을 설명하는 타이밍 차트;
도 12는 본 발명의 제2실시예에 따른 플래시 메모리의 오류 정정을 설명하는 도면;
도 13(A)는 종래의 오류 정정의 동작을 설명하는 타이밍 차트, 도 13(B)는 본 실시예에 의한 오류 정정의 동작을 설명하는 타이밍 차트.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명의 바람직한 형태로서, 단일의 메모리 플레인(memory plane)을 지니는 NAND형의 플래시 메모리를 예시하지만, 본 발명은, 복수의 메모리 플레인을 지니는 플래시 메모리에도 적용가능하므로, 그러한 플래시 메모리는 본 발명의 범위에 포함된다.
실시예
도 4는 본 발명의 실시예에 따른 NAND형 플래시 메모리의 개략 레이아웃 구성을 나타낸 도면이다. 여기에 예시되는 플래시 메모리(10)는 행렬의 어레이 형상으로 배열된 복수의 메모리 셀을 지니는 메모리 어레이(100)와, 외부 입출력 단자 I/O에 접속되어, 입출력 데이터를 보유하는 입출력 버퍼(110)와, 입출력 버퍼(110)로부터 어드레스 데이터를 수취하는 어드레스 레지스터(120)와, 입출력 버퍼(110)로부터 명령 데이터를 수취하는 명령 레지스터(130)와, 명령 레지스터(130)로부터 수취한 명령 데이터를 디코딩하고, 그 디코딩 결과에 의거해서 각 부를 제어하기 위한 제어신호(C1 내지 C5) 등을 출력하는 제어기(140)와, 어드레스 레지스터(120)로부터 수취한 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 의거해서 메모리 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택 회로(150)와, 메모리 어레이의 비트선에 접속되어, 선택된 페이지의 데이터의 독출 등을 행하는 센스 회로(160)와, 센스 회로(160)에 의해서 독출된 데이터를 보유하거나, 선택된 페이지에 기입하는 데이터를 보유하는 페이지 버퍼(170)와, 어드레스 레지스터(120)로부터 수취한 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서 열을 선택하는 열 선택 회로(180)와, 데이터의 독출, 프로그램 및 소거를 위하여 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers))을 생성하는 내부전압 발생회로(190)와, 각 부를 접속하는 데이터 버스(200)를 포함해서 구성된다.
메모리 어레이(100)는, 열방향에 배치된 메모리 블록(BLK(0), BLK(1), ···, BLK(m))을 지닌다. 1개의 메모리 블록에는, 도 1에 나타낸 바와 같이 복수의 메모리 셀을 직렬로 접속한 셀 유닛(NU)이 복수 형성된다.
셀 유닛(NU)에 접속된 비트선(GBL0, GBL1, ···, GBLn)은 비트선 선택 회로를 개재해서 센스 회로(160) 및 페이지 버퍼(170)에 접속된다. 비트선 선택 회로는, 독출 시나 프로그램 시, 짝수 비트선 또는 홀수 비트선을 선택하고, 선택된 짝수 비트선 또는 홀수 비트선을 센스 회로(160) 및 페이지 버퍼(170)에 접속한다.
도 5는 본 실시예의 비트선 선택 회로, 센스 회로 및 페이지 버퍼의 구체적인 회로의 구성예이다. 여기에서는, 1쌍의 비트선으로서, 짝수 비트선(GBL_e)과 홀수 비트선(GBL_o)을 예시하고 있다. 센스 회로(160) 및 페이지 버퍼(170)는 1쌍의 짝수 비트선(GBL_e) 및 홀수 비트선(GBL_o)에서 공유된다. 만일, 1개의 워드선에 접속된 짝수 비트선이 1페이지의 비트수, 홀수 비트선이 1페이지의 비트수이면(전체로 2페이지), 센스 회로(160) 및 페이지 버퍼(170)는 1페이지의 비트수로 구성된다.
비트선 선택 회로(200)는 짝수 비트선(GBL_e)을 선택하기 위한 짝수 선택 트랜지스터(BLS_e)와, 홀수 비트선(GBL_o)을 선택하기 위한 홀수 선택 트랜지스터(BLS_o)와, 짝수 선택 트랜지스터(BLS_e) 및 홀수 선택 트랜지스터(BLS_o)의 공통 노드(N1)와 센스 회로(160) 사이에 접속된 비트선 선택 트랜지스터(BLS)를 포함한다. 이들 트랜지스터(BLS_e), (BLS_o), (BLS)는 N형의 MOS 트랜지스터이다.
짝수 및 홀수 선택 트랜지스터(BLS_e), (BLS_o) 및 비트선 선택 트랜지스터(BLS)의 게이트에는 제어기(140)로부터의 제어 신호가 인가되며, 이들 트랜지스터는, 독출, 프로그래밍, 소거 시 선택적으로 온 또는 오프 상태로 된다. 예를 들면, 독출 동작에 있어서, 짝수 비트선(GBL_e)이 선택될 때, 홀수 비트선(GBL_o)이 비선택으로 되고, 짝수 선택 트랜지스터(BLS_e), 비트선 선택 트랜지스터(BLS)가 온 상태로 되며, 홀수 선택 트랜지스터(BLS_o)가 오프 상태로 된다. 또한, 홀수 비트선(GBL_o)이 선택될 때, 짝수 비트선(GBL_e)이 비선택으로 되고, 홀수 선택 트랜지스터(BLS_o), 비트선 선택 트랜지스터(BLS)가 온 상태로 되며, 짝수 선택 트랜지스터(BLS_e)가 오프 상태로 된다.
비트선 선택 회로(200)는 또한, 짝수 비트선(GBL_e)과 가상 전위(VPRE) 사이에 접속된 짝수 바이어스 선택 트랜지스터(YBL_e)와, 홀수 비트선(GBL_o)과 가상 전위(VPRE) 사이에 접속된 홀수 바이어스 선택 트랜지스터(YBL_o)를 지닌다. 짝수 및 홀수 바이어스 선택 트랜지스터(YBL_e), (YBL_o)는 N형의 MOS 트랜지스터로 구성된다.
짝수 바이어스 및 홀수 바이어스 선택 트랜지스터(YBL_e), (YBL_o)의 게이트에는 제어기(140)로부터의 제어 신호가 인가되며, 이들 트랜지스터는, 독출, 프로그래밍, 소거 시 선택적으로 온 또는 오프 상태로 된다. 또, 가상 전위(VPRE)에는, 제어기(140)의 제어에 의해 내부전압 발생회로(180)로부터 동작 상태에 따른 바이어스 전압을 공급할 수 있다. 예를 들어, 페이지 독출 시, 짝수 비트선(GBL_e)이 선택되고, 홀수 비트선(GBL_o)이 비선택될 때, 짝수 바이어스 트랜지스터(YBL_e)가 오프 상태로 되고, 홀수 바이어스 트랜지스터(YBL_o)가 온 상태로 되며, 홀수 비트선(GBL_o)에는 가상 전위(VPRE)에 의해 차폐 전위(GND)가 공급된다. 또한, 짝수 비트선(GBL_e)이 비선택되고, 홀수 비트선(GBL_o)이 선택될 때, 짝수 바이어스 트랜지스터(YBL_e)가 온 상태로 되고, 홀수 바이어스 트랜지스터(YBL_o)가 오프 상태로 되며, 짝수 비트선(GBL_e)에는 가상 전위(VPRE)에 의해 차폐 전위가 공급된다. 프로그램 시에는, 가상 전위(VPRE)에는 프로그램 금지 전압이 공급되고, 비선택의 비트선의 메모리 셀의 채널은 기입 금지 전압에 바이어스 또는 프리차지된다.
센스 회로(160)는, 짝수 및 홀수 비트선에 공통인 비트선에 직렬로 접속된 클램프 트랜지스터(CLAMP)와, 센스 노드(SNS)에 접속된 프리차지용 트랜지스터(BLPRE)와, 센스 노드(SNS)에 접속된 커패시터(Cp)와, 센스 노드(SNS)와 페이지 버퍼(170) 사이에 접속된 전송 트랜지스터(BLCD)를 포함한다. 센스 회로(160)의 트랜지스터는, N형의 MOS 트랜지스터이며, 이들 트랜지스터는, 제어기(140)로부터의 제어 신호에 의해 선택적으로 온 또는 오프 상태로 된다. 독출을 행할 때, 프리차지용 트랜지스터(BLPRE)가 온 상태로 되고, 전원(V1)으로부터 공급된 프리차지전위는 클램프 트랜지스터(CLAMP)를 개재해서 선택된 짝수 또는 홀수 비트선을 충전한다. 센스 노드(SNS)는, 그 후에 독출된 H 레벨 또는 L 레벨의 전위를 보유하고, 이 전위는 전송 트랜지스터(BLCD)를 온 상태로 함으로써 페이지 버퍼(170)에 전송된다.
페이지 버퍼(170)는 센스 회로(160)로부터 전송된 데이터를 보유하는 제1단계째의 데이터 레지스터(L1)와, 제1단계째의 데이터 레지스터(L1)로부터 전송된 데이터를 수취하는 제2단계째의 데이터 레지스터(L2)와, 제1단계째의 데이터 레지스터(L1)에 보유된 데이터를 제2단계째의 데이터 레지스터(L2)에 전송하기 위한 전송 게이트(TG)를 포함해서 구성된다.
데이터 레지스터(L1)는, 1쌍의 인버터를 접속한 래치 회로와, 래치 회로의 노드(SLR)와 SLR 바(bar)(
Figure pat00001
)에 병렬로 접속된 등가용 트랜지스터(EQ)를 포함한다. 데이터 레지스터(L2)는 1쌍의 인버터를 접속한 래치 회로를 포함해서 구성된다. 전송 게이트(TG)는, 래치 회로의 노드(SLR) 및 SLR 바와 래치 회로의 노드(SLS) 및 SLS 바 사이에 접속된 1쌍의 NMOS의 전송 트랜지스터(MT)를 포함한다. 전송 트랜지스터(MT)는, 게이트 신호(TSEL)에 의해 제어되며, 게이트 신호(TSEL)는, 후술하는 바와 같이, 열 어드레스 카운터(열 선택 회로(180))의 카운트 값이 데이터 레지스터(L2)의 1/2페이지에 도달할 때마다 일정 기간 하이 레벨로 전이된다. 이것에 의해, 전송 트랜지스터(MT)가 온 상태로 되고, 데이터 레지스터(L1)의 래치 노드(SLR)의 전위가 데이터 레지스터(L2)의 래치 노드(SLS)에 전송된다.
페이지 버퍼(170) 또는 데이터 레지스터(L2)의 노드(SLS), SLS 바는 트랜지스터(TR3), (TR4)를 개재해서 데이터 라인(DL), DL 바(
Figure pat00002
)에 접속된다. 트랜지스터(TR3), (TR4)의 게이트에는, 열 선택 회로(180)로부터의 열선택 게이트선(CSEL)이 접속되고, 트랜지스터(TR3), (TR4)가 온 상태로 되었을 때, 데이터 라인(DL), DL 바로부터 프로그램하는 데이터가 데이터 레지스터(L2)에 수취되거나, 혹은 데이터 레지스터(L2)에 보유된 독출 데이터가 데이터 라인(DL), DL 바에 출력된다.
도 6(A)는 페이지 버퍼의 제1단계째의 데이터 레지스터(L1)와 센스 회로의 회로 구성을 나타내고, 도 6(B)는 도 6(A)의 각 부의 신호 파형을 나타낸 타이밍 차트이다. 데이터의 독출을 행할 때, 프리차지용 트랜지스터(BLPRE)가 온 상태로 되고, 센스 노드(SNS)는 전원(V1)으로부터 공급된 전압에 의해 충전된다. 다음에, 클램프 트랜지스터(CLAMP)가 기간(T1)에서 온 상태로 되고, 이것에 의해 비트선(BL)이 일정 전위에 프리차지된다. 클램프 트랜지스터(CLAMP)가 오프 상태로 되면, 선택 워드/비선택 워드선이 각각 0V/4.5V로 구동되어, 메모리 셀에 기억된 데이터에 응해서 비트선(BL)에 전류가 흐른다. 기간(T2)은, 이 상황을 나타내고 있고, 메모리 셀에 데이터 「1」이 기억되어 있을 경우에는, 비트선의 전위가 방전되고(파선으로 표시됨), 메모리 셀에 데이터 「0」이 기억되어 있을 경우에는, 메모리 셀은 비도통이기 때문에 비트선(BL)의 전위는 거의 변화되지 않는다.
다음에, 클램프 트랜지스터(CLAMP)가 일정 기간 온 상태로 됨으로써, 비트선의 전위가 센스 노드(SNS)에 로드된다. 기간(T3)에 이 상황을 나타내고 있다. 센스 기간(T3)에 있어서, 전송 트랜지스터(BLCD)가 일정 기간 온 상태로 되고, 센스 노드(SNS)의 전위가 데이터 레지스터(L1)의 래치 노드(SLR)에 전송된다.
데이터 레지스터(L1)는 2개의 인버터를 접속해서 구성되고, 센스 노드(SNS)의 전위가 로드되기 전에, PMOS 트랜지스터(P1), NMOS 트랜지스터(M1)가, 게이트 신호 SEN 바, SEN에 의해서 온 상태로 되어 있고, 마찬가지로, PMOS 트랜지스터(P2), NMOS 트랜지스터(M2)가, 게이트 신호 LAT 바, LAT에 의해서 온 상태로 되어 있으며, 데이터 레지스터(L1)는 래치 노드(SLR)에 데이터를 보유하고 있다. 그 후, 클램프 트랜지스터(CLAMP)가 온 상태로 되면, 이것에 응답해서 트랜지스터(P1), (P2), (M1), (M2)가 오프 상태로 되고, 이어서, 등가 트랜지스터(EQ)가 일정 기간 온 상태로 되므로, 래치 노드(SLR), SLR 바가 초기화된다. 그리고, 전송 트랜지스터(BLCD)가 온 상태로 되므로, 센스 노드(SNS)의 전위에 따른 H 레벨 또는 L 레벨의 전위가 래치 노드(SLR)에 새롭게 형성된다.
다음에, 본 실시예의 플래시 메모리의 순차적인 페이지 독출에 대해서 도 7 및 도 8을 참조해서 설명한다. 순차적인 페이지 독출은, 선두의 페이지 어드레스로부터 최후의 페이지 어드레스까지의 데이터의 독출을 연속적으로 행하는 것이다. 통상, 독출 모드를 위한 명령 「00h」 및 행 및 열 어드레스가 입력되고, 이어서 페이지 독출을 위한 명령 「30h」가 입력되면, 비지 기간(tR)에 현재의 페이지의 독출이 완료되고, 다음 명령 「31h」에 의해 순차적 독출을 위하여 다음 페이지 어드레스가 자동적으로 증분되어, 다음 페이지의 독출이 행해진다. 명령 「31h」가 입력되지 않거나, 최후의 페이지의 독출인 것을 나타내는 명령 [3Fh]가 입력되었을 때, 혹은 메모리 블록의 최후의 페이지에 도달했을 때 순차적 독출이 종료된다.
열 선택 회로(180)는, 입력된 열 어드레스를 따라 페이지 내의 데이터의 독출 개시 위치를 선택하거나, 혹은 열 어드레스를 이용하는 일 없이 페이지의 선두 위치부터 데이터를 자동적으로 독출하는 것도 가능하다. 또한 열 선택 회로(180)는, 외부 제어신호(RE) 또는 다른 독출 클록 신호에 응답해서 열 어드레스를 증분시키는 열 어드레스 카운터를 포함한다. 열 선택 회로(180)는, 열 어드레스 카운터의 카운트 값에 대응해서 열 선택 게이트선(CSEL)을 H 레벨로 활성화하고, 데이터 레지스터(L2)에 보유된 데이터를 시리얼 출력시킨다. 열 어드레스 카운터는, 1페이지 분의 비트수(칼럼 수, 즉, 열 수)를 카운트 하면, 카운트 값이 리셋되어, 재차 0으로부터 카운트를 개시한다. 또한, 여기에서 말하는 시리얼 출력은, ×1뿐만 아니라, ×8, ×16의 데이터 폭도 포함한다.
본 실시예에서는, 순차적인 페이지 독출을 행할 때, 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에의 데이터 전송은 1페이지 단위가 아니고, 1/2페이지로 분할해서 행해진다. 이러한 전송 제어를 행함으로써, 최초의 비지 기간을 제외하고, 비지 기간 또는 공백 기간이 발생하지 않는 연속적인 데이터 출력을 가능하게 한다. 단, 최초의 페이지의 독출은, 데이터 레지스터(L1), (L2)가 비어 있으므로, 데이터 레지스터(L1)의 1페이지 분의 데이터를 데이터 레지스터(L2)에 페이지 단위로 전송하는 것이 가능하다.
도 7(A)는, 메모리 어레이 또는 메모리 블록 내의 선두 페이지 어드레스로서, 페이지 0이 선택되고, 페이지 0의 데이터가 1단계째의 데이터 레지스터(L1)에 전송된 상태를 나타내고 있다. 이 때, 도 5에 나타낸 전송 게이트(TG)의 전송 트랜지스터(MT)의 게이트 신호(TSEL)는 로(low) 레벨이고, 데이터 레지스터(L2)는 데이터 레지스터(L1)로부터 전기적으로 격리되어 있다.
다음에, 도 7(B)에 나타낸 바와 같이, 데이터 레지스터(L1)로부터 1/2 페이지의 데이터가 데이터 레지스터(L2)에 전송된다. 즉, 1페이지가 n비트로 구성될 경우, 선두로부터 n/2까지의 비트분의 데이터가 전송된다. 또, 설명의 편의상, 1페이지의 좌반부를 C0, 우반부를 C1이라 칭한다. 페이지 0의 좌반부의 데이터(P0-C0)를 데이터 레지스터(L2)에 전송하기 위하여, C0의 비트선에 접속된 전송 트랜지스터(MT)의 게이트 신호(TSEL)가 일정 기간, H 레벨로 구동된다. 또한, 위에서 기재된 바와 같이, 최초의 페이지의 독출에서는, C0, C1의 1페이지분의 데이터를 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에 전송하는 것이 가능하기 때문에, 도 7(B)의 파선으로 나타낸 바와 같이, P0-C0 및 P0-C1의 1페이지분을 데이터 레지스터(L2)에 전송하는 것이 바람직하다. 이 경우에는, 1페이지분의 전송 트랜지스터(MT)가 동시에 온 상태로 된다.
이어서, 도 7(C)에 나타낸 바와 같이, 데이터 레지스터(L2)의 데이터(P0-C0)가 시리얼 출력된다. 위에서 기재된 바와 같이 열 선택 회로(180)는, 클록 신호에 응답해서 증분된 열 어드레스에 의거해서 열선택 게이트선(CSEL)을 순차 하이 레벨로 구동하고, 데이터(P0-C0)을 순차 시리얼 출력시킨다. 이것과 병행해서, 데이터 레지스터(L1)의 우반부의 데이터, 즉, 데이터(P0-C1)가 데이터 레지스터(L2)에 전송된다. 이 때, C1의 비트선에 접속된 전송 트랜지스터(MT)가 온 상태로 되도록 게이트 신호(TSEL)가 일정 기간, H 레벨로 구동된다. 또한, 데이터(P0-C1)의 전송 후에, 페이지 1의 데이터가 데이터 레지스터(L1)에 전송된다.
다음에, 도 7(D)에 나타낸 바와 같이, 데이터 레지스터(L2)의 데이터(P0-C1)가 시리얼 출력된다. 이 데이터 출력을 행하고 있는 사이에, 데이터 레지스터(L1)의 데이터(P1-C0)가 전송 트랜지스터(MT)를 개재해서 데이터 레지스터(L2)에 전송된다. 이어서, 도 7(E)에 나타낸 바와 같이, 데이터 레지스터(L2)의 데이터(P1-C0)가 출력되고 있는 사이에, 데이터 레지스터(L1)의 데이터(P1-C1)가 데이터 레지스터(L2)에 전송되고, 그 후, 데이터 레지스터(L1)에 페이지 2의 데이터가 전송된다. 이후, 마찬가지의 데이터의 독출이 행해진다.
도 8(B)는 도 7의 순차적인 페이지 독출의 타이밍 차트이다. 해당 도면에 나타낸 바와 같이, 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에 데이터가 전송되는 기간(Tg)에 갭 혹은 공백 기간이 발생하지만, 그 후의 데이터 출력은, 페이지 경계에 있어서 갭 혹은 불연속 기간이 생기는 일 없이 연속적이고, 이것에 의해 고속 독출이 가능해진다. 한편, 도 8(A)는 종래의 독출예이지만, 데이터 레지스터(L2)의 데이터 출력 후에, 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에 데이터가 전송되므로, 데이터 출력은, 페이지 경계에 있어서 갭(Tg)이 생긴다.
이와 같이 본 실시예에서는, 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에의 데이터 전송을 1/2 페이지 단위로 독립적으로 제어함으로써, 데이터 레지스터(L2)로부터의 데이터 출력과 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에의 전송을 동시에 행하는 것이 가능해지고, 페이지 경계나 메모리 블록 경계에 있어서 불연속인 기간을 생기게 하는 일 없이 연속적인 데이터 독출이 가능해진다. 만일, 전송용의 트랜지스터(MT)가 없을 경우, 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에 전송하는 동작에서는, 메모리 어레이의 코어로부터의 데이터 독출과 같은 패스의 사용이 반드시 필요해지므로, 페이지를 넘어갈 때에는 반드시 비지가 필요해진다. 본 실시예와 같이 전송용의 트랜지스터(MT)가 있을 경우에는, 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에 전송하는 동작에서, 메모리 어레이의 코어로부터의 독출 패스와 같은 패스를 사용하지 않기 때문에, 비지 없는 연속 독출이 가능해진다.
또한, 페이지 버퍼의 구성은, 데이터 레지스터(L1)와 데이터 레지스터(L2) 사이에 전송 게이트(TG)의 트랜지스터(MT)를 추가하는 것뿐이며, 증가하는 제어 신호는 1개뿐(게이트 신호(TSEL))이기 때문에, 전송 게이트(TG)의 레이아웃 면적도 적게 든다. 또, 전송 게이트(TG)는, 1개의 비트선에 대해서 데이터 전송용의 트랜지스터(MT)를 2개로 함으로써, PASS 전압이 불필요해지고, 저 노이즈에서의 제어가 가능해진다. 만일, 전송용의 트랜지스터가 1개일 경우, 데이터 레지스터(L1)의 데이터(VDD 레벨)를 데이터 레지스터(L2)에 확실히 전송하기 위하여, 전송용의 트랜지스터의 게이트에는, VDD+Vth(Vth는 전송용의 트랜지스터의 역치이며, 예를 들어, VDD+Vth = ∼5V 정도)가 필요해진다. 이것에 대해서, 본 실시예와 같이 전송용 트랜지스터(MT)를 2개 접속했을 경우, 데이터 레지스터(L2)의 양쪽의 노드(SLS), SLS 바에 전위차를 생기게 할 수 있으므로 확실히 데이터를 전송하는 것이 가능해지고, VDD+Vth가 필요하지 않게 되며, VDD 레벨에서 전송용의 트랜지스터의 제어가 가능해진다. 결과적으로, +Vth 분량의 노이즈를 경감하는 것이 가능해지고, 페이지 버퍼에 있어서의 노이즈의 영향을 억제할 수 있다.
도 9는 본 실시예에 순차적인 페이지 독출을 위한 열 선택 회로(180)의 구성예이다. 열 선택 회로(180)는, 외부에서부터 공급되는 클록 신호, 예를 들어, RE 신호의 상승 및/또는 하강 에지에 동기해서, 열선택 게이트선(CSEL)을 구동하고, 데이터 레지스터(L2)에 보유된 데이터를 순차 출력한다. 또, 열 선택 회로(180)는, 데이터 레지스터(L1)로부터 데이터 레지스터(L2)로의 데이터 전송을 제어하기 위하여, 열 어드레스 카운터(182)의 카운트 출력(COUNT)을 이용한 전송 제어부(184)를 포함한다. 열 어드레스 카운터(182)는, 상기와 같은 클록 신호의 클록수를 카운트하고, 카운트 출력(COUNT)을 전송 제어부(184)에 공급한다. 전송 제어부(184)는 카운트 출력(COUNT)에 의거해서 전송 트랜지스터(MT)의 게이트 신호(TSEL)를 제어한다.
도 10은 열 어드레스 카운터(182) 및 전송 제어부(184)의 동작을 설명하는 타이밍 차트이며, 여기에서는, 최초의 페이지의 데이터가 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에 전송된 후에, 어드레스 카운터의 출력에 동기해서 데이터가 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에 전송되는 예를 나타내고 있다. 또, 1페이지가 n비트로 구성될 때, 데이터 레지스터(L1), (L2)는 n비트의 데이터를 보유하고, 클록 신호에 동기해서 데이터 레지스터(L2)의 선두 비트(열 위치)로부터 데이터가 출력되는 것으로 한다. 데이터 출력은, 클록의 상승 에지 또는 하강 에지, 혹은 상승 에지와 하강 에지의 쌍방에 동기할 수 있다.
열 어드레스 카운터(182)는, 클록수가 n/2에 도달했을 때, 카운트 출력(COUNT)을 로 레벨로부터 하이 레벨로 전이시키고, 클록수가 n에 도달했을 때, 카운트 출력(COUNT)을 하이 레벨로부터 로 레벨로 전이시킨다. 즉, 열 어드레스 카운터(182)는, n/2분주회로에 상당한다. 전송 제어부(184)는, 카운트 출력(COUNT)의 전이(상승 및 하강)에 응답해서 일정 기간 하이 레벨의 게이트 신호(TSEL)를 출력한다. 도 7(D)에 나타낸 바와 같이, C0의 데이터의 최종 어드레스 또는 C1의 선두 어드레스에 도달한 것에 응답해서, 게이트 신호(TSEL)가 출력되고, 데이터 레지스터(L1)의 데이터(P1-C0)가 데이터 레지스터(L2)에 전송된다. 그리고, 도 7(E)에 나타낸 바와 같이, 데이터(P0-C1)의 최종 어드레스 또는 데이터(P1-C0)의 선두 어드레스에 도달한 것에 응답해서, 게이트 신호(TSEL)가 출력되고, 데이터 레지스터(L1)의 데이터(P1-C1)가 데이터 레지스터(L2)에 전송되며, 또한 비게 된 데이터 레지스터(L1)에 다음 페이지(페이지 2)의 데이터가 전송된다. 이와 같이, 데이터 레지스터(L2)로부터 1/2페이지 단위의 데이터가 출력될 때마다, 그것과 교호로 1/2페이지의 데이터가 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에 전송되고, 데이터 레지스터(L1)가 비게 된 타이밍에 메모리 코어로부터 다음 페이지의 데이터가 데이터 레지스터(L1)에 전송된다.
도 11은 본 실시예의 플래시 메모리에 의한 순차적인 페이지 독출 동작을 설명하는 타이밍 차트이다. 도 2에 나타낸 종래의 플래시 메모리와 비교해서, RY/#BY의 출력 단자로부터는, 최초의 데이터 전송 시의 비지 신호(tR)를 제외하고, 그 후에 비지 신호는 출력되지 않는다.
다음에, 본 발명의 다른 실시예에 대해서 설명한다. 플래시 메모리(100)에는, 입출력되는 데이터의 잘못을 정정하는 오류 정정 기능이 온 칩(on-chip) 상에 탑재되어, 입출력되는 데이터에 대해서 오류 정정을 행하는 것이 가능하다. 예를 들어, 데이터의 독출 동작에 있어서, 페이지 버퍼에 보유된 데이터는, 출력되기 전에 오류 정정부(ECC)에 송신되고, 거기에서 오류 검출 및 정정이 행해지고, 그 후, 다시 페이지 버퍼로 되돌려지고 나서 출력된다.
도 12는 본 실시예에 따른 오류 정정을 설명하는 도면이다. 해당 도면에 나타낸 바와 같이, 페이지 버퍼(170)는, 데이터 레지스터(L1), (L2)와 전송 게이트(TG)를 포함해서 구성된다. 데이터 레지스터(L2)의 L2-C0 데이터는, 이미 ECC-0에 의한 오류 정정이 종료되어 있어, 데이터 버스(200)에 대하여 시리얼 출력된다. 그 사이, 데이터 레지스터(L1)의 L1-C1로부터 데이터 레지스터(L2)의 L2-C1로 전송된 데이터(L2-C1)가 ECC-1에 있어서 오류 정정된다.
도 13(A)는 종래의 오류 정정을 행했을 때의 순차적인 페이지 독출 동작을 나타낸 타이밍 차트이고, 도 13(B)는 본 실시예에 의한 오류 정정을 행했을 때의 순차적인 페이지 독출 동작을 나타낸 타이밍 차트이다. 종래의 페이지 버퍼에서는, 데이터 레지스터(L1)로부터 데이터 레지스터(L2)에의 데이터 전송은, 1페이지 단위로 행해진다. 이 때문에, 데이터 레지스터(L1)의 페이지 0이 데이터 레지스터(L2)에 전송되면, 데이터 레지스터(L1)에는 다음 페이지 1이 독출되고, 그 동안, 데이터 레지스터(L2)의 L2-0의 데이터(P0-C0)가 ECC-0에서 오류 정정되어, 그것이 종료하면, 데이터 레지스터(L2)의 L2-1의 데이터(P0-C1)가 ECC-1에서 오류 정정되고, 이 오류 정정의 기간 중에, 데이터(P0-C0)가 출력된다. 이 페이지 버퍼의 동작에서는, 데이터(P0-C1)의 출력이 완료될 때까지, 데이터 레지스터(L2)에는 데이터 전송을 할 수 없으므로, 즉, 페이지 2의 데이터를 데이터 레지스터에 전송할 수 없으므로, 페이지 경계에 있어서 데이터 출력에 불연속인 갭이 생겨버린다.
이에 대해서 본 실시예의 독출 동작에서는, 도 13(B)에 나타낸 바와 같이, 데이터 레지스터(L2)의 데이터(P0-C1)를 출력하고 있는 동안에, 데이터 레지스터(L1)에 페이지 1의 데이터(P1-C0)가 전송되고 또한 오류 정정이 되므로, 데이터(PO-C1)의 출력이 종료되자마자, 오류 정정이 완료된 데이터(P1-C0)가 출력되므로, 페이지 경계에 있어서 데이터 출력에 갭을 생기게 하지 않아, 고속 독출이 가능해진다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은 특정 실시형태로 한정되는 것은 아니고, 특허청구의 범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
10: 플래시 메모리 100: 메모리 어레이
110: 입출력 버퍼 120: 어드레스 레지스터
130: 명령 레지스터 140; 제어기
150: 워드선 선택 회로 160: 센스 회로
170: 페이지 버퍼 180: 열 선택 회로
182: 열 어드레스 카운터 184: 전송 제어부
190: 내부전압 발생회로 200: 데이터 버스

Claims (10)

  1. 복수의 메모리 셀을 포함하는 메모리 어레이;
    어드레스 정보에 의거해서 메모리 어레이의 페이지를 선택하는 선택 수단;
    상기 선택 수단에 의해서 선택된 페이지의 데이터를 보유하는 데이터 보유 수단;
    상기 데이터 보유 수단에 보유된 데이터를 출력하는 출력 수단을 포함하되,
    상기 데이터 보유 수단은 메모리 어레이의 페이지로부터의 데이터를 수취하는 제1 데이터 보유 수단과, 제1 데이터 보유 수단으로부터 전송된 데이터를 수취하는 제2 데이터 보유 수단과, 제1 데이터 보유 수단과 제2 데이터 보유 수단 사이에 설치된 데이터 전송 수단을 구비하고,
    상기 데이터 전송 수단은, 제2 데이터 보유 수단의 제1부분의 데이터가 상기 출력 수단에 의해 출력되고 있는 사이에, 제1 데이터 보유 수단의 제2부분의 데이터를 제2 데이터 보유 수단에 전송하고, 제2 데이터 보유 수단의 제2부분의 데이터가 상기 출력 수단에 의해 출력되고 있는 사이에, 제1 데이터 보유 수단의 제1부분의 데이터를 제2 데이터 보유 수단에 전송하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 불휘발성 반도체 메모리는 데이터의 오류 정정을 행하는 오류 정정 수단을 더 포함하되, 제2 데이터 보유 수단의 제1부분의 데이터가 출력되고 있는 사이에, 제2 데이터 보유 수단의 제2부분의 데이터가 상기 오류 정정 수단에 의해 오류 정정되고, 제2 데이터 보유 수단의 제2부분의 데이터가 출력되고 있는 사이에, 제2 데이터 보유 수단의 제1부분의 데이터가 상기 오류 정정 수단에 의해 오류 정정되는 것인 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 데이터 전송 수단은 제1 데이터 보유 수단에 보유된 데이터를 제2 데이터 보유 수단에 전송하기 위한 복수의 트랜지스터를 포함하고,
    상기 복수의 트랜지스터 중의 선택된 트랜지스터는, 상기 출력 수단이 제2 데이터 보유 수단의 제1부분의 데이터 또는 제2부분의 데이터를 출력한 것에 응답해서 도통되는 것인 불휘발성 반도체 메모리.
  4. 제3항에 있어서, 상기 출력 수단은, 열 어드레스 카운터를 포함하고, 상기 열 어드레스 카운터가 제1부분 또는 제2부분의 경계의 열 어드레스에 도달했을 때, 상기 선택된 전송용 트랜지스터가 도통되는 것인 불휘발성 반도체 메모리.
  5. 제3항 또는 제4항에 있어서, 제1 데이터 보유 수단은 복수의 비트선에 각각 대응하는 복수의 래치 회로를 포함하고, 제2 데이터 보유 수단은 복수의 비트선에 각각 대응하는 복수의 래치 회로를 포함하며, 제1 데이터 보유 수단의 1개의 래치 회로와 제2 데이터 보유 수단의 1개의 래치 회로는 2개의 전송용 트랜지스터에 의해 접속되는 것인 불휘발성 반도체 메모리.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 제1 및 제2 데이터 보유 수단은 메모리 어레이의 1페이지 분량의 데이터를 보유하고, 상기 데이터 전송 수단은 제1 데이터 보유 수단에 보유된 데이터를 1/2페이지 단위로 전송하는 것인 불휘발성 반도체 메모리.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 연속적인 페이지의 독출이 행해질 때, 상기 출력 수단은, 페이지 경계에 있어서 불연속이 생기지 않도록 제2 데이터 보유 수단에 보유된 데이터를 시리얼 출력하는 것인 불휘발성 반도체 메모리.
  8. 복수의 메모리 셀을 포함하는 메모리 어레이와, 어드레스 정보에 의거해서 상기 메모리 어레이의 선택된 페이지로부터 전송된 데이터를 보유하는 페이지 버퍼와, 상기 페이지 버퍼에 보유된 데이터를 시리얼 출력가능한 불휘발 반도체 메모리의 데이터 독출 방법으로서,
    상기 페이지 버퍼는, 메모리 어레이의 페이지로부터의 데이터를 수취하는 제1 데이터 레지스터와, 제1 데이터 레지스터로부터 전송된 데이터를 수취하는 제2 데이터 레지스터와, 제1 데이터 레지스터와 제2 데이터 레지스터 사이에 설치된 전송 게이트를 포함하고 있고,
    상기 전송 게이트는, 제2 데이터 레지스터의 제1부분의 데이터가 출력되고 있는 사이에, 제1 데이터 레지스터의 제2부분의 데이터를 제2 데이터 레지스터에 전송하고, 제2 데이터 레지스터의 제2부분의 데이터가 출력되고 있는 사이에, 제1 데이터 레지스터의 제1부분의 데이터를 제2 데이터 레지스터에 전송하는 것인 독출 방법.
  9. 제8항에 있어서, 독출 방법은 또한,
    제2 데이터 레지스터의 제1부분의 데이터가 출력되고 있는 사이에, 제2 데이터 레지스터의 제2부분의 데이터의 오류 정정을 행하고, 제2 데이터 레지스터의 제2부분의 데이터가 출력되고 있는 사이에, 제2 데이터 레지스터의 제1부분의 데이터의 오류 정정을 행하는 것인 독출 방법.
  10. 제8항 또는 제9항에 있어서, 독출 방법은 또한,
    입력된 어드레스 정보 및 독출 명령에 의거해서 순차적인 페이지 독출을 개시하고,
    제2 데이터 레지스터로부터 페이지 경계에 있어서 불연속기간이 생기는 일 없이 연속적으로 데이터가 출력되는 것인 독출 방법.
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