CN106575525B - 半导体存储装置 - Google Patents

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Abstract

根据实施方式的半导体存储装置，具备多个数据锁存器、及由所述多个数据锁存器共用的变换器，所述变换器插入于夹持所述多个数据锁存器的互补总线之间。

Description

半导体存储装置
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有例如NAND型闪速存储器等。
[背景技术文献]
[专利文献]
专利文献1：美国专利8,363,486号说明书
发明内容
[发明所要解决的问题]
本发明提供一种电路构成经改良的半导体存储装置。
[解决问题的技术手段]
根据实施方式的半导体存储装置，具备多个数据锁存器、及由所述多个数据锁存器共用的变换器。所述变换器插入于夹持所述多个数据锁存器的互补总线之间。
附图说明
图1表示一实施方式的半导体存储装置的方块构成的例子。
图2表示一实施方式的感测模块的基本构成的例子。
图3表示一实施方式的感测单元的电路构成的例子。
图4表示比较例的从数据锁存器输出数据的动作。
图5表示比较例的向数据锁存器输入数据的动作。
图6表示一实施方式的从数据锁存器输出数据的动作流程。
图7表示一实施方式的从数据锁存器输出数据的动作。
图8表示一实施方式的向数据锁存器输入数据的动作流程。
图9表示一实施方式的向数据锁存器输入数据的动作。
具体实施方式
NAND型闪速存储器等半导体存储装置具备例如数据锁存器。数据锁存器暂时保存关于存储器单元的数据。各个数据锁存器，设置有例如确保数据锁存器动作容限的晶体管等。
在半导体存储装置，设置有多个数据锁存器，数据锁存器对芯片面积造成的影响较大。
根据以下所述的实施方式，能够一边确保动作容限，一边削减数据锁存器所占的面积。即，实施方式的半导体装置具备多个数据锁存器、及由多个数据锁存器共用的变换器。变换器插入于夹持多个数据锁存器的互补总线之间。
针对所述实施方式，以下参照附图进行说明。在附图中，对相同部分标注相同的参照符号。另，根据需要进行重复的说明。
<一实施方式>
以下，对本实施方式的半导体存储装置进行说明。本实施方式的半导体存储装置为例如NAND型闪速存储器。
(1)半导体存储装置的构成例
使用图1，对作为本实施方式的半导体存储装置的NAND型闪速存储器1的构成例进行说明。图1表示本实施方式的半导体存储装置的方块构成的例子。
如图1所示，NAND型闪速存储器1具备存储器单元阵列10、行解码器11、感测模块12、列解码器13、磁芯驱动器14、寄存器15、输入输出电路16、电压产生电路17、及控制电路18。NAND型闪速存储器1至少具备1组以上的存储器单元阵列10与感测模块12的组。NAND型闪速存储器1还可包含多个这种组。
存储器单元阵列10包含多条位线BL、源极线SL、及正交于位线BL的多条字线WL。位线BL延伸于列方向，字线WL延伸于行方向。在各个位线BL与源极线SL之间，连接有在列方向排列的多个NAND串。各个NAND串包含串联连接的多个存储器单元晶体管MT、与串联连接于这些晶体管两端的选择晶体管ST的组。NAND串经由两端的选择晶体管ST连接于位线BL及源极线SL。各个字线WL连接于在列方向排列的存储器单元晶体管MT的栅极。在行方向排列的选择晶体管ST的栅极，连接有选择栅极线SG。这样，在存储单元阵列10内，平面矩阵状地排列多个存储器单元晶体管MT。在NAND型闪速存储器1中，存储器单元晶体管MT作为存储器单元发挥功能。
存储器单元晶体管MT包含例如控制栅极电极与浮动栅极电极的层叠构造。在所述层叠构造中，对浮动栅极电极注入电荷。存储器单元晶体管MT因所注入的电荷而其阈值变化，由此存储2值、或多值数据。存储器单元晶体管MT还可代替所述层叠构造，而包含MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金属氧化氮氧化硅)构造。在MONOS构造中，电子被氮化膜捕获。
行解码器11在行方向选择存储器单元晶体管MT。具体来说，行解码器11在数据写入及读出时，选择任一条字线WL。另，行解码器11对选择的字线WL及非选择的字线WL，施加必要的电压。
感测模块12具备感测单元SU。感测单元SU对应于位线BL设置多个。感测单元SU在数据读出时，对读出到位线BL的数据进行感测及放大。感测单元SU在数据写入时，对位线BL传送写入数据。
列解码器13在列方向选择存储器单元晶体管MT。具体来说，列解码器13在传送写入数据及读出数据时，选择任一个感测单元SU。
电压产生电路17应答例如控制电路18的命令，产生数据写入、读出、及删除所必要的电压。电压产生电路17将产生的电压供给至磁芯驱动器14。
磁芯驱动器14应答例如控制电路18的命令，将从电压产生电路17供给的电压中，必要的电压供给至行解码器11及感测模块12。从磁芯驱动器14供给的电压通过行解码器11传送至字线WL，通过感测模块12施加于位线BL。
输入输出电路16控制对NAND型闪速存储器1进行存取的控制器或主机设备之间的信号输入输出。
寄存器15保存从控制器或主机设备接收的指令或地址等。另，寄存器15将例如行地址传送至行解码器11及磁芯驱动器14，将列地址传送至列解码器13。
控制电路18按照从存储器控制器或主机设备接收的指令，控制NAND型闪速存储器1整体的动作。以下说明的各种控制信号例如由控制电路18产生。
(2)感测模块的构成例
使用图2及图3，对NAND型闪速存储器1的感测模块12的构成例进行说明。
[感测模块的基本构成]
图2表示本实施方式的感测模块的基本构成的例子。
如图2所示，感测模块12包含对每各个位线BL设置的多个感测单元SU(SU0、SU1……SUn-1)。感测单元SU包含感测电路SA与锁存电路LTC。锁存电路LTC包含多个数据锁存器LAT(LAT0、LAT1……LATm-1)与由多个数据锁存器LAT共用的变换器IN。即，每个感测单元SU设置1个感测电路SA。另，每个感测电路SA设置多个数据锁存器LAT、及1个变换器IN。具体来说，感测模块12包含例如16个(n＝16)感测单元SU。感测单元SU包含例如5个(m＝5)数据锁存器LAT。
感测电路SA对读出到位线BL的数据进行感测及放大。数据锁存器LAT暂时保存来自位线BL的读出数据、及对位线BL的写入数据。
[感测单元的构成]
图3表示本实施方式的感测单元的电路构成的例子。
如图3所示，在感测单元SU内外，通过总线BA、BB连接各构成要素。总线BB是在感测单元SU内配线的内部总线，总线BA是连接感测单元SU(SU0、SU1……SUn-1)之间的总线。
在感测单元SU内，感测电路SA及多个数据锁存器LAT连接于总线BB。感测电路SA与多个数据锁存器LAT经由总线BB进行数据收发。多个数据锁存器LAT还连接于总线BBb。总线BBb经由变换器IN配置于总线BB的相反侧，为与总线BB互补的总线。多个数据锁存器LAT夹持于互补的总线BB、BBb间。
多个感测单元SU连接于总线BA。在总线BA，还连接有与感测单元SU相同数量的页面缓冲器PA。即，n个感测电路SA与n个页面缓冲器PA共用1个总线BA。页面缓冲器PA以被称为“页面”的数据单位暂时保存读出数据及写入数据。感测单元SU与页面缓冲器PA经由总线BA进行数据收发。另，感测单元SU与图1的输入输出电路16，经由总线BA进行数据收发。
总线BB与总线BA经由晶体管20连接。在总线BB连接有晶体管21、22。在总线BA连接有晶体管31。所述晶体管20～21、31作为例如低耐压n通道MOS(MetalOxideSemiconductor：金属氧化物半导体)晶体管而构成。
多个感测单元SU通过晶体管20连接于总线BA。对晶体管20的栅极，赋予控制信号BSW。此处，感测单元SU以逐个连接于总线BA的方式，对每个感测单元SU(SU0、SU1……SUn-1)分配不同的控制信号BSW((BSW0、BSW1……BSWn-1)。这样，晶体管20作为总线开关电路发挥功能。
晶体管21在电流路径的一端连接于电源电压(VDD)，另一端连接于总线BB，在栅极接受控制信号BPC。晶体管22在电流路径的一端连接于接地电位(GND，例如0V)，在另一端连接于总线BB，在栅极接受控制信号BDC。晶体管21、22分别作为对总线BB充电的预充电电路、及使总线BB放电的放电电路发挥功能。
晶体管31在电流路径的一端连接于电源电压(VDD)，另一端连接于总线BA，在栅极接受控制信号APC。晶体管31作为对总线BA充电的预充电电路发挥功能。
(感测电路)
感测电路SA具备晶体管40～51、及电容器元件52。晶体管40作为例如高耐压n通道MOS晶体管构成。晶体管41～50作为例如低耐压n通道MOS晶体管构成。晶体管51作为例如低耐压p通道MOS晶体管构成。
晶体管40在电流路径的一端连接于对应的位线BL，另一端连接于晶体管41的电流路径的一端，在栅极接受控制信号BLS。晶体管41在电流路径的另一端连接于节点SCOM，在栅极接受控制信号BLC。晶体管41将对应的位线BL箝位于与控制信号BLC对应的电位。
晶体管42～45、51作为位线控制电路发挥功能。位线控制电路控制位线BL的电位，且感测数据。
晶体管51在电流路径的一端连接于电源电压(VDD)，另一端连接于节点SSRC，在栅极连接于节点DL0。晶体管42在电流路径的一端连接于节点SSRC，另一端连接于节点SCOM，在栅极接受控制信号BLX。晶体管44在电流路径的一端连接于节点SSRC，另一端连接于节点SEN，在栅极接受控制信号HLL。晶体管43在电流路径的一端连接于节点SEN，另一端连接于节点SCOM，在栅极接受控制信号XXL。晶体管45在电流路径的一端连接于节点SCOM，另一端连接于节点SRCGND(例如0V)，在栅极连接于节点DL0。
电容器元件52在一电极连接于节点SEN，另一电极接受频率信号CLK。
晶体管46～50作为选通电路发挥功能。选通电路经由总线BB将读出数据传送至锁存电路LTC。
晶体管46在电流路径的一端连接于节点SEN，另一端连接于总线BB，在栅极接受控制信号BLQ。晶体管48在电流路径的一端连接于总线BB，另一端连接于晶体管47的电流路径的一端，在栅极接受控制信号STB。晶体管47在电流路径的另一端连接于接地电位(GND)，栅极连接于节点SEN。晶体管49在电流路径的一端连接于节点SEN，另一端连接于晶体管50的电流路径的一端，在栅极接受控制信号LSL。晶体管50在电流路径的另一端连接于接地电位(GND)，栅极连接于总线BB。
(锁存电路)
锁存电路LTC具备晶体管60(600、601、……60m-1)～62(620、621、……62m-1)、晶体管n60(n600、n601、……n60m-1)～n62(n620、n621、……n62m-1)、及晶体管63、64。晶体管600、n600、610、n610、620、n620包含于数据锁存器LAT0。晶体管601、n601、611、n611、621、n621包含于锁存数据LAT1。以下同样，晶体管60m-1、n60m-1、61m-1、n61m-1、62m-1、n62m-1包含于数据锁存器LATm-1。晶体管63、64包含于变换器IN。这些晶体管60、n60、61、n61、63作为例如耐压n通道MOS晶体管构成。晶体管62、n62、64作为例如低耐压p通道MOS晶体管而构成。
在各个数据锁存器LAT(LAT0、LAT1、……LATm-1)中，作为第1传送晶体管的晶体管60将数据锁存器LAT的一端连接于总线BB。作为第2传送晶体管的晶体管n60将数据锁存器LAT的另一端连接于总线BBb。
更具体来说，晶体管60在电流路径的一端连接于总线BB，另一端连接于作为第1节点的节点DL(DL0、DL1、……DLm-1)，在栅极接受控制信号SW(SW0、SW1、……SWm-1)。晶体管n60在电流路径的一端连接于总线BBb，另一端连接于作为第2节点的节点nDL(nDL0、nDL1、……nDLm-1)，在栅极接受控制信号nSW(nSW0、nSW1、……nSWm-1)。
各个数据锁存器LAT具备包含晶体管61、62的第1变换器与包含晶体管n61、n62的第2变换器。另，通过互相交叉耦合第1、第2变换器的输入与输出，构成正反器。
更具体来说，晶体管62在电流路径的一端连接于电源电压(VDD)，另一端连接于节点DL，栅极连接于节点nDL。晶体管61在电流路径的一端连接于节点DL，另一端连接于接地电位(GND)，栅极连接于节点nDL。晶体管n62在电流路径的一端连接于电源电压(VDD)，另一端连接于节点nDL，栅极连接于节点DL。晶体管n61在电流路径之一端连接于节点nDL，另一端连接于接地电位(GND)，栅极连接于节点DL。这样，第1变换器的输出及第2变换器的输入(节点DL)经由数据传送用的晶体管60连接于总线BB。另，第1变换器的输入及第2变换器的输出(节点nDL)经由数据传送用的晶体管n60连接于总线BBb。
通过以上，各个数据锁存器LAT以节点DL保存数据，以节点nDL保存其互补的数据(反相数据)。
变换器IN具备包含晶体管63、64的变换器的构成。即，变换器IN作为包含n通道MOS晶体管(晶体管63)与p通道MOS晶体管(晶体管64)的CMOS(Complementary Metal-OxideSemiconductor：互补金属氧化物半导体)变换器而构成。
更具体来说，晶体管64在电流路径的一端连接于电源电压(VDD)，另一端连接于总线BBb，栅极连接于总线BB。晶体管63在电流路径的一端连接于总线BBb，另一端连接于接地电位(GND)，栅极连接于总线BB。
通过以上，夹持变换器IN的两侧总线BB、BBb为互补关系。即，例如在总线BB保存“0”数据时，在总线BBb保存与“0”数据互补的“1”数据。
(3)感测模块的动作例
使用图4至图9，对NAND型闪速存储器1的感测模块12的动作例进行说明。
以下说明从感测模块12的1个数据锁存器LAT将数据传送至另一数据锁存器LAT的动作。即，在所述动作中，数据从1个数据锁存器LAT输出至总线BB，且该输出的数据输入至另一数据锁存器LAT。将该动作与比较例的感测模块的动作对比进行说明。
以下，将“H”电平(例如VDD)的电位、电压或信号表示为“1”数据，将“L”电平(例如GND)的电位、电压或信号表示为“0”数据。另，在以下的图4、图5、图7、图9中，对主要动作对象的晶体管，分别对接通的晶体管标注○标记，对断开的晶体管标注×标记。
[比较例的感测模块的动作例]
图4表示比较例的从数据锁存器输出数据的动作。图5表示比较例的向数据锁存器输入数据的动作。
如图4所示，比较例的数据锁存器LAT'包含晶体管60'、n60'、61'、n61'、62'、n62'、63'、n63'。晶体管60'、n60'使数据锁存器LAT'的各端一起连接于总线BB。以晶体管61'、62'构成第1变换器，以晶体管n61'、n62'构成第2变换器。另，通过互相交叉耦合第1、第2变换器的输入与输出，构成正反器。此时，第1、第2变换器的一端，即晶体管62'、n62'的电流路径的一端分别经由晶体管63'、n63'连接于电源电压(VDD)。晶体管63'、n63'作为抑制贯通电流在第1、第2变换器流动的控制晶体管发挥功能。
例如，从数据锁存器LAT'0对数据锁存器LAT'1传送“0”数据。复位传送端数据锁存器LAT'1，在节点DL'1保存“1”数据。在该状态，接通数据锁存器LAT'0的晶体管63'0、n63'0与数据锁存器LAT'1的晶体管63'1、n63'1。
首先，接通晶体管21，对总线BB预充电，在总线BB保存“1”数据。
接着，接通数据锁存器LAT'0的晶体管60'0，从数据锁存器LAT'0的节点DL'0将“0”数据输出至总线BB。
如图5所示，接着，接通数据锁存器LAT'1的晶体管60'1。由此，从数据锁存器LAT'0输出的“0”数据，输入至数据锁存器LAT'1的节点DL'1。此时，断开晶体管63'1，抑制贯通电流透过晶体管63'1、62'1、61'1从电源电压(VDD)流向接地电位(GND)。此外，抑制贯通电流从晶体管63'1、62'1，经过总线BB及晶体管60'0，透过晶体管61'0，从电源电压(VDD)流向接地电位(GND)。节点DL'1上的“0”数据经由第2变换器使节点nDL'1保存“1”数据。晶体管n60'1维持断开状态。
[本实施方式的感测模块的动作例]
图6表示本实施方式的从数据锁存器输出数据的动作流程。图7表示本实施方式的从数据锁存器输出数据的动作。图8表示本实施方式的向数据锁存器输入数据的动作流程。图9表示本实施方式的向数据锁存器输入数据的动作。
以下说明例如从数据锁存器LAT0对数据锁存器LAT1传送“0”数据的情况。
如图6及图7所示，通过预充电对总线BB充电(S11)。即，对晶体管21赋予“H”电平的控制信号BPC，接通晶体管21。由此，对总线BB充电，在总线BB保存“1”数据。在总线BBb保存与总线BB的“1”数据互补的“0”数据。
接着，复位数据锁存器LAT1，在节点DL1保存“1”数据(S12)。具体来说，如上所述在总线BB预充电的状态下，接通晶体管601、n601。对节点DL1充电后断开晶体管601、n601。
通过所述动作，在节点DL1保存“1”数据，在节点nDL1保存与节点DL1的“1”数据互补的“0”数据。由此，对第1变换器的晶体管611、621的各栅极，施加“L”电平的电压。因此，晶体管611断开，晶体管621接通。另，对第2变换器的晶体管n611、n621的各栅极，施加“H”电平的电压。因此，晶体管n611接通，晶体管n621断开。
接着，对数据锁存器LAT0的晶体管600赋予“H”电平的控制信号SW0，接通晶体管600(S13)。此时，晶体管n600为断开状态。
动作流程根据节点DL0所保存的数据进行分支(S14)。在本说明中，节点DL0保存的数据为“0”。因此，节点DL0的“0”数据输出至总线BB(S15y)。在节点DL0所保存的数据为“1”时，节点DL0的“1”数据输出至总线BB(S15n)。
在所述(S15y)中，即使接通数据锁存器LAT0的晶体管600，节点DL0所保存的“0”数据也不直接传送至总线BB。这是由于与节点DL0相比较，总线BB的距离更长，与节点DL0相比较，总线BB的电容更大。因此，节点DL0的电位暂时上升。所以，以下的流程在总线BB、bBB的值变化为数据锁存器LAT0所保存的数据的值后进行。
如图8及图9所示，接着，对数据锁存器LAT1的晶体管601、n601分别赋予“H”电平的控制信号SW1、nSW1，接通晶体管601、n601(S16)。由此，从数据锁存器LAT0输出的“0”数据经由总线BB输入至数据锁存器LAT1的节点DL1。对节点nDL1，经由总线BBb输入与节点DL1的“0”数据互补的“1”数据(S17)。
该状态下即使接通数据锁存器LAT1的晶体管601、n601，数据锁存器LAT1的节点DL1、nDL1的数据也不会立即切换为“0”数据、或“1”数据。此外，数据锁存器LAT1的节点DL1、nDL1的电位从两侧被推至具有互补数据的总线BB、BBb的电位，暂时变为中间电位。
节点DL1所具有的中间电位为比电源电压(VDD)更低的电位，例如无法使晶体管n611完全接通，但未完全断开程度的电位。即，节点DL1所具有的中间电位为使晶体管n611完全接通的电位与完全断开的电位之间的电位。由此，晶体管n611的电流驱动力降低。因此，抑制贯通电流经由晶体管n621、n611从电源电压(VDD)流向接地电位(GND)。此外，抑制贯通电流从晶体管64，经过总线BBb、晶体管n601，透过晶体管n611，从电源电压(VDD)流向接地电位(GND)。即，晶体管n611作为控制晶体管发挥功能。
节点nDL1所具有的中间电位为比接地电压(GND)更高的电位，例如无法使晶体管621完全接通，但未完全断开程度的电位。即，节点DL1所具有的中间电位为使晶体管621完全接通的电位与完全断开的电位之间的电位。由此，晶体管621的电流驱动力降低。因此，抑制贯通电流经由晶体管621、611从电源电压(VDD)流向接地电位(GND)。此外，抑制贯通电流从晶体管621，经过总线BB及晶体管600，透过晶体管610，从电源电压(VDD)流向接地电位(GND)。即，晶体管621作为控制晶体管发挥功能。
节点DL1的电位通过从总线BB输入的“0”数据的电位，经由中间电位靠向“0”数据的电位。节点DL1的该电位使晶体管n611逐渐断开，使晶体管n621逐渐接通。由此，节点nDL1的电位靠向“1”数据之电位。
节点nDL1的电位也通过从总线BBb输入的“1”数据的电位，经由中间电位靠向“1”数据的电位。节点nDL1的该电位使晶体管611逐渐接通，使晶体管621逐渐断开。由此，节点DL1的电位为更靠向“0”数据的电位。
这样，通过从数据锁存器LAT0输出至总线BB、BBb的数据，节点DL1、nDL1的电位分别开始变化。开始变化的节点DL1、nDL1的电位进一步分别促进另一节点DL1、nDL1的电位变化。经过某期间后，节点DL1、nDL1的电位分别转移为“0”数据的电位、及“1”数据的电位，且固定已转移的状态。
如以上，数据锁存器LAT0的节点DL0的“0”数据传送至数据锁存器LAT1的节点DL1并保存。
另，在数据锁存器LAT1的节点DL1保存“0”数据的情况，且对节点DL1输入“1”数据的情况下，与所述各晶体管61、n61、62、n62的接通和断开相反。
具体来说，在节点DL1保存“0”数据的情况下，晶体管61、n62接通，晶体管n61、62断开。
在节点DL1从“0”数据切换至“1”数据时，若节点DL1、nDL1暂时成为中间电位，则晶体管61、n62的电流驱动力降低，抑制贯通电流。即，在该情况下，晶体管61、n62作为控制晶体管发挥功能。
这样，根据节点DL1最初所保存的数据，晶体管61、n61、62、n62均能作为控制晶体管发挥功能。即，最初接通的晶体管在切换数据时，作为控制晶体管发挥功能。
(4)本实施方式的效果
根据本实施方式，能够获得以下1个或多个效果。
(A)根据本实施方式，NAND型闪速存储器1具备多个数据锁存器LAT、及由多个数据锁存器LAT共用的变换器IN。变换器IN插入于夹持多个数据锁存器LAT的互补总线BB、BBb之间。由此，能够一边确保数据锁存器LAT的动作容限，一边削减数据锁存器LAT的晶体管数量。
例如，所述比较例的数据锁存器LAT'包含控制晶体管，即晶体管63'、n63'。控制晶体管通过对数据锁存器LAT'输入数据时断开，而抑制贯通电流在数据锁存器LAT'的第1、第2变换器流动。另，抑制贯通电流经过总线BB，在例如数据锁存器LAT'0、LAT'1的2个第1、第2变换器之间流动。
根据本实施方式，在对数据锁存器LAT的数据输入时，包含于数据锁存器LAT的第1变换器的任一个晶体管62、61及包含于第2变换器的任一个晶体管n62、n61的电流驱动力降低，抑制贯通电流。即，所述晶体管作为控制晶体管发挥功能。因此，能够抑制贯通电流于第1、第2变换器流动，能够获得数据锁存器LAT的动作容限。
另，根据本实施方式，包含于数据锁存器LAT的第1变换器的任一个晶体管62、61及包含于第2变换器的任一个晶体管n62、n61作为控制晶体管发挥功能。因此，无需另外设置控制晶体管即能够获得数据锁存器LAT的动作容限，能够削减数据锁存器LAT的晶体管数量。因此，能削减数据锁存器LAT所占的面积。
(B)根据本实施方式，NAND型闪速存储器1通过与多个数据锁存器LAT共用的变换器IN与夹持多个数据锁存器LAT的互补总线BB、BBb，获得数据锁存器LAT的动作容限。
在比较例的数据锁存器LAT'中，在仅排除控制晶体管的情况下，为了提高数据锁存器LAT'的动作容限，必须增大例如晶体管61'、n61'、62'、n62'的通道长度L。由此，提高晶体管61'、n61'、62'、n62'的阈值电压(绝对值)，易因节点DL'、nDL'电位(绝对值)降低引起电流驱动力降低。然而，由此有难以使晶体管61'、n61'、62'、n62'小型化，或难以使各个晶体管61'、n61'、62'、n62'之间的尺寸一致的情况。
根据本实施方式，以互补总线BB、BBb夹持数据锁存器LAT，使第1、第2变换器的晶体管61、n61、62、n62具备控制晶体管的功能。因此，即使例如将晶体管61、n61、62、n62的通道长度设为最小尺寸，也能够确保数据锁存器LAT充分的动作容限。因此，能够进而削减数据锁存器LAT所占的面积。
另，根据本实施方式，晶体管61、n61、62、n62的尺寸不受到至少确保动作容限的目的的制约。因此，能够比较自由地选择晶体管61、n61、62、n62的尺寸，例如可使晶体管61、n61、62、n62构成为全部单一的尺寸。因此，电路设计及制造较容易。
另，根据本实施方式，通过缩小晶体管61、n61、62、n62的通道宽度W，易于因节点DL、nDL电位(绝对值)降低引起晶体管61、n61、62、n62的电流驱动力降低。因此，能够进一步获得数据锁存器LAT的动作容限。进一步削减数据锁存器LAT所占的面积。
(C)根据本实施方式，数据锁存器LAT包含：包含于第1变换器的2个晶体管62、61；包含于第2变换器的2个晶体管n62、n61；及连接互补总线BB、BBb与数据锁存器LAT的2个晶体管60、n60。
相对于此，比较例的数据锁存器LAT'除了包含第1变换器的晶体管62'、61'；第2变换器的晶体管n62'、n61'；及连接总线BB与数据锁存器LAT'的晶体管60'、n60'以外，还包含作为控制晶体管的晶体管63'、n63'。即，数据锁存器LAT'的晶体管数量为例如8个。
根据本实施方式，能够将数据锁存器LAT的晶体管数量削减为例如6个。
(D)根据本实施方式，在将感测电路SA的个数设为n个，将包含于锁存电路LTC的数据锁存器LAT的个数设为m个时，感测模块12包含(6m+2)×n个晶体管。
相对于此，在比较例中，将感测电路、数据锁存器LAT'分别设为包含与所述相同数量时，包含8m×n个晶体管。如上所述，若设为m＝5、n＝16，则比较例中，整体包含640个晶体管。
根据本实施方式，感测模块12所包含的晶体管数量为例如512个。在该例中，本实施方式的晶体管数量较比较例削减20％。这样，根据本实施方式，较例如使用比较例的数据锁存器LAT'，能够削减晶体管数量。因此，能够削减NAND型闪速存储器1的芯片面积。在NAND型闪速存储器1包含多个数据锁存器LAT，数据锁存器LAT对芯片面积造成的影响较大。
(E)根据本实施方式，在将数据输入至数据锁存器LAT时，晶体管60、n60均接通。节点DL、nDL成为第1、第2变换器的晶体管61、n61、62、n62中接通的晶体管维持接通的电位与断开电位之间的电位。
由此，包含于数据锁存器LAT的第1变换器的晶体管62、61中任一个接通的晶体管、及包含于第2变换器的晶体管n62、n61中任一个接通的晶体管的电流驱动力降低，抑制贯通电流。
<其他实施方式>
如以上，已对实施方式进行了说明，但这些实施方式是作为示例而提出的，这些实施方式等的技术思想并非限定构成零件的材质、形状、构造、配置等。这些新颖的实施方式能够以其他各种形态实施，在实施阶段中在不脱离其主旨的范围内，能够进行各种省略、置换、变更。此外，能够通过所述实施方式等包含各种阶段、揭示的多个构成要件的适当组合提取各种实施方式。
在所述实施方式中，对感测模块12以包含图3所示的感测电路SA的例子进行了说明，但不限定于此。感测电路的电路构成等可适当选择。另，包含于感测模块的感测电路及锁存电路的个数、包含于锁存电路的数据锁存器及变换器的个数为任意。例如，可在锁存电路包含多个变换器。若变换器的个数少于数据锁存器的个数，则能够获得削减包含于数据锁存器的晶体管数量的效果。
在所述实施方式中，对多个存储器单元(存储器单元晶体管MT)平面配置于存储器单元阵列10内的例子进行了说明，但不限定于此。实施方式的半导体存储装置可为将存储器单元2维排列的NAND型闪速存储器，还可为将存储器单元3维层叠的NAND型闪速存储器。
在所述实施方式中，对半导体存储装置为NAND型闪速存储器的例子进行了说明，但不限定于此。半导体存储装置可并非闪速存储器，可为例如其他的DRAM(Dynamic RandomAccess Memory：动态随机存取存储器)等。
[符号说明]
1 NAND型闪速存储器(半导体存储装置)
BA、BB、BBb 总线
DL 节点(第1节点)
IN 变换器
LAT 数据锁存器
LTC 锁存电路
MT 存储器单元晶体管
nDL 节点(第2节点)
SA 感测电路
SU 感测模块

Claims (18)

1.一种半导体存储装置，其特征在于具备：
多个数据锁存器；及
变换器，由所述多个数据锁存器共用；且
所述多个数据锁存器连接于第1总线与第2总线；
所述第2总线是经由所述变换器与所述第1总线互补的总线；
所述多个数据锁存器夹于互补的所述第1总线、所述第2总线间。
2.根据权利要求1所述的半导体存储装置，其特征在于具备：
存储器单元；
感测电路，读出所述存储器单元的数据；及
锁存电路，能够暂时保存关于所述存储器单元的数据；且
所述锁存电路包含
所述多个数据锁存器及所述变换器。
3.根据权利要求1所述的半导体存储装置，其特征在于，
所述多个数据锁存器各自包含：
能够保存某数据的第1节点；
能够保存与所述数据互补的数据的第2节点；且
所述多个数据锁存器各自的所述第1节点及所述第2节点分别连接于所述互补总线。
4.根据权利要求3所述的半导体存储装置，其特征在于，
所述多个数据锁存器各自包含：
第1传送晶体管，使所述第1节点连接于所述互补总线的一者；
第2传送晶体管，使所述第2节点连接于所述互补总线的另一者。
5.根据权利要求1所述的半导体存储装置，其特征在于，
所述多个数据锁存器各自包含：
第1变换器；及
第2变换器；且
在所述多个数据锁存器各自中，
耦合所述第1变换器的输入与所述第2变换器的输出，
耦合所述第1变换器的输出与所述第2变换器的输入。
6.根据权利要求5所述的半导体存储装置，其特征在于，
所述多个数据锁存器各自的所述第1变换器包含：
p通道MOS晶体管；及
n通道MOS晶体管；且
所述多个数据锁存器各自的所述第2变换器包含：
p通道MOS晶体管；及
n通道MOS晶体管。
7.根据权利要求1所述的半导体存储装置，其特征在于，
所述多个数据锁存器各自包含：
包含于第1变换器的2个晶体管；
包含于第2变换器的2个晶体管；及
2个传送晶体管，将所述多个数据锁存器逐一连接于所述互补总线。
8.根据权利要求1所述的半导体存储装置，其特征在于，
所述变换器包含：
p通道MOS晶体管；及
n通道MOS晶体管。
9.根据权利要求1所述的半导体存储装置，其特征在于，
所述变换器包含2个晶体管。
10.根据权利要求2所述的半导体存储装置，其特征在于，
在将所述感测电路的个数设为n个，
将包含于所述锁存电路的所述多个数据锁存器的个数设为m个时，包含(6m+2)×n个晶体管。
11.根据权利要求4所述的半导体存储装置，其特征在于，
在从所述多个数据锁存器的1个输出数据时，
在所述多个数据锁存器的1个中，接通所述第1传送晶体管与所述第2传送晶体管中的任一个。
12.根据权利要求4所述的半导体存储装置，其特征在于，
在向所述多个数据锁存器的1个输入数据时，
在所述多个数据锁存器的1个中，接通所述第1传送晶体管与所述第2传送晶体管。
13.根据权利要求12所述的半导体存储装置，其特征在于，
所述多个数据锁存器各自包含：
包含晶体管的第1变换器；及
包含晶体管的第2变换器；且
在所述多个数据锁存器的1个中，若接通所述第1传送晶体管与所述第2传送晶体管，
所述多个数据锁存器的1个的所述第1、第2节点成为如下电位：
所述多个数据锁存器的1个的所述第1、第2变换器接通的晶体管维持接通的电位与断开时的电位之间的电位。
14.根据权利要求1所述的半导体存储装置，其特征在于，
所述半导体存储装置为将存储器单元2维排列的NAND型闪速存储器。
15.根据权利要求1所述的半导体存储装置，其特征在于，
所述半导体存储装置存储器为将存储器单元3维排列的NAND型闪速存储器。
16.根据权利要求2所述的半导体存储装置，其特征在于，
所述多个数据锁存器各自包含：
能够保存某数据的第1节点；
能够保存与所述数据互补的数据的第2节点；
使所述第1节点连接于所述互补总线的一者的第1传送晶体管；及
使所述第2节点连接于所述互补总线的另一者的第2传送晶体管。
17.根据权利要求16所述的半导体存储装置，其特征在于，
在向所述多个数据锁存器的1个输入数据时，
在所述多个数据锁存器的1个中，接通所述第1传送晶体管与所述第2传送晶体管。
18.根据权利要求2所述的半导体存储装置，其特征在于，
所述半导体存储装置为将所述存储器单元2维排列的NAND型闪速存储器，或将所述存储器单元3维层叠的NAND型闪速存储器。
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