TWI549133B - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
TWI549133B
TWI549133B TW103137070A TW103137070A TWI549133B TW I549133 B TWI549133 B TW I549133B TW 103137070 A TW103137070 A TW 103137070A TW 103137070 A TW103137070 A TW 103137070A TW I549133 B TWI549133 B TW I549133B
Authority
TW
Taiwan
Prior art keywords
data
transistor
inverter
data latches
memory device
Prior art date
Application number
TW103137070A
Other languages
English (en)
Other versions
TW201608571A (zh
Inventor
Hiromitsu Komai
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201608571A publication Critical patent/TW201608571A/zh
Application granted granted Critical
Publication of TWI549133B publication Critical patent/TWI549133B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5647—Multilevel memory with bit inversion arrangement
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Description

半導體記憶裝置
本實施形態係關於半導體記憶裝置。
作為半導體記憶裝置，已知有例如NAND型快閃記憶體等。
本發明之實施形態係提供電路構成經改良之半導體記憶裝置。
根據實施形態之半導體記憶裝置，包含複數個資料閂鎖、及於上述複數個資料閂鎖共有之逆變器。上述逆變器係插入至夾持上述複數個資料閂鎖之相輔匯流排之間。
1‧‧‧NAND型快閃記憶體(半導體記憶裝置)
10‧‧‧記憶體單元陣列
11‧‧‧列解碼器
12‧‧‧感測模組
13‧‧‧行解碼器
14‧‧‧磁蕊驅動器
15‧‧‧寄存器
16‧‧‧輸入輸出電路
17‧‧‧電壓產生電路
18‧‧‧控制電路
20~22‧‧‧電晶體
31‧‧‧電晶體
40~51‧‧‧電晶體
52‧‧‧電容器元件
600‧‧‧電晶體
n600‧‧‧電晶體
60’0‧‧‧電晶體
n60’0‧‧‧電晶體
60’1‧‧‧電晶體
n60’1‧‧‧電晶體
60m-1‧‧‧電晶體
n60m-1‧‧‧電晶體
610‧‧‧電晶體
n610‧‧‧電晶體
61’0‧‧‧電晶體
n61’0‧‧‧電晶體
61’1‧‧‧電晶體
n61’1‧‧‧電晶體
61m-1‧‧‧電晶體
n61m-1‧‧‧電晶體
620‧‧‧電晶體
n620‧‧‧電晶體
62’0‧‧‧電晶體
n62’0‧‧‧電晶體
62’1‧‧‧電晶體
n62’1‧‧‧電晶體
62m-1‧‧‧電晶體
n62m-1‧‧‧電晶體
63‧‧‧電晶體
63’0‧‧‧電晶體
n63’0‧‧‧電晶體
63’1‧‧‧電晶體
n63’1‧‧‧電晶體
64‧‧‧電晶體
APC‧‧‧控制信號
BA、BB、BBb‧‧‧匯流排
BDC‧‧‧控制信號
BL‧‧‧位元線
BLC‧‧‧控制信號
BLQ‧‧‧控制信號
BLS‧‧‧控制信號
BLX‧‧‧控制信號
BPC‧‧‧控制信號
BSW0‧‧‧控制信號
BSW1‧‧‧控制信號
CLK‧‧‧時脈信號
DL‧‧‧節點(第1節點)
nDL‧‧‧節點(第2節點)
DL0‧‧‧節點
nDL0‧‧‧節點
DL’0‧‧‧節點
nDL’0‧‧‧節點
DL1‧‧‧節點
nDL1‧‧‧節點
DL’1‧‧‧節點
nDL’1‧‧‧節點
DLm-1‧‧‧節點
nDLm-1‧‧‧節點
GND‧‧‧接地電位
HLL‧‧‧控制信號
IN‧‧‧逆變器
LAT‧‧‧資料閂鎖
LAT0~LATm-1‧‧‧資料閂鎖
LAT’0、LAT’1‧‧‧資料閂鎖
LSL‧‧‧控制信號
LTC‧‧‧閂鎖電路
MT‧‧‧記憶體單元電晶體
PA‧‧‧頁面緩衝器
SA‧‧‧感測電路
SCOM‧‧‧節點
SEN‧‧‧節點
SG‧‧‧選擇閘極線
SRCGND‧‧‧節點
SSRC‧‧‧節點
ST‧‧‧選擇電晶體
STB‧‧‧控制信號
SU‧‧‧感測單元
SU0~SUn-1‧‧‧感測單元
SW0‧‧‧控制信號
nSW0‧‧‧控制信號
SWm-1‧‧‧控制信號
nSWm-1‧‧‧控制信號
S11~S15n‧‧‧步驟
S15y~S17‧‧‧步驟
VDD‧‧‧電源電壓
WL‧‧‧字元線
XXL‧‧‧控制信號
圖1係顯示一實施形態之半導體記憶裝置之方塊構成之例。
圖2係顯示一實施形態之感測模組之基本構成之例。
圖3係顯示一實施形態之感測單元之電路構成之例。
圖4係顯示比較例之自資料閂鎖輸出資料之動作。
圖5係顯示比較例之對資料閂鎖輸入資料之動作。
圖6係顯示一實施形態之自資料閂鎖輸出資料之動作流程。
圖7係顯示一實施形態之自資料閂鎖輸出資料之動作。
圖8係顯示一實施形態之對資料閂鎖輸入資料之動作流程。
圖9係顯示一實施形態之對資料閂鎖輸入資料之動作。
NAND型快閃記憶體等半導體記憶裝置具備例如資料閂鎖。資料 閂鎖係暫時保持關於記憶體單元之資料。於各個資料閂鎖中，設置有例如確保資料閂鎖動作容限之電晶體等。
於半導體記憶裝置中，設置複數個資料閂鎖，對資料閂鎖之晶片面積帶來之影響較大。
根據以下所述之實施形態，可一面確保動作容限，一面削減資料閂鎖所佔之面積。即，實施形態之半導體裝置具備複數個資料閂鎖、與於複數個資料閂鎖共有之逆變器。逆變器係插入至夾持複數個資料閂鎖之相輔匯流排之間。
針對該實施形態，參照圖式於以下進行說明。於圖式中，對相同部分標註相同之參照符號。又，重複之說明係根據需要而進行。
<一實施形態>
以下，對本實施形態之半導體記憶裝置進行說明。本實施形態之半導體記憶裝置係例如NAND型快閃記憶體。
(1)半導體記憶裝置之構成例
使用圖1，對作為本實施形態之半導體記憶裝置之NAND型快閃記憶體1之構成例進行說明。圖1係顯示本實施形態之半導體記憶裝置之方塊構成之例。
如圖1所示，NAND型快閃記憶體1包含：記憶體單元陣列10、列解碼器11、感測模組12、行解碼器13、磁蕊驅動器14、寄存器(register)15、輸入輸出電路16、電壓產生電路17、及控制電路18。NAND型快閃記憶體1係至少包含1組以上之記憶體陣列10與感測模12之組。NAND型快閃記憶體1亦可包含複數該等組。
記憶體單元陣列10包含複數個位元線BL、源極線SL、及正交於位元線BL之複數個字元線WL。位元線BL延伸於行方向，字元線WL延伸於列方向。於各個位元線BL與源極線SL之間，連接有於列方向排列之複數個NAND字串。各個NAND字串包含串聯連接之複數個記 憶體單元電晶體MT、與串聯連接於其等之兩端之選擇電晶體ST之組。NAND字串係經由兩端之選擇電晶體ST連接於位元線BL及源極線SL。各個字元線WL係連接於於列方向排列之記憶體單元電晶體MT之閘極。於列方向排列之選擇電晶體ST之閘極，連接有選擇閘極線SG。如此，於記憶單元陣列10內，平面矩陣狀地排列複數個記憶體單元電晶體MT。於NAND型快閃記憶體1中，記憶體單元電晶體MT係作為記憶體單元發揮功能。
記憶體單元電晶體MT包含例如控制閘極電極與浮動閘極電極之積層構造。於該積層構造中，對浮動閘極電極注入電荷。記憶體單元電晶體MT係藉由所注入之電荷使其閾值變化，並記憶2值、或多值資料。記憶體單元電晶體MT亦可代替上述積層構造，而包含MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金屬氧化氮氧化矽)構造。於MONOS構造中，電子截留於氮化膜。
列解碼器11係於列方向中選擇記憶體單元電晶體MT。具體而言，列解碼器11係於資料之寫入及讀出時，選擇任一個字元線WL。又，列解碼器11係對選擇之字元線WL及非選擇之字元線WL，施加必要之電壓。
感測模組12包含感測單元SU。感測單元SU係對應於位元線BL設置複數個。感測單元SU係於資料之讀出時，進行於位元線BL讀出之資料之感測及放大。感測單元SU係於資料之寫入時，進行對位元線BL之寫入資料之傳送。
行解碼器13係於行方向選擇記憶體單元電晶體MT。具體而言，行解碼器13係於寫入資料及讀出資料之傳送時，選擇任一個感測單元SU。
電壓產生電路17應答於例如控制電路18之命令，產生資料寫入、讀出、及消去所必要之電壓。電壓產生電路17係將產生之電壓供 給至磁蕊驅動器14。
磁蕊驅動器14應答於例如控制電路18之命令，於自電壓產生電路17供給之電壓中，將必要之電壓供給至列解碼器11及感測模組12。自磁蕊驅動器14供給之電壓係藉由列解碼器11傳送至字元線WL，藉由感測模組12施加於位元線BL。
輸入輸出電路16控制對NAND型快閃記憶體1進行存取之控制器或主機機器之間信號之輸入輸出。
寄存器15保持自控制器或主機機器接收之指令或位址等。又，寄存器15係將例如列位址傳送至列解碼器11及磁蕊驅動器14，將行位址傳送至行解碼器13。
控制電路18係按照自記憶體控制器或主機機器接收之指令，控制NAND型快閃記憶體1整體之動作。以下說明之各種控制信號係例如藉由控制電路18產生。
(2)感測模組之構成例
使用圖2及圖3，對NAND型快閃記憶體1之感測模組12之構成例進行說明。
[感測模組之基本構成]
圖2係顯示本實施形態之感測模組之基本構成之例。
如圖2所示，感測模組12包含對每各個位元線BL設置之複數個感測單元SU(SU0、SU1......SUn-1)。感測單元SU包含感測電路SA與閂鎖電路LTC。閂鎖電路LTC包含複數個資料閂鎖LAT(LAT0、LAT1......LATm-1)、與於複數個資料閂鎖LAT共有之逆變器IN。即，每個感測單元SU設置1個感測電路SA。又，每個感測電路SA設置複數個資料閂鎖LAT、及1個逆變器IN。具體而言，感測模組12包含例如16個(n=16)感測單元SU。感測單元SU包含例如5個(m=5)資料閂鎖LAT。
感測電路SA進行於位元線BL讀出之資料之感測及放大。資料閂鎖LAT係暫時保持來自位元線BL之讀出資料、及對位元線BL之寫入資料。
[感測單元之構成]
圖3係顯示本實施形態之感測單元之電路構成之例。
如圖3所示，於感測單元SU內外，藉由匯流排BA、BB連接各構成要素。匯流排BB係配線於感測單元SU內之內部匯流排，匯流排BA係連接感測單元SU(SU0、SU1......SUn-1)之間之匯流排。
於感測單元SU內，感測電路SA及複數個資料閂鎖LAT連接於匯流排BB。感測電路SA與複數個資料閂鎖LAT係經由匯流排BB進行資料之發送接收。複數個資料閂鎖LAT係又連接於匯流排BBb。匯流排BBb係經由逆變器IN配置於匯流排BB之相反側，係與匯流排BB相輔之匯流排。複數個資料閂鎖LAT係夾持於相輔之匯流排BB、BBb間。
複數個感測單元SU係連接於匯流排BA。於匯流排BA，又連接有與感測單元SU相同數量之頁面緩衝器PA。即，n個感測電路SA與n個頁面緩衝器PA共有1個匯流排BA。頁面緩衝器PA係以被稱為“頁面”之資料單位暫時保持讀出資料及寫入資料。感測單元SU與頁面緩衝器PA係經由匯流排BA進行資料之發送接收。又，感測單元SU與圖1之輸入輸出電路16，係經由匯流排BA進行資料之接收發送。
匯流排BB與匯流排BA係經由電晶體20連接。於匯流排BB連接有電晶體21、22。於匯流排BA連接有電晶體31。該等電晶體20~21、31係作為例如低耐壓n通道MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體而構成。
複數個感測單元SU藉由電晶體20連接於匯流排BA。對電晶體20之閘極，賦予控制信號BSW。此處，感測單元SU以逐個連接於匯流排BA之方式，對每個感測單元SU(SU0、SU1......SUn-1)分配不同之控 制信號BSW((BSW0、BSW1......BSWn-1)。如此，電晶體20作為匯流排開關電路發揮功能。
電晶體21係電流路徑之一端連接於電源電壓(VDD)，另一端連接於匯流排BB，於閘極接受控制信號BPC。電晶體22係電流路徑之一端連接於接地電位(GND，例如0V)，另一端連接於匯流排BB，於閘極接受控制信號BDC。電晶體21、22係分別作為對匯流排BB充電之預充電電路、及使匯流排BB放電之放電電路發揮功能。
電晶體31係電流路徑之一端連接於電源電壓(VDD)，另一端連接於匯流排BA，於閘極接受控制信號APC。電晶體31係作為對匯流排BA充電之預充電電路發揮功能。
(感測電路)
感測電路SA包含電晶體40~51、及電容器元件52。電晶體40係作為例如高耐壓n通道MOS電晶體構成。電晶體41~50係作為例如低耐壓n通道MOS電晶體構成。電晶體51係作為例如低耐壓p通道MOS電晶體構成。
電晶體40係電流路徑之一端連接於對應之位元線BL，另一端連接於電晶體41之電流路徑之一端，於閘極接受控制信號BLS。電晶體41係電流路徑之另一端連接於節點SCOM，於閘極接受控制信號BLC。電晶體41係將對應之位元線BL箝位於與控制信號BLC對應之電位。
電晶體42~45、51係作為位元線控制電路發揮功能。位元線控制電路控制位元線BL之電位，且感測資料。
電晶體51係電流路徑之一端連接於電源電壓(VDD)，另一端連接於節點SSRC，於閘極連接於節點DL0。電晶體42係電流路徑之一端連接於節點SSRC，另一端連接於節點SCOM，於閘極接受控制信號BLX。電晶體44係電流路徑之一端連接於節點SSRC，另一端連接於 節點SEN，於閘極接受控制信號HLL。電晶體43係電流路徑之一端連接於節點SEN，另一端連接於節點SCOM，於閘極接受控制信號XXL。電晶體45係電流路徑之一端連接於節點SCOM，另一端連接於節點SRCGND(例如0V)，於閘極連接於節點DL0。
電容器元件52係一電極連接於節點SEN，另一電極接受時脈信號CLK。
電晶體46~50係作為選通電路發揮功能。選通電路係經由匯流排BB將讀出資料傳送至閂鎖電路LTC。
電晶體46係電流路徑之一端連接於節點SEN，另一端連接於匯流排BB，於閘極接受控制信號BLQ。電晶體48係電流路徑之一端連接於匯流排BB，另一端連接於電晶體47之電流路徑之一端，於閘極接受控制信號STB。電晶體47係電流路徑之另一端連接於接地電位(GND)，閘極連接於節點SEN。電晶體49係電流路徑之一端連接於節點SEN，另一端連接於電晶體50之電流路徑之一端，於閘極接受控制信號LSL。電晶體50係電流路徑之另一端連接於接地電位(GND)，閘極連接於匯流排BB。
(閂鎖電路)
閂鎖電路LTC包含電晶體60(600、601、......60m-1)~62(620、621、......62m-1)、電晶體n60(n600、n601、......n60m-1)~n62(n620、n621、......n62m-1)、及電晶體63、64。電晶體600、n600、610、n610、620、n620係包含於資料閂鎖LAT0。電晶體601、n601、611、n611、621、n621係包含於閂鎖資料LAT1。以下同樣，電晶體60m-1、n60m-1、61m-1、n61m-1、62m-1、n62m-1係包含於資料閂鎖LATm-1。電晶體63、64係包含於逆變器IN。該等電晶體60、n60、61、n61、63係作為例如耐壓n通道MOS電晶體構成。電晶體62、n62、64係作為例如低耐壓p通道MOS電晶體而構成。
於各個資料閂鎖LAT(LAT0、LAT1、......LATm-1)中，作為第1傳送電晶體之電晶體60將資料閂鎖LAT之一端連接於匯流排BB。作為第2傳送電晶體之電晶體n60將資料閂鎖LAT之另一端連接於匯流排BBb。
具體而言，電晶體60係電流路徑之一端連接於匯流排BB，另一端連接於作為第1節點之節點DL(DL0、DL1、......DLm-1)，於閘極接受控制信號SW(SW0、SW1、......SWm-1)。電晶體n60係電流路徑之一端連接於匯流排BBb，另一端連接於作為第2節點之節點nDL(nDL0、nDL1、......nDLm-1)，於閘極接受控制信號nSW(nSW0、nSW1、......nSWm-1)。
各個資料閂鎖LAT具備包含電晶體61、62之第1逆變器、與包含電晶體n61、n62之第2逆變器。又，藉由互相交叉耦合第1、第2逆變器之輸入與輸出，構成正反器(flip-flop)。
更具體而言，電晶體62係電流路徑之一端連接於電源電壓(VDD)，另一端連接於節點DL，閘極連接於節點nDL。電晶體61係電流路徑之一端連接於節點DL，另一端連接於接地電位(GND)，閘極連接於節點nDL。電晶體n62係電流路徑之一端連接於電源電壓(VDD)，另一端連接於節點nDL，閘極連接於節點DL。電晶體n61係電流路徑之一端連接於節點nDL，另一端連接於接地電位(GND)，閘極連接於節點DL。如此，第1逆變器之輸出及第2逆變器之輸入(節點DL)經由資料傳送用之電晶體60連接於匯流排BB。又，第1逆變器之輸入及第2逆變器之輸出(節點nDL)經由資料傳送用之電晶體n60連接於匯流排BBb。
藉由以上，各個資料閂鎖LAT係以節點DL保持資料，以節點nDL保持其相輔之資料(反相資料)。
逆變器IN具備包含電晶體63、64之逆變器之構成。即，逆變器 IN係作為包含n通道MOS電晶體(電晶體63)、與p通道MOS電晶體(電晶體64)之CMOS(Complementary Metal-Oxide Semiconductor：互補金屬氧化物半導體)逆變器而構成。
更具體而言，電晶體64係電流路徑之一端連接於電源電壓(VDD)，另一端連接於匯流排BBb，閘極連接於匯流排BB。電晶體63係電流路徑之一端連接於匯流排BBb，另一端連接於接地電位(GND)，閘極連接於匯流排BB。
藉由以上，夾持逆變器IN之兩側匯流排BB、BBb為相輔關係。 即，例如於匯流排BB保持“0”資料時，於匯流排BBb保持與“0”資料相輔之“1”資料。
(3)感測模組之動作例
使用圖4至圖9，對NAND型快閃記憶體1之感測模組12之動作例進行說明。
以下係自感測模組12之1個資料閂鎖LAT將資料傳送至另一資料閂鎖LAT之動作之說明。即，於所述之動作中，資料自1個資料閂鎖LAT輸出至匯流排BB，且該輸出之資料輸入至另一資料閂鎖LAT。將該動作與比較例之感測模組之動作對比進行說明。
以下，將“H”位準(例如VDD)之電位、電壓或信號顯示為“1”資料，將“L”位準(例如GND)之電位、電壓或信號顯示為“0”資料。又，於以下之圖4、圖5、圖7、圖9中，分別對主要動作對象之電晶體中，接通之電晶體標註￮標記，對斷開之電晶體標註×標記。
[比較例之感測模組之動作例]
圖4係顯示比較例之自資料閂鎖輸出資料之動作。圖5係顯示比較例之對資料閂鎖輸入資料之動作。
如圖4所示，比較例之資料閂鎖LAT’包含電晶體60’、n60’、61’、n61’、62’、n62’、63’、n63’。電晶體60’、n60’係使資料閂鎖 LAT’之各端共同連接於匯流排BB。以電晶體61’、62’構成第1逆變器，以電晶體n61’、n62’構成第2逆變器。又，藉由互相交叉耦合第1、第2逆變器之輸入與輸出，構成正反器。此時，第1、第2逆變器之一端，即電晶體62’、n62’之電流路徑之一端分別經由電晶體63’、n63’連接於電源電壓(VDD)。電晶體63’、n63’係作為抑制貫通電流於第1、第2逆變器流動之控制電晶體發揮功能。
例如，自資料閂鎖LAT’0對資料閂鎖LAT’1傳送“0”資料。重設傳送端資料閂鎖LAT’1，於節點DL’1保持“1”資料。於該狀態，接通資料閂鎖LAT’0之電晶體63’0、n63’0與資料閂鎖LAT’1之電晶體63’1、n63’1。
首先，接通電晶體21，對匯流排BB預充電，於匯流排BB保持“1”資料。
接著，接通資料閂鎖LAT’0之電晶體60’0，自資料閂鎖LAT’0之節點DL’0將“0”資料輸出至匯流排BB。
如圖5所示，接著，接通資料閂鎖LAT’1之電晶體60’1。藉此，自資料閂鎖LAT’0輸出之“0”資料，輸入至資料閂鎖LAT’1之節點DL’1。 此時，斷開電晶體63’1，抑制貫通電流透過電晶體63’1、62’1、61’1自電源電壓(VDD)流向接地電位(GND)。此外，抑制貫通電流自電晶體63’1、62’1，經過匯流排BB及電晶體60’0，透過電晶體61’0，自電源電壓(VDD)流向接地電位(GND)。節點DL’1上之“0”資料係經由第2逆變器使節點nDL’1保持“1”資料。電晶體n60’1為斷開狀態。
[本實施形態之感測模組之動作例]
圖6係顯示本實施形態之自資料閂鎖輸出資料之動作之流程。圖7係顯示本實施形態之自資料閂鎖輸出資料之動作。圖8係顯示本實施形態之對資料閂鎖輸入資料之動作之流程。圖9係顯示本實施形態之對資料閂鎖輸入資料之動作。
以下係例如自資料閂鎖LAT0對資料閂鎖LAT1傳送“0”資料之情形之說明。
如圖6及圖7所示，藉由預充電對匯流排BB充電(S11)。即，對電晶體21賦予“H”位準之控制信號BPC，接通電晶體21。藉此，對匯流排BB充電，於匯流排BB保持“1”資料。於匯流排BBb中，保持與匯流排BB之“1”資料相輔之“0”資料。
接著，重設資料閂鎖LAT1，於節點DL1保持“1”資料(S12)。具體而言，如上述於匯流排BB預充電之狀態，接通電晶體601、n601。對節點DL1充電後斷開電晶體601、n601。
藉由上述動作，於節點DL1保持“1”資料，於節點nDL1保持與節點DL1之“1”資料相輔之“0”資料。藉此，對第1逆變器之電晶體611、621之各閘極，施加“L”位準之電壓。因此，電晶體611斷開，電晶體621接通。又，對第2逆變器之電晶體n611、n621之各閘極，施加“H”位準之電壓。因此，電晶體n611接通，電晶體n621斷開。
接著，對資料閂鎖LAT0之電晶體600賦予“H”位準之控制信號SW0，接通電晶體600(S13)。此時，電晶體n600為斷開狀態。
動作流程係根據節點DL0所保持之資料進行分支(S14)。於本說明中，節點DL0保持之資料係“0”。因此，節點DL0之“0”資料輸出至匯流排BB(S15y)。於節點DL0所保持之資料為“1”時，節點DL0之“1”資料輸出至匯流排BB(S15n)。
於上述(S15y)中，即使接通資料閂鎖LAT0之電晶體600，節點DL0所保持之“0”資料亦不直接傳送至匯流排BB。此係由於與節點DL0比較匯流排BB之距離更長，與節點DL0比較匯流排BB之電容更大之故。因此，節點DL0之電位暫時上升。故，以下之流程係於匯流排BB、bBB之值變化為資料閂鎖LAT0所保持之資料之值後進行。
如圖8及圖9所示，接著，對資料閂鎖LAT1之電晶體601、n601分 別賦予“H”位準之控制信號SW1、nSW1，接通電晶體601、n601(S16)。 藉此，自資料閂鎖LAT0輸出之“0”資料經由匯流排BB輸入至資料閂鎖LAT1之節點DL1。對節點nDL1，經由匯流排BBb輸入與節點DL1之“0”資料相輔之“1”資料(S17)。
於該狀態即使接通資料閂鎖LAT1之電晶體601、n601，資料閂鎖LAT1之節點DL1、nDL1之資料亦不立即切換為“0”資料、或“1”資料。 此外，資料閂鎖LAT1之節點DL1、nDL1之電位係自兩側被推至具有相輔資料之匯流排BB、BBb之電位，暫時變為中間電位。
節點DL1所具有之中間電位係較電源電壓(VDD)更低之電位，係無法使例如電晶體n611完全接通，但未完全斷開程度之電位。即，節點DL1所具有之中間電位係使電晶體n611完全接通之電位、與完全斷開之電位之間之電位。藉此，電晶體n611之電流驅動力降低。因此，抑制貫通電流經由電晶體n621、n611自電源電壓(VDD)流向接地電位(GND)。此外，抑制貫通電流自電晶體64，經過匯流排BBb、電晶體n601，透過電晶體n611，自電源電壓(VDD)流向接地電位(GND)。即，電晶體n611係作為控制電晶體發揮功能。
節點nDL1所具有之中間電位係較接地電壓(GND)更高之電位，係無法使例如電晶體621完全接通，但未完全斷開程度之電位。即，節點DL1所具有之中間電位係使電晶體621完全接通之電位、與完全斷開之電位之間之電位。藉此，電晶體621之電流驅動力降低。因此，抑制貫通電流經由電晶體621、611自電源電壓(VDD)流向接地電位(GND)。此外，抑制貫通電流自電晶體621，經過匯流排BB及電晶體600，透過電晶體610，自電源電壓(VDD)流向接地電位(GND)。即，電晶體621係作為控制電晶體發揮功能。
節點DL1之電位係藉由自匯流排BB輸入之“0”資料之電位，經由中間電位靠向“0”資料之電位。節點DL1之該電位係使電晶體n611慢慢 斷開，使電晶體n621慢慢接通。藉此，節點nDL1之電位靠向“1”資料之電位。
節點nDL1之電位亦係藉由自匯流排BBb輸入之“1”資料之電位，經由中間電位靠向“1”資料之電位。節點nDL1之該電位係使電晶體611慢慢接通，使電晶體621慢慢斷開。藉此，節點DL1之電位係進而靠向“0”資料之電位。
如此，藉由自資料閂鎖LAT0輸出至匯流排BB、BBb之資料，節點DL1、nDL1之電位分別開始變化。開始變化之節點DL1、nDL1之電位係進而分別促進另一節點DL1、nDL1之電位變化。經過某期間後，節點DL1、nDL1之電位分別轉移為“0”資料之電位、及“1”資料之電位，且固定已轉移之狀態。
如以上般，資料閂鎖LAT0之節點DL0之“0”資料傳送至資料閂鎖LAT1之節點DL1並保持。
另，於資料閂鎖LAT1之節點DL1保持“0”資料之情形，即對節點DL1輸入“1”資料之情形時，上述各電晶體61、n61、62、n62之接通與斷開係相反。
具體而言，於節點DL1保持“0”資料之情形時，電晶體61、n62接通，電晶體n61、62斷開。
於節點DL1自“0”資料切換至“1”資料時，若節點DL1、nDL1暫時成為中間電位，則電晶體61、n62之電流驅動力降低，抑制貫通電流。即，於該情形時，電晶體61、n62作為控制電晶體發揮功能。
如此，根據節點DL1最初所保持之資料，電晶體61、n61、62、n62任一者均可作為控制電晶體發揮功能。即，最初接通之電晶體於切換資料時，作為控制電晶體發揮功能。
(4)本實施形態之效果
根據本實施形態，可獲得以下1個或複數個效果。
(A)根據本實施形態，NAND型快閃記憶體1包含複數個資料閂鎖LAT、及於複數個資料閂鎖LAT共有之逆變器IN。逆變器IN係插入至夾持複數個資料閂鎖LAT之相輔匯流排BB、BBb之間。藉此，可一面確保資料閂鎖LAT之動作容限，一面削減資料閂鎖LAT之電晶體數量。
例如，上述比較例之資料閂鎖LAT’包含控制電晶體，即電晶體63’、n63’。控制電晶體係藉由於對資料閂鎖LAT’輸入資料時斷開，而抑制貫通電流於資料閂鎖LAT’之第1、第2逆變器流動。又，抑制貫通電流經過匯流排BB，於例如資料閂鎖LAT’0、LAT’1之2個第1、第2逆變器之間流動。
根據本實施形態，於對資料閂鎖LAT之資料輸入時，包含於資料閂鎖LAT之第1逆變器之任一個電晶體62、61及包含於第2逆變器之任一個電晶體n62、n61之電流驅動力降低，抑制貫通電流。即，該等電晶體作為控制電晶體發揮功能。因此，可抑制貫通電流於第1、第2逆變器流動，可獲得資料閂鎖LAT之動作容限。
又，根據本實施形態，包含於資料閂鎖LAT之第1逆變器之任一個電晶體62、61及包含於第2逆變器之任一個電晶體n62、n61作為控制電晶體發揮功能。因此，無需另外設置控制電晶體即可獲得資料閂鎖LAT之動作容限，可削減資料閂鎖LAT之電晶體數量。因此，削減資料閂鎖LAT所佔之面積。
(B)根據本實施形態，NAND型快閃記憶體1係藉由於複數個資料閂鎖LAT共有之逆變器IN、與夾持複數個資料閂鎖LAT之相輔匯流排BB、BBb，獲得資料閂鎖LAT之動作容限。
於比較例之資料閂鎖LAT’中，於僅排除控制電晶體之情形，為了提高資料閂鎖LAT’之動作容限，必須增大例如電晶體61’、n61’、62’、n62’之通道長度L。藉此，提高電晶體61’、n61’、62’、n62’之 閾值電壓(絕對值)，易因節點DL’、nDL’電位(絕對值)之降低引起電流驅動力之降低。然而，藉此，有難以使電晶體61’、n61’、62’、n62’小型化，或難以使各個電晶體61’、n61’、62’、n62’之間尺寸一致之情形。
根據本實施形態，以相輔匯流排BB、BBb夾持資料閂鎖LAT，使第1、第2逆變器之電晶體61、n61、62、n62具備控制電晶體之功能。 因此，即使例如將電晶體61、n61、62、n62之通道長度設為最小尺寸，亦可確保資料閂鎖LAT充分之動作容限。因此，可進而削減資料閂鎖LAT所佔之面積。
又，根據本實施形態，電晶體61、n61、62、n62之尺寸不受到至少確保動作容限之目的之制約。因此，可比較自由地選擇電晶體61、n61、62、n62之尺寸，可例如使電晶體61、n61、62、n62構成為全部單一之尺寸。因此，電路設計及製造較容易。
又，根據本實施形態，藉由縮小電晶體61、n61、62、n62之通道寬度W，易於因節點DL、nDL電位(絕對值)之降低引起電晶體61、n61、62、n62之電流驅動力之降低。因此，可進一步獲得資料閂鎖LAT之動作容限。進而削減資料閂鎖LAT所佔之面積。
(C)根據本實施形態，資料閂鎖LAT包含：包含於第1逆變器之2個電晶體62、61；包含於第2逆變器之2個電晶體n62、n61；及連接相輔匯流排BB、BBb與資料閂鎖LAT之2個電晶體60、n60。
相對於此，比較例之資料閂鎖LAT’除了包含第1逆變器之電晶體62’、61’；第2逆變器之電晶體n62’、n61’；及連接匯流排BB與資料閂鎖LAT’之電晶體60’、n60’以外，尚包含作為控制電晶體之電晶體63’、n63’。即，資料閂鎖LAT’之電晶體數量係例如8個。
根據本實施形態，可將資料閂鎖LAT之電晶體數量削減為例如6個。
(D)根據本實施形態，於將感測電路SA之個數設為n個，將包含於閂鎖電路LTC之資料閂鎖LAT之個數設為m個時，感測模組12包含(6m+2)×n個電晶體。
相對於此，於比較例中，將感測電路、資料閂鎖LAT’分別設為包含與上述相同數量時，包含8m×n個電晶體。如上述般，若設為m=5、n=16，則於比較例中，整體包含640個電晶體。
根據本實施形態，感測模組12所包含之電晶體數量為例如512個。於該例中，本實施形態之電晶體數量較比較例削減20%。如此，根據本實施形態，較例如使用比較例之資料閂鎖LAT’，可削減電晶體數量。因此，可削減NAND型快閃記憶體1之晶片面積。於NAND型快閃記憶體1包含有複數個資料閂鎖LAT，資料閂鎖LAT對晶片面積帶來之影響較大。
(E)根據本實施形態，於將資料輸入至資料閂鎖LAT時，電晶體60、n60共同接通。節點DL、nDL成為第1、第2逆變器之電晶體61、n61、62、n62中接通之電晶體維持接通之電位與斷開之電位之間的電位。
藉此，包含於資料閂鎖LAT之第1逆變器之電晶體62、61中任一個接通之電晶體、及包含於第2逆變器之電晶體n62、n61中任一個接通之電晶體之電流驅動力降低，並抑制貫通電流。
<其他實施形態>
如以上般，已對實施形態進行說明，但該等實施形態係作為舉例提示者，該等實施形態等之技術思想係並非限定構成構件之材質、形狀、構造、配置等者。該等新穎之實施形態係可以其他各種形態實施，於實施階段中在不脫離其主旨之範圍，可進行各種省略、置換、變更。進而，可藉由上述實施形態等各種階段所包含、揭示之複數個構成要件之適當組合提取各種實施形態。
於上述實施形態中，對感測模組12以包含圖3所示之感測電路SA之例進行說明，但不限定於此。感測電路之電路構成等係可適當選擇。又，包含於感測模組之感測電路及閂鎖電路之個數、包含於閂鎖電路之資料閂鎖及逆變器之個數係任意。例如，可於閂鎖電路包含複數個逆變器。若逆變器之個數少於資料閂鎖之個數，則可獲得削減包含於資料閂鎖之電晶體數量之效果。
於上述實施形態中，對複數個記憶體單元(記憶體單元電晶體MT)平面配置於記憶體單元陣列10內之例進行說明，但不限定於此。實施形態之半導體記憶裝置係可為2維排列記憶體單元之NAND型快閃記憶體，亦可為3維積層記憶體單元之NAND型快閃記憶體。
於上述實施形態中，對半導體記憶裝置為NAND型快閃記憶體之例進行說明，但不限定於此。半導體記憶裝置可不為快閃記憶體，亦可為例如其他之DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等。
20~22‧‧‧電晶體
31‧‧‧電晶體
40~51‧‧‧電晶體
52‧‧‧電容器元件
600‧‧‧電晶體
n600‧‧‧電晶體
60m-1‧‧‧電晶體
n60m-1‧‧‧電晶體
610‧‧‧電晶體
n610‧‧‧電晶體
61m-1‧‧‧電晶體
n61m-1‧‧‧電晶體
620‧‧‧電晶體
n620‧‧‧電晶體
62m-1‧‧‧電晶體
n62m-1‧‧‧電晶體
63‧‧‧電晶體
64‧‧‧電晶體
APC‧‧‧控制信號
BA、BB、BBb‧‧‧匯流排
BDC‧‧‧控制信號
BL‧‧‧位元線
BLC‧‧‧控制信號
BLQ‧‧‧控制信號
BLS‧‧‧控制信號
BLX‧‧‧控制信號
BPC‧‧‧控制信號
BSW0‧‧‧控制信號
BSW1‧‧‧控制信號
CLK‧‧‧時脈信號
DL0‧‧‧節點
nDL0‧‧‧節點
DLm-1‧‧‧節點
nDLm-1‧‧‧節點
GND‧‧‧接地電位
HLL‧‧‧控制信號
IN‧‧‧逆變器
LAT0~LATm-1‧‧‧資料閂鎖
LSL‧‧‧控制信號
LTC‧‧‧閂鎖電路
PA‧‧‧頁面緩衝器
SA‧‧‧感測電路
SCOM‧‧‧節點
SEN‧‧‧節點
SRCGND‧‧‧節點
SSRC‧‧‧節點
SW0‧‧‧控制信號
nSW0‧‧‧控制信號
SWm-1‧‧‧控制信號
nSWm-1‧‧‧控制信號
SU0、SU1‧‧‧感測單元
STB‧‧‧控制信號
VDD‧‧‧電源電壓
XXL‧‧‧控制信號

Claims (20)

  1. 一種半導體記憶裝置，其特徵在於包含：複數個資料閂鎖；及於上述複數個資料閂鎖共有之逆變器；且上述逆變器係插入至夾持上述複數個資料閂鎖之相輔匯流排之間。
  2. 如請求項1之半導體記憶裝置，其中包含：記憶體單元；讀出上述記憶體體單元之資料之感測電路；及可暫時保持關於上述記憶體單元之資料之閂鎖電路；且上述閂鎖電路包含：上述複數個資料閂鎖及上述逆變器。
  3. 如請求項1之半導體記憶裝置，其中上述複數個資料閂鎖各者包含：可保持某資料之第1節點；可保持與上述資料相輔之資料之第2節點；且上述複數個資料閂鎖之各個上述第1、第2節點，係分別連接於上述相輔匯流排。
  4. 如請求項3之半導體記憶裝置，其中上述複數個資料閂鎖各者包含：使上述第1節點連接於上述相輔匯流排之一者之第1傳送電晶體；使上述第2節點連接於上述相輔匯流排之另一者之第2傳送電晶體。
  5. 如請求項1之半導體記憶裝置，其中上述複數個資料閂鎖各者包 含：第1逆變器；及第2逆變器；且於上述複數個資料閂鎖各者中，耦合上述第1逆變器之輸入與上述第2逆變器之輸出，耦合上述第1逆變器之輸出與上述第2逆變器之輸入。
  6. 如請求項5之半導體記憶裝置，其中上述複數個資料閂鎖各者之上述第1逆變器包含：p通道MOS電晶體；及n通道MOS電晶體；上述複數個資料閂鎖各者之上述第2逆變器包含：p通道MOS電晶體；及n通道MOS電晶體。
  7. 如請求項1之半導體記憶裝置，其中上述複數個資料閂鎖各自包含：包含於第1逆變器之2個電晶體；包含於第2逆變器之2個電晶體；及將上述複數個資料閂鎖逐一連接於上述相輔匯流排之2個傳送電晶體。
  8. 如請求項1之半導體記憶裝置，其中上述逆變器包含：p通道MOS電晶體；及n通道MOS電晶體。
  9. 如請求項1之半導體記憶裝置，其中上述逆變器包含2個電晶體。
  10. 如請求項2之半導體記憶裝置，其中於將上述感測電路之個數設為n個，將包含於上述閂鎖電路之上述複數個資料閂鎖之個數設 為m個時，包含(6m+2)×n個電晶體。
  11. 如請求項4之半導體記憶裝置，其中於自上述複數個資料閂鎖之1個輸出資料時，於上述複數個資料閂鎖之1個中，接通上述第1傳送電晶體、與上述第2傳送電晶體中任一個。
  12. 如請求項4之半導體記憶裝置，其中對上述複數個資料閂鎖之1個輸入資料時，於上述複數個資料閂鎖之1個中，接通上述第1傳送電晶體、與上述第2傳送電晶體。
  13. 如請求項12之半導體記憶裝置，其中上述複數個資料閂鎖各者包含：包含電晶體之第1逆變器；及包含電晶體之第2逆變器；且於上述複數個資料閂鎖之1個中，於接通上述第1傳送電晶體、與上述第2傳送電晶體時，上述複數個資料閂鎖之1個之上述第1、第2節點成為如下電位：上述複數個資料閂鎖之1個的上述第1、第2逆變器接通之電晶體，係成為維持接通之電位與斷開之電位之間的電位。
  14. 如請求項1之半導體記憶裝置，其中上述半導體記憶裝置係2維排列記憶體單元之NAND型快閃記憶體。
  15. 如請求項1之半導體記憶裝置，其中上述半導體記憶裝置係3維積層記憶體單元之NAND型快閃記憶體。
  16. 一種半導體記憶裝置，其特徵在於包含：記憶體單元；讀出記憶體單元之資料之感測電路；及可暫時保持關於上述記憶體單元之資料之閂鎖電路；且上述閂鎖電路包含： 複數個資料閂鎖；及於上述複數個資料閂鎖共有之逆變器；且上述逆變器係插入至夾持上述複數個資料閂鎖之相輔匯流排之間。
  17. 如請求項16之半導體記憶裝置，其中上述複數個資料閂鎖各者包含：可保持某資料之第1節點；可保持與上述資料相輔之資料之第2節點；使上述第1節點連接於上述相輔匯流排一者之第1傳送電晶體；及使上述第2節點連接於上述相輔匯流排另一者之第2傳送電晶體。
  18. 如請求項16之半導體記憶裝置，其中於將上述感測電路之個數設為n個，將包含於上述閂鎖電路之上述複數個資料閂鎖之個數設為m個時，包含(6m+2)×n個電晶體。
  19. 如請求項17之半導體記憶裝置，其中於對上述複數個資料閂鎖之1個輸入資料時，於上述複數個資料閂鎖之1個中，接通上述第1傳送電晶體、與上述第2傳送電晶體。
  20. 如請求項16之半導體記憶裝置，其中上述半導體記憶裝置係2維排列上述記憶體單元之NAND型快閃記憶體，或3維積層上述記憶體單元之NAND型快閃記憶體。
TW103137070A 2014-08-28 2014-10-27 Semiconductor memory device TWI549133B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/072611 WO2016031023A1 (ja) 2014-08-28 2014-08-28 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201608571A TW201608571A (zh) 2016-03-01
TWI549133B true TWI549133B (zh) 2016-09-11

Family

ID=55398961

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103137070A TWI549133B (zh) 2014-08-28 2014-10-27 Semiconductor memory device

Country Status (4)

Country Link
US (1) US10049751B2 (zh)
CN (1) CN106575525B (zh)
TW (1) TWI549133B (zh)
WO (1) WO2016031023A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019036375A (ja) * 2017-08-17 2019-03-07 東芝メモリ株式会社 半導体記憶装置
US11862287B2 (en) 2021-08-06 2024-01-02 Macronix International Co., Ltd. Managing page buffer circuits in memory devices
JP2023045647A (ja) 2021-09-22 2023-04-03 キオクシア株式会社 半導体記憶装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US20080273386A1 (en) * 2007-05-04 2008-11-06 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
TWI319578B (en) * 2006-02-15 2010-01-11 Micron Technology Inc Memory latch circuit, flash memory device, memory ststem, memory module and method for reading pages zero and one data of multiple pages of multiple level cell memory device
US20110141814A1 (en) * 2009-12-15 2011-06-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
TW201407623A (zh) * 2012-08-01 2014-02-16 Powerchip Technology Corp 非揮發性半導體記憶體裝置及其讀出方法
TW201415463A (zh) * 2012-10-11 2014-04-16 Winbond Electronics Corp 非揮發性半導體記憶體及資料讀出方法
US20140185383A1 (en) * 2012-12-27 2014-07-03 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087573A (ja) * 1994-06-14 1996-01-12 Mitsubishi Electric Corp 半導体記憶装置と、そのデータの読出および書込方法
JP3220027B2 (ja) 1996-11-01 2001-10-22 日本電気株式会社 半導体記憶装置
JP3886673B2 (ja) 1999-08-06 2007-02-28 株式会社東芝 不揮発性半導体記憶装置
US6536003B1 (en) * 2000-02-08 2003-03-18 Infineon Technologies Ag Testable read-only memory for data memory redundant logic
JP4223214B2 (ja) 2001-11-30 2009-02-12 株式会社半導体エネルギー研究所 半導体装置、画像表示装置、及び電子機器
US6768348B2 (en) 2001-11-30 2004-07-27 Semiconductor Energy Laboratory Co., Ltd. Sense amplifier and electronic apparatus using the same
JP2004326974A (ja) * 2003-04-25 2004-11-18 Toshiba Corp 半導体集積回路装置及びｉｃカード
US7349266B2 (en) * 2004-06-10 2008-03-25 Freescale Semiconductor, Inc. Memory device with a data hold latch
US7349271B2 (en) * 2005-10-13 2008-03-25 International Business Machines Corporation Cascaded test circuit with inter-bitline drive devices for evaluating memory cell performance
JP2009193620A (ja) * 2008-02-13 2009-08-27 Toshiba Corp 不揮発性半導体記憶装置
JP5417952B2 (ja) * 2009-04-08 2014-02-19 富士通セミコンダクター株式会社 半導体メモリおよびシステム
TWI459401B (zh) * 2011-03-09 2014-11-01 Etron Technology Inc 應用於一記憶體電路內複數個記憶區塊的栓鎖系統
KR20130011058A (ko) * 2011-07-20 2013-01-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
JP2013062001A (ja) 2011-09-12 2013-04-04 Toshiba Corp 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
TWI319578B (en) * 2006-02-15 2010-01-11 Micron Technology Inc Memory latch circuit, flash memory device, memory ststem, memory module and method for reading pages zero and one data of multiple pages of multiple level cell memory device
US20080273386A1 (en) * 2007-05-04 2008-11-06 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
US20110141814A1 (en) * 2009-12-15 2011-06-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
TW201407623A (zh) * 2012-08-01 2014-02-16 Powerchip Technology Corp 非揮發性半導體記憶體裝置及其讀出方法
TW201415463A (zh) * 2012-10-11 2014-04-16 Winbond Electronics Corp 非揮發性半導體記憶體及資料讀出方法
US20140185383A1 (en) * 2012-12-27 2014-07-03 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
WO2016031023A1 (ja) 2016-03-03
CN106575525B (zh) 2020-09-25
CN106575525A (zh) 2017-04-19
US20170154658A1 (en) 2017-06-01
US10049751B2 (en) 2018-08-14
TW201608571A (zh) 2016-03-01

Similar Documents

Publication Publication Date Title
US8923074B2 (en) Semiconductor memory device
US8144509B2 (en) Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
US8363486B2 (en) Nonvolatile semiconductor memory device
TW200842872A (en) Semiconductor memory device
JP2009230798A (ja) 磁気記憶装置
JP5665789B2 (ja) コンフィギュレーションメモリ
US9190158B2 (en) Non-volatile semiconductor memory device and reading-out method therefore
JPWO2015083754A1 (ja) Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置
JP2014179142A (ja) 半導体記憶装置
TW201643882A (zh) 快閃路徑中的高速高電壓耐受性電路
US8189392B2 (en) Page buffer circuit
TWI549133B (zh) Semiconductor memory device
US9208830B2 (en) Semiconductor memory device
TWI644316B (zh) 半導體儲存裝置
US20150078102A1 (en) Nonvolatile semiconductor memory device and data transmission method
JP5150932B2 (ja) 半導体記憶装置
US20150310909A1 (en) Optimization of circuit layout area of a memory device
US20150016205A1 (en) Semiconductor circuit
US8842489B2 (en) Fast-switching word line driver
US8374041B2 (en) Transfer circuit, nonvolatile semiconductor device using the same, and transfer method of the same
US8995214B2 (en) Nonvolatile semiconductor memory
TWI534802B (zh) 半導體儲存器
US10984874B1 (en) Differential dbus scheme for low-latency random read for NAND memories
JP4872976B2 (ja) 強誘電体メモリ装置
JP2013069357A (ja) 半導体記憶装置