TWI534802B - 半導體儲存器 - Google Patents

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TWI534802B TW102124884A TW102124884A TWI534802B TW I534802 B TWI534802 B TW I534802B TW 102124884 A TW102124884 A TW 102124884A TW 102124884 A TW102124884 A TW 102124884A TW I534802 B TWI534802 B TW I534802B
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Description

半導體儲存器
本公開涉及一種靜態讀寫儲存器(SRAM)單元，更具體地，涉及一種五晶體SRAM單元。
隨機存取儲存器(RAM)單元是半導體儲存器，用於以單個位元值儲存訊息。靜態隨機存取儲存器(SRAM)單元是RAM單元的一種，其利用雙穩態閂鎖電路儲存一個位元值，由一對交叉耦接的反相器形成。該雙穩態鎖閉電路包括四個電晶體，但是需要額外的電晶體如存取電晶體從而使得儲存器控制器能夠讀取該單元的內容以及將數據寫入該單元。
SRAM單元可連接在一起以形成一個陣列。在不斷收縮的現代電子世界中，SRAM陣列很方便，因為與獨立操作的孤立SRAM單元相比，大量的SRAM可配置在一個較小的物理空間。SRAM陣列通常利用連接在柵格的許多單個SRAM單元來設計，其具有一個單個的SRAM單元用作可設定地址的行和列系統的一部分。由於只要該行和列的地址與單個的SRAM單元相聯任何特定的單元值可在任何特定的時間被存取，儲存器控制器與儲存器驅動電路一起能夠以隨機的方式讀取和/或寫入SRAM陣列。
因為該SRAM單元有保持一個位元值的能力，改變所述單元位元值可包括通過利用該存取電晶體旨在克服一些鎖閉電路電晶體狀態的各種工藝。為克服該存取電晶體狀態，需要額外的功率，這造成不希望有的尺寸增加。該額外存取電晶體和該增加的存取電晶體尺寸限制了SRAM陣列的物理尺寸的進一步減少。
本文公開了一種半導體儲存器，該半導體儲存器包括：彼此交叉耦接的第一反相器和第二反相器；耦接至第一反相器的輸入端的存取開關；耦接至存取開關的第一控制線；以及耦接至第二反相器的第二控制線；其中第一反相器和第二反相器被配置為響應於第一控制線被驅動至高於參考電壓以及第二控制線被驅動至低於參考電壓來不相等地偏置。
優選地，存取開關是存取電晶體。
優選地，第一反相器和第二反相器均包括第一p通道電晶體和第二n通道電晶體。
優選地，存取電晶體、第一p通道電晶體及第二n通道電晶體是金屬氧化物半導體場效應電晶體(MOSFET)。
優選地，參考電壓是半導體儲存器的電源電壓。
優選地，第一控制線是位元線(BL)，並且第二控制線是寫位線(WBL)。
優選地，該半導體儲存器進一步包括：第三控制線，耦接至存取電晶體，其中第三控制線是被配置為控制存取電晶體的導電模式的字線(WL)。
優選地，第一反相器或第二反相器的第一p通道電晶體耦接至寫位線。
優選地，位元線被驅動至高於參考電壓並且寫位線基本上同時被驅動至低於參考電壓以促進寫操作。
本文還公開了一種半導體儲存器，該半導體儲存器包括：彼此交叉耦接的第一反相器和第二反相器；第一反相器具有第一p通道電晶體，第一p通道電晶體耦接至電源線和第一n通道電晶體；第二反相器具有第二p通道電晶體，第二p通道電晶體耦接至寫位線(WBL)和第二n通道電晶體；第一p通道電晶體和第一n通道電晶體均耦接至存取電晶體，存取電晶體耦接至位元線 (BL)。
優選地，第一n通道電晶體和第二n通道電晶體被配置為響應於寫位線被驅動至低於電源電壓以及位元線被驅動至高於電源電壓來不相等地偏置。
優選地，半導體儲存器進一步包括：第三控制線，耦接至存取電晶體，其中第三控制線是被配置為控制電晶體的導電模式的字線(WL)。
優選地，第一n通道電晶體、第二n通道電晶體、第一p通道電晶體、第二p通道電晶體及存取電晶體是金屬氧化物半導體場效應電晶體(MOSFET)。
優選地，寫位線被驅動至低於電源電壓並且位元線基本上同時被驅動至高於電源電壓以促進寫操作。
本文還公開了一種半導體儲存器，該半導體儲存器包括：彼此交叉耦接的第一反相器和第二反相器；具有多條控制線的第一端口；具有多條控制線的第二端口；第一反相器具有均耦接至第一端口的第一p通道電晶體和第一n通道電晶體；以及第二反相器具有均耦接至第二端口的第二p通道電晶體和第二n通道電晶體；其中第一n通道電晶體和第二n通道電晶體被配置為響應於與第一端口相關聯的多條控制線的一部分被驅動至高於電源電壓以及與第一端口相關聯的多條控制線的一部分被驅動至低於電源電壓來不相等地偏置。
優選地，多條控制線包括：寫位線(WBL)；位元線(BL)；以及字線(WL)。
優選地，第一端口和第二端口的每一個端口進一步包括：耦接至相應反相器的存取電晶體，其中位元線和字線耦接至存取電晶體，字線被配置為控制存取電晶體的導電模式。
優選地，寫位線被驅動至低於電源電壓並且位元線基本上同時被驅動至高於電源電壓以促進寫操作。
優選地，第一端口和第二端口來自均具有多條控制線的多個端口之中，並且多個端口的一部分共享寫位線。
優選地，多個端口被配置為使多個裝置之中的半導體儲存器能夠共享存取。
101‧‧‧儲存器總線
102‧‧‧儲存器控制器
103‧‧‧控制線
104‧‧‧儲存器介面
200‧‧‧SRAM單元
202、204‧‧‧對應反相器
300‧‧‧時序圖
302‧‧‧數據讀取步驟
304‧‧‧數據讀取步驟
350‧‧‧時序圖
352、354‧‧‧數據寫入步驟
402.1‧‧‧公共字線
404.1、404.2‧‧‧公共位元線
406.1、406.2‧‧‧公共寫位線
408.1‧‧‧SRAM單元
412、414‧‧‧連接點
500‧‧‧SNM圖
501.1、501.2‧‧‧電壓轉換曲線
502.1、502.2‧‧‧轉換曲線
503‧‧‧轉換點
504‧‧‧電壓
505‧‧‧電壓
600‧‧‧雙端口SRAM單元
700‧‧‧四端口SRAM單元
402.I‧‧‧公共字線
404.N‧‧‧公共位元線
406.N‧‧‧公共寫位線
408.K‧‧‧連接SRAM單元
圖1示出了根據本公開示例性實施方式的儲存器模組的框圖。
圖2示出了根據本公開示例性實施方式的五電晶體SRAM單元的示意圖。
圖3A示出了根據本公開示例性實施方式的五電晶體SRAM單元執行讀操作的時序圖。
圖3B示出了根據本公開示例性實施方式的對五電晶體SRAM單元執行寫操作的時序圖。
圖4示出了根據本公開示例性實施方式的五電晶體SRAM單元的陣列示意圖。
圖5示出了根據本公開示例性實施方式的SRAM單元的靜躁容限(SNM)的圖形表示。
圖6示出了根據本公開示例性實施方式的六電晶體雙端口位元單元的示意圖；以及 圖7示出了根據本公開示例性實施方式的八電晶體四端口位元單元的示意圖。
現將參考附圖對本公開進行描述。在附圖中，相似參考標號表示相同、功能上相似和/或結構上相似的元件。通過參考號最左邊的數字(幾個數字)來表示其中元件首先出現的示圖。
以下詳細說明參考附圖從而闡明本公開的示例實施方式。在詳細說明中提及的“一個示例性實施方式”、“示例性實施方式”、“實例的示例性實施方式”等是表示所述例性實施方式可包括一個具體的特點、結構或特徵，但不是所有的示例性實施方 式必須包括該具體的特點、結構或特徵。另外，這些短語不必指代同一示例性實施方式。進一步，結合示例性實施方式對一個具體的特徵、結構或特性進行說明時，無論是否明確指出，本領域的技術人員在其知識範圍內可結合其他示例性實施方式影響該特徵，結構或特性。
本文中描述的示例性實施方式僅供說明而不用於限制。其他示例性實施方式也是有可能的，且在本公開的實質和範圍之內也可對示例性實施方式做出改進。因此，此具體實施方式並非用於限制本公開。準確來說，本公開的範圍只受申請專利範圍及其等同物的限制。
本發明的實施方式可以硬體、固件、軟體或相關任何組合來實施。本公開的實施方式也可作為儲存在機器可讀介質上的指令來實現，這些指令可通過一個或一個以上的處理器來讀取和執行。機器可讀介質可包括用於以機器(例如計算設備)可讀的形式儲存或傳輸訊息的任何機械裝置。例如，機器可讀介質可包括只讀儲存器(ROM)；隨機存取儲存器(RAM)，磁盤儲存介質；光儲存介質；快閃儲存器件；電、光、聲音或其他形式的傳播訊號(例如載波、紅外訊號、數位訊號等)及其他。進一步，在本文中固件、軟體、程序及指令可被描述為進行特定動作。然而，應當理解，該描述僅僅為了方便且該動作事實上由執行固件、軟體、程序及指令等的計算器件、處理器、控制器或其他的器件引起的。
下文中示例性實施方式的詳細說明將完全地揭示本公開的一般本質，使得本領域技術人員可運用其知識通過適當的實驗在不偏離本公開的實質及範圍的情況下在不進行不適當的實驗的情況下輕易地修改和/或適配該示例性實施方式的各種應用。因此，基於在本文中提出的教導和指導，這些適配和修改意圖是在示例性實施方式的意義及多個同等物的範圍之內。應理解，本文中的措 辭或術語是為了描述而非限制的目的，因此，本說明書的術語或措辭應根據本文中的教學而由本領域技術人員理解。
除非另外指出，否則遍及本公開提供的附圖不應理解為按比例繪製的圖樣。更具體地，時序圖可能被誇大和/或是非連續的以提供對示例性實施方式的更好的描述。這種誇大和/或非連續性還可以在軸、步驟和/或單個元件間改變從而更清晰地證明示例性實施方式的概念。
該邏輯電平和/或默認電壓狀態只為了示例的目的提供。本領域中的技術人員將理解邏輯電平可以是相反的，使得主張電晶體使用低電平有效或高電平有效邏輯方案。相似地，可修改默認、上拉和/或下拉電壓狀態以適應合適的邏輯實施方式。數據線從一個狀態到另一個狀態的轉變不應被解釋為先前的狀態是默認、標準、靜態和/或不變的狀態。
儘管本公開的描述在SRAM的方面進行描述，但是在不偏離本公開的實質和範圍的條件下，本領域的技術人員將能意識到本公開可應用於其他類型的儲存器。例如，儘管本公開使用SRAM儲存器控制器和SRAM儲存器驅動器來描述，但是在不偏離本公開的實質和範圍的情況下，本領域的技術人員將意識到這些SRAM儲存裝置的功能可被應用到使用此外的類型的儲存器(諸如DRAM，或非易失性儲存器)的其他儲存器裝置。
示例性儲存器介面
圖1示出了根據本公開示例性實施方式的儲存器模組的框圖。儲存器模組100包括儲存器控制器102，儲存器介面104，和儲存器106。例如，儲存器控制器102可包括處理器、CPU、專用集成電路(ASIC)或優先級控制器。例如，儲存器介面104可包括解碼器電路、儲存器驅動器、緩衝器和/或鎖存器，它們被配置為向和從儲存器106尋址、存取、寫入和/或讀取數據。儲存器介面104通過儲存器總線101與儲存器控制器102通訊。例如，儲 存器介面104的任何、一些或所有功能可整合成儲存器控制器102的一部分以促進來自儲存器控制器102的對儲存器106的直接通訊和控制。
儲存器介面104使用控制線103與儲存器106連接。基於與儲存器控制器102的通訊，儲存器介面104可將控制線103驅動至不同的電壓電平。儲存器控制器102和/或儲存器介面104可將任何、一些或所有控制線103的電壓電平相對於彼此動態地改變，或將任何、一些或所有控制線103持續任何時長地保持在靜態的、不變的值。控制線103的電壓電平狀態允許儲存器控制器102從儲存器106讀取數據以及將數據寫入至儲存器106。
示例性五電晶體SRAM單元
圖2示出了根據本公開的示例性實施方式的五電晶體SRAM單元的示意圖。五電晶體SRAM單元200由一對交叉耦接的反相器202及204以及由單個n通道存取電晶體N2表示的存取開關形成。獨立的SRAM單元200可表示儲存器106的示例性實施方式。反相器202包括p通道電晶體P0和n通道電晶體N0，其具有輸入節點Q和輸出節點QN。反相器204包括p通道電晶體P1和n通道電晶體N1，其具有輸入節點QN和輸出節點Q。存取電晶體N2控制對節點Q的存取以讀取由節點Q的電壓電平表示的數據位並且將數據位寫入節點Q。儘管圖2所示的電晶體表示為MOSFET電晶體，但是應注意本公開不限於此。在不偏離本公開的實質和範圍的情況下，SRAM單元200可使用對於本領域技術人員顯而易見的各種類型的電晶體或任何其他類型的開關裝置來實現。
存取電晶體N2連接至位元線(BL)和字線(WL)。字線生效以便將節點Q的電壓傳輸至BL來讀取Q數據位，或將BL的電壓傳輸至節點Q來寫入Q數據位。電晶體P0連接至用於連同WL和BL一起執行寫操作的寫位線(WBL)。BL、WL和WBL可代表控制線103的示例性實施方式。
例如，當節點Q的閘極電壓是諸如邏輯0的低電壓時，電晶體P0導通，由此，假如WBL處於足夠高的電壓(諸如Vdd、邏輯1或偏離Vdd的值)，則WBL的電壓基本上傳輸至節點QN，從而使汲源電流流經P0。例如，當節點QN的閘極電壓是諸如邏輯0的低電壓時，電晶體P1導通，由此，電源電壓Vdd基本上傳輸至節點Q。電晶體N0在正閘極電壓Q施加至閘極時導通，由此節點QN放電至地(邏輯0)。電晶體N1在節點QN的正閘極電壓施加至閘極時導通，由此節點QN放電至地(邏輯0)。
由於節點Q的電壓傳輸至BL，所以存取電晶體N2連接至節點Q且當WL生效時可讀取Q數據位。當WL生效時，存取電晶體N2導通，將BL電壓傳輸至節點Q以寫入數據位。例如，在讀取Q數據位時，儲存器控制器102可將BL配置為儲存器介面104的輸入，而在儲存器控制器102寫入Q數據位時，儲存器控制器102可將BL配置為儲存器介面104的輸出。儲存器介面104可被配置為(為了提供示例)雙向緩衝器電路。
WBL可由BL和WL獨立驅動。更具體地，例如，WBL可保持在高電壓電平(諸如邏輯1)，即對於讀操作基本上是靜態。例如，當SRAM單元200處於不能從SRAM單元200讀取或對SRAM單元200寫入數據的“保持”狀態時，WBL也可保持在高電壓電平(諸如邏輯1)。此外，例如當儲存器控制器102執行寫操作時，WBL被驅動至偏離高電壓電平(諸如邏輯1或Vdd)的電壓電平。
例如，SRAM單元200、儲存器控制器102和/或儲存器介面104可被實現為單個集成電路(IC)、半導體裸片、芯片的一部分和/或被集成為印刷電路板(PCB)設計的一部分。此外，SRAM單元200、儲存器控制器102和/或儲存器介面104中的任何、一些或所有都可實現為分開的和/或彼此相關的外部組件。
例如，儘管Q和QN數據位被描述為數位值，但是應注意，在狀態轉換期間可存在節點Q和QN的值將在邏輯高和邏輯低值 之間變化的過渡狀態。在節點Q和/或QN的電壓電平也可從電源Vdd(邏輯高)和地(邏輯低)偏離至邏輯電平電壓邊界之內和之外的電壓電平。此外，儘管SRAM單元200是數位儲存器儲存系統，但是WBL、BL、WL和/或Vdd的電壓電平可以是類比值。WBL、BL、WL和/或Vdd中的任何、一些或所有可以是變化的、脈衝的、閃動的(strobe)和/或保持恒定。
示例性讀操作的時序圖
圖3A示出了根據本公開示例性實施方式的從五電晶體SRAM單元執行讀操作的時序圖。時序圖300示出了從SRAM單元200執行讀操作的不同電壓電平的時序。參考圖2，示出了WL、Q數據和BL的電壓電平。例如，因為WBL的狀態可保持在基本上的恒定值(諸如邏輯1)從而在讀操作期間不影響SRAM單元200的狀態，所以圖3A中未示出WBL線。更具體地，只要WBL的電壓保持在電晶體N1的閾值電壓以上且不降至使P0由於缺乏流經P0的汲源電流而不再導通的足夠低的電平，SRAM單元200的狀態就將在讀操作期間保持穩定。例如，WBL可由儲存器控制器102和/或儲存器介面104設置為默認電壓電平，使得當在P0的閘極處提供低電壓(諸如邏輯0)時，P0處有足夠的汲源電流。
數據讀取步驟302示出了與具有為0的Q數據位邏輯值的SRAM單元200對應的時序和電壓電平。例如，在數據讀取步驟302中，BL線預充電至Vdd且WL被驅動至諸如邏輯1的高值，這使存取電晶體N2接通一段時間。如在圖3A中的在BL處的預充電電壓的近似指數衰減所示，在存取電晶體N2接通的時間幀期間，BL通過N2和N1放電至地。在儲存器控制器102完成數據讀取步驟之後，BL在預期有下一次數據讀取的情況下被預充電至Vdd。在BL放電的短暫時間段期間，Q值在跌回地之前由於由預充電的BL電壓引入的增高的電壓而稍微增加。
“數據讀取”線代表在數據讀取步驟302期間由儲存器控制 器102讀取的SRAM單元200數據值。例如，儘管BL值能以不會降至地的方式放電，但是儲存器控制器102和/或SRAM單元200可被配置為提供足夠的時間來允許BL充分地放電至代表邏輯0的閾值。另外例如，可使用靈敏放大器來檢測Q數據位元值和參考值之間的差，由此加快儲存器控制器102檢測Q數據位元值的能力。數據讀操作由“數據讀取”線從邏輯1(Vdd)到邏輯0(GND)的轉換來表示。
數據讀取步驟304示出了與具有為1的Q邏輯值的SRAM單元200對應的時序和電壓電平。在這種情況下，WL被再次驅動至高值且BL被預充電至Vdd。然而，由於BL已經充電至Vdd且P1導通，BL短暫地浮動至表示通過接通N2而引入的額外阻抗的稍微較低的電壓電平，這暫時減少了源於Vdd的經過P1和N2的組合的電流。該“數據讀取”線反映由從邏輯0至邏輯1的轉換示出的SRAM單元200的值。
示例性寫操作的時序圖
圖3B示出了根據本公開的示例性實施方式的對五電晶體SRAM單元執行寫操作的時序圖。時序圖350示出了為了將數據寫入SRAM單元200的各種電壓電平的時序。參考圖2，示出了WL、Q/QN數據、BL和WBL的電壓電平。
數據寫入步驟352示出了與儲存器控制器102將0寫入SRAM單元200對應的時序和電壓電平。在數據寫入步驟352期間，WL被驅動以接通N2。假設SRAM單元200中儲存的之前的數據值為1，則電晶體P1和N0在數據寫入步驟352之前接通，而電晶體P0和N1在數據寫入步驟352之前關閉。
例如，為了將在SRAM單元200中儲存的邏輯值1重寫為邏輯值0，BL被驅動至諸如邏輯0的低電壓，同時WL生效。為了將邏輯0寫入SRAM單元200，Q節點的值必須下降直至電晶體N0斷開而電晶體P0接通為止。因此，在數據寫入步驟352期間， 由於電晶體P1導通而將Q節點的電壓上拉至Vdd並且由於N2導通而將Q節點的電壓下拉至BL電壓，電晶體P1和N2進行競爭。因為n通道電晶體的遷移率大於p通道電晶體的遷移率，所以在節點Q的電壓將下降直到電晶體N0關閉為止。例如，如圖3B所示，假如WBL的電壓是足夠高的電壓(諸如邏輯1)，則WBL電壓將會隨著P0的接通而傳輸到QN節點，將N1接通並將Q節點强制到低電壓(諸如邏輯零或地)。
數據寫入步驟354示出了與儲存器控制器102將1寫入SRAM單元200對應的時序和電壓電平。在數據寫入步驟354過程中，WL被驅動以接通N2。假設SRAM單元200中儲存的先前數據值為0，則電晶體P0和N1在數據寫入步驟354之前接通而電晶體P1和N0在數據寫入步驟354之前關閉。
例如，為了將SRAM單元200儲存的邏輯值0重寫為邏輯值1，BL被驅動至諸如邏輯1的高電壓，同時WL生效。為了將邏輯1寫入SRAM單元200，Q節點的值必須增加直至電晶體N0接通而電晶體N1關閉為止。因此，在數據寫入步驟354期間，由於電晶體N1的導通而將Q節點的電壓下拉至地並且由於N2的導通而將Q節點的電壓上拉至BL電壓，電晶體N1和N2進行競爭。當N通道電晶體N0和N1尺寸相似時，二者可吸收和引起近似相同的電流。不希望增加一個N通道電晶體的尺寸，因為這將導致整個SRAM單元200的尺寸增加。因此，電晶體N0和N1以不同的閘源電壓偏置從而促進數據寫入步驟354。
為了改變電晶體N0和N1的偏置，BL和WBL的電壓電平在WL生效之前作為預寫入步驟而被驅動至從Vdd偏離的不同的電壓電平。BL被驅動至超出Vdd電壓Vu的電壓電平。當WL在數據寫入步驟354中生效時，在電晶體N0的閘極設有增加的BL電壓電平Vdd+Vu。電晶體N0的閘源電壓的這種增加加强了電晶體N0的偏置。
電壓Vu還控制數據可被寫入SRAM單元200的速度，允許該單元中的數據狀態通過較高的電壓電平Vdd+Vu利用較快的寫入步驟354來改變。電壓Vu可從0伏特變化至作為SRAM單元200的電晶體規格的函數的電壓限制。更具體地，電壓Vdd+Vu具有由SRAM單元200中的電晶體的最大電壓處理能力施加的上限。
與BL電壓電平的增加一起，WBL電壓電平在WL生效前降低。因為當Q節點為0時電晶體P0接通，所以在電晶體N1的閘極設有降低的電壓電平Vdd-Vl，這削弱了電晶體N1的偏置。電壓Vl是電晶體P1的尺寸的函數，其影響在節點QN的電壓。換言之，電壓Vdd-Vl具有作為接通電晶體N1所需的閾值電壓的下限。因此，當WL生效時，電晶體N0和N1有利地不相等地偏置以允許較强偏置的電晶體N0更容易地導通至地並且强制QN節點為0。當QN節點被强制為0時，電晶體P1導通，且SRAM單元穩定而Q被設置為1。
示例性五電晶體SRAM單元陣列
圖4示出了根據本公開示例性實施方式的五電晶體SRAM單元的陣列的示意圖。SRAM單元陣列400包括單獨的SRAM單元408(表示為408.1至408.k)的連接的柵格圖案，本文中k表示SRAM單元陣列400中的SRAM單元的數量。單獨的SRAM單元408.1至408.k可各自表示SRAM單元200的示例性實施方式。儘管圖4將SRAM單元陣列400示出為SRAM單元408.k的3x3陣列，但是SRAM單元陣列400的真正實現通常在量級上會大於如圖4所示的9位容量。
SRAM單元陣列400的SRAM單元408.1至408.k中的每一個均連接至公共字線(WL)402.1至402.i、公共位元線(BL)404.1至404.n及公共寫位線(WBL)406.1至406.n。字線402.1至402.i連接SRAM單元408.1至408.k，其如連接點410所示共享一行。給定的SRAM單元陣列400的字線總數由WL0至WLi表示，其 中i表示SRAM單元陣列400中的行數。類似地，位元線404.1至404.n連接SRAM單元408.1至408.k，其如連接點412所示共享所有列，且寫位線406.1至406.n也連接SRAM單元408.1至408.k，其如連接點414所示共享所有列。給定的SRAM單元陣列400的位元線及寫位線總數由BL0至BLn和WBL0至WBLn來表示，其中n表示SRAM單元陣列400的列數。儘管字線402.1至402.i、位元線404.1至404.n以及寫位線408.1至408.k互相交叉從而連接SRAM單元陣列400的相應的行和列，但是如由圖4中的虛線所示，字線402.1至402.i、位元線404.1至404.n以及寫位線406.1至406.n各自均不相連。
為了存取SRAM單元陣列400的具體SRAM單元408，儲存器控制器102和/或儲存器介面104可被配置為存取與SRAM單元408的地址對應的具體的SRAM單元408。例如，儲存器控制器102可以通過相應地驅動WL1、BL1和WBL1來存取中心SRAM單元408。更具體地，儲存器控制器102可根據與所希望的讀取或寫入功能相關聯的圖3A到圖3B來驅動WL1、BL1和/或WBL1線。
例如，為了讀取中心SRAM單元408，WBL1線可保持諸如邏輯1的高電壓電平，因為這不影響SRAM單元陣列400中的任何單元的狀態。然後，例如，BL1線被預充電至諸如邏輯1的高電壓電平，且WL1線被驅動以讀取中心SRAM單元408中的數據。
為了寫入中心SRAM單元408，根據圖3B來驅動WL1、BL1及WBL1線。寫入單個SRAM單元408不影響SRAM單元陣列400中的其他SRAM單元408的狀態。當邏輯1被寫入儲存著0值的中心SRAM單元408時，BL1線增加至Vdd+Vu而WBL1線降低至Vdd-Vl。參考回圖2，只要WBL1的電壓將節點QN維持在電晶體N1的閾值電壓以上而不降至使P1導通的足夠低的低電平，SRAM單元陣列400的SRAM單元408就將保持在一個無變化的 狀態。因為當WL1也生效時BL1的電壓僅被傳輸至靜態儲存器單元408，所以增加BL1上的電壓不影響其他單元408。
示例性靜噪容限示圖
圖5示出了根據本公開的示例性實施方式的SRAM單元的靜躁容限(SNM)的圖形表示。SNM是在Q和QN處的電壓的保持狀態“反置”或改變狀態之前SRAM單元200在節點Q和QN處能經受的電壓噪音量的度量。SNM圖500示出了均與SRAM單元200的反相器對應的兩組電壓轉換曲線。電壓轉換曲線501.1對應反相器202的電壓轉換曲線，而電壓轉換曲線501.2對應反相器204的電壓轉換曲線。更具體地，電壓轉換曲線501.1表示通過改變節點Q的輸入電壓的節點QN的輸出電壓。同樣地，電壓轉換曲線501.2表示通過改變節點QN的輸入電壓的節點Q的輸出電壓。
例如，如轉換點503所示，假設節點QN的電壓初始為0而節點Q的電壓為Vdd，則節點QN的電壓將保持在0直至節點Q的電壓降至足夠低以關閉N0且接通P0。當N0關閉而P0接通時，節點QN的電壓遵循轉換曲線501.1。類似地，假設節點Q的電壓初始為Vdd而節點QN的電壓為0，節點Q的電壓將保持在Vdd直至節點QN的電壓增至足夠高以關閉P1且接通N1。當P1關閉而N1接通時，節點Q的電壓遵循轉換曲線501.2。
在圖5中，SNM由連接SNM盒(SNM box)506的角的對角線的長度來量化。參考回圖4，當高電壓電平(諸如邏輯1)被寫入中心SRAM單元408時，SNM盒506表示陣列400中共享相同列的其他單元的SNM。更具體地，例如如果高電壓電平(諸如邏輯1)被寫入中心SRAM單元408，則所有共享BL1和WBL1的單元408(但不是被寫入的)將呈現由SNM盒506表示的SNM同時寫入步驟354發生。
例如，當將高電壓(諸如邏輯1)寫入中心SRAM單元408 的節點Q時，WBL1被驅動至小於Vdd的電壓(諸如Vdd-Vl)，且BL1被驅動至高於Vdd的電壓(諸如Vdd+Vu)。因此，由於連接至WBL1和BL1的SRAM單元408的每個反相器在它們相應的P0和P1電晶體處提供有不相等的電壓，所以在尚未寫入的那些單元408的邏輯1的寫操作期間，轉換曲線501.1和501.2變傾斜。更具體地，在邏輯1寫操作期間，轉換曲線501.1被示出為如轉換曲線502.1那樣加粗，且從傳輸曲線501.1移動代表電壓504的減少的電壓Vdd-Vl。此外，在邏輯1的寫操作期間，轉換曲線501.2被示出為如轉換曲線502.2那樣加粗，並且移動由電壓505代表的Vdd+Vu。
示例性六電晶體雙端口SRAM單元
圖6示出了根據本公開示例性實施方式的六電晶體雙端口SRAM單元的示意圖。雙端口SRAM單元600具有與SRAM單元200相似的結構，其中電晶體P0、P1、N0和N1在節點Q和QN處儲存位元值，其中P0和P1分別各自連接至寫位線WBL0和WBL1。雙端口SRAM單元600還具有兩個各自連接至相應的位元線BL0和BL1以及字線WL0和WL1的n通道存取電晶體N2和N3。雙端口SRAM單元600可被布置成陣列，與SRAM單元陣列400相比，該陣列中的每個單元具有兩倍的字線、位元線和寫位線。
雙端口SRAM單元600允許請求SRAM資源的兩個分開的儲存器控制器、CPU和/或其他的設備單獨或同時地存取Q和QN數據位。儘管兩個設備間共享的位元值互補，但是這可用額外的電路和知道分配至端口的布局的編號方案(numbering scheme)來補償。例如，所有的奇數號的端口可反向從而從QN中恢復Q。
雙端口SRAM單元600的兩個端口可被標識為端口0和端口1。端口0與P0、N0、N1和N2相連。端口1與P1、N0、N1和N3相連。在讀操作期間，WBL0和WBL1線保持在一個高電壓電 平且不被使用。那麽，如圖3A所討論，根據SRAM單元200的與讀操作相關的時序圖，端口0和端口1可分別存取Q和QN。因為BL0和BL1連接至分開的數據節點Q和QN，當進行同步讀操作時，預充電的BL值將不影響雙端口SRAM單元600的狀態。
在寫操作期間，如圖3B中所示，例如端口0和端口1可使用優先級儲存器控制器分別將數據寫入雙端口SRAM單元600。當端口0將1寫入雙端口SRAM單元600時，由於BL0電壓的增加和WBL0電壓的減少，N0比N1更强地偏置。同樣地，當端口1將1寫入雙SRAM單元600時，N1比N0更强地偏置。
儘管在任何給定時間雙端口P0和P1中只有一個可將數據寫入雙端口SRAM單元600，但是寫入速度性可通過利用Q和QN數據的互補本質的優勢來提高。換言之，在大多數情況下，將0寫入雙端口SRAM單元600的速度比將1寫入其中的速度快，因為不相等地偏置N2和N3需要額外充電。儘管如圖3B所示的將0或1寫入SRAM單元200所包括的步驟適用於端口0和端口1，但是端口0將1寫入雙端口SRAM單元600的Q節點等同於端口1將0寫入雙端口SRAM單元600的QN節點。共享對雙端口SRAM單元600的存取的設備可被配置為通過彼此通訊待寫入的數據來利用這種關係。為了加快寫入時間，寫入1的步驟的一些或所有可被互補端口的互補的寫入0的步驟代替。
示例性八電晶體四端口SRAM單元
圖7示出了根據本公開示例性實施方式的八電晶體四端口位元單元的示意圖。四端口SRAM單元700的具有與雙端口SRAM單元600相似的結構，其中電晶體P0、P1、N0和N1在節點Q和QN處儲存數據位元而P0和P1分別各自連接至寫位線WBL0至1以及WBL2至3。四端口SRAM單元700還具有四個n通道存取電晶體N0、Np1、Np2和Np3，它們各自連接至相應的位元線BL0及BL1和字線WL0及WL1。四端口SRAM單元700還可被布置 為陣列，與SRAM單元陣列400相比，該陣列的每個單元具有兩倍的寫位線以及四倍的字線和位元線。
四端口SRAM單元700以與雙端口SRAM單元600相似的方式允許請求SRAM資源的四個單獨的儲存器控制器、CPU和/或其他設備單獨或同時地存取儲存的位元值Q和QN。
四端口SRAM單元700的四個端口可被標識為端口0、端口1、端口2和端口3。端口0至1與P0、N0、N1、Np1和Np2相關聯。端口2至3與P1、N0、N1、Np2和Np3相關聯。寫位線WBL0至1和WBL2至3分別在端口0至1和端口2至3間共享。例如，在讀操作期間，WBL0至1和WBL2至3線不被使用且保持在諸如邏輯1的高電壓電平。然後，根據如圖3A中所示與SRAM單元200的讀操作相關的時序圖，端口0至3分別可同時或單獨存取Q和QN。例如，當所有端口0至3同時存取四端口SRAM單元700時，BL0至BL3全部被預充電至諸如邏輯1的高電壓，其中BL0和BL1連接至Q節點而BL2和BL3連接至QN節點。儘管額外的阻抗最初可將一個高Q或QN值下拉，但是諸如儲存器控制器102和/或儲存器介面104的額外的電路可補償該影響以確保數據的可靠性。
例如，在寫操作期間，端口0至3可使用優先級儲存器控制器如圖3B中所示來分開地將數據寫入雙端口SRAM單元600。當端口0或端口1將1寫入四端口SRAM單元700時，由於BL0或BL1的電壓的升高和WBL0至1的電壓的下降，N0將比N1更强地偏置。同樣地，當端口2至3將1寫入四端口SRAM單元700時，N1將比N0更强地偏置。
雖然在圖7中示出了設有四個端口的情況，但是本公開不限於此。在不偏離本公開的實質和範圍的條件下，對於本領域技術人員顯而易見的是，四端口SRAM單元700的概念可以擴展為實現可同時存取Q和QN數據的任何數量的端口。
結論
應理解，具體實施方式部分而不是摘要部分，旨在用於解釋申請專利範圍。摘要部分可以提出本公開的一個或多個而非全部的示例性實施方式，並且因此不旨在以任何方式限制本公開和所附申請專利範圍。
本公開借助於示出具體功能的實現及其關係的功能構造塊來描述。為了便於描述，這些功能構造塊的界限在本文中人為定義。只要具體的功能和關係被適當地執行就可定義代替的邊界。
對於本領域的技術人員顯而易見的是，在不偏離本公開的實質和範圍的條件下，可在其中進行形式和細節的各種改變。因此，本公開不應受上述示例性實施方式的限制而應僅根據所附申請專利範圍及其等同物來定義。
202‧‧‧對應反相器
204‧‧‧對應反相器
200‧‧‧SRAM單元

Claims (4)

  1. 一種半導體儲存器，包括：彼此交叉耦接的第一反相器和第二反相器，其中，所述第一反相器和所述第二反相器均包括第一p通道電晶體和第二n通道電晶體；耦接至所述第一反相器的輸入端的存取電晶體；耦接至所述存取電晶體的位元線(BL)；以及耦接至所述第二反相器的寫位線(WBL)；其中，所述第一反相器和第二反相器被配置為響應於所述位元線(BL)被驅動至高於一電源電壓以及所述寫位線(WBL)被驅動至低於所述電源電壓來不相等地偏置。
  2. 根據請求項1所述的半導體儲存器，其中，所述存取電晶體、所述第一p通道電晶體及所述第二n通道電晶體是金屬氧化物半導體場效應電晶體(MOSFET)。
  3. 根據請求項1所述的半導體儲存器，進一步包括：字線(WL)，耦接至所述存取電晶體，其中所述字線是被配置為控制所述存取電晶體的導電模式。
  4. 根據請求項1所述的半導體儲存器，其中，所述位元線被驅動至高於所述電源電壓並且所述寫位線基本上同時被驅動至低於所述電源電壓以促進寫操作。
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