TWI426514B - 寫入操作時降低電源電壓之單埠靜態隨機存取記憶體 - Google Patents
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Description
本發明係有關於一種寫入操作時降低電源電壓之單埠靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)，尤指一種可降低漏電流(leakage current)且能解決習知具單一位元線之單埠SRAM寫入邏輯1困難之單埠靜態隨機存取記憶體，同時即使於高記憶容量及/或高速操作時仍能具有高可靠性與高穩定性之寫入操作。
隨機存取記憶體在電腦工業中扮演著無可或缺的角色，主要有動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)兩種。動態隨機存取記憶體(DRAM)具有面積小及價格低等優點，但操作時必須不時地更新(refresh)以防止資料因漏電流而遺失，而導致存在有高速化困難及消耗功率大等缺失。相反地，靜態隨機存取記憶體(SRAM)的操作則較為簡易且毋須更新操作，因此具有高速化及消耗功率低等優點。
目前以行動電話為代表之行動電子設備所採用之半導體記憶裝置，係以SRAM為主流。此乃由於SRAM待機電流小，適於連續通話時間、連續待機時間盡可能延長之手機。
靜態隨機存取記憶體(SRAM)主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞；複數條字元線(word line)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線及一互補位元線所組成。
第1圖所示即是6T靜態隨機存取記憶體(SRAM)晶胞之電路示意圖，其中，PMOS電晶體P1和P2稱為負載電晶體(load transistor)，NMOS電晶體M1和M2稱為驅動電晶體(driving transistor)，NMOS電晶體M3和M4稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該SRAM晶胞需要6個電晶體，且驅動電晶體與存取電晶體間的電流驅動能力比(即單元比率(cell ratio))通常設定在2至3之間，而導致存在有高集積化困難及價格高等缺失。第1圖所示6T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬。
用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T靜態隨機存取記憶體晶胞之電路示意圖，與第1圖之6T靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T靜態隨機存取記憶體晶胞在不變更PMOS電晶體P1和P2以及NMOS電晶體M1、M2和M3的通道寬長比的情況下存在寫入邏輯1相當困難之問題。茲考慮記憶晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此很難將節點A中先前寫入的邏輯0蓋寫成邏輯1。第3圖所示5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
迄今，有許多具單一位元線之5T靜態隨機存取記憶體晶胞之技術被提出，例如非專利文獻1(I. Carlson et al.,”A high density,low leakage,5T SRAM for embedded caches,”Solid-State Circuits Conference,2004. ESSCIRC 2004. Proceeding of the 30th European,pp.215-218,2004.)之5T SRAM由於係藉由重新設計晶胞中之二驅動電晶體、二負載電晶體以及一存取電晶體之通道寬長比以解決寫入邏輯1困難之問題，而造成破壞原有晶胞中之驅動電晶體與負載電晶體之對稱性關係並從而易受製程變異的影響；非專利文獻2(M. Wieckowski et al.,”A novel five-transistor(5T)sram cell for high performance cache,”IEEE Conference on SOC,pp.1001-1002,2005.)之5T SRAM由於係於晶胞中之二負載電晶體間設置一長通道長度之存取電晶體以解決寫入邏輯1困難之問題，而造成降低存取速度之缺失；專利文獻3(98年6月1日第TW M358390號)所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體(其主要代表圖如第5圖所示)雖可有效解決寫入邏輯1困難之問題，惟寫入操作時，由於高電壓節點(VH)在由高電源供應電壓(HVDD
)下降至低電源供應電壓(LVDD
)的過程中缺乏有效的放電路徑，而造成於高記憶容量及/或高速操作時存在低寫入可靠度與低寫入穩定度等問題，因此仍有改進空間。
有鑑於此，本發明之主要目的係提出一種寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其能藉由寫入操作時降低電源電壓以有效避免習知具單一位元線之單埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
本發明作之次要目的係提出一種寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其能有效降低待機模式時之漏電流。
本發明之再一目的係提出一種寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其即使於高記憶容量及/或高速操作時仍能具有高可靠性與高穩定性之寫入操作。
本發明提出一種寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；一第一偏壓電路(2)，該第一偏壓電路(2)係用以接收一待機模式控制信號(S)，且於該待機模式控制信號(S)為代表主動模式(active mode)之邏輯低位準時，將一高電源供應電壓(HVDD
)供應至一電壓模式節點(VM)，而於該待機模式控制信號(S)為代表待機模式(standby mode)之邏輯高位準時，則將一低電源供應電壓(LVDD
)供應至該電壓模式節點(VM)；一第二偏壓電路(3)，該第二偏壓電路(3)係用以接收該待機模式控制信號(S)之反相信號(為了便於說明起見，爾後稱該待機模式控制信號(S)之反相信號為一反相待機模式控制信號(/S))，且於該反相待機模式控制信號(/S)為代表主動模式之邏輯高位準時，將接地電壓供應至一低電壓節點(VL)，而於該反相待機模式控制信號(/S)為代表待機模式之邏輯低位準時，則將較接地電壓為高之一電壓供應至該低電壓節點(VL)；複數個放電路徑(4)，每一列記憶體晶胞設置一個放電路徑(4)，當一控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，可藉由對應之放電路徑(4)所提供之放電路徑，以將儲存在該高電壓節點(VH)之電荷放電一預定時間，而當該待機模式控制信號(S)為代表待機模式之邏輯高位準時，則藉由對應之放電路徑(4)所提供之放電路徑，以將儲存在該高電壓節點(VH)之電荷放電另一預定時間；以及複數個寫入電壓控制電路(5)，每一列記憶體晶胞設置一個寫入電壓控制電路。該等寫入電壓控制電路(5)於對應之該控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，將該低電源供應電壓(LVDD
)供應至一高電壓節點(VH)；而於對應之該控制信號(CTL)為代表非選定寫入狀態之邏輯低位準時，則將該電壓模式節點(VM)之電壓供應至該高電壓節點(VH)。
根據上述之主要目的，本發明提出一種寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，該寫入操作時降低電源電壓之單埠靜態隨機存取記憶體係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；一第一偏壓電路(2)；一第二偏壓電路(3)；複數個放電路徑(4)，每一列記憶體晶胞設置一個放電路徑(4)；以及複數個寫入電壓控制電路(5)，每一列記憶體晶胞設置一個寫入電壓控制電路(5)。
為了便於說明起見，第6圖所示之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體僅以一個記憶體晶胞(1)、一條字元線(WL)、一條位元線(BL)、一控制信號(CTL)、一第一偏壓電路(2)、一第二偏壓電路(3)、一放電路徑(4)、以及一寫入電壓控制電路(5)做為實施例來說明，其中該控制信號(CTL)為一寫入致能(Write Enable，簡稱WE)信號與對應之字元線(WL)信號的及閘(AND gate)運算結果，亦即僅於該寫入致能(WE)信號與該對應之字元線(WL)信號均為邏輯高位準時，該控制信號(CTL)方為邏輯高位準。該記憶體晶胞(1)係包括一第一反相器(由第一PMOS電晶體P1與第一NMOS電晶體M1所組成)、一第二反相器(由第二PMOS電晶體P2與第二NMOS電晶體M2所組成)、一第三NMOS電晶體(M3)，其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(節點A)係用於儲存SRAM晶胞之資料，而該第二反相器之輸出(節點B)則用於儲存SRAM晶胞之反相資料，該第三NMOS電晶體(M3)，係連接在該儲存節點(A)與位元線(BL)之間，且閘極連接至字元線(WL)。
請再參考第6圖，該第一偏壓電路(2)係由一第三PMOS電晶體(P21)、一第四PMOS電晶體(P22)以及一第三反相器(I23)所組成，該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至一高電源供應電壓(HVDD
)、一待機模式控制信號(S)與一電壓模式節點(VM)；該第四PMOS電晶體(P22)之源極、閘極與汲極係分別連接至一低電源供應電壓(LVDD
)、該第三反相器(I23)之輸出端與該電壓模式節點(VM)，而該第三反相器(I23)之輸入端則用以接收該待機模式控制信號(S)，並輸出一反相待機模式控制信號(/S)。再者，該第二偏壓電路(3)係由一第四NMOS電晶體(M31)以及一第五NMOS電晶體(M32)所組成，該第四NMOS電晶體(M31)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與一低電壓節點(VL)，該第五NMOS電晶體(M32)之源極係連接至接地電壓，而閘極與汲極係連接在一起，並連接至該低電壓節點(VL)。
此外，該寫入電壓控制電路(5)係由一第五PMOS電晶體(P51)、一第六PMOS電晶體(P52)以及一第四反相器(I53)所組成，該第五PMOS電晶體(P51)之源極、閘極與汲極係分別連接至該電壓模式節點(VM)、一控制信號(CTL)與一高電壓節點(VH)；該第六PMOS電晶體(P52)之源極、閘極與汲極係分別連接至該低電源供應電壓(LVDD
)、該第四反相器(I53)之輸出端與該高電壓節點(VH)，而該第四反相器(I53)之輸入端則用以接收該控制信號(CTL)。該控制信號(CTL)為代表選定寫入狀態之邏輯高位準，可將該低電源供應電壓(LVDD
)供應至該高電壓節點(VH)；而於該控制信號(CTL)為代表非選定寫入狀態之邏輯低位準時，則將該電壓模式節點(VM)之電壓供應至該高電壓節點(VH)。
請參考第7圖，該放電路徑(4)係由一第六NMOS電晶體(M41)、一第七NMOS電晶體(M42)、一第八NMOS電晶體(M43)、一第九NMOS電晶體(M44)、一第七PMOS電晶體(P45)以及一延遲電路(D46)所組成，該第六NMOS電晶體(M41)之源極、閘極與汲極係分別連接至該第八NMOS電晶體(M43)之汲極、該控制信號(CTL)與該高電壓節點(VH)；該第七NMOS電晶體(M42)之源極、閘極與汲極係分別連接至該第八NMOS電晶體(M43)之汲極、該待機模式控制信號(S)與該高電壓節點(VH)；該第八NMOS電晶體(M43)之源極、閘極與汲極係分別連接至接地電壓、該延遲電路(D46)之輸出端與該第六NMOS電晶體(M41)之源極和該第七NMOS電晶體(M42)之源極；該第九NMOS電晶體(M44)之源極、閘極與汲極係分別連接至接地電壓、該控制信號(CTL)與該延遲電路(D46)之輸入端；該第七PMOS電晶體(P45)之源極、閘極與汲極係分別連接至該第一偏壓電路(2)中之該第三反相器(I23)之輸出端(即該反相待機模式控制信號/S)、該控制信號(CTL)與該延遲電路(D46)之輸入端。
其中，當該控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，可藉由對應之放電路徑(4)所提供之放電路徑，以將儲存在該高電壓節點(VH)之電荷放電一預定時間，該預定時間係等於該延遲電路(D46)所提供之延遲時間再加上該第九NMOS電晶體(M44)傳遞邏輯低位準之傳遞延遲時間(propagation delay time)；而當該待機模式控制信號(S)為代表待機模式之邏輯高位準時，則藉由對應之放電路徑(4)所提供之放電路徑，以將儲存在該高電壓節點(VH)之電荷放電另一預定時間，該另一預定時間係等於該延遲電路(D46)所提供之延遲時間加上該第七PMOS電晶體(P45)之傳遞延遲時間再加上該第一偏壓電路(2)中之該第三反相器(I23)之下降傳遞延遲時間(fall propagation delay time)，在此值得注意的是，該延遲電路(D46)係由偶數個反相器串接而成，因此可藉由變更該偶數個反相器之數量以調整該延遲電路(D46)所提供之延遲時間，故當該控制信號(CTL)為代表選定寫入狀態之邏輯高位準或該待機模式控制信號(S)為代表待機模式之邏輯高位準時，可藉由該放電路徑(4)所提供之放電路徑，以輕易地將該高電壓節點(VH)之電壓位準由該高電源供應電壓(HVDD
)之位準放電至略低於該低電源供應電壓(LVDD
)之位準，並藉由該寫入電壓控制電路(5)及/或該第一偏壓電路(2)以及以精確地將該高電壓節點(VH)之電壓位準固定為該低電源供應電壓(LVDD
)所提供之電壓位準。
茲依單埠SRAM之工作模式說明第6圖之本發明較佳實施例的工作原理如下：
(I) 主動模式(active mode)
此時該待機模式控制信號(S)為邏輯低位準，該邏輯低位準之待機模式控制信號(S)經該第一偏壓電路(2)中之該第三反相器(I23)反相後輸出邏輯高位準之該反相待機模式控制信號(/S)，該邏輯低位準之該待機模式控制信號(S)可使得該第一偏壓電路(2)中之該第三PMOS電晶體(P21)ON(導通)，於是可將該高電源供應電壓(HVDD
)供應至該電壓模式節點(VM)；而該邏輯高位準之反相待機模式控制信號(/S)可使得該第二偏壓電路(3)中之該第四NMOS電晶體(M31)ON(導通)，於是可將該低電壓節點(VL)拉下至接地電壓。
假設此時該控制信號(CTL)為代表選定寫入狀態之邏輯高位準，該邏輯高位準之該控制信號(CTL)可使得該寫入電壓控制電路(5)中之第五PMOS電晶體(P51)OFF(截止)，並使得第六PMOS電晶體(P52)ON(導通)，於是可將該低電源供應電壓(LVDD
)供應至該高電壓節點(VH)；而於該控制信號(CTL)為代表非選定寫入狀態之邏輯低位準時，則該邏輯低位準之該控制信號(CTL)可使得該寫入電壓控制電路(5)中之該第五PMOS電晶體(P51)ON(導通)，於是可將該電壓模式節點(VM)之電壓供應至該高電壓節點(VH)。
接下來依單埠靜態隨機存取記憶晶胞之4種寫入狀態來說明第6圖之本發明較佳實施例如何完成寫入動作。
在寫入動作發生前(該字元線WL為接地電壓)，該第一NMOS電晶體(M1)為ON(導通)，該高電源供應電壓(HVDD
)供應至該高電壓節點(VH)。因為該第一NMOS電晶體(M1)為ON，所以當寫入動作開始時，該字元線(WL)由Low(接地電壓)轉High(高電源供應電壓HVDD
)。當該字元線(WL)的電壓大於該第三NMOS電晶體(M3)(即存取電晶體)的臨界電壓(threshold voltage)時，該第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為位元線(BL)是接地電壓，所以會將該節點A放電，而完成邏輯0的寫入動作，直到寫入週期結束。在此值得注意的是，該高電壓節點(VH)於寫入初期係具有該低電源供應電壓(LVDD
)之位準，而於寫入週期結束後則具有該高電源供應電壓(HVDD
)之位準。
在寫入動作發生前(該字元線WL為接地電壓)，該第一NMOS電晶體(M1)為ON(導通)，該高電源供應電壓(HVDD
)供應至該高電壓節點(VH)。因為該第一NMOS電晶體(M1)為ON，所以當寫入動作開始時，該字元線(WL)由Low(接地電壓)轉High(該高電源供應電壓HVDD
)，該節點A的電壓會跟隨該字元線(WL)的電壓而上升。
當該字元線(WL)的電壓大於該第三NMOS電晶體(M3)的臨界電壓時以及該控制信號(CTL)的電壓大於該放電路徑(4)中之該第六NMOS電晶體(M41)的臨界電壓時，該第三NMOS電晶體(M3)以及該第六NMOS電晶體(M41)由OFF(截止)轉變為ON(導通)，此時因為該位元線(BL)是High(高電源供應電壓HVDD
)，並且因為該第一NMOS電晶體M1仍為ON且該節點B仍處於電壓位準為接近於該高電源供應電壓(HVDD
)之電壓位準的初始放電狀態，所以該第一PMOS電晶體P1仍為OFF(截止)，而該節點A則會快速充電至該第三NMOS電晶體(M3)之導通等效電阻(RM3
)與該第一NMOS電晶體(M1)之導通等效電阻(RM1
)所呈現之分壓電壓位準，該分壓電壓位準等於RM1
/(RM3
＋RM1
)乘以該高電源供應電壓(HVDD
)所提供之電壓位準，此時由於該第三NMOS電晶體(M3)係工作於飽和區(saturation region)且該第一NMOS電晶體(M1)係工作於線性區(triode region)，因此該第三NMOS電晶體(M3)之導通等效電阻(RM3
)會遠大於該第一NMOS電晶體(M1)之導通等效電阻(RM1
)，於是該節點A會呈現低的分壓電壓位準，其值約等於第4圖之習知5T靜態隨機存取記憶體晶胞在時間為25奈秒至30奈秒期間所模擬之0.52mV。
接著該節點B逐步放電至較低電壓位準，該節點B之較低電壓位準會使得該第一NMOS電晶體(M1)之導通等效電阻(RM1
)呈現較高的電阻值，該第一NMOS電晶體(M1)之該較高的電阻值會於該節點A獲得較高電壓位準，該節點A之較高電壓位準又會經由一第二反相器(由第二PMOS電晶體P2與第二NMOS電晶體M2所組成)，而使得該節點B呈現更低電壓位準，該節點B之更低電壓位準又會經由一第一反相器(由第一PMOS電晶體P1與第一NMOS電晶體M1所組成)，而使得該節點A獲得更高電壓位準，依此循環，即可將該節點A充電至該高電源供應電壓(HVDD
)扣減該第三NMOS電晶體(M3)的臨界電壓或該低電源供應電壓(LVDD
)兩者中之較大者，而完成邏輯1的寫入動作。在此值得注意的是，由於該電壓節點(VH)於寫入初期係具有該低電源供應電壓(LVDD
)之位準，而於寫入週期結束後則具有該高電源供應電壓(HVDD
)之位準，因此，寫入週期結束後，該節點A會被充電至該高電源供應電壓(HVDD
)之位準。
在寫入動作發生前(該字元線WL為接地電壓)，該第一PMOS電晶體(P1)為ON(導通)，該高電源供應電壓(HVDD
)供應至該電壓節點(VH)。當該字元線(WL)由Low(接地電壓)轉High(該高電源供應電壓HVDD
)，且該字元線(WL)的電壓大於該第三NMOS電晶體(M3)的臨界電壓以及該控制信號(CTL)的電壓大於該放電路徑(4)中之該第六NMOS電晶體(M41)的臨界電壓時，該第三NMOS電晶體(M3)以及該第六NMOS電晶體(M41)由OFF(截止)轉變為ON(導通)；待該低電源供應電壓(LVDD
)供應至該高電源節點(HVDD
)後，此時因為該位元線(BL)是High(該高電源供應電壓HVDD
)，並且因為該第一PMOS電晶體(P1)仍為ON，所以該節點A的電壓會降低至高電源供應電壓(HVDD
)扣減該第三NMOS電晶體(M3)的臨界電壓或該低電源供應電壓(LVDD
)兩者中之較大者，直到寫入週期結束，該高電源供應電壓(HVDD
)供應至電壓節點(VH)。
在寫入動作發生前(該字元線WL為接地電壓)，該第一PMOS電晶體(P1)為ON(導通)，該高電源供應電壓(HVDD
)供應至電壓節點(VH)。當該字元線(WL)由Low(接地電壓)轉High(該高電源供應電壓HVDD
)，且該字元線(WL)的電壓大於該第三NMOS電晶體(M3)的臨界電壓時，該第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為該位元線(BL)是Low(接地電壓)，所以會將該節點A放電而完成邏輯0的寫入動作，直到寫入週期結束。在此值得注意的是，該高電壓節點(VH)於寫入初期係具有該低電源供應電壓(LVDD
)之位準，而於寫入週期結束後則具有該高電源供應電壓(HVDD
)之位準。
第6圖所示之本發明較佳實施例，於寫入操作時之HSPICE暫態分析模擬結果，如第8圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬，由該模擬結果可証實，本發明所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，能藉由寫入操作時降低電源電壓，以有效避免習知具單一位元線之單埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。再者，本發明所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，即使操作於具有高記憶容量及/或高速操作之靜態隨機存取記憶體時，仍可藉由本發明所提供之放電路徑(4)以有效提高寫入操作之可靠度與穩定度。
(II) 待機模式(standby mode)
此時該待機模式控制信號(S)為邏輯高位準，該邏輯高位準之待機模式控制信號(S)經該第一偏壓電路(2)中之該第三反相器(I23)反相後輸出邏輯低位準之該反相待機模式控制信號(/S)，該邏輯高位準之該待機模式控制信號(S)可使得該第一偏壓電路(2)中之該第三PMOS電晶體(P21)OFF(截止)，並使得該第四PMOS電晶體(P22)ON(導通)，於是可將該低電源供應電壓(LVDD
)供應至該電壓模式節點(VM)；此外，該邏輯低位準之該反相待機模式控制信號(/S)可使得該第二偏壓電路(3)中之該第四NMOS電晶體(M31)OFF(截止)，由於此時該第二偏壓電路(3)中之該第五NMOS電晶體(M32)為ON(導通)，於是可將該低電壓節點(VL)維持在該第五NMOS電晶體(M32)之臨界電壓的位準。
接下來說明本發明於待機模式(standby mode)時如何減少漏電流，請參考第9圖，第9圖表示了第6圖處於待機模式時所產生之各次臨界漏電流(subthreshold leakage current)I1、I2和I3，其中假設SRAM晶胞中之該第一反相器之輸出(即節點A)為邏輯Low(接地電壓)，而該第二反相器之輸出(即節點B)為邏輯High(低電源供應電壓LVDD
)。請再參考第1圖之先前技藝與第9圖之本發明實施例，關於流經該第三NMOS電晶體(M3)之漏電流I1之比較，由於待機模式時該字元線(WL)係為接地電壓，因此流經該第三NMOS電晶體(M3)之漏電流I1與第1圖之先前技藝(先前技藝中之NMOS電晶體M3即相當於本發明實施例中之該第三NMOS電晶體M3)具有相同的漏電流；關於流經該第一PMOS電晶體(P1)之漏電流I2之比較，由於待機模式時該高電壓節點(VH)係具有低電源供應電壓(LVDD
)之電壓位準，該低電源供應電壓(LVDD
)之電壓位準係小於該高電源供應電壓(HVDD
)，因此可藉由降低汲極引發能障下跌(Drain-Induced Barrier Lowering，簡稱DIBL)效應以有效減少漏電流，結果流經第一PMOS電晶體(P1)之漏電流I2係小於第1圖之先前技藝者(先前技藝中之PMOS電晶體P1即相當於本發明實施例中之該第一PMOS電晶體P1)；最後關於流經第二NMOS電晶體(M2)之漏電流I3之比較，由於待機模式時該低電壓節點(VL)係維持在該第四NMOS電晶體(M32)之臨界電壓的位準，又因為該儲存節點A為邏輯Low(接地電壓)，根據本體效應(body effect)，第二NMOS電晶體(M2)之臨界電壓上升，又依2005年3月8日第US6865119號專利案第3(A)及3(B)圖之結果(該結果顯示，對於NMOS電晶體而言，閘源極電壓為-0.1伏特時之次臨界電流約為閘源極電壓為0伏特時之次臨界電流的1%)，因此流經該第二NMOS電晶體(M2)之漏電流I3係遠小於第1圖之先前技藝者(先前技藝中之NMOS電晶體M2即相當於本發明實施例中之該第二NMOS電晶體M2)。
本發明所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體與第1圖之先前技藝於待機模式時，在各種不同製程(TT、SS、FF)與溫度的HSPICE暫態分析模擬結果，如表1所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬，由該模擬結果可証實，本發明於待機模式(standby mode)時確實可有效減少漏電流。
本發明所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，具有如下功效：
(1)避免寫入邏輯1困難之問題：本發明所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體於寫入操作時，可藉由寫入操作時降低高電壓節點(VH)之電壓位準以有效避免習知具單一位元線之單埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題；
(2)於高記憶容量及/或高速操作時仍具高寫入可靠度與高寫入穩定度：由於本發明所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體即使於高記憶容量及/或高速操作時，仍可藉由本發明所提供之放電路徑(4)以有效提高寫入操作之可靠度與穩定度；
(3)低次臨界漏電流：由於本發明所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體於待機模式時，高電壓節點(VH)係為低電源供應電壓(LVDD
)之電壓位準，而低電壓節點(VL)係固定在該第四NMOS電晶體(M32)之臨界電壓的位準，因此本發明所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體亦具備低次臨界漏電流之功效。
雖然本發明特別揭露並描述了所選之較佳實施例，但舉凡熟悉本技術之人士可明瞭任何形式或是細節上可能的變化均未脫離本發明的精神與範圍。因此，所有相關技術範疇內之改變都包括在本發明之申請專利範圍內。
P1．．．第一PMOS電晶體
P2．．．第二PMOS電晶體
M1．．．第一NMOS電晶體
M2．．．第二NMOS電晶體
M3．．．第三NMOS電晶體
CTL．．．控制信號
WL．．．字元線
BL．．．位元線
BLB．．．互補位元線
A．．．儲存節點
B．．．反相儲存節點
HVDD
．．．高電源供應電壓
LVDD
．．．低電源供應電壓
S．．．待機模式控制信號
/S．．．反相待機模式控制信號
P21．．．第三PMOS電晶體
P22．．．第四PMOS電晶體
P51．．．第五PMOS電晶體
P52．．．第六PMOS電晶體
I23．．．第三反相器
I53．．．第四反相器
M31．．．第四NMOS電晶體
M32．．．第五NMOS電晶體
VH．．．高電壓節點
VL．．．低電壓節點
VM．．．電壓模式節點
VDD
．．．電源電壓
M41．．．第六NMOS電晶體
M42．．．第七NMOS電晶體
M43．．．第八NMOS電晶體
M44．．．第九NMOS電晶體
P45．．．第七PMOS電晶體
D46．．．延遲電路
1．．．SRAM晶胞
2．．．第一偏壓電路
3．．．第二偏壓電路
4．．．放電路徑
5．．．寫入電壓控制電路
CTL．．．控制信號
第1圖 係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；
第2圖 係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；
第3圖 係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；
第4圖 係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；
第5圖 係顯示習知第TW M358390號之5T靜態隨機存取記憶體晶胞之電路示意圖；
第6圖 係顯示本發明較佳實施例所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體之電路示意圖；
第7圖 係顯示本發明較佳實施例所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體之放電路徑的電路示意圖；
第8圖 係顯示第6圖之本發明較佳實施例之寫入動作時序圖；
第9圖 係顯示第6圖單埠靜態隨機存取記憶體於待機模式時所產生之各次臨界漏電流。
P1．．．第一PMOS電晶體
P2．．．第二PMOS電晶體
M1．．．第一NMOS電晶體
M2．．．第二NMOS電晶體
M3．．．第三NMOS電晶體
WL．．．字元線
BL．．．位元線
A．．．儲存節點
B．．．反相儲存節點
HVDD
．．．高電源供應電壓
LVDD
．．．低電源供應電壓
S．．．待機模式控制信號
/S．．．反相待機模式控制信號
VH．．．高電壓節點
VL．．．低電壓節點
VM．．．電壓模式節點
P21．．．第三PMOS電晶體
P22．．．第四PMOS電晶體
P51．．．第五PMOS電晶體
P52．．．第六PMOS電晶體
I23．．．第三反相器
I53．．．第四反相器
M31．．．第四NMOS電晶體
M32．．．第五NMOS電晶體
1．．．SRAM晶胞
2．．．第一偏壓電路
3．．．第二偏壓電路
4．．．放電路徑
5．．．寫入電壓控制電路
CTL．．．控制信號
Claims (6)
- 一種寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，包括：一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；一第一偏壓電路(2)，該第一偏壓電路(2)係用以接收一待機模式控制信號(S)，且於該待機模式控制信號(S)為代表主動模式(active mode)之邏輯低位準時，將一高電源供應電壓(HV DD )供應至一電壓模式節點(VM)，而於該待機模式控制信號(S)為代表待機模式(standby mode)之邏輯高位準時，則將一低電源供應電壓(LV DD )供應至該電壓模式節點(VM)；一第二偏壓電路(3)，該第二偏壓電路(3)係用以接收一反相待機模式控制信號(/S)，且於該反相待機模式控制信號(/S)為代表主動模式之邏輯高位準時，將接地電壓供應至一低電壓節點(VL)，而於該反相待機模式控制信號(/S)為代表待機模式之邏輯低位準時，則將較接地電壓為高之一電壓供應至該低電壓節點(VL)；複數個放電路徑(4)，每一列記憶體晶胞設置一個放電路徑(4)；以及複數個寫入電壓控制電路(5)，每一列記憶體晶胞設置一個寫入電壓控制電路，該等寫入電壓控制電路(5)於對應之一控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，將該低電源供應電壓(LVDD )供應至一高電壓節點(VH)；而於對應之該控制信號(CTL)為代表非選定寫入狀態之邏輯低位準時，則將該電壓模式節點(VM)之電壓供應至該高電壓節點(VH)；其中，每一記憶體晶胞(1)更包含：一第一反相器，係由第一PMOS電晶體(P1)與第一NMOS電晶體(M1)所組成，該第一反相器係連接在該高電壓節點(VH)與該低電壓節點(VL)之間；一第二反相器，係由第二PMOS電晶體(P2)與第二NMOS電晶體(M2)所組成，該第二反相器係連接在該高電壓節點(VH)與該低電壓節點(VL)之間； 一儲存節點(A)，係由該第一反相器之輸出端所形成；一反相儲存節點(B)，係由該第二反相器之輸出端所形成；一第三NMOS電晶體(M3)，係連接在該儲存節點(A)與一對應位元線(BL)之間，且閘極連接至一對應字元線(WL)，該第三NMOS電晶體(M3)係作為記憶體晶胞(1)之存取電晶體使用；其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出端(即儲存節點A)係連接至該第二反相器之輸入端，而該第二反相器之輸出端(即反相儲存節點B)則連接至該第一反相器之輸入端；其中，該第一偏壓電路(2)更包含：一第三PMOS電晶體(P21)，該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至該高電源供應電壓(HV DD )、該待機模式控制信號(S)與該電壓模式節點(VM)；一第四PMOS電晶體(P22)，該第四PMOS電晶體(P22)之源極、閘極與汲極係分別連接至該低電源供應電壓(LV DD )、一第三反相器(I23)之輸出端與該電壓模式節點(VM)；以及該第三反相器(I23)，該第三反相器(I23)之輸入端用以接收該待機模式控制信號(S)，並供產生該反相待機模式控制信號(/S)；其中，該第二偏壓電路(3)更包含：一第四NMOS電晶體(M31)，該第四NMOS電晶體(M31)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與該低電壓節點(VL)；以及一第五NMOS電晶體(M32)，該第五NMOS電晶體(M32)之源極係連接至接地電壓，而閘極與汲極則連接在一起，並連接至該低電壓節點(VL)；其中，每一寫入電壓控制電路(5)更包含：一第五PMOS電晶體(P51)，該第五PMOS電晶體(P51)之源極、閘極與汲極係分別連接至該電壓模式節點(VM)、該控制信號(CTL)與該高電壓節點(VH)；一第六PMOS電晶體(P52)，該第六PMOS電晶體(P52)之源極、閘 極與汲極係分別連接至該低電源供應電壓(LV DD )、一第四反相器(I53)之輸出端與該高電壓節點(VH)；以及該第四反相器(I53)，該第四反相器(I53)之輸入端用以接收該控制信號(CTL)，而該第四反相器(I53)之輸出端則連接至該第六PMOS電晶體(P52)之閘極；其中，每一放電路徑(4)更包含：一第六NMOS電晶體(M41)，該第六NMOS電晶體(M41)之源極、閘極與汲極係分別連接至一第八NMOS電晶體(M43)之汲極、該控制信號(CTL)與該高電壓節點(VH)；一第七NMOS電晶體(M42)，該第七NMOS電晶體(M42)之源極、閘極與汲極係分別連接至該第八NMOS電晶體(M43)之汲極、該待機模式控制信號(S)與該高電壓節點(VH)；該第八NMOS電晶體(M43)，該第八NMOS電晶體(M43)之源極、閘極與汲極係分別連接至接地電壓、一延遲電路(D46)之輸出端與該第六NMOS電晶體(M41)之源極和該第七NMOS電晶體(M42)之源極；一第九NMOS電晶體(M44)，該第九NMOS電晶體(M44)之源極、閘極與汲極係分別連接至接地電壓、該控制信號(CTL)與該延遲電路(D46)之輸入端；一第七PMOS電晶體(P45)，該第七PMOS電晶體(P45)之源極、閘極與汲極係分別連接至該反相待機模式控制信號(/S)、該控制信號(CTL)與該延遲電路(D46)之輸入端；以及該延遲電路(D46)，該延遲電路(D46)之輸入端係連接至該第九NMOS電晶體(M44)之汲極和該第七PMOS電晶體(P45)之汲極，而該延遲電路(D46)之輸出端則連接至該第八NMOS電晶體(M43)之閘極。
- 如申請專利範圍第1項所述之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其中，該每一放電路徑(4)中之該延遲電路(D46)係由偶數個反相器串接而成，以便提供一延遲時間。
- 如申請專利範圍第2項所述之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其中，當該控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，可藉由對應之放電路徑(4)所提供之放電路徑，以將儲存在該 高電壓節點(VH)之電荷放電一預定時間。
- 如申請專利範圍第3項所述之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其中，該預定時間係等於該延遲電路(D46)所提供之該延遲時間再加上該第九NMOS電晶體(M44)傳遞邏輯低位準之傳遞延遲時間(propagation delay time)。
- 如申請專利範圍第2項所述之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其中，當該待機模式控制信號(S)為代表待機模式之邏輯高位準時，可藉由對應之放電路徑(4)所提供之放電路徑，以將儲存在該高電壓節點(VH)之電荷放電另一預定時間。
- 如申請專利範圍第5項所述之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體，其中，該另一預定時間係等於該延遲電路(D46)所提供之該延遲時間、該第七PMOS電晶體(P45)之傳遞延遲時間以及該第一偏壓電路(2)中之該第三反相器(I23)之下降傳遞延遲時間(fall propagation delay time)的總和。
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|---|---|---|---|
| TW98138930A TWI426514B (zh) | 2009-11-17 | 2009-11-17 | 寫入操作時降低電源電壓之單埠靜態隨機存取記憶體 |
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-
2009
- 2009-11-17 TW TW98138930A patent/TWI426514B/zh not_active IP Right Cessation
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