TWI404065B - 寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體 - Google Patents

寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體 Download PDF

Info

Publication number
TWI404065B
TWI404065B TW98104743A TW98104743A TWI404065B TW I404065 B TWI404065 B TW I404065B TW 98104743 A TW98104743 A TW 98104743A TW 98104743 A TW98104743 A TW 98104743A TW I404065 B TWI404065 B TW I404065B
Authority
TW
Taiwan
Prior art keywords
voltage
word line
inverter
memory cells
pmos transistor
Prior art date
Application number
TW98104743A
Other languages
English (en)
Other versions
TW201030748A (en
Inventor
Ming Chuen Shiau
Sheng Wei Liao
Original Assignee
Univ Hsiuping Sci & Tech
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Hsiuping Sci & Tech filed Critical Univ Hsiuping Sci & Tech
Priority to TW98104743A priority Critical patent/TWI404065B/zh
Publication of TW201030748A publication Critical patent/TW201030748A/zh
Application granted granted Critical
Publication of TWI404065B publication Critical patent/TWI404065B/zh

Links

Landscapes

  • Static Random-Access Memory (AREA)

Description

寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體
本發明係有關於一種寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)，尤指一種可解決習知單埠靜態隨機存取記憶體中寫入邏輯1困難之單埠(single port)靜態隨機存取記憶體。
記憶體在電腦工業中扮演著無可或缺的角色。通常，記憶體可依照其能否在電源關閉後仍能保存資料而區分為揮發性記憶體和非揮發性記憶體，其中揮發性記憶體可再區分為動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)兩種。動態隨機存取記憶體(DRAM)具有面積小及價格低等優點，但操作時必須不時地更新(refresh)以防止資料因漏電流而遺失，而導致存在有高速化困難及消耗功率大等缺失。相反地，靜態隨機存取記憶體(SRAM)的操作則較為簡易且毋須更新操作，因此具有高速化及消耗功率低等優點。
目前以行動電話為代表之行動電子設備所採用之半導體記憶裝置，係以SRAM為主流。此乃由於SRAM待機電流小，適於連續通話時間、連續待機時間盡可能延長之手機。
靜態隨機存取記憶體(SRAM)主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞；複數條字元線(word line)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線及一互補位元線所組成。
第1圖所示即是6T靜態隨機存取記憶體(SRAM)晶胞之電路示意圖，其中，PMOS電晶體P1和P2稱為負載電晶體(load transistor)，M1和M2稱為驅動電晶體(driving transistor)，M3和M4稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該SRAM晶胞需要6個電晶體，且驅動電晶體與存取電晶體間的電流驅動能力比(即單元比率(cell ratio))通常設定在2至3之間，而導致存在有高集積化困難及價格高等缺失。第1圖所示6T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬。
用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T靜態隨機存取記憶體晶胞之電路示意圖，與第1圖之6T靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。茲考慮記憶晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此很難將節點A中先前寫入的邏輯0蓋寫成邏輯1。第3圖所示5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
有鑑於此，本發明之主要目的係提出一種寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體，其能藉由寫入操作時提高字元線電壓位準以有效避免寫入邏輯1相當困難之問題。
本發明提出一種寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體，其係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；複數條字元線，每一字元線對應至複數列記憶體晶胞中之一列；複數條位元線，每一位元線係對應至複數行記憶體晶胞中之一行；以及複數個字元線電壓控制電路(2)，每一列記憶體晶胞設置一個字元線電壓控制電路。該等字元線電壓控制電路(2)於對應之字元線(WL)為邏輯高位準，且一寫入致能(Write Enable，簡稱WE)信號為代表致能狀態之邏輯高位準時，方將一寫入用電源供應電壓(WVDD )供應至一存取電壓節點(VA)，其中該寫入用電源供應電壓(WVDD )之位準係設定至少為一電源電壓(Vdd)加上一第三NMOS電晶體(M3)之臨界電壓的位準；而該等字元線電壓控制電路(2)於對應之字元線(WL)為邏輯高位準，但該寫入致能(WE)信號為代表非致能狀態之邏輯低位準時，則將該電源電壓(Vdd)供應至該存取電壓節點(VA)；除此之外，則將接地電壓供應至該存取電壓節點(VA)。結果，本發明可藉由僅於寫入操作時提高字元線電壓位準以有效避免寫入邏輯1相當困難之問題。
根據上述之主要目的，本發明提出一種寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體，該寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；複數條字元線，每一字元線對應至複數列記憶體晶胞中之一列；複數條位元線，每一位元線係對應至複數行記憶體晶胞中之一行；以及複數個字元線電壓控制電路(2)，每一列記憶體晶胞設置一個字元線電壓控制電路。
為了便於說明起見，第5圖所示之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體僅以一個記憶體晶胞(1)、一條字元線(WL)、一條位元線(BL)以及一字元線電壓控制電路(2)做為實施例來說明。該記憶體晶胞(1)係包括一第一反相器(由第一PMOS電晶體(P1)與第一NMOS電晶體(M1)所組成，該第一反相器係連接在一電源電壓(Vdd)與接地電壓之間)、一第二反相器(由第二PMOS電晶體P2與第二NMOS電晶體M2所組成，該第二反相器係連接在該電源電壓(Vdd)與接地電壓之間)以及一第三NMOS電晶體(M3)，其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(儲存節點A)係用於儲存SRAM晶胞(1)之資料，而該第二反相器之輸出(反相儲存節點B)則用於儲存SRAM晶胞(1)之反相資料。該第三NMOS電晶體(M3)係做為存取電晶體(access transistor)使用，其連接在該儲存節點(A)與該位元線(BL)之間，而閘極則連接至一存取電壓節點(VA)。
請再參考第5圖，該字元線電壓控制電路(2)係由一第三PMOS電晶體(P21)、一第四PMOS電晶體(P22)、一第三反相器(I23)、一第五PMOS電晶體(P24)、一第四NMOS電晶體(M25)以及一第四反相器(I26)所組成，該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至該電源電壓(Vdd)、一寫入致能(Write Enable，簡稱WE)信號與該第四PMOS電晶體(P22)之汲極端；該第四PMOS電晶體(P22)之源極、閘極與汲極係分別連接至一寫入用電源供應電壓(WVDD )、該第三反相器(I23)之輸出端與該第五PMOS電晶體(P24)之源極端；該第三反相器(I23)之輸入端用以接收該寫入致能(WE)信號；該第五PMOS電晶體(P24)之源極、閘極與汲極係分別連接至該第三PMOS電晶體(P21)之汲極端和第四PMOS電晶體(P22)之汲極端、一反相字元線(/WL)與該存取電壓節點(VA)；該第四NMOS電晶體(M25)之源極、閘極與汲極係分別連接至接地電壓、該反相字元線(/WL)與該存取電壓節點(VA)；而該第四反相器(I26)之輸入端則用以接收該字元線(WL)，且輸出該反相字元線(/WL)。其中，該第三反相器(I23)與該第四反相器(I26)之操作電壓係為該電源電壓(Vdd)。
當該字元線電壓控制電路(2)於該字元線(WL)為邏輯高位準，且該寫入致能(WE)信號為代表致能狀態之邏輯高位準時，可使得該字元線電壓控制電路(2)中之第三PMOS電晶體(P21)OFF(截止)，並使得第四PMOS電晶體(P22)ON(導通)，於是可將該寫入用電源供應電壓(WVDD )供應至該存取電壓節點(VA)，其中該寫入用電源供應電壓(WVDD )之位準係設定至少為該電源電壓(Vdd)加上該第三NMOS電晶體(M3)之臨界電壓的位準。
請再參考第5圖，當該字元線電壓控制電路(2)於該字元線(WL)為邏輯高位準，但該寫入致能(WE)信號為代表非致能狀態之邏輯低位準時，可使得該字元線電壓控制電路(2)中之第三PMOS電晶體(P21)ON(導通)，並使得第四PMOS電晶體(P22)OFF(截止)，於是可將該電源電壓(Vdd)供應至該存取電壓節點(VA)；而於對應之字元線(WL)為邏輯低位準時，則可使得該字元線電壓控制電路(2)中之第四NMOS電晶體(M25)ON(導通)，於是可將該存取電壓節點(VA)拉下至接地電壓。
接下來依單埠靜態隨機存取記憶晶胞之4種寫入狀態來說明第5圖之本發明如何完成寫入動作，在此值得注意的是，於寫入動作期間，係將該寫入用電源供應電壓(WVDD )供應至該存取電壓節點(VA)，且該寫入用電源供應電壓(WVDD )之位準係設定至少為該電源電壓(Vdd)加上該第三NMOS電晶體(M3)之臨界電壓的位準。
(一)儲存節點(A)原本儲存邏輯0，而現在欲寫入邏輯0：在寫入動作發生前(字元線WL為接地電壓)，第一NMOS電晶體(M1)為ON(導通)。而當該存取電壓節點(VA)的電壓大於該第三NMOS電晶體(M3)(即存取電晶體)的臨界電壓時，該第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為位元線(BL)是Low(接地電壓)，所以會將儲存節點(A)放電，而完成邏輯0的寫入動作，直到寫入週期結束。
(二)儲存節點(A)原本儲存邏輯0，而現在欲寫入邏輯1：在寫入動作發生前(字元線WL為接地電壓)，第一NMOS電晶體(M1)為ON(導通)。而當該存取電壓節點(VA)的電壓大於該第三NMOS電晶體(M3)的臨界電壓時，該第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為位元線(BL)是High(電源電壓Vdd)，所以會對儲存節點(A)快速充電；於儲存節點(A)充電中，由於該寫入用電源供應電壓(WVDD )之位準係設定至少為該電源電壓(Vdd)加上該第三NMOS電晶體(M3)之臨界電壓的位準，且該寫入用電源供應電壓(WVDD )係供應至該存取電壓節點(VA)，因此有助於反相儲存節點(B)由High(電源電壓Vdd)朝Low(接地電壓)方向轉變，當反相儲存節點(B)之電壓位準下降至足以使第一PMOS電晶體(P1)導通時，該第一PMOS電晶體(P1)即由OFF(截止)轉變為ON(導通)，而完成邏輯1的寫入動作。
(三)儲存節點(A)原本儲存邏輯1，而現在欲寫入邏輯1：在寫入動作發生前(字元線WL為接地電壓)，第一PMOS電晶體(P1)為ON(導通)。而當該存取電壓節點(VA)的電壓大於該第三NMOS電晶體(M3)的臨界電壓時，該第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)；此時因為位元線(BL)是High(電源電壓Vdd)，並且因為第一PMOS電晶體(P1)仍為ON，所以儲存節點(A)的電壓不會變動，而會平穩地保持在該電源電壓(Vdd)之位準，直到寫入週期結束。
(四)儲存節點(A)原本儲存邏輯1，而現在欲寫入邏輯0：在寫入動作發生前(字元線WL為接地電壓)，第一PMOS電晶體(P1)為ON(導通)。而當該存取電壓節點(VA)的電壓大於該第三NMOS電晶體(M3)的臨界電壓時，該第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為位元線(BL)是Low(接地電壓)，且因為該寫入用電源供應電壓(WVDD )之位準係設定至少為該電源電壓(Vdd)加上該第三NMOS電晶體(M3)之臨界電壓的位準，所以會將儲存節點(A)快速放電而完成邏輯0的寫入動作，直到寫入週期結束。
第5圖所示之本發明，於寫入操作時之HSPICE暫態分析模擬結果，如第6圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬，由該模擬結果可証實，本發明所提出之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體，能藉由寫入操作時提高字元線電壓位準，以有效避免寫入邏輯1相當困難之問題。
【發明功效】
本發明所提出之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體，具有如下功效：
(1)避免寫入邏輯1困難之問題：本發明所提出之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體於寫入操作時，由於係將一寫入用電源供應電壓(WVDD )供應至一存取電壓節點(VA)，且該寫入用電源供應電壓(WVDD )之位準設定至少為一電源電壓(Vdd)加上一第三NMOS電晶體(M3，即存取電晶體)之臨界電壓的位準，因此可藉由提高字元線電壓位準至高於SRAM晶胞之該電源電壓(Vdd)以有效避免寫入邏輯1相當困難之問題。
(2)讀取操作時序與先前技藝相同：本發明所提出之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體於讀取操作時，由於係將該電源電壓(Vdd)供應至該存取電壓節點(VA)，因此可與先前技藝具有相同的讀取操作時序。
(3)高集積度：本發明所提出之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體，雖然每一列記憶體晶胞須設置一個字元線電壓控制電路(2)，惟相較於習知6T靜態隨機存取記憶體(SRAM)晶胞，本發明之5T SRAM晶胞(1)可節省一個存取電晶體以及一條互補位元線，因此整體而言，本發明可較習知6T靜態隨機存取記憶體晶胞具有更高之集積度。
雖然本發明特別揭露並描述了所選之較佳實施例，但舉凡熟悉本技術之人士可明瞭任何形式或是細節上可能的變化均未脫離本發明的精神與範圍。因此，所有相關技術範疇內之改變都包括在本發明之申請專利範圍內。
P1．．．第一PMOS電晶體
P2．．．第二PMOS電晶體
M1．．．第一NMOS電晶體
M2．．．第二NMOS電晶體
M3．．．第三NMOS電晶體
M4．．．第四NMOS電晶體
BL．．．位元線
BLB．．．互補位元線
WL．．．字元線
/WL．．．反相字元線
VA．．．存取電壓節點
A．．．儲存節點
B．．．反相儲存節點
Vdd．．．電源電壓
1．．．SRAM晶胞
2．．．字元線電壓控制電路
P21．．．第三PMOS電晶體
P22．．．第四PMOS電晶體
I23．．．第三反相器
P24．．．第五PMOS電晶體
M25．．．第四NMOS電晶體
WVDD ．．．寫入用電源供應電壓
I26．．．第四反相器
WE．．．寫入致能
第1圖　係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；
第2圖　係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；
第3圖　係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；
第4圖　係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；
第5圖　係顯示本發明所提出之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體之電路示意圖；
第6圖　係顯示本發明所提出之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體之寫入動作時序圖；
P1．．．第一PMOS電晶體
P2．．．第二PMOS電晶體
M1．．．第一NMOS電晶體
M2．．．第二NMOS電晶體
M3．．．第三NMOS電晶體
/WL．．．反相字元線
BL．．．位元線
Vdd．．．電源電壓
WVDD ．．．寫入用電源供應電壓
A．．．儲存節點
B．．．反相儲存節點
VA．．．存取電壓節點
1．．．SRAM晶胞
2．．．字元線電壓控制電路
P21．．．第三PMOS電晶體
P22．．．第四PMOS電晶體
I23．．．第三反相器
P24．．．第五PMOS電晶體
M25．．．第四NMOS電晶體
I26．．．第四反相器
WE．．．寫入致能

Claims (2)

  1. 一種寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體，包括：一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；複數條字元線，每一字元線對應至複數列記憶體晶胞中之一列(row)；複數條位元線，每一位元線係對應至複數行記憶體晶胞中之一行(column)；以及複數個字元線電壓控制電路(2)，每一列記憶體晶胞設置一個字元線電壓控制電路(2)，該等字元線電壓控制電路(2)於對應之字元線(WL)為邏輯高位準，且一寫入致能(Write Enable，簡稱WE)信號為代表致能狀態之邏輯高位準時，方將一寫入用電源供應電壓(WVDD )供應至一存取電壓節點(VA)，其中該寫入用電源供應電壓(WVDD )之位準係設定至少為一電源電壓(Vdd)加上一第三NMOS電晶體(M3)之臨界電壓的位準；而該等字元線電壓控制電路(2)於對應之字元線(WL)為邏輯高位準，但該寫入致能(WE)信號為代表非致能狀態之邏輯低位準時，則將該電源電壓(Vdd)供應至該存取電壓節點(VA)；除此之外，則該等字元線電壓控制電路(2)將接地電壓供應至該存取電壓節點(VA)；其中，每一記憶體晶胞(1)更包含：一第一反相器，係由第一PMOS電晶體(P1)與第一NMOS電晶體(M1)所組成，該第一反相器係連接在該電源電壓(Vdd)與接地電壓之間；一第二反相器，係由第二PMOS電晶體(P2)與第二NMOS電晶體(M2)所組成，該第二反相器係連接在該電源電壓(Vdd)與接地電壓之間；一儲存節點(A)，係由該第一反相器之輸出端所形成；一反相儲存節點(B)，係由該第二反相器之輸出端所形成；以及一第三電晶體(M3)，該第三電晶體(M3)係作為一存取電晶體使用，並連接在該儲存節點(A)與一對應位元線(BL)之間，且閘極連接至該存取電壓節點(VA)；其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出端(即儲存節點A)係連接至該第二反相器之輸入端，而該第 二反相器之輸出端(即反相儲存節點B)則連接至該第一反相器之輸入端，其中該等字元線電壓控制電路(2)中之每一者更包含：一第三PMOS電晶體(P21)，該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至該電源電壓(Vdd)、該寫入致能(WE)信號與一第四PMOS電晶體(P24)之汲極端；一第四PMOS電晶體(P22)，該第四PMOS電晶體(P22)之源極、閘極與汲極係分別連接至該寫入用電源供應電壓(WVDD )、一第三反相器(I23)之輸出端與該第五PMOS電晶體(P24)之源極端；一第三反相器(I23)，該第三反相器(I23)之輸入端係用以接收該寫入致能(WE)信號，而該第三反相器(I23)之輸出端則連接至該第四PMOS電晶體(P22)之閘極；一第五PMOS電晶體(P24)，該第五PMOS電晶體(P24)之源極、閘極與汲極係分別連接至該第三PMOS電晶體(P21)之汲極端和該第四PMOS電晶體(P22)之汲極端、一反相字元線(/WL)與該存取電壓節點(VA)；一第四NMOS電晶體(M25)，該以及之源極、閘極與汲極係分別連接至接地電壓、該反相字元線(/WL)與該存取電壓節點(VA)；以及一第四反相器(I26)，該第四反相器(I26)之輸入端用以接收該字元線(WL)，且輸出該反相字元線(/WL)。
  2. 如申請專利範圍第1項所述之寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體，其中，該第三反相器(I23)與該第四反相器(I26)之操作電壓係為該電源電壓(Vdd)。
TW98104743A 2009-02-13 2009-02-13 寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體 TWI404065B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW98104743A TWI404065B (zh) 2009-02-13 2009-02-13 寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW98104743A TWI404065B (zh) 2009-02-13 2009-02-13 寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體

Publications (2)

Publication Number Publication Date
TW201030748A TW201030748A (en) 2010-08-16
TWI404065B true TWI404065B (zh) 2013-08-01

Family

ID=44854352

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98104743A TWI404065B (zh) 2009-02-13 2009-02-13 寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體

Country Status (1)

Country Link
TW (1) TWI404065B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI605551B (zh) * 2016-09-08 2017-11-11 修平學校財團法人修平科技大學 雙埠靜態隨機存取記憶體
TWI660348B (zh) * 2018-07-18 2019-05-21 Hsiuping University Of Science And Technology 雙埠靜態隨機存取記憶體
TWI660351B (zh) * 2018-07-18 2019-05-21 Hsiuping University Of Science And Technology 單埠靜態隨機存取記憶體
TWI660350B (zh) * 2018-07-18 2019-05-21 Hsiuping University Of Science And Technology 具高存取速度之５ｔ單埠靜態隨機存取記憶體
CN113674787B (zh) * 2021-08-26 2023-10-20 上海交通大学 在dram标准单元上实现非逻辑操作的方法及电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020020886A1 (en) * 1999-06-23 2002-02-21 Rockett Leonard R. High-performance high-density CMOS sram cell
US20060104107A1 (en) * 2004-11-18 2006-05-18 Remington Scott I Word line driver circuit for a static random access memory and method therefor
US20070025169A1 (en) * 2005-07-28 2007-02-01 Texas Instruments Incorporated Memory array with a delayed wordline boost
TW200710873A (en) * 2005-07-05 2007-03-16 Samsung Electronics Co Ltd Circuit and method of driving a word line
TW200741740A (en) * 2006-04-18 2007-11-01 Taiwan Semiconductor Mfg Co Ltd Word-line driver

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020020886A1 (en) * 1999-06-23 2002-02-21 Rockett Leonard R. High-performance high-density CMOS sram cell
US20060104107A1 (en) * 2004-11-18 2006-05-18 Remington Scott I Word line driver circuit for a static random access memory and method therefor
TW200710873A (en) * 2005-07-05 2007-03-16 Samsung Electronics Co Ltd Circuit and method of driving a word line
US20070025169A1 (en) * 2005-07-28 2007-02-01 Texas Instruments Incorporated Memory array with a delayed wordline boost
TW200741740A (en) * 2006-04-18 2007-11-01 Taiwan Semiconductor Mfg Co Ltd Word-line driver

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Zhang, et al., 「A 3-GHz 70-Mb SRAM in 65-nm CMOS Technology With Integrated Column-Based Dynamic Power Supply」, IEEE Journal of Solid State Circuits, vol. 41,pp.146-151, Jan.2006。 *

Also Published As

Publication number Publication date
TW201030748A (en) 2010-08-16

Similar Documents

Publication Publication Date Title
TWI404065B (zh) 寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體
TWI433151B (zh) ５ｔ靜態隨機存取記憶體
TWI433152B (zh) ７ｔ雙埠ｓｒａｍ
TWI436359B (zh) ５ｔ單埠ｓｒａｍ
TWI556238B (zh) ７ｔ雙埠靜態隨機存取記憶體（二）
TWI423258B (zh) 寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體
TWI556241B (zh) ７ｔ雙埠靜態隨機存取記憶體
TWI425510B (zh) 具低待機電流之單埠靜態隨機存取記憶體
TWM391711U (en) Single port sram having a discharging path
TWI441178B (zh) 雙埠靜態隨機存取記憶體
TWI556239B (zh) ７ｔ雙埠靜態隨機存取記憶體（三）
TWI451412B (zh) 具靜態雜訊邊際提昇之雙埠靜態隨機存取記憶體
TWI426514B (zh) 寫入操作時降低電源電壓之單埠靜態隨機存取記憶體
TWI419162B (zh) 具放電路徑之單埠靜態隨機存取記憶體
TW201128644A (en) Single port SRAM
TWI399748B (zh) 寫入操作時降低電源電壓之雙埠靜態隨機存取記憶體
TWI441179B (zh) 具放電路徑之雙埠ｓｒａｍ
TWI556410B (zh) ７ｔ雙埠靜態隨機存取記憶體（八）
TWI541802B (zh) ７ｔ雙埠靜態隨機存取記憶體（一）
TWI500028B (zh) 單埠靜態隨機存取記憶體
TWI425509B (zh) 具放電路徑之雙埠靜態隨機存取記憶體
TWI426515B (zh) 寫入操作時降低電源電壓之單埠ｓｒａｍ
TWM472292U (zh) 雙埠靜態隨機存取記憶體
TWI423257B (zh) 寫入操作時降低電源電壓之雙埠ｓｒａｍ
TWI567739B (zh) ７ｔ雙埠靜態隨機存取記憶體（六）

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees