CN113674787B - 在dram标准单元上实现非逻辑操作的方法及电路 - Google Patents

在dram标准单元上实现非逻辑操作的方法及电路 Download PDF

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Abstract

本发明提供一种在DRAM标准单元上实现非逻辑操作的方法及电路，所述方法包括在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，实现对DRAM标准单元的位线的控制；其中，所述第一外加电压线和所述第二外加电压线均分别连接于位线和取反位线之间，所述第一外加电压线处于DRAM标准单元和所述灵敏放大器之间，所述第二外加电压线处于所述灵敏放大器和预充电电路之间。本发明可以在不改变现有DRAM标准单元和外围电路的前提下，仅通过外加电压等操作实现DRAM标准单元的逻辑非的运算。

Description

在DRAM标准单元上实现非逻辑操作的方法及电路
技术领域
本发明涉及存内计算技术领域，特别是涉及DRAM技术领域。
背景技术
存内计算方法的提出主要目的是为了解决冯·诺依曼架构的内存墙问题。近年来，除了基于SRAM、忆阻器的存内计算电路，人们同样也研究出了用DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)实现存算一体的功能。用DRAM做存算比较明显的好处是：面积开销小，电路较为简洁，且相较于忆阻器，器件工艺上比较成熟。
DRAM存算本质上是用DRAM实现与、或、非的按位运算。目前，对于与、或运算的通用步骤是1)预充电，使位线(Bit Line，BL)电压为1/2VDD；2)同时打开三行DRAM单元，与位线发生电荷共享；3)待电荷稳定后，利用灵敏放大器(SA)将DRAM中电压高于1/2VDD的单元拉高至VDD、低于1/2VDD的单元降至接近0V。BL上的电压即为最终结果。
图1中可实现的运算(当C为1时为或操作；C为0时为与操作)。而非操作则较为复杂，目前提出的方法是修改DRAM单元和SA电路，如图2所示。在DRAM单元中额外增加一个晶体管(图2中DCC部分)，并连接到/>线上，在经过一次灵敏放大使BL复制数据之后，打开图2中d-wordline(字线)，使/>的结果通过附加晶体管传递至DCC中的DRAM单元，实现非逻辑运算。
目前用DRAM实现非逻辑运算都需要改变DRAM单元的结构以及相应的外围电路，因此现有的商用DRAM芯片上无法使用。这也是当前基于DRAM进行存算的最大的障碍，也给未来基于DRAM的大规模商业化带来了巨大的阻力。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种在DRAM标准单元上实现非逻辑操作的方法及电路，用于解决现有技术中DRAM实现非逻辑运算需要改变硬件结构的技术问题。
为实现上述目的及其他相关目的，本发明提供一种在DRAM标准单元上实现非逻辑操作的方法，包括：在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，实现对DRAM标准单元的位线的控制；其中，所述第一外加电压线和所述第二外加电压线均分别连接于位线和取反位线之间，所述第一外加电压线处于DRAM标准单元和所述灵敏放大器之间，所述第二外加电压线处于所述灵敏放大器和预充电电路之间。
于本发明的一实施例中，所述在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平包括：当DRAM标准单元中存储逻辑电荷数据为逻辑1时，将DRAM标准单元的位线接入1/2工作电压；将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，将DRAM标准单元的位线和取反位线的电压逐渐拉向0至1/2工作电压的中间值；将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，将DRAM标准单元的位线拉至GND。
于本发明的一实施例中，所述在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平包括：当DRAM标准单元中存储逻辑电荷数据为逻辑0时，将DRAM标准单元的位线接入1/2工作电压；将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，将DRAM标准单元的位线和取反位线的电压逐渐拉向1/2工作电压至1的中间值；将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，将DRAM标准单元的位线拉至工作电压。
于本发明的一实施例中，所述在DRAM标准单元上实现非逻辑操作的方法还包括：在DRAM标准单元中存储逻辑电荷数据读取到位线上之前，对所述位线进行预充电。
于本发明的一实施例中，所述在DRAM标准单元上实现非逻辑操作的方法还包括：在对位线预充电后，打开所述位线对应的DRAM标准单元的字线。
于本发明的一实施例中，所述在DRAM标准单元上实现非逻辑操作的方法还包括：在将DRAM标准单元的位线拉至GND之后，或者在将DRAM标准单元的位线拉至工作电压之后，关闭DRAM标准单元的字线，并打开DRAM标准单元的取反DRAM标准单元的字线；关闭取反DRAM标准单元的位线，关闭取反DRAM标准单元。
于本发明的一实施例中，所述灵敏放大器包括第一N型晶体管、第二N型晶体管、第一P型晶体管和第二P晶体管；所述第一N型晶体管的一端与DRAM标准单元的位线相连，另一端与所述第二N型晶体管相连，所述第二N型晶体管的另一端与DRAM标准单元的取反位线相连；所述第一P型晶体管的一端与DRAM标准单元的位线相连，另一端与所述第二P型晶体管相连，所述第二P型晶体管的另一端与DRAM标准单元的取反位线相连；所述第一N型晶体管与所述第一P型晶体管的中间连线引出至DRAM标准单元的取反位线；所述第二N型晶体管与所述第二P型晶体管的中间连线引出至DRAM标准单元的位线。
于本发明的一实施例中，所述第一N型晶体管与所述第二N型晶体管的中间连线引出至第一外加电压线；所述第一P型晶体管与所述第二P型晶体管的中间连线引出至第二外加电压线。
于本发明的一实施例中，DRAM标准单元为两个或两个以上。
为实现上述目的及其他相关目的，本发明还提供一种DRAM电路，包括至少两个DRAM标准单元，灵敏放大器，预充电电路以及写入电路；所述DRAM电路应用如上所述的在DRAM标准单元上实现非逻辑操作的方法控制DRAM标准单元上的非逻辑操作。
如上所述，本发明的在DRAM标准单元上实现非逻辑操作的方法及电路具有以下有益效果：
本发明可以在不改变现有DRAM标准单元和外围电路的前提下，仅通过外加电压等操作实现DRAM标准单元的逻辑非的运算。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示为现有技术中DRAM实现与、或、非的按位运算的示意图。
图2显示为现有技术中DRAM标准单元实现逻辑非运算的原理图。
图3显示为本申请一实施例中的在DRAM标准单元上实现非逻辑操作的方法的整体流程示意图。
图4显示为本申请一实施例中的在DRAM标准单元上实现非逻辑操作的方法中灵敏放大器正常打开的示意图。
图5显示为本申请一实施例中的在DRAM标准单元上实现非逻辑操作的方法中灵敏放大器反向打开的示意图。
图6A至图6G显示为本申请一实施例中的在DRAM标准单元上实现非逻辑操作的方法实现逻辑非操作的一种具体过程示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
本实施例的目的在于提供一种在DRAM标准单元上实现非逻辑操作的方法及电路，用于解决现有技术中DRAM实现非逻辑运算需要改变硬件结构的技术问题。
以下将详细阐述本发明的在DRAM标准单元上实现非逻辑操作的方法及电路的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的在DRAM标准单元上实现非逻辑操作的方法及电路。
实施例1
具体地，如图3所示，本实施例提供一种在DRAM标准单元上实现非逻辑操作的方法，所述在DRAM标准单元上实现非逻辑操作的方法包括：
步骤S100，在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近；
步骤步骤S200，将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，实现对DRAM标准单元的位线的控制；
其中，所述第一外加电压线和所述第二外加电压线均分别连接于位线和取反位线之间，所述第一外加电压线处于DRAM标准单元和所述灵敏放大器之间，所述第二外加电压线处于所述灵敏放大器和预充电电路之间。
以下结合图4和图5对本实施例的在DRAM标准单元上实现非逻辑操作的方法的步骤S100至步骤S200进行详细说明。
如图4和图5所示，于本实施例中，所述DRAM标准单元上实现非逻辑操作的方法应用的DRAM电路包括至少两个DRAM标准单元110，灵敏放大器120，预充电电路以及写入电路140。其中，本实施例未对DRAM电路的结构进行改变，DRAM电路中的预充电电路130以及写入电路140的结构本实施例不做详细展开说明。本实施例仅对实现在DRAM标准单元上实现非逻辑操作的方法相关联的DRAM电路中的DRAM标准单元110和灵敏放大器120做简述说明。
其中，于本实施例中，DRAM标准单元110为两个或两个以上，所述灵敏放大器120包括第一N型晶体管(Tn1)、第二N型晶体管(Tn2)、第一P型晶体管(Tp1)和第二P晶体管(Tp2)；所述第一N型晶体管(Tn1)的一端与DRAM标准单元110的位线(BL)相连，另一端与所述第二N型晶体管(Tn2)相连，所述第二N型晶体管(Tn2)的另一端与DRAM标准单元110的取反位线相连；所述第一P型晶体管(Tp1)的一端与DRAM标准单元110的位线(BL)相连，另一端与所述第二P型晶体管(Tp2)相连，所述第二P型晶体管(Tp2)的另一端与DRAM标准单元110的取反位线/>相连；所述第一N型晶体管(Tn1)与所述第一P型晶体管(Tp1)的中间连线引出至DRAM标准单元110的取反位线/>所述第二N型晶体管(Tn2)与所述第二P型晶体管(Tp2)的中间连线引出至DRAM标准单元110的位线(BL)。
其中，于本实施例中，所述第一N型晶体管(Tn1)与所述第二N型晶体管(Tn2)的中间连线引出至第一外加电压线(SAN)；所述第一P型晶体管(Tp1)与所述第二P型晶体管(Tp2)的中间连线引出至第二外加电压线(SAP)。
如图4所示，DRAM标准单元110对数据的读操作会把存储单元中存储的电荷读到位线(BL)上，从而在位线(BL)上形成电压。如果DRAM标准单元110的存储为逻辑0，则位线(BL)电压被下拉至低电平(GND)。反之，如果DRAM标准单元110的存储为逻辑1，则位线(BL)电压上拉至高电平(VDD)。
因此，如果需要实现非逻辑操作，也就是让位线(BL)的电压与读取后形成的电压相反。即，若DRAM标准单元110的存储为逻辑0，在非操作中，我们需要让位线(BL)的电压从GND提高到1/2VDD以上，经过灵敏放大器120(SA)放大后为VDD；相对应地，若DRAM标准单元110的存储为逻辑1，在非逻辑操作中，需要让位线(BL)的电压从VDD降低到小于1/2VDD，最终经过灵敏放大器120(SA)放大后则变为GND。即在灵敏放大器120(SA)正常打开情况下，灵敏放大器120(SA)的两条外加电压线第一外加电压线(SAN)和第二外加电压线(SAP)分别接0和1，使其具有灵敏放大的能力。
而本实施例中，交换第一外加电压线(SAN)和第二外加电压线(SAP)的外加电压，让第一外加电压线(SAN)和第二外加电压线(SAP)分别接1和0，如图5所示。以下对本实施例的在DRAM标准单元上实现非逻辑操作的方法进行详细说明。
步骤S100，在DRAM标准单元110中存储逻辑电荷数据读取到位线(BL)上时，先将灵敏放大器120中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元110的位线(BL)和取反位线的电压逐渐相近；
步骤S200，将灵敏放大器120中的第一外加电压线接入低电平，第二外加电压线接入高电平，实现对DRAM标准单元110的位线(BL)的控制；
其中，所述第一外加电压线(SAN)和所述第二外加电压线(SAP)均分别连接于位线(BL)和取反位线之间，所述第一外加电压线(SAN)处于DRAM标准单元110和所述灵敏放大器120之间，所述第二外加电压线(SAP)处于所述灵敏放大器120和预充电电路130之间。
也就是说，于本实施例中，将灵敏放大器120中的第一外加电压线接入高电平，第二外加电压线接入低电平，当BL上电压高于时，第二N型晶体管Tn2和第一P型晶体管Tp1打开，此时所述第一外加电压线(SAN)通过第二N型晶体管Tn2给取反位线/>充电，所述第二外加电压线(SAP)通过第一P型晶体管Tp1给位线(BL)放电，直到位线(BL)和取反位线电压相近，使晶体管Tn2和Tp1截断为止。所以通过本实施例的在DRAM标准单元上实现非逻辑操作的方法可以让灵敏放大器120(SA)将两边不等的电平拉向中间值，以下将这一操作称为灵敏放大器120(SA)的反向打开。
于本实施例中，当DRAM标准单元110中存储逻辑电荷数据为逻辑1时，将DRAM标准单元110的位线(BL)接入1/2工作电压VDD；将灵敏放大器120中的第一外加电压线接入高电平，第二外加电压线接入低电平，将DRAM标准单元110的位线(BL)和取反位线的电压逐渐拉向0至1/2工作电压VDD的中间值；将灵敏放大器120中的第一外加电压线接入低电平，第二外加电压线接入高电平，将DRAM标准单元110的位线(BL)拉至GND。
具体地，当DRAM标准单元110中存储逻辑电荷数据1复制到位线(BL)上后，取反位线上自动为0，之后单独将位线(BL)写入1/2VDD，此时位线(BL)上为1/2VDD，取反位线上依旧为0。反向打开灵敏放大器120(SA)，即将灵敏放大器120中的第一外加电压线接入高电平，第二外加电压线接入低电平，将位线(BL)和取反位线/>电压同时拉向0和1/2VDD的中间值，这个中间值明显小于1/2VDD。至此可以实现将位线(BL)电压拉至1/2VDD以下，再将灵敏放大器120(SA)正常打开一次，即将灵敏放大器120中的第一外加电压线接入低电平，第二外加电压线接入高电平，即可将位线(BL)电压拉至GND。
于本实施例中，当DRAM标准单元110中存储逻辑电荷数据为逻辑0时，将DRAM标准单元110的位线(BL)接入1/2工作电压；将灵敏放大器120中的第一外加电压线接入高电平，第二外加电压线接入低电平，将DRAM标准单元110的位线(BL)和取反位线(BL)的电压逐渐拉向1/2工作电压至1的中间值；将灵敏放大器120中的第一外加电压线接入低电平，第二外加电压线接入高电平，将DRAM标准单元110的位线(BL)拉至工作电压。
具体地，当DRAM标准单元110中存储逻辑电荷数据0复制到位线(BL)上后，位线(BL)上为0，取反位线上自动为1，依然单独将位线(BL)写入1/2VDD，此时位线(BL)上为1/2VDD，取反位线/>上依旧为1。反向打开灵敏放大器120(SA)，即将灵敏放大器120中的第一外加电压线接入高电平，第二外加电压线接入低电平，即将位线(BL)和取反位线电压同时拉向1和1/2VDD的中间值，这个中间值明显大于1/2VDD。至此可以实现将位线(BL)电压拉至1/2VDD以上，再将灵敏放大器120(SA)正常打开一次，即将灵敏放大器120中的第一外加电压线接入低电平，第二外加电压线接入高电平，即可将位线(BL)电压拉至VDD。
于本实施例中，所述在DRAM标准单元上实现非逻辑操作的方法还包括：在DRAM标准单元110中存储逻辑电荷数据读取到位线(BL)上之前，对所述位线(BL)进行预充电，在对位线(BL)预充电后，打开所述位线对应的DRAM标准单元110的字线。
于本实施例中，所述在DRAM标准单元上实现非逻辑操作的方法还包括：在将DRAM标准单元110的位线(BL)拉至GND之后，或者在将DRAM标准单元110的位线(BL)拉至工作电压之后，关闭DRAM标准单元110的字线，并打开DRAM标准单元110的取反DRAM标准单元110的字线；关闭取反DRAM标准单元110的位线(BL)，关闭取反DRAM标准单元110。
图6A至图6G显示为本实施例中的在DRAM标准单元上实现非逻辑操作的方法实现逻辑非操作的一种具体过程示意图。图6A至图6G中，以DRAM标准单元T1和DRAM标准单元R1两个DRAM标准单元110进行非逻辑操作为例(例如)进行说明。
如图6所示，假设DRAM标准单元110R1存储逻辑电荷数据为逻辑1。首先对位线(BL)进行预充电，使位线(BL)电压为1/2VDD(图6A)；在对位线(BL)预充电之后，打开DRAM标准单元R1，即打开DRAM标准单元R1的字线并正常打开灵敏放大器SA，将BL上的电压放大至工作电压(图6B)；关闭DRAM标准单元R1和SA，并将位线(BL)接入1/2工作电压VDD(图6C)；之后反向打开SA，使得位线BL和位线取反上的电压都低于1/2工作电压VDD(图6D)；此时将/>接入1/2工作电压VDD(图6E)；再次正常打开SA一次，使得电压低于1/2VDD的位线BL直接被拉低至低电压(图6F)；最后，正常打开DRAM标准单元T1和SA，将BL上的电压结果存储至T1(图6G)。至此，实现将DRAM标准单元R1中存储的逻辑电荷数据取反并存入DRAM标准单元T1的全部过程。
所以本实施例的在DRAM标准单元上实现非逻辑操作的方法可以在不改变现有DRAM标准单元110和外围电路的前提下，仅通过外加电压等操作实现DRAM标准单元110的逻辑非的运算。
实施例2
如图5所示，本实施例提供一种DRAM电路，所述DRAM电路包括至少两个DRAM标准单元110，灵敏放大器120，预充电电路130以及写入电路140；所述DRAM电路应用如上所述的在DRAM标准单元上实现非逻辑操作的方法控制DRAM标准单元110上的非逻辑操作。实施例1中已经对在DRAM标准单元上实现非逻辑操作的方法进行了详细说明，在此不再赘述。
综上所述，本发明可以在不改变现有DRAM标准单元和外围电路的前提下，仅通过外加电压等操作实现DRAM标准单元的逻辑非的运算。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中包括通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种在DRAM标准单元上实现非逻辑操作的方法，其特征在于：包括：
在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，实现对DRAM标准单元的位线的控制；
其中，所述第一外加电压线和所述第二外加电压线均分别连接于位线和取反位线之间，所述第一外加电压线处于DRAM标准单元和所述灵敏放大器之间，所述第二外加电压线处于所述灵敏放大器和预充电电路之间；
所述灵敏放大器包括第一N型晶体管、第二N型晶体管、第一P型晶体管和第二P型晶体管；所述第一N型晶体管的一端与DRAM标准单元的位线相连，另一端与所述第二N型晶体管相连，所述第二N型晶体管的另一端与DRAM标准单元的取反位线相连；所述第一P型晶体管的一端与DRAM标准单元的位线相连，另一端与所述第二P型晶体管相连，所述第二P型晶体管的另一端与DRAM标准单元的取反位线相连；所述第一N型晶体管与所述第一P型晶体管的中间连线引出至DRAM标准单元的取反位线；所述第二N型晶体管与所述第二P型晶体管的中间连线引出至DRAM标准单元的位线。
2.根据权利要求1所述的在DRAM标准单元上实现非逻辑操作的方法，其特征在于：所述在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平包括：
当DRAM标准单元中存储逻辑电荷数据为逻辑1时，将DRAM标准单元的位线接入1/2工作电压；
将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，将DRAM标准单元的位线和取反位线的电压逐渐拉向0至1/2工作电压的中间值；
将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，将DRAM标准单元的位线拉至GND。
3.根据权利要求1或2所述的在DRAM标准单元上实现非逻辑操作的方法，其特征在于：所述在DRAM标准单元中存储逻辑电荷数据读取到位线上时，先将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，使得DRAM标准单元的位线和取反位线的电压逐渐相近，再将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平包括：
当DRAM标准单元中存储逻辑电荷数据为逻辑0时，将DRAM标准单元的位线接入1/2工作电压；
将灵敏放大器中的第一外加电压线接入高电平，第二外加电压线接入低电平，将DRAM标准单元的位线和取反位线的电压逐渐拉向1/2工作电压至1的中间值；
将灵敏放大器中的第一外加电压线接入低电平，第二外加电压线接入高电平，将DRAM标准单元的位线拉至工作电压。
4.根据权利要求3所述的在DRAM标准单元上实现非逻辑操作的方法，其特征在于：所述在DRAM标准单元上实现非逻辑操作的方法还包括：
在DRAM标准单元中存储逻辑电荷数据读取到位线上之前，对所述位线进行预充电。
5.根据权利要求4所述的在DRAM标准单元上实现非逻辑操作的方法，其特征在于：所述在DRAM标准单元上实现非逻辑操作的方法还包括：
在对位线预充电后，打开所述位线对应的DRAM标准单元的字线。
6.根据权利要求3所述的在DRAM标准单元上实现非逻辑操作的方法，其特征在于：所述在DRAM标准单元上实现非逻辑操作的方法还包括：
在将DRAM标准单元的位线拉至GND之后，或者在将DRAM标准单元的位线拉至工作电压之后，关闭DRAM标准单元的字线，并打开DRAM标准单元的取反DRAM标准单元的字线；
关闭取反DRAM标准单元的位线，关闭取反DRAM标准单元。
7.根据权利要求1所述的在DRAM标准单元上实现非逻辑操作的方法，其特征在于：所述第一N型晶体管与所述第二N型晶体管的中间连线引出至第一外加电压线；所述第一P型晶体管与所述第二P型晶体管的中间连线引出至第二外加电压线。
8.根据权利要求1或2所述的在DRAM标准单元上实现非逻辑操作的方法，其特征在于：
DRAM标准单元为两个以上。
9.一种DRAM电路，其特征在于：包括至少两个DRAM标准单元，灵敏放大器，预充电电路以及写入电路；所述DRAM电路应用如权利要求1至权利要求8任一权利要求所述的在DRAM标准单元上实现非逻辑操作的方法控制DRAM标准单元上的非逻辑操作。
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