CN112133339A - 基于铁电晶体管的存内按位逻辑计算电路结构 - Google Patents

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Abstract

本发明公开了一种基于铁电晶体管的存内按位逻辑计算电路结构，该电路结构包括至少一个晶体管的电路结构单元所组成的阵列电路、字线驱动电路、位线驱动电路、感测电路和其他外围电路，其中，字线驱动电路驱动阵列电路的第一字线、第二字线和第三字线；位线驱动电路驱动阵列电路的位线，感测电路读取和分析阵列电路的位线；其他外围电路连接外部信号和感测电路，根据外部信号的输入及感测电路的输出，计算得到逻辑结果。该电路结构利用铁电晶体管的高开关比等特性以及位线残余电荷的回收技术，实现高效的存内逻辑计算操作。

Description

基于铁电晶体管的存内按位逻辑计算电路结构
技术领域
本发明涉及非易失存储器的存内计算技术领域，特别涉及一种基于铁电晶体管的存内按位逻辑计算电路结构单元、阵列电路以及电路。
背景技术
存内计算主要解决的是数据密集型应用中冯诺依曼架构所遇到的“内存墙”问题，它通过直接在存储器内进行运算，减少了与计算单元间的数据传输，从而提升能量、延时性能。存内按位逻辑计算作为存内计算的一个子集，同样适用于多种大量使用按位逻辑的应用，如数据库、数据加解密、图像处理等。
存内按位逻辑计算已在基于各种器件的一些存储阵列中实现，如基于静态随机存储器(SRAM,static random-access memory)(参考论文A.Agrawal et al,"X-SRAM:Enabling In-Memory Boolean Computations in CMOS Static Random AccessMemories,"in IEEE TCAS-I:Regular Papers,vol.65,no.12,pp.4219-4232,Dec.2018.)、基于动态随机存储器(DRAM,dynamic random-access memory)(参考论文S.Li et al,"Drisa:A dram-based reconfigurable in-situ accelerator,"inMicro.ACM,2017,pp.288–301.)、基于新兴的随机存取的非易失存储器(NVM,nonvolatile memory)如PCRAM、ReRAM、STT-MRAM等(参考论文N.Talatiet al,"Logic Design Within MemristiveMemories Using Memristor-Aided loGIC(MAGIC),"in IEEE Transactions onNanotechnology,vol.15,no.4,pp.635-650,July 2016.、S.Jain et al,"Computing inMemory With Spin-Transfer Torque Magnetic RAM,"in IEEE Transactions on VeryLarge Scale Integration(VLSI)Systems,vol.26,no.3,pp.470-483,March 2018.)等。
基于不同器件的存内按位逻辑计算架构均体现了相应器件的特性；而铁电晶体管(FeFET,ferroelectric field effect transistor)则具有独特的优势。铁电晶体管的结构及特性如图1所示，它利用不同的铁电层极化状态来存储信息，而不同的极化状态则表现为不同大小的阈值电压，可参考M.Trentzsch等人的论文《A 28nm HKMG Super Low PowerEmbedded NVM Technology Based on Ferroelectric FETs》。首先，铁电晶体管具有极高的开关比，一方面使得其更适用于电压模式的操作，从而避免电流模式下的直流电流；另一方面能够在关断状态下保持其一端的剩余电荷，使得全摆幅的操作结果可被直接利用于写回操作。其次，铁电晶体管的三端结构使得其写入操作仅通过控制栅-源极电压实现，从而进一步降低写入功耗，且更加利于直接利用剩余电荷进行写回的操作；同时晶体管式的访问接口也提供一定的CMOS兼容性。
基于铁电晶体管的存内按位逻辑计算已有一些探索。D.Reis等人的论文《Computing in Memory with FeFETs》是较早的基于铁电晶体管的存内计算方案，论文基于3晶体管的存储阵列，通过对感测电路的设计，实现了较为常用的一些通用逻辑门；但是复杂的感测电路导致较大的面积开销，且其中的电流模操作使得运算功耗较大。XunzhaoYin等人的论文《Ferroelectric FETs-Based Nonvolatile Logic-in-Memory Circuits》分别基于动态电流模逻辑(DyCML,dynamic current mode logic)和动态逻辑(DL,dynamiclogic)设计存内逻辑计算电路，利用了铁电晶体管晶体管式访问接口实现动态、低功耗、低延时的存内逻辑计算；但是相较于基于存储阵列的存内逻辑计算，该设计对于每个存储单元引入了较多的辅助晶体管用于计算，面积开销较大。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的主要目的在于提出基于铁电晶体管设计的动态、低功耗存内按位逻辑计算架构，该架构支持丰富的逻辑功能，接口实现简单，部分操作可将结果直接写回，且考虑到了位线剩余电荷的可重复利用性，并对多操作数的情形进行感测方式的优化。
为达到上述目的，本发明第一方面实施例提出了电路结构单元，包括：第一晶体管，第二晶体管，位线，第一字线，第二字线和第三字线，其中，所述第一晶体管的漏极与所述第一字线相连，所述第一晶体管的栅极与所述第二字线相连，所述第一晶体管的源极与所述第二晶体管的漏极相连；所述第二晶体管为铁电晶体管，所述第二晶体管的栅极与所述第三字线相连，所述第二晶体管的源极与所述位线相连，所述存内按位逻辑计算电路通过所述铁电晶体管的铁电材料极化特性存储数据。
本发明第二方面实施例提出了阵列电路，包括：第一方面提出的多个电路结构单元，各个电路结构单元通过电气连接的方式组合成若干行若干列的布局方式，其中，同一行的电路结构单元的第一字线相连、第二字线相连、第三字线相连，同一列的电路结构单元的位线相连。
本发明第三方面实施例提出了基于铁电晶体管的存内按位逻辑计算电路结构，包括：上述所述的阵列电路，字线驱动电路，位线驱动电路，感测电路和其他外围电路，其中，所述字线驱动电路驱动所述阵列电路的第一字线、第二字线和第三字线；所述位线驱动电路驱动所述阵列电路的位线，所述感测电路读取和分析所述阵列电路的位线；所述其他外围电路连接外部信号和所述感测电路，根据所述外部信号的输入及所述感测电路的输出，计算得到逻辑结果。
本发明实施例的基于铁电晶体管的存内按位逻辑计算电路结构，首先将铁电晶体管接地的端口修改为用一个可控制的第一字线连接起来，从而实现类似于纵横阵列(crossbar)的拓扑结构，使其支持多种存内逻辑计算；相较于已有的三晶体管每单元的工作，两晶体管每单元的设计拥有更高的存储密度。其次，为实现低功耗、高速的计算以及支持后续功能，感测电路使用一个通用的可变参考电压的电压模感测放大器(voltage modesense amplifier)。最后，外围计算电路采用一个锁存器、一个查找表的反馈形式，使其支持多变量的自定义逻辑。
为了降低能耗，按位逻辑运算操作均在电压域下完成，一方面避免直流电流的出现，另一方面可使得位线上的剩余电荷可被重复利用。按位逻辑运算操作可划分为两类。第一类运算无需外围计算电路参与，直接利用了第一字线与位线之间的充电过程实现。该类运算可以利用位线上的电荷进行直接写回，且通过字线充位线、位线充字线的两种方式，可实现互补逻辑功能，并通过动态选择进一步利用剩余位线电荷。第二类运算与外围计算电路结合实现功能，且针对多操作数的情况，借助于开关电容设计了一种运算模式，使得位线电荷能够被充分地利用，避免重复的位线充电。
另外，根据本发明上述实施例的基于铁电晶体管的存内按位逻辑计算电路结构还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，在对任一行所存储的数据复制至目标行时，首先将所述位线置为预设电位；其次将被复制行的第一字线的电压置为低电平，并控制被复制行的第二字线的电压使其第一晶体管导通；最后通过控制所述目标行的第三字线电压以写入结果。
进一步地，在本发明的一个实施例中，在对任一行所存储的数据进行按位取反或对任意多行所存储的数据进行按位与非操作时，首先将所有位线置为预设电位；其次将各个数据来源行的第一字线的电压置为高电平，并控制所述各个数据来源行的第二字线的电压使其第一晶体管导通；通过观察各个位线的电压、电流或电荷的变化情况推导出所述数据来源行的按位取反的结果或按位与非的结果。
进一步地，在本发明的一个实施例中，在对任意行所存储的数据进行按位与操作时，首先将所有位线置为预设电位；其次将各个数据来源行的第一字线的电压置为低电平，并控制所述各个数据来源行的第二字线的电压使其第一晶体管导通；通过观察各个位线的电压、电流或电荷的变化情况推导出所述数据来源行的按位与的结果。
进一步地，在本发明的一个实施例中，在对任两行所存储的数据进行按位蕴含非操作时，首先将所有位线置为预设电位；其次将第一行的第一字线的电压置为高电平，并控制第一行的第二字线的电压使其第一晶体管导通，预设时间后再控制第一行的第二字线的电压使其第一晶体管关断；最后将第二行的第一字线的电压置为低电平，并控制第二行的第二字线的电压使其第一晶体管导通；通过观察末态各个位线的电压、电流或者电荷的变化情况推导出所述数据来源行的按位蕴含非的结果。
可选地，在本发明的一个实施例中，若需进一步将结果写入预设行时，则在操作结束所述位线电压稳定时，控制目标行的第三字线电压以写入结果。
进一步地，在本发明的一个实施例中，所述感测电路采用动态参考电压的电压模感测形式，所述感测电路包括：开关电容和电压模感测放大器，其中，所述开关电容第一端通过单刀双掷开关分别连接至对应位线及所述电压模感测放大器的参考电压输入端，所述开关电容第二端通过单刀双掷开关分别连接至预设固定电压及零电位；所述电压模感测放大器的信号输入端连接对应位线。
进一步地，在本发明的一个实施例中，所述其他外围电路包括二路选择器，锁存器和组合逻辑电路，其中，所述二路选择器的第一输入端与所述感测电路的电压模感测放大器输出端连接，所述二路选择器的第二输入端与所述组合逻辑电路输出端连接，所述二路选择器的输出端与所述锁存器输入端连接，所述组合逻辑电路的第一输入端与对应位线连接，所述组合逻辑电路的第二输入端与所述锁存器输出端连接。
进一步地，在本发明的一个实施例中，在对任意行所存储的数据进行预设逻辑操作时，第一步将所有位线预充电至高电平；第二步将所述感测电路的开关电容第一端所连的单刀双掷开关连至位线、第二端所连的单刀双掷开关连至预设固定电压，充电完成后将所述感测电路的开关电容第一端所连的单刀双掷开关连至所述感测电路的电压模感测放大器、第二端所连的单刀双掷开关连至零电平；第三步将任一数据来源行的第一字线的电压置为低电平，并控制该行的第二字线的电压使其第一晶体管导通一定时间，通过所述感测电路的电压模感测放大器读出该位的逻辑值并送入所述其他外围电路；重复上述第二、三步操作，以连续读出各数据来源行所存储值，并通过所述其他外围电路完成所述预设逻辑操作。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为铁电晶体管(a)电路符号、(b)一种结构示意图以及(c)漏源电流-栅极电压特性曲线随极化状态变化的示意图；
图2为本发明一个实施例的基于铁电晶体管的存内按位逻辑计算电路结构的结构示意图；
图3为四种典型铁电晶体管存储器单元的示意图；
图4为根据本发明的一种存储器单元读写操作示意图；
图5为根据本发明进行复制操作的示意图；
图6为根据本发明实施例进行(a)两变量与非和(b)两变量与的示意图；
图7为根据本发明实施例的外围计算电路以及进行多变量自定义运算的示意图；
图8为本发明实施例进行两变量与非的仿真波形图；
图9为本发明实施例进行两变量异或的仿真波形图；
图10为本发明实施例与D.Reis等人的《Computing in Memory with FeFETs》中提出的基于铁电晶体管的存内按位逻辑计算性能比较表；
图11为本发明实施例操作最坏延时-平均能量性能与现有技术的比较示意图。
附图标记说明：100-基于铁电晶体管的存内按位逻辑计算电路结构、1-阵列电路、1-1-第一晶体管、1-2-第二晶体管、1-3-位线、1-4-第一字线，1-5-第二字线、1-6-第三字线、2-字线驱动电路、3-位线驱动电路、4-感测电路5-其他外围电路。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图描述根据本发明实施例提出的基于铁电晶体管的存内按位逻辑计算电路结构。
图2是本发明一个实施例的基于铁电晶体管的存内按位逻辑计算电路结构的结构示意图。
如图2所示，该电路结构100包括：阵列电路1、字线驱动电路2、位线驱动电路3、感测电路4和其他外围电路5。
其中，阵列电路1由多个电路结构单元构成，各个电路结构单元通过电气连接的方式组合成若干行若干列的布局方式，其中，同一行的电路结构单元的第一字线相连、同一行的电路结构单元的第二字线相连、同一行的电路结构单元的第三字线相连，同一列的电路结构单元的位线相连。字线驱动电路2驱动阵列电路1的第一字线、第二字线和第三字线。位线驱动电路3驱动阵列电路1的位线。感测电路4读取和分析阵列电路1的位线。其他外围电路5连接外部信号和感测电路，根据外部信号的输入及感测电路4的输出，计算得到逻辑结果。
进一步地，任一电路结构单元均包括：第一晶体管1-1，第二晶体管1-2，位线1-3，第一字线1-4，第二字线1-5和第三字线1-6，其中，第一晶体管1-1的漏极与第一字线1-4相连，第一晶体管1-1的栅极与第二字线1-5相连，第一晶体管1-1的源极与第二晶体管1-2的漏极相连；第二晶体管1-2为铁电晶体管，第二晶体管1-2的栅极与第三字线1-6相连，第二晶体管1-2的源极与位线1-3相连，存内按位逻辑计算电路通过铁电晶体管的铁电材料极化特性存储数据。
需要说明的是，如图3所示，在任一电路结构单元中，第一晶体管1-1(T1)相当于开关，只有开启时第一字线1-4(H线)和位线1-3(BL)之间才有可能导通；第二晶体管1-2(T2)是铁电晶体管，通过铁电层的极化状态的正反来存储单比特信息；第一字线1-4(H线)的作用为通过控制其高低电平，将第二晶体管1-2(T2)的铁电层极化状态反映到位线(BL)的电平变化上；第二字线1-5(R线)的作用为控制第一晶体管1-1(T1)的导通和截止；第三字线1-6(W线)通常置于高电平对应电压的一半VDD/2，以使第二晶体管1-2(T2)的导通状态由其铁电层的极化状态决定，而在需要写入时可控制第三字线1-6(W线)置于高电平或接地，将位线上电平高低的状态转移到铁电层的极化状态上。
如图4所示，本发明实施例不失一般性地选择如下的状态映射方式：第二晶体管1-2的铁电层正向极化而显示低阻导通的状态映射为“0”，反之为“1”；位线1-3对地电压为零的状态映射为“0”，高电平的状态映射为“1”。以下讨论以上述状态映射方式为标准。
此设计可以完成不使用感测电路而直接写入目标行的一部分按位逻辑操作，称之为第一类运算操作：复制、取反、与(非)和蕴含(非)，也可以完成使用感测电路4和外围计算电路5计算完成后再写入目标行或将计算结果读出的一部分比特级逻辑操作，称之为第二类运算操作：异或、或(非)、全加等其他可定制的逻辑操作。
进一步地，在对任一行所存储的数据复制至目标行时，首先将位线置为预设电位；其次将被复制行的第一字线的电压置为低电平，并控制被复制行的第二字线的电压使其第一晶体管导通；最后通过控制目标行的第三字线电压以写入结果。
具体地，如图5所示，在进行复制操作时，首先将所有位线预充电至高电平，再将源行的H线的电压置为低电平，并控制源行的R线的电压使其T1导通，此时如果T2在低阻“0”状态，则位线与地导通，否则位线电压保持不变，这样位线的状态复制了相应T2的状态。之后将结果直接写回目标行即可。
进一步地，在对任一行所存储的数据进行按位取反或对任意多行所存储的数据进行按位与非操作时，首先将所有位线置为预设电位；其次将各个数据来源行的第一字线的电压置为高电平，并控制各个数据来源行的第二字线的电压使其第一晶体管导通；通过观察各个位线的电压、电流或电荷的变化情况推导出数据来源行的按位取反的结果或按位与非的结果。
具体地，如图6(a)所示，在进行按位与非操作时，首先将所有位线接地以释放电荷；其次将各个源行的H线的电压置为高电平，并控制各个源行的R线的电压使其T1导通，这样只有至少有一个源行存储的状态为“0”时，相应位线上的状态才为“1”，否则为“0”，对应着与非操作。之后将结果直接写回目标行即可。特别地，按位取反操作等价与单个源行的与非操作，可以使用相同的方法实现。
进一步地，在对任意行所存储的数据进行按位与操作时，首先将所有位线置为预设电位；其次将各个数据来源行的第一字线的电压置为低电平，并控制各个数据来源行的第二字线的电压使其第一晶体管导通；通过观察各个位线的电压、电流或电荷的变化情况推导出数据来源行的按位与的结果。
具体地，如图6(b)所示，在进行按位与操作时，首先将所有位线预充电至高电平；其次将各个源行的H线的电压置为低电平，并控制各个源行的R线的电压使对应的T1导通，这样一来，只要有一个源行存储的状态为“0”，位线上的状态就会变成“0”，否则位线状态保持为“1”，对应着与操作。之后将结果直接写回目标行即可。
进一步地，在对任两行所存储的数据进行按位蕴含非操作时，首先将所有位线置为预设电位；其次将第一行的第一字线的电压置为高电平，并控制第一行的第二字线的电压使其第一晶体管导通，一定时间时间后再控制第一行的第二字线的电压使其第一晶体管关断；最后将第二行的第一字线的电压置为低电平，并控制第二行的第二字线的电压使其第一晶体管导通；通过观察末态各个位线的电压、电流或者电荷的变化情况推导出数据来源行的按位蕴含非的结果。
具体地，在对某两行所存储的数据进行按位蕴含非操作时，首先将所有位线接地以释放电荷；其次将第一行的H线的电压置为高电平，并控制第一行的R线的电压使对应的T1导通，最后将第二行的H线的电压置为低电平，并控制第二行的R线的电压使对应的T1导通。由此，只有第二行的状态为“1”且第一行的状态为“0”时，位线上的状态才为“1”，这相当于第二行状态和第一行状态的蕴含非操作。之后将结果直接写回目标行即可。
需要说明的是，若上述复制、取反、与(非)和蕴含(非)需要进一步将结果写入预设行时，则在操作结束位线电压稳定时，控制目标行的第三字线电压以写入结果。
也就是说，上述将结果写回目标行指的是控制目标行的W线电压以写入结果，即将目标行的T2极化状态变成相应位线的状态。其具体方法为：先将W线的电压置为高电平VDD，经过一段时间极化状态稳定之后将其置为低电平GND，再经过一段时间极化状态稳定之后W线的电压恢复为高电平对应电压的一半VDD/2。进一地，在本发明的一个实施例中，感测电路4采用动态参考电压的电压模感测形式，感测电路4包括：开关电容和电压模感测放大器，其中，开关电容第一端通过单刀双掷开关分别连接至对应位线及电压模感测放大器的参考电压输入端，开关电容第二端通过单刀双掷开关分别连接至预设固定电压及零电位；电压模感测放大器的信号输入端连接对应位线。
具体地，感测电路4用于在位线电压稳定之前快速读出位线上的电压。可以用一个带有使能端和参考电压端的电压模感测放大器对位线上的电压和参考电压(Vref)比较并将结果放大作为输出。参考电压可以使用一个开关电容给出，开关电容第一端通过单刀双掷开关(S1)分别连接至对应位线及电压模感测放大器的参考电压输入端，开关电容第二端通过单刀双掷开关(S2)分别连接至某可定制的固定电压(ΔV)及零电位。如一种合理的使用方式表述如下：如图7所示，为了读取某一行的存储状态，首先将位线充电至高电平VDD，同时保持S1与位线相连，S2与ΔV相连，电容充电完成后将S1与电压模感测放大器的参考电压端相连，S2接零电位，提供(VDD–ΔV)的参考电压。之后将这一行的H线接地，R线置于高电位而导通T1，等待一定时间后，如果存储状态为“1”，则位线电压保持不变，如果存储状态为“0”，则位线电压降低到参考电压以下，由此可以通过电压模感测放大器判别存储的状态。
进一步地，在本发明的一个实施例中，其他外围电路5包括二路选择器，锁存器和组合逻辑电路，其中，二路选择器的第一输入端与感测电路的电压模感测放大器输出端连接，二路选择器的第二输入端输入与组合逻辑电路输出端连接，二路选择器的输出端与锁存器输入端连接，组合逻辑电路的第一输入端与对应位线连接，组合逻辑电路的第二输入端与锁存器输出端连接。
具体地，如图2所示，其他外围计算电路5包括：一个二路选择器，一个锁存器和一个组合逻辑电路。组合逻辑电路有两个输入端，其中一个是电压模感测放大器读出的逻辑电平，另一个是存储在锁存器中的逻辑电平。锁存器存储的电平可由一个二路选择器来选择来源，其中一个来源是上一周期电压模感测放大器读出的逻辑电平，另一个来源是上一周期逻辑运算的结果。所以其他外围计算电路5可以计算连续两个串行读出的被存储的数据，也可以将上一周期逻辑运算的结果作为当前周期逻辑运算的一个输入，和另一个来自存储阵列的数据进行运算。组合逻辑电路是可以定制的，为了完成不同的逻辑运算可以选用不同的组合逻辑电路。
进一步地，在本发明的一个实施例中，在对任意行所存储的数据进行预设逻辑操作时，第一步将所有位线预充电至高电平；第二步将开关电容第一端所连的单刀双掷开关连至位线、第二端所连的单刀双掷开关连至预设固定电压，充电完成后将开关电容第一端所连的单刀双掷开关连至感测电路的电压模感测放大器、第二端所连的单刀双掷开关连至零电平；第三步将任一数据来源行的第一字线的电压置为低电平，并控制该行的第二字线的电压使其第一晶体管导通一定时间，通过电压模感测放大器读出该位的逻辑值并送入其他外围电路；重复上述第二、三步操作，以连续读出各数据来源行所存储值，并通过其他外围电路完成预设逻辑操作。
为了完成连续的异或操作，如图7所示，可以首先将所有位线预充电至高电平；其次将S1连至位线、S2连至ΔV，充电完成后将S1连至电压模感测放大器、S2连至零电平；再次将某行的H线的电压置为低电平，并控制该行的R线的电压使对应的T1导通一定时间，通过感测放大器读出该位的逻辑值。重复上述第二、三步操作，以连续读出各源行所存储值；通过外围计算电路即可完成自定义逻辑操作。
根据如上的实施例，当参数：铁电层厚度(TFE)为10.5nm；动能系数(kineticcoefficient,ρ)为0.1；电源电压(VDD)为0.7V时，电路操作的仿真波形如图8-9所示。本发明实施例提出的基于铁电晶体管的存内按位逻辑计算操作与相关技术(例如背景技术中D.Reis等人在《Computing in Memory with FeFETs》中提出的基于铁电晶体管的存内按位逻辑计算)相比，本发明实施例进行与非/与、或非/或、异或非/异或以及其他逻辑操作时，功耗低、延时小且感测电路简单，如图10所示。另外，图11绘制了本发明实施例在不同工作电压下的操作最坏延时-平均能量性能曲线，并与基于其他非易失器件的相关技术相比较，展示出了较好的延时、能力性能。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (11)

1.一种电路结构单元，其特征在于，包括：第一晶体管，第二晶体管，位线，第一字线，第二字线和第三字线，其中，
所述第一晶体管的漏极与所述第一字线相连，所述第一晶体管的栅极与所述第二字线相连，所述第一晶体管的源极与所述第二晶体管的漏极相连；
所述第二晶体管为铁电晶体管，所述第二晶体管的栅极与所述第三字线相连，所述第二晶体管的源极与所述位线相连，所述存内按位逻辑计算电路通过所述铁电晶体管的铁电材料极化特性存储数据。
2.一种阵列电路，其特征在于，包括多个如权利要求1所述的电路结构单元，各个电路结构单元通过电气连接的方式组合成若干行若干列的布局方式，其中，同一行的电路结构单元的第一字线相连、第二字线相连、第三字线相连，同一列的电路结构单元的位线相连。
3.一种基于铁电晶体管的存内按位逻辑计算电路结构，其特征在于，包括如权利要求2所述的阵列电路，字线驱动电路，位线驱动电路，感测电路和其他外围电路，其中，
所述字线驱动电路驱动所述阵列电路的第一字线、第二字线和第三字线；
所述位线驱动电路驱动所述阵列电路的位线，所述感测电路读取和分析所述阵列电路的位线；
所述其他外围电路连接外部信号和所述感测电路，根据所述外部信号的输入及所述感测电路的输出，计算得到逻辑结果。
4.根据权利要求3所述的存内按位逻辑计算电路结构，其特征在于，在对任一行所存储的数据复制至目标行时，首先将所述位线置为预设电位；其次将被复制行的第一字线的电压置为低电平，并控制被复制行的第二字线的电压使其第一晶体管导通；最后通过控制所述目标行的第三字线电压以写入结果。
5.根据权利要求3所述的存内按位逻辑计算电路结构，其特征在于，在对任一行所存储的数据进行按位取反或对任意多行所存储的数据进行按位与非操作时，首先将所有位线置为预设电位；其次将各个数据来源行的第一字线的电压置为高电平，并控制所述各个数据来源行的第二字线的电压使其第一晶体管导通；通过观察各个位线的电压、电流或电荷的变化情况推导出所述数据来源行的按位取反的结果或按位与非的结果。
6.根据权利要求3所述的存内按位逻辑计算电路结构，其特征在于，在对任意行所存储的数据进行按位与操作时，首先将所有位线置为预设电位；其次将各个数据来源行的第一字线的电压置为低电平，并控制所述各个数据来源行的第二字线的电压使其第一晶体管导通；通过观察各个位线的电压、电流或电荷的变化情况推导出所述数据来源行的按位与的结果。
7.根据权利要求3所述的存内按位逻辑计算电路结构，其特征在于，在对任两行所存储的数据进行按位蕴含非操作时，首先将所有位线置为预设电位；其次将第一行的第一字线的电压置为高电平，并控制第一行的第二字线的电压使其第一晶体管导通，预设时间后再控制第一行的第二字线的电压使其第一晶体管关断；最后将第二行的第一字线的电压置为低电平，并控制第二行的第二字线的电压使其第一晶体管导通；通过观察末态各个位线的电压、电流或者电荷的变化情况推导出所述数据来源行的按位蕴含非的结果。
8.根据权利要求5-7所述的存内按位逻辑计算电路结构，其特征在于，若需进一步将结果写入预设行时，则在操作结束所述位线的电压稳定时，控制目标行的第三字线电压以写入结果。
9.根据权利要求3所述的存内按位逻辑计算电路结构，其特征在于，所述感测电路采用动态参考电压的电压模感测形式，所述感测电路包括：开关电容和电压模感测放大器，其中，所述开关电容第一端通过单刀双掷开关分别连接至对应位线及所述电压模感测放大器的参考电压输入端，所述开关电容第二端通过单刀双掷开关分别连接至预设固定电压及零电位；所述电压模感测放大器的信号输入端连接对应位线。
10.根据权利要求3所述的存内按位逻辑计算电路结构，其特征在于，所述其他外围电路包括二路选择器，锁存器和组合逻辑电路，其中，所述二路选择器的第一输入端与所述感测电路的电压模感测放大器输出端连接，所述二路选择器的第二输入端与所述组合逻辑电路输出端连接，所述二路选择器的输出端与所述锁存器输入端连接，所述组合逻辑电路的第一输入端与对应位线连接，所述组合逻辑电路的第二输入端与所述锁存器输出端连接。
11.根据权利要求3所述的存内按位逻辑计算电路结构，其特征在于，在对任意行所存储的数据进行预设逻辑操作时，第一步将所有位线预充电至高电平；第二步将所述感测电路的开关电容第一端所连的单刀双掷开关连至位线、第二端所连的单刀双掷开关连至预设固定电压，充电完成后将所述感测电路的开关电容第一端所连的单刀双掷开关连至所述感测电路的电压模感测放大器、第二端所连的单刀双掷开关连至零电平；第三步将任一数据来源行的第一字线的电压置为低电平，并控制该行的第二字线的电压使其第一晶体管导通一定时间，通过所述感测电路的电压模感测放大器读出该位的逻辑值并送入所述其他外围电路；重复上述第二、三步操作，以连续读出各数据来源行所存储值，并通过所述其他外围电路完成所述预设逻辑操作。
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