TW202234398A - 具有電容性耦合寫操作的記憶體內計算位元單元 - Google Patents

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Abstract

提供了記憶體內計算位元單元，其包括用於對儲存的位元進行儲存的一對交叉耦合的反相器。記憶體內計算位元單元包括用於將所儲存的位元與輸入向量位元相乘的邏輯閘。用於邏輯閘的輸出節點連接到電容器的第二極板。電容器的第一極板連接到讀位元線。寫驅動器控制到交叉耦合的反相器的電源電壓、第一開關和第二開關，以將所儲存的位元電容性地寫入到該對交叉耦合的反相器。

Description

具有電容性耦合寫操作的記憶體內計算位元單元
本案係關於記憶體內計算（compute-in-memory），以及更具體地，係關於具有電容性耦合寫操作的記憶體內計算位元單元。
對資料的電腦處理通常使用馮·諾依曼架構，在該架構中將資料從記憶體中取回以在算術和邏輯單元中處理。在諸如機器學習的計算密集型應用中，來自和去往記憶體的資料流變成對於處理速度的瓶頸。為了解決這種資料移動瓶頸，已經開發了記憶體內計算架構，在其中資料處理硬體是跨位元單元來分佈的。
特別地有利的記憶體內計算位元單元包括一對交叉耦合的反相器，其用於在濾波器權重位元節點上儲存濾波器權重位元以及在補充濾波器權重位元節點上儲存補充濾波器權重位元。濾波器權重位元節點經由第一開關耦合到輸出節點。類似地，補充濾波器權重位元節點經由第二開關耦合到輸出節點。在評估階段期間，輸入向量位元以互補方式控制兩個開關。輸出節點經由電容器耦合到讀位元線。在電容器上產生的電荷表示所儲存的濾波器權重位元和輸入向量位元的二進位乘法。儘管其優點，但是此類記憶體內計算位元單元架構在實現濾波器權重位元到記憶體內計算位元單元的寫操作態樣遭遇問題。例如，傳統的是包括耦合在輸出節點與地之間的重定電晶體，以便二進位零可以從地經由重定電晶體和兩個開關中的封閉的開關進行傳遞，以將濾波器權重位元寫入到位元單元中。重定電晶體降低了密度。
提供了記憶體內計算位元單元，其包括：一對交叉耦合的反相器，其具有位元節點和補充位元節點；輸出節點；讀位元線；耦合在讀位元線與輸出節點之間的電容器；耦合在位元節點與輸出節點之間的第一開關；及耦合在補充位元節點和輸出節點之間的第二開關，第一開關和第二開關是耦合到輸出節點的僅有的開關。
此外，提供了用於對位元單元的寫操作的方法，包括：將電源電壓從用於驅動位元節點和補充位元節點的一對交叉耦合的反相器的預設值降低；在將電源電壓從預設值降低的同時，將耦合在位元節點與輸出節點之間的第一開關封閉，並且將耦合在補充位元節點與輸出節點之間的第二開關封閉；回應於要寫入到位元單元的位元的二進位值來選擇性地斷開第一開關或第二開關，以將第一開關和第二開關置於互補開關狀態中；及將電源電壓恢復到預設值以完成寫操作。
此外，提供了用於對位元單元的寫操作的方法，包括：將電源電壓從用於驅動位元節點和補充位元節點的一對交叉耦合的反相器的預設值放電到地；在將電源電壓放電的同時，將耦合在位元節點與輸出節點之間的第一開關封閉，並且將耦合在補充位元節點與輸出節點之間的第二開關封閉；回應於要寫入到位元單元的位元的二進位值來選擇性地斷開第一開關或第二開關，以將第一開關和第二開關置於互補開關狀態中；及在互補開關狀態期間，將電源電壓恢復到預設值以完成寫操作。
最後，提供了記憶體，其包括：一對交叉耦合的反相器，其具有位元節點和補充位元節點；輸出節點；讀位元線；耦合在讀位元線與輸出節點之間的電容器；耦合在位元節點與輸出節點之間的第一開關；耦合在補充位元節點與輸出節點之間的第二開關；及寫驅動器，其被配置為：回應於要寫入到交叉耦合的反相器的二進位值，在寫操作期間驅動第一開關和第二開關進入互補開關狀態中，以將來自讀位元線的電壓電容性地耦合到從位元節點和補充位元節點中選擇的節點。
經由以下詳細描述，可以更好地明白這些和其他優勢特徵。
在深度學習和其他機器學習應用中，迴旋層是基本的構建塊。迴旋層包括用於濾波器權重與來自前一層（或來自輸入資料（諸如正被分析的影像））的輸入向量的乘法的一批節點。節點亦可以被指定為神經元。為了提高處理速度，節點是使用記憶體內計算位元單元來實現的。如本文所揭示的記憶體內計算位元單元不僅儲存濾波器權重，而且亦包括用於執行所儲存的二進位濾波器權重與相應的輸入位元的乘法的邏輯閘。在圖1A中示出實例記憶體內計算（CiM）位元單元100。邏輯閘可以是使用諸如第一傳輸閘T1的第一開關和諸如傳輸閘T2的第二開關來形成的。在評估模式或階段期間，第一開關和第二開關是經由輸入位元來控制的。一對交叉耦合的反相器120和125將濾波器權重位元儲存在濾波器權重位元節點wt上。類似地，該對交叉耦合的反相器將補充濾波器權重位元（濾波器權重位元的補充）儲存在補充濾波器權重位元節點wtb上。第一開關耦合在濾波器權重位元節點wt與輸出節點105之間。類似地，第二開關耦合在補充濾波器權重位元節點wtb與輸出節點105之間。電容器耦合在輸出節點105與讀位元線（RBL）之間。
儘管第一開關和第二開關是分別經由傳輸閘T1和T2來形成的，但是將明白的是，在替代的實現中，其他類型的開關（諸如開關電晶體）可以取代傳輸閘T1和T2。在圖1B中更詳細地示出反相器120和125。反相器120是經由PMOS電晶體P1和NMOS電晶體N1來形成的。電晶體P1的源極連接到用於電源電壓VDD的電源節點，而電晶體P1的漏極連接到電晶體N1的漏極，電晶體N1進而使其源極連接到地。電晶體P1和N1的漏極形成濾波器權重位元節點wt。反相器125是類似的，因為反相器125是經由PMOS電晶體P2和NMOS電晶體N2來形成的。電晶體P2的源極連接到電源節點，而電晶體P2的漏極連接到電晶體N2的漏極，電晶體N2進而使其源極連接到地。電晶體P2和N2的漏極形成補充濾波器權重位元節點wtb。為了完成對反相器120和125的交叉耦合，濾波器權重位元節點wt連接到電晶體P2和N2的閘極，而補充濾波器權重位元節點wtb連接到電晶體P1和N1的閘極。
再次參考圖1A，傳輸閘T1是經由PMOS電晶體P3和NMOS電晶體N3的並聯組合來形成的。電晶體P3和N3的源極連接到濾波器權重位元節點wt，而其漏極連接到輸出節點105。類似地，傳輸閘T2是經由PMOS電晶體P4和NMOS電晶體N4的並聯組合來形成的。電晶體P4和N4的源極連接到補充濾波器權重位元節點wtb，而其漏極連接到輸出節點105。
連接到輸出節點105的僅有的開關是第一開關和第二開關（諸如經由傳輸閘T1和T2形成的）。不存在在輸出節點105與地之間連接的讀字線或重定開關電晶體。關於針對CiM位元單元100的密度，不存在此種重定開關電晶體是非常有利的。應注意，傳統的靜態隨機存取記憶體（SRAM）位元單元是使用六電晶體（6T）形成的。此類傳統的6T位元單元可以是使用四條多晶矽線在半導體襯底上形成。經由排除讀字線開關電晶體，位元單元100亦可以是使用四條多晶矽（poly）線來實現的。因此，位元單元100適配在四條多晶矽線的間距（pitch）內。現在將更詳細地論述用於位元單元100的實例佈局。電晶體P1、N1、P2、N2、P3、N3、P4和N4可以佈局在半導體襯底上在如圖2所示的4-多晶矽間距內，以形成位元單元部分200。用於這些電晶體的多晶矽線是從1至4編號的。PMOS電晶體是在PMOS擴散區上形成的，而NMOS電晶體是在NMOS擴散區上形成的。多晶矽線與NMOS或PMOS擴散區的交點分別形成針對相應的NMOS或PMOS電晶體的閘極。再次參考圖1B，針對反相器120中的電晶體P1的閘極可以被指定為與多晶矽閘極區LP1相對應。類似地，針對反相器120中的電晶體N1的閘極被指定為與多晶矽閘極區LN1相對應。在圖2中使用了這種相同的命名法。因此，針對位元單元100中的電晶體P1的閘極是經由多晶矽線1中的多晶矽閘極區LP1來形成的。與多晶矽閘極區LP1鄰近的PMOS擴散區中的VDD節點形成針對電晶體P1的源極，而與多晶矽閘極區LP1鄰近的PMOS擴散區中的濾波器權重位元節點wt形成漏極。在位元單元100中，濾波器權重位元節點wt是針對反相器120的輸出節點。針對反相器120的電晶體N1是類似的，因為其閘極是經由多晶矽線1中的多晶矽閘極區LN1來形成的。應注意，未圖示的多晶矽切口將多晶矽線1中的多晶矽閘極區LP1和LN1隔離。類似的多晶矽切口亦將剩餘的多晶矽線分離。電晶體N1的源極是經由與多晶矽線1鄰近的NMOS擴散區中的VSS（地）節點來形成的。類似地，電晶體N1的漏極是經由在多晶矽線1的另一側的NMOS擴散區中的濾波器權重位元節點wt來形成的。
再次參考圖1B，針對反相器125中的電晶體P2的閘極可以被標記為與多晶矽閘極區LP2相對應。類似地，針對反相器125中的電晶體N2的閘極被標記為與多晶矽閘極區LN2相對應。在圖2中再次使用了這種相同的命名法。因此，針對電晶體P2的閘極是經由用於位元單元100的多晶矽線4中的多晶矽閘極區LP2來形成的。與該多晶矽閘極區LP2鄰近的PMOS擴散區中的VDD節點形成針對該電晶體P2的源極，而與該多晶矽閘極區LP2鄰近的PMOS擴散區中的補充濾波器權重位元節點（wtb）形成漏極。針對反相器125的電晶體N2是類似的，因為其閘極是經由多晶矽線4中的多晶矽閘極區LN2來形成的。針對電晶體N2的源極是經由在多晶矽線4的一側的NMOS擴散區中的VSS（地）節點來形成的，而針對電晶體N2的漏極是經由在多晶矽線4的另一側的NMOS擴散區中的補充濾波器權重輸出節點（wtb）來形成的。
再次參考圖1A，用於傳輸閘T1中的電晶體P3的閘極節點可以被表示為TP1。類似地，用於傳輸閘T1中的電晶體N3的閘極節點可以被表示為TN1。因此，在圖3中用於位元單元100的多晶矽線2形成用於電晶體P3的相應的多晶矽閘極區TP1，以及形成用於電晶體N3的相應的多晶矽閘極區TN1。如圖1A中可見，用於傳輸閘T2中的電晶體P4的閘極節點可以被表示為TP2，而用於傳輸閘極T2之每一者電晶體N4的閘極節點可以被表示為TN2。因此，在圖2中用於位元單元100的多晶矽線3形成用於電晶體P4的相應的多晶矽閘極區TP2，以及形成用於電晶體N4的相應的多晶矽閘極區TN2。
CiM位元單元100在至少三個階段或模式下操作。首先，控制器或寫驅動器在寫操作期間將濾波器權重位元寫入到CiM位元單元100中。在寫操作之後，電容器是在預充電階段中預充電的，該預充電階段亦可以被表示為復位階段。在電容器預充電的情況下，可能發生評估階段，在其中輸入位元控制第一開關和第二開關。取決於濾波器權重位元和輸入位元的狀態，第一開關和第二開關結合電容器接著在評估階段期間作為邏輯閘來執行，以回應於輸入位元和濾波器權重位元的有效二進位乘法來調整讀位元線的電壓。下文的論述將針對寫操作的實現方式。
為了在習知的6-T SRAM位元單元中執行寫操作，接通一對存取電晶體，以將其交叉耦合的反相器耦合到一對位元線。兩個存取電晶體加上來自交叉耦合的反相器的四個電晶體是使習知SRAM位元單元完整的六個電晶體。對於交叉耦合的反相器，採用兩條多晶矽線，以及對於一對存取電晶體，採用兩條額外的多晶矽線，使得傳統的SRAM位元單元亦適配在四多晶體線間距內。但是，在CiM位元單元100中不存在存取電晶體的均等物（亦不存在相關聯的一對位元線的均等物）。代替使用存取電晶體，已知的是，經由對耦合在輸出節點與地之間的復位電晶體的封閉來將輸出節點接地。隨後，輸出節點上的邏輯零可以是經由對第一開關或第二開關中的相應的開關的封閉來寫入到位元單元中的。但是CiM位元單元100缺少此種重定開關電晶體。本文揭示不需要存取電晶體（以及其位元線），亦不要求重定開關電晶體的寫操作。這在增加密度（在半導體晶粒區域空間的給定區域內的位元單元的數量）態樣是非常有利的。存在寫操作的兩種主要的實現方式。下文的論述將首先解決電容性耦合寫操作，隨後是對非電容性耦合寫操作的論述。 電容性耦合寫操作
電容性耦合寫操作將是參考CiM位元單元來論述，在其中第一開關和第二開關是以通用形式來示出的。這些開關可以是使用傳輸閘T1和T2來實現的（如針對CiM位元單元100所論述的），或者是經由單個開關電晶體（PMOS或NMOS）來實現的。在圖3中示出通用CiM位元單元300和相應的寫驅動器（或控制器）305。電容性耦合寫操作可以是以若干不同的方式來執行的。在第一種技術中，當第一開關和第二開關兩者斷開時，寫驅動器305將電源電壓VDD降低諸如到大約針對分別用於反相器120和125中的電晶體N1和N2的閥值電壓Vth。在該電源電壓降低之前，濾波器權重位元節點wt被充電到電源電壓VDD，或者被放電到地，這取決於位元單元的先前儲存的二進位值。補充濾波器權重位元節點wtb具有補充電壓，使得其被放電（濾波器權重位元節點wt被充電）或被充電到電源電壓VDD（濾波器權重位元節點wt被放電）。在下文的論述中，被充電到電源電壓VDD的節點將被稱為高節點，而被放電到地的節點將被稱為低節點。電源電壓VDD中的降低導致高節點放電到大約閥值電壓。此時，低節點保持放電。
應注意，功率開關電壓VDD中的降低僅適用於反相器120和125。例如，到寫驅動器305的電源電壓（未圖示）不受這種降低的影響。在電源電壓VDD的下降之前，讀位元線RBL是經由對耦合在讀位元線RBL與相應的電壓供應節點之間的PMOS電晶體P5的接通，充電到電源電壓（或到共模電壓）。例如，控制器305可以釋放低位準有效的預充電訊號（pre-charge_n）以對讀位元線充電。
在電源電壓VDD中的降低之後，寫驅動器305隨後將第一開關和第二開關兩者封閉。因此，濾波器權重位元節點wt和補充濾波器權重位元節點（以及輸出節點105）兩者將被充電到閥值電壓Vth的大約一半，而不管先前儲存的二進位值是二進位一還是二進位零。在第一開關和第二開關被封閉的情況下，寫驅動器305隨後可以諸如經由使電晶體P5關斷以及使耦合在地與讀位元線RBL之間的NMOS電晶體N5接通來對讀位元線RBL放電。例如，寫驅動器305可以斷言高位準有效的放電訊號，該高位準有效的放電訊號驅動電晶體N5的閘極以對讀位元線RBL放電，同時亦對pre-charge_n訊號充電以使電晶體P5關斷。讀位元線的這種放電經由電容器來電容性地耦合，以將輸出節點105、濾波器權重位元節點wt和補充濾波器權重位元節點wtb放電到大約零伏。
在輸出節點105被放電的情況下，隨後可以將該「二進位零」寫入到適當的濾波器權重位元節點中，以經由用於第一開關和第二開關的相應的互補開關狀態來將針對濾波器權重位元的期望的二進位值寫入到CiM位元單元300中。例如，假設寫驅動器305正在將二進位高值寫入到CiM位元單元300中。在這種情況下，寫驅動器305經由在電源電壓VDD恢復到其預設值的同時保持第二開關封閉以及斷開第一開關，來將二進位零應用於補充濾波器權重位元節點wtb。在位元單元100中，寫驅動器將因此在恢復電源電壓VDD的同時封閉第二傳輸閘並且斷開第一傳輸閘，以寫入相同的二進位值。相反地，若寫驅動器305反而在電源電壓VDD被恢復到其預設值的同時斷開第二開關並且保持第一開關封閉，則針對濾波器權重位元的二進位一值被寫入到CiM位元單元300中。在濾波器寫位元被寫入到位元單元300的情況下，驅動器305隨後可以將讀位元線恢復回其被充電到電源電壓（或共模電壓）的預設狀態。
在替代的電容性耦合寫操作中，寫驅動器305可以替代地將電源電壓VDD完全地放電，將讀位元線RBL放電，以及封閉第一開關和第二開關，而不是僅將電源電壓VDD部分地放電。如前文所論述的，輸出節點105電壓因此被放電到大約Vth/2。取決於要寫入的二進位值，寫驅動器305隨後將第一開關和第二開關配置到互補開關狀態中，以及將讀位元線RBL恢復回電源電壓VDD。讀位元線電壓的這種提升經由電容器來電容性地耦合，以將輸出節點105的電壓提升到例如電源電壓VDD的大約四分之一。輸出節點105電壓的正向提升經由開關中的封閉的開關來耦合，以將相應的濾波器權重位元節點的電壓提升。例如，若在互補開關狀態下第一開關被封閉並且第二開關被斷開，則濾波器權重位元節點wt將被充電到電源電壓VDD的大約四分之一。濾波器權重位元節點wt的電壓的這種提升使得反相器125中的電晶體N2稍微導通，以將補充濾波器權重位元節點wtb的電壓放電。隨後，寫驅動器305可以將電源電壓VDD恢復到反相器120和125，以完成將二進位一值寫入到CiM位元單元300中。若替代地第二開關被封閉並且第一開關被斷開，則二進位零值將被寫入到CiM位元單元300中。在將濾波器權重位元寫入到CiM 位元單元300中的情況下，寫驅動器305隨後可以將讀位元線電壓恢復回其預設值。
前文的電容性耦合寫操作均涉及對讀位元線RBL的放電。由於讀位元線RBL跨越複數個CiM位元單元（例如，一列位元單元）來延伸，因此讀位元線RBL的電容可能是顯著的，使得讀位元線電壓的放電以及其恢復消耗可觀的量的功率。為了避免這種功耗，可以替代地執行不使用來自讀位元線RBL的電容性耦合的「錨」寫操作，使得讀位元線RBL電壓保持在其預設值處。現在將更詳細地論述錨寫操作。 錨寫操作
在錨寫操作中，寫驅動器305將讀位元線電壓保持在其預設值處，以及經由在第一開關和第二開關被封閉的同時將電源電壓VDD放電到地來開始。因此，輸出節點105電壓將下降到閥值電壓Vth的大約一半。隨後，寫驅動器305取決於濾波器權重位元的二進位值來將開關配置到互補開關狀態中。若二進位值是二進位一，則第一開關被封閉，同時第二開關被斷開。在該情況下，在輸出節點105上的剩餘電荷使得反相器125中的電晶體N2微弱地導通，以將補充濾波器權重位元節點wtb接地。隨後，寫驅動器305恢復電源電壓VDD，以便濾波器權重位元節點wt被充電到電源電壓VDD，以完成對二進位一值的寫入。相反地，若二進位值是二進位零，則在對電源電壓VDD的恢復之前，第二開關被封閉，同時第一開關被斷開。儘管錨寫操作對在讀位元線上的電荷進行保留，但是寫裕量可能不像針對電容性耦合寫操作的發生那樣穩健。現在將論述如本文所揭示的CiM位元單元的一些實例組織或陣列。 一些實例CiM位元單元陣列
如本文所揭示的CiM位元單元可以被組織以形成乘法和累加（MAC）電路。現在將論述在圖4中所示的實例MAC電路400。MAC電路400包括諸如針對CiM位元單元100或300所論述的佈置的複數個CiM位元單元。通常，在MAC電路400中包括的位元單元的數量將取決於濾波器大小。為了說明清楚，MAC電路400被示為僅包括七個CiM位元單元，範圍從儲存第零濾波器權重位元W0的第零位元單元到儲存六濾波器權重位元W6的第六位元單元。在如由寫驅動器（未圖示）控制的寫操作期間，每個位元單元如關於位元單元100或300所論述地來操作。
如圖5所示，複數個MAC電路可以被佈置以形成記憶體陣列500。位元單元100或300的每一列形成相應的MAC電路。例如，陣列500中的濾波器大小是128，以便陣列500中的每一列具有128個位元單元100或300。因此，輸入向量520將具有128個輸入位元（其亦可以被表示為啟動位元），範圍從第一啟動位元din1至第128啟動位元din128。在對將濾波器權重位元寫入到記憶體陣列500的寫操作之後，輸入向量520循序地改變，以便每個MAC電路執行重定階段，在其中CiM位元單元中的電容器被預充電，隨後是計算階段，在該計算階段中，啟動位元被乘以相應的濾波器權重位元。在計算階段之後可以跟隨著用於輸入向量520的每個取樣的累加階段。應注意，每個輸入取樣（諸如din1）可以是多位元輸入取樣。例如，din1可以是三位元寬的取樣din1。由於每個CiM位元單元執行二進位乘法，因此多位元輸入取樣中的各個位元是由陣列500之每一者MAC電路循序地處理的。因此，用於每個MAC電路的順序積分器505起到根據多位元輸入取樣的權重來對累加結果進行加權的作用。例如，假設輸入向量520的每個取樣是三位元寬的取樣，範圍從最低有效位元（LSB）取樣到最高有效位元（MSB）取樣。因此，每個順序積分器505根據其位元權重來對累加結果求和。此外，濾波器權重本身可以是多位元濾波器權重。由於每個差分位元單元儲存二進位濾波器權重，因此一個MAC電路可以用於一個濾波器權重位元（例如，LSB權重），鄰近的MAC電路可以用於下一最有效的濾波器權重位元，以此類推。在此類實施例中，三個鄰近的MAC電路將用於三位元寬的濾波器權重實施例。多位元權重求和電路510將相應的MAC累加值（如在多位元輸入取樣的情況下，根據需要經由相應的順序積分器505進行處理的）累加，以及根據濾波器權重位元的二進位權重來對MAC累加值求和。最後，類比數位轉換器（ADC）515將最終累加結果數位化。然而，由於用於每個MAC電路的本質上消除了神經元偏置的差分讀位元線電壓，極大地簡化了這種數位化。
現在將參考圖6的流程圖論述用於CiM位元單元的實例電容性耦合寫方法。該方法包括如下的動作600：將電源電壓從用於驅動位元節點和補充位元節點的一對交叉耦合的反相器的預設值降低。電源電壓到閥值電壓或地的降低是動作600的實例。該方法亦包括如下的動作605：在降低電源電壓的同時發生，以及包括將耦合在位元節點與輸出節點之間的第一開關封閉，以及將耦合在補充位元節點與輸出節點之間的第二開關封閉。對位元單元100中的兩個傳輸閘或位元單元300中的開關中的兩個開關的封閉是動作605的實例。該方法亦包括如下的動作610：回應於要寫入到位元單元的位元的二進位值來選擇性地斷開第一開關或第二開關，以將第一開關和第二開關置於互補開關狀態中。在電容性耦合寫操作期間任一開關的選擇性斷開是動作610的實例。此外，該方法包括如下的動作615：調整電容性耦合到輸出節點的讀位元線的電壓。對讀位元線電壓到地的放電（或對讀位元線電壓到電源電壓位準的充電）是動作615的實例。最後，該方法包括如下的動作620：將電源電壓恢復到預設值以完成寫操作，如前文論述的。
如本文所揭示的記憶體內計算位元單元可以有利地被合併到任何合適的行動設備或電子系統中。例如，如圖7中所示，蜂巢式電話700、膝上型電腦705和平板電腦 710皆可以包括根據本案內容的具有諸如用於機器學習應用的記憶體內計算位元單元的記憶體內計算。諸如音樂播放機、視訊播放機、通訊設備和個人電腦的其他示例性電子系統亦可以被配置有根據本案內容構造的記憶體內計算。
將明白的是，許多修改、替換和變體可以是在不背離本案內容的範疇的情況下，在本案內容的設備的材料、裝置、配置和使用方法中進行的以及對本案內容的設備的材料、裝置、配置和使用方法進行的。鑒於此，本案內容的範疇應當不限於本文示出和描述的特定實施例，因為它們僅僅是經由其一些實例的方式，而在於，應當完全相稱於下文所附的申請專利範圍以及它們的功能性均等物的範疇。
100:記憶體內計算（CiM）位元單元 105:輸出節點 120:反相器 125:反相器 200:位元單元部分 300:通用CiM位元單元 305:寫驅動器（或控制器） 400:MAC電路 500:陣列 505:順序積分器 510:多位元權重求和電路 515:類比數位轉換器（ADC） 520:輸入向量 600:動作 605:動作 610:動作 615:動作 620:動作 700:蜂巢式電話 705:膝上型電腦 710:平板電腦 LN1:多晶矽閘極區 LN2:多晶矽閘極區 LP1:多晶矽閘極區 LP2:多晶矽閘極區 N1:電晶體 N2:電晶體 N3:電晶體 N4:電晶體 N5:電晶體 P1:電晶體 P2:電晶體 P3:電晶體 P4:電晶體 P5:電晶體 RBL:讀位元線 T1:傳輸閘 T2:傳輸閘 TN1:閘極節點 TN2:閘極節點 TP1:閘極節點 TP2:閘極節點 VDD:電源電壓 VSS:地 W0:第零濾波器權重位元 wt:濾波器權重位元節點 wtb:補充濾波器權重位元節點
圖1A是根據本案內容的一態樣的包括一對傳輸閘的記憶體內計算位元單元的電路圖。
圖1B示出在圖1A的記憶體內計算位元單元中形成交叉耦合的反相器的電晶體。
圖2示出用於圖1A的記憶體內計算位元單元中的電晶體的半導體佈局。
圖3是根據本案內容的一態樣的包括一對開關和相應的寫驅動器的記憶體內計算位元單元的電路圖。
圖4示出根據本案內容的一態樣的被組織以形成乘法和累加（MAC）電路的記憶體內計算位元單元的列。
圖5示出根據本案內容的一態樣的被組織以形成複數個MAC電路的陣列的記憶體內計算位元單元的陣列。
圖6是根據本案內容的一態樣的用於對記憶體內計算位元單元的寫的實例電容性耦合方法的流程圖。
圖7示出一些實例電子系統，每個實例電子系統合併根據本案內容的一態樣的記憶體內計算位元單元的陣列。
經由參考下文的詳細描述，可以最佳地理解本案內容的實施例以及其優勢。應當明白，相似的元件符號用於標識在圖中的一或多個圖中示出的相似的元素。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體內計算(CiM)位元單元
105:輸出節點
120:反相器
125:反相器
LN1:多晶矽閘極區
LN2:多晶矽閘極區
LP1:多晶矽閘極區
LP2:多晶矽閘極區
N3:電晶體
N4:電晶體
N5:電晶體
P3:電晶體
P4:電晶體
P5:電晶體
RBL:讀位元線
T1:傳輸閘
T2:傳輸閘
TN1:閘極節點
TN2:閘極節點
TP1:閘極節點
TP2:閘極節點
VDD:電源電壓
wt:濾波器權重位元節點
wtb:補充濾波器權重位元節點

Claims (29)

  1. 一種位元單元，包括： 一對交叉耦合的反相器，其具有一位元節點和一補充位元節點； 一輸出節點； 一讀位元線； 耦合在該讀位元線與該輸出節點之間的一電容器； 耦合在該位元節點和該輸出節點之間的一第一開關；及 耦合在該補充位元節點與該輸出節點之間的一第二開關，該第一開關和該第二開關是耦合到該輸出節點的僅有的開關。
  2. 根據請求項1之位元單元，其中該第一開關包括一第一傳輸閘，並且該第二開關包括一第二傳輸閘。
  3. 根據請求項1之位元單元，其中該第一開關包括一第一開關電晶體，並且該第二開關包括一第二開關電晶體。
  4. 根據請求項1之位元單元，亦包括： 一寫驅動器，其被配置為將該第一開關和該第二開關切換到一互補切換狀態中。
  5. 根據請求項4之位元單元，其中該寫驅動器亦被配置為：在一寫操作期間將該讀位元線的一電壓放電，以在該寫操作期間降低該輸出節點的一電壓。
  6. 根據請求項5之位元單元，其中該寫驅動器亦被配置為：在該寫操作期間將用於該交叉耦合的反相器的一電源電壓放電。
  7. 根據請求項4之位元單元，其中該寫驅動器亦被配置為：將該讀位元線的一電壓從地充電到一電源電壓，以在該寫操作期間增加該輸出節點的一電壓。
  8. 根據請求項7之位元單元，其中該寫驅動器亦被配置為在該寫操作期間將用於該交叉耦合的反相器的一電源電壓放電。
  9. 根據請求項1之位元單元，其中該位元單元被包括在額外位元單元的一列中，以形成一乘法和累加MAC電路。
  10. 根據請求項9之位元單元，其中該MAC電路被包括在額外MAC電路的一陣列中。
  11. 根據請求項1之位元單元，其中該位元單元整合在一蜂巢式電話內。
  12. 根據請求項1之位元單元，其中該位元單元整合在一半導體晶粒上的一四多晶矽線間距內。
  13. 一種用於對一位元單元的一寫操作的方法，包括以下步驟： 將一電源電壓從用於驅動一位元節點和一補充位元節點的一對交叉耦合的反相器的一預設值降低； 在將該電源電壓從該預設值降低的同時，將耦合在該位元節點和一輸出節點之間的一第一開關封閉，並且將耦合在該補充位元節點和該輸出節點之間的一第二開關封閉； 回應於用於該寫操作的一位元的一二進位值來選擇性地斷開該第一開關或該第二開關，以將該第一開關和該第二開關置於一互補開關狀態； 調整電容性耦合到該輸出節點的一讀位元線的一電壓；及 將該電源電壓恢復到該預設值以完成該寫操作。
  14. 根據請求項13之方法，其中該對該電源電壓的降低包括以下步驟：將該電源電壓放電到地。
  15. 根據請求項15之方法，其中對該讀位元線的該電壓的調整包括以下步驟：在該互補開關狀態期間將該讀位元線的該電壓從地充電到一電源電壓位準。
  16. 根據請求項13之方法，其中該對該電源電壓的降低包括以下步驟：將該電源電壓從該預設值放電到大約等於一電晶體閥值電壓。
  17. 根據請求項16之方法，其中該對該讀位元線的該電壓的調整包括以下步驟：在該互補開關狀態之前將該讀位元線的該電壓放電到地。
  18. 根據請求項17之方法，其中該選擇性地斷開該第一開關或該第二開關包括以下步驟：回應於該二進位值是一二進位一值，來斷開該第一開關。
  19. 根據請求項17之方法，其中該選擇性地斷開該第一開關或該第二開關包括以下步驟：回應於該二進位值是一二進位零值，來斷開該第二開關。
  20. 一種用於對一位元單元的一寫操作的方法，包括以下步驟： 將一電源電壓從用於驅動一位元節點和一補充位元節點的一對交叉耦合的反相器的一預設值放電到地； 在將該電源電壓降低的同時，將耦合在該位元節點與一輸出節點之間的一第一開關封閉，並且將耦合在該補充位元節點與該輸出節點之間的一第二開關封閉； 回應於要寫入到該位元單元的一位元的一二進位值來選擇性地斷開該第一開關或該第二開關，以將該第一開關和該第二開關置於一互補開關狀態中；及 在該互補開關狀態期間，將該電源電壓恢復到該預設值以完成該寫操作。
  21. 根據請求項20之方法，其中選擇性地斷開該第一開關或該第二開關包括以下步驟：回應於該位元的該二進位值是一二進位一值，來斷開該第一開關。
  22. 根據請求項20之方法，其中選擇性地斷開該第一開關或該第二開關包括以下步驟：回應於該位元的該二進位值是一二進位零值，來斷開該第二開關。
  23. 根據請求項20之方法，亦包括以下步驟： 在該寫操作期間，將電容性耦合到該輸出節點的一讀位元線的一電壓保持在一預設值處。
  24. 根據請求項20之方法，其中選擇性地斷開該第一開關或該第二開關包括以下步驟：選擇性地斷開一第一傳輸閘或一第二傳輸閘。
  25. 一種記憶體，包括： 一對交叉耦合的反相器，其具有一位元節點和一補充位元節點； 一輸出節點； 一讀位元線； 耦合在該讀位元線與該輸出節點之間的一電容器； 耦合在該位元節點與該輸出節點之間的一第一開關； 耦合在該補充位元節點與該輸出節點之間的一第二開關；及 一寫驅動器，其被配置為：回應於要寫入到該交叉耦合的反相器的一二進位值，來調整該讀位元線的一電壓，以將來自該讀位元線的一電壓電容性地耦合到從該位元節點和該補充位元節點中選擇的一節點。
  26. 根據請求項25之記憶體，其中該第一開關包括一第一傳輸閘，並且該第二開關包括一第二傳輸閘。
  27. 根據請求項25之記憶體，其中該第一開關包括一第一開關電晶體，並且該第二開關包括一第二開關電晶體。
  28. 根據請求項25之記憶體，其中該寫驅動器亦被配置為：在該寫操作期間針對該交叉耦合的反相器將一電源電壓放電到地。
  29. 根據請求項25之記憶體，其中該寫驅動器亦被配置為：在該寫操作期間針對該交叉耦合的反相器將一電源電壓部分地放電到地。
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