TW201737259A - Feram-dram混合式記憶體 - Google Patents

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Abstract

本發明闡述用於操作一或若干鐵電記憶體單元之方法、系統及裝置。一種方法包含：判定對一第一記憶體單元陣列之一第一記憶體單元還是一第二記憶體單元陣列之一第二記憶體單元進行存取，其中耦合至該第一記憶體單元之一第一數位線耦合至包含一感測放大器之一分頁緩衝暫存器。該方法進一步包含：至少部分地基於判定對該第二記憶體單元陣列之該第二記憶體單元進行讀取而操作一傳送閘，其中該傳送閘經組態以透過該第一數位線將耦合至該第二記憶體單元之一第二數位線選擇性地耦合至該分頁緩衝暫存器。

Description

FERAM-DRAM混合式記憶體
下文一般而言係關於記憶體裝置，且更具體而言係關於一種包含一鐵電隨機存取記憶體(FeRAM)陣列及一動態隨機存取記憶體(DRAM)陣列之混合式記憶體。 記憶體裝置廣泛地用於將資訊儲存於諸如電腦、無線通信裝置、相機、數位顯示器及諸如此類等各種電子裝置中。藉由程式化一記憶體裝置之不同狀態而儲存資訊。舉例而言，二進制裝置具有兩個狀態，通常由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存兩個以上狀態。為存取所儲存資訊，電子裝置可讀取或感測記憶體裝置中之所儲存狀態。為儲存資訊，電子裝置可將狀態寫入或程式化於記憶體裝置中。 存在各種類型之記憶體裝置，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、DRAM、同步動態RAM (SDRAM)、FeRAM、磁性RAM (MRAM)、電阻RAM (RRAM)、快閃記憶體及其他記憶體。記憶體裝置可係揮發性或非揮發性的。例如快閃記憶體之非揮發性記憶體可甚至在不存在一外部電源之情況下儲存資料達延長時間週期。例如DRAM之揮發性記憶體裝置可隨著時間的流逝而丟失其所儲存狀態，除非其由一外部電源週期性地再新。舉例而言，一二進制記憶體裝置可包含一經充電或經放電電容器。一經充電電容器可隨著時間的流逝而透過洩漏電流經放電，從而引起所儲存資訊之丟失。揮發性記憶體之特定態樣可提供效能優點，諸如較快讀取或寫入速度，而非揮發性記憶體之態樣(諸如在不具有週期性再新之情況下儲存資料之能力)可係有利的。 在某些情形中，可以類似於一DRAM之一速度及一非揮發性性質操作一FeRAM。然而，在此等情形中，用於FeRAM之記憶體單元中之鐵電電容器可由於鐵電電容器內之鐵電材料之重複極化及反轉而遭受疲勞，從而引起剩餘極化之一減少。而且，當在同一極化方向上連續地實施寫入操作時，一記憶體單元之遲滯特性之一移位(稱為一「印刷中」)可導致記憶體單元之重寫特性之後續降級。與一DRAM比較，一FeRAM因此可在其壽命內支援較少讀出及寫入操作。 另一方面，一FeRAM之鐵電電容器具有一特性，其中一剩餘極化組件之鐵電特性與一正常電容器組件之順電特性彼此組合，且藉由僅使用順電特性而不實施極化反轉，FeRAM可類似於一DRAM而操作。
交叉參考 本專利申請案主張Kajigaya之2016年3月16日提出申請並轉讓給其受讓人之標題為「FeRAM-DRAM混合式記憶體(FeRAM-DRAM Hybrid Memory)」之第15/071,961號美國專利申請案之優先權。 所揭示技術係關於一種具有複數個記憶體單元(例如，鐵電記憶體單元(混合式RAM (HRAM)單元)之記憶體裝置。鐵電記憶體單元具有一資訊儲存電容器，該資訊儲存電容器具有一鐵電膜。在一項實施例中，在一混合式記憶體配置中，一第一記憶體單元陣列(例如，一第一HRAM陣列)可經組態而以一揮發模式操作(例如，操作為一DRAM陣列)且一第二記憶體單元陣列(例如，一第二HRAM陣列)可經組態而以一非揮發模式操作(例如，操作為一FeRAM陣列)。該DRAM陣列及該FeRAM陣列之記憶體單元可具有相同單元結構；然而，該DRAM陣列中之HRAM記憶體單元之鐵電電容器之單元板電壓可設定至VSS (或接地)，使得可在不具有該DRAM陣列中之鐵電電容器之鐵電膜之極化反轉之情況下執行讀取/寫入操作。該DRAM陣列之數位線可耦合至一分頁緩衝器中之感測放大器。該FeRAM陣列之數位線可藉由傳送閘且透過該DRAM陣列之該等數位線選擇性地耦合至該分頁緩衝暫存器中之該等感測放大器，從而使得該FeRAM陣列之該等記憶體單元能夠選擇性地耦合至該等感測放大器(或自該等感測放大器解耦)。以此方式，該分頁緩衝暫存器之該等感測放大器可由該DRAM陣列及該FeRAM陣列之該等記憶體單元共用，但該FeRAM陣列之該等記憶體單元可選擇性地耦合至該等感測放大器。 下文在一記憶體裝置之內容脈絡中進一步闡述上文所介紹之本發明之態樣。然後闡述一混合式記憶體之特定實例。藉由與一混合式記憶體之組態、操作及使用有關之設備圖式、系統圖式及流程圖進一步圖解說明且參考該等設備圖式、系統圖式及流程圖進一步闡述本發明之此等及其他態樣。 圖1圖解說明根據各種實施例之一實例性記憶體裝置100。記憶體裝置100可包含可程式化以儲存不同狀態之記憶體單元105。每一記憶體單元105可係可程式化的以儲存兩個狀態，表示為一邏輯0及一邏輯1。在某些情形中，一記憶體單元105可經組態以儲存兩個以上邏輯狀態。一記憶體單元105可包含一電容器以儲存表示可程式化狀態之一電荷；舉例而言，一經充電與經放電電容器可表示兩個邏輯狀態。DRAM架構可共同使用此一設計，且所採用之電容器可包含具有線性電極化性質之一介電材料。藉由對比，一鐵電記憶體單元可包含具有一鐵電體作為介電材料之一電容器。鐵電材料具有非線性極化性質。 可藉由啟動或選擇適當存取線110及數位線115而對記憶體單元105執行諸如讀取及寫入之操作。啟動或選擇一存取線110或一數位線115可包含將一電壓電位施加至各別線。在某些情形中，一存取線110可稱為一字線，或一數位線115可稱為一位元線。字線110及數位線115可由導電材料製成。在某些實例中，字線110及數位線115可由金屬(例如，銅、鋁、金、鎢等)製成。記憶體單元105之每一列可連接至一單個字線110，且記憶體單元105之每一行可連接至一單個數位線115。藉由啟動一個字線110及一個數位線115，可在其交叉點處對一單個記憶體單元105進行存取。一存取線110與一數位線115之交叉點可稱為一記憶體單元之一位址。 在某些架構中，一單元之邏輯儲存裝置(例如，一電容器)可藉由一選擇裝置與數位線電隔離。字線110可連接至該選擇裝置且可控制該選擇裝置。舉例而言，該選擇裝置可係一電晶體且字線110可連接至該電晶體之閘極。啟動字線110產生一記憶體單元105之電容器與其對應數位線115之間的一電連接。然後可對數位線進行存取以對記憶體單元105進行讀取或寫入。 可透過一列解碼器120及一行解碼器130控制對記憶體單元105進行存取。舉例而言，一列解碼器120可自記憶體控制器140接收一列位址且基於該所接收列位址而啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。因此，藉由啟動一存取線110及一數位線115，可對一記憶體單元105進行存取。 在存取之後，感測組件125旋即可對一記憶體單元105進行讀取或感測。舉例而言，感測組件125可比較相關數位線115之一信號(例如，一電壓)與一參考信號(未展示)以便判定記憶體單元105之所儲存狀態。舉例而言，若數位線115具有高於參考電壓之一電壓，則感測組件125可判定記憶體單元105中之所儲存狀態係一邏輯1，且反之亦然。感測組件125可包含各種電晶體或放大器以便偵測且放大信號之一差，此可稱為鎖存。然後可透過行解碼器130輸出一記憶體單元105之所偵測邏輯狀態作為輸出135。 可藉由類似地啟動相關字線110及數位線115而對一記憶體單元105進行設定或寫入。如上文所論述，啟動一存取線110將記憶體單元105之對應列電連接至其各別數位線115。藉由控制相關數位線115同時啟動字線110，可對一記憶體單元105進行寫入—亦即，可將一邏輯值儲存於記憶體單元105中。行解碼器130可接受將寫入至記憶體單元105之資料，舉例而言輸入135。在一鐵電電容器之情形中，可藉由跨越該鐵電電容器施加一電壓而對一記憶體單元105進行寫入。 在某些記憶體架構中，對記憶體單元105進行存取可使所儲存邏輯狀態降級或損壞所儲存邏輯狀態，且可執行重寫或再新操作以將原始邏輯狀態傳回至記憶體單元105。在一DRAM中，舉例而言，可在一感測操作期間將電容器部分地或完全地放電，從而破壞所儲存邏輯狀態。因此可在一感測操作之後重寫一所儲存邏輯狀態。另外，啟動一單個字線110可引起列中之所有記憶體單元之放電；且因此，可需要對列中之所有記憶體單元105進行重寫。 包含DRAM架構之某些記憶體架構可隨著時間的流逝而丟失其所儲存狀態，除非其由一外部電源週期性地再新。舉例而言，一經充電電容器可隨著時間的流逝而透過洩漏電流經放電，從而引起所儲存資訊之丟失。此等所謂的揮發性記憶體裝置之再新率可係相對高的，例如，針對DRAM之每秒數十個再新操作，此可導致顯著電力消耗。隨著記憶體陣列愈來愈大，經增加電力消耗可抑制記憶體陣列之部署或操作(例如，電源供應、熱產生、材料限制等)，尤其對於依賴於一有限電源(諸如一蓄電池)之行動裝置而言。如下文所論述，鐵電記憶體單元可具有可產生相對於其他記憶體架構經改良之效能之有益性質。 記憶體控制器140可透過各種組件(舉例而言，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(讀取、寫入、重寫、再新等)。記憶體控制器140可產生列及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生且控制在記憶體裝置100之操作期間使用之各種電壓電位。一般而言，本文中所論述之一所施加電壓之振幅、形狀或持續時間可經調整或變化且對於在操作記憶體裝置100中所論述之各種操作可係不同的。此外，可同時對記憶體裝置100內之記憶體單元105中之一個、多個或所有記憶體單元進行存取。舉例而言，可在一重設操作期間同時對記憶體裝置100之多個或所有單元進行存取，其中將記憶體單元105中之所有記憶體單元或記憶體單元105之一群組設定至一單個邏輯狀態。 在記憶體裝置100之某些實例中，記憶體單元105可擺放成若干組及陣列。舉例而言，記憶體單元105可擺放成一8組組態，其中該等組中之每一者可由一組位址選擇。列解碼器可在一縱向方向上作為兩個列安置於每一組之中心部分中，其中一行解碼器在一橫向方向上安置於中心部分中。陣列0至3可安置於由列解碼器及行解碼器劃分之四個區域中。每一陣列可劃分成若干區塊(例如，16個區塊)。一陣列之區塊0可劃分成兩個部分，其中該陣列之每一端處安置有一個部分。在某些實例中，每一區塊可由一區塊位址選擇，該區塊位址由一列位址中之6個位元構成。 一陣列控制電路可接收一列位址且將該列位址傳輸至由一區塊位址選擇之一區塊。此外，該陣列控制電路亦可將一區域控制信號(TG)傳輸至區塊中之每一者。(感測組件125之)一列感測放大器(其中之每一者感測-放大自一記憶體單元讀取至一數位線上之一信號)可安置於毗鄰區塊之間。為感測放大器列，可輸入用於控制列內之感測放大器之一控制信號。參考圖4、圖5、圖11、圖16及圖17闡述一區塊之例示性組態。 可將一行位址輸入至行解碼器130，使得選擇一行選擇線YS。舉例而言，當選擇8個YS線時，由一主動命令選擇之感測放大器列內之64個感測放大器及64對IO成對線可彼此選擇性地連接。可透過IO成對線將充當存取主體的64個位元之記憶體單元105之讀出資料及寫入資料傳送至感測組件125且自感測組件125接收該讀出資料及該寫入資料。一並列/串列轉換電路可安裝於感測組件125與資料輸入/輸出緩衝器135之間，且可根據行位址(例如，3個位元)實施自64個位元之並列資料至具有8之叢發長度之串列資料(具有一8位元寬度)之一轉換程序。 圖2圖解說明根據各種實施例之一實例性記憶體裝置200。記憶體裝置200可包含一鐵電記憶體單元105-a、一存取線110-a、一數位線115-a及一感測組件125-a，其等分別可係參考圖1所闡述之一記憶體單元105、字線110、數位線115及感測組件125之實例。記憶體裝置200可包含一參考組件225一邏輯儲存組件，諸如包含兩個導電端子之電容器205、一單元板(CP) 210及一單元底部(CB) 215。此等端子可藉由一絕緣鐵電材料分開。如上文所闡述，可藉由將電容器205充電或放電而儲存各種狀態。 可藉由操作在記憶體裝置200中表示之各種元件而讀取或感測電容器205之所儲存狀態。電容器205可與數位線115-a電子通信。電容器205因此可在對選擇組件220撤銷啟動時與數位線115-a隔離，且電容器205可在啟動選擇組件220時經由選擇組件220連接至數位線115-a。在某些情形中，選擇組件220可係一電晶體(例如，一nMOS電晶體)且可藉由將一電壓施加至電晶體閘極而控制其操作，其中電壓量值大於電晶體之臨限量值。字線110-a可啟動選擇組件220；舉例而言，施加至字線110-a之一電壓可施加至電晶體閘極，從而連接電容器205與數位線115-a。 在圖2中所繪示之實例中，電容器205係一鐵電電容器。由於電容器205之板之間的鐵電材料，電容器205在連接至數位線115-a之後可不放電。替代地，可藉由一外部電壓加偏壓於單元板210，從而引起電容器205上之所儲存電荷之一改變。所儲存電荷之該改變取決於電容器205之初始狀態，亦即，初始所儲存狀態係一邏輯1還是一邏輯0。可藉由感測組件125-a比較所儲存電荷之該改變與一參考(例如，一參考電壓)以便判定記憶體單元105-a中之所儲存邏輯狀態。 特定感測方案或程序可採取諸多形式。在一項實例中，數位線115-a可具有一本徵電容且在電容器205回應於施加至單元板210之電壓而充電或放電時形成一非零電壓。該本徵電容可取決於數位線115-a之實體特性，包含尺寸。數位線115-a可連接諸多記憶體單元105，因此數位線115-a可具有產生一不可忽視電容(例如，大約為pF)之一長度。數位線115-a之後續電壓可取決於電容器205之初始邏輯狀態，且感測組件125-a可比較此電壓與參考組件225提供之一參考電壓。 為對記憶體單元105-a進行寫入，可跨越電容器205施加一電壓電位。可使用各種方法。在一項實例中，可透過字線110-a啟動選擇組件220以便將電容器205電連接至數位線115-a。可藉由透過數位線115-a控制單元板210及單元底部215之電壓而跨越電容器205施加一電壓。為寫入一邏輯1，可將單元板210驅動為高，亦即，可施加一正電壓，且可將單元底部215驅動為低，亦即，連接至接地、虛擬地接地或可施加一負電壓。可執行相反操作以寫入一邏輯0，亦即，可將單元板210驅動為低且可將單元底部215驅動為高。 圖3展示根據各種實施例之一記憶體裝置100-a之一方塊圖300。記憶體裝置100-a可含有一記憶體控制器140-a及記憶體單元105-b，其等可係參考圖1及圖2所闡述之記憶體控制器140及記憶體單元105之實例。記憶體控制器140-a可包含一偏壓組件310及一時序組件315且可操作記憶體裝置100-a，如圖1及圖2中之一或多者中所闡述。記憶體控制器140-a可與一存取線110-b、一數位線115-b、一感測組件125-b及一單元板210-a (其等可係參考圖1及圖2所闡述之字線110、數位線115、感測組件125及單元板210之實例)電子通信。記憶體裝置100-a亦可包含一參考組件320及一鎖存器325。記憶體裝置100-a之該等組件可彼此電子通信且可執行參考圖1及圖2中之一或多者所闡述之功能。在某些情形中，參考組件320、感測組件125-b及鎖存器325可係記憶體控制器140-a之組件。 記憶體控制器140-a可經組態以藉由以下方式啟動字線110-b、單元板210-a或數位線115-b：將電壓施加至此等各種節點。舉例而言，偏壓組件310可經組態以施加一電壓以操作記憶體單元105-b (例如，對記憶體單元105-b進行讀取或寫入)，如參考圖1及圖2所闡述。在某些情形中，記憶體控制器140-a可包含一列解碼器、一行解碼器或兩者，如參考圖1所闡述。此可使得記憶體控制器140-a能夠對一或多個記憶體單元105-b進行存取。偏壓組件310亦可將電壓電位提供至參考組件320以便產生用於感測組件125-b之一參考信號。另外，偏壓組件310可提供電壓電位以用於感測組件125-b之操作。 在某些情形中，記憶體控制器140-a可使用時序組件315執行其操作。舉例而言，時序組件315可控制各種字線選擇或單元板偏壓之時序，包含切換功能及用以執行本文中所闡述之記憶體功能(諸如讀取及寫入)之電壓施加之時序。在某些情形中，時序組件315可控制偏壓組件310之操作。 參考組件320可包含各種組件以產生用於感測組件125-b之一參考信號。參考組件320可包含經特定組態以產生一參考信號之電路。在某些情形中，參考組件320可包含其他鐵電記憶體單元。在某些實例中，參考組件320可經組態以輸出具有介於兩個感測電壓之間的一值之一電壓，或參考組件320可經設計以輸出一虛擬接地電壓。 感測組件125-b可比較來自記憶體單元105-b之一信號(透過數位線115-b接收)與來自參考組件320之一參考信號。在判定邏輯狀態之後，感測組件125-b旋即可將該邏輯狀態儲存於一鎖存器325中，其中可使用記憶體裝置100-a係其一部分之設備根據一電子裝置之操作來使用鎖存器325。 圖4圖解說明根據各種實施例之包含一混合式記憶體之一設備400之一第一實例。設備400可包含一第一記憶體單元陣列405-a及一第二記憶體單元陣列405-b。在某些實例中，設備400可係參考圖1及圖3所闡述之記憶體裝置100之一個區塊之態樣之一實例。 第一記憶體單元陣列405-a可包含複數個記憶體單元，包含連接至一第一數位線(例如，數位線BLDk)之第一複數個記憶體單元410。第一記憶體單元陣列405-a亦可包含連接至其他數位線(例如，數位線BLD1、BLD2、BLDk-1等)之其他記憶體單元415。第二記憶體單元陣列405-b亦可包含複數個記憶體單元，包含連接至一第二數位線(例如，數位線BLFk)之第二複數個記憶體單元420。第二記憶體單元陣列405-b亦可包含連接至其他數位線(例如，數位線BLF1、BLF2、BLFk-1等)之其他記憶體單元425。在某些實例中，包含於第一記憶體單元陣列405-a或第二記憶體單元陣列405-b中之記憶體單元410、415、420及/或425中之某些或所有記憶體單元可係參考圖1、圖2及圖3所闡述之記憶體單元105之態樣之實例。 第一記憶體單元陣列405-a之每一數位線可耦合至一分頁緩衝暫存器430中之一各別感測放大器。第二記憶體單元陣列405-b之每一數位線可透過第一記憶體單元陣列405-a之一數位線選擇性地耦合至分頁緩衝暫存器430中之一各別感測放大器。舉例而言，一第一傳送閘435 (例如，一nMOS電晶體)可使源極及汲極端子分別耦合至第一數位線(BLDk)及第二數位線(BLFk)。施加至第一傳送閘435之閘極端子之一區域控制信號(TG)可操作第一傳送閘435以斷開第一傳送閘435且將第二數位線自第一數位線解耦，或閉合第一傳送閘435且將第二數位線耦合至第一數位線。當閉合第一傳送閘435時，資料可自該第二複數個記憶體單元420經讀取或寫入，或在該第一複數個記憶體單元410之記憶體單元與該第二複數個記憶體單元420之記憶體單元之間經傳送。其他傳送閘440可用於將第二記憶體單元陣列405-b之其他數位線選擇性地耦合至第一記憶體單元陣列405-a之數位線。 分頁緩衝暫存器430內之感測放大器可由第一記憶體單元陣列405-a及第二記憶體單元陣列405-b共用。舉例而言，第一數位線(BLDk)可耦合至一第一感測放大器，且當閉合第一傳送閘435時，第二數位線(BLFk)可透過第一數位線耦合至第一感測放大器。 在某些實例中，第一記憶體單元陣列405-a可包含少於第二記憶體單元陣列405-b之記憶體單元，且該第一複數個記憶體單元410可包含少於該第二複數個記憶體單元420之記憶體單元。在相同或不同實例中，第一記憶體單元陣列405-a可包含第一複數個鐵電記憶體單元，且第二記憶體單元陣列405-b可包含第二複數個鐵電記憶體單元。在某些實例中，該第一複數個鐵電記憶體單元可經組態而以一揮發模式操作(例如，該第一複數個鐵電記憶體單元或第一記憶體單元陣列405-a可經組態以操作為一DRAM)。當將第一記憶體單元陣列405-a操作為一DRAM時，包含於第一記憶體單元陣列405-a中之記憶體單元410、415之單元板可連接至一第一共同電壓軌且設定至電壓VSS。在某些實例中，該第二複數個鐵電記憶體單元可經組態而以一非揮發模式操作(例如，該第二複數個鐵電記憶體單元或第二記憶體單元陣列405-b可經組態以操作為一FeRAM)。當將第二記憶體單元陣列405-b操作為一FeRAM時，包含於第二記憶體單元陣列405-b中之記憶體單元420、425之單元板可連接至一第二共同電壓軌且設定至電壓HVDD (或VDD/2)。 可藉由經由行解碼器130將適當電壓施加至一或多個數位線且經由列解碼器120-a或列解碼器120-b將適當電壓施加至一或多個字線而對第一記憶體單元陣列405-a或第二記憶體單元陣列405-b內之一記憶體單元進行定址(存取)。 在某些實例中，第一記憶體單元陣列405-a及第二記憶體單元陣列405-b可提供於一相同導體晶片上。 圖5圖解說明根據各種實施例之包含一混合式記憶體之一設備500之一第二實例。設備500可包含一第一記憶體單元陣列505-a、一第二記憶體單元陣列505-b及一第三記憶體單元陣列505-c。第二記憶體單元陣列505-b可定位於第一記憶體單元陣列505-a與第三記憶體單元陣列505-c之間。在某些實例中，設備500可係參考圖1所闡述之記憶體裝置之一個區塊之態樣之一實例。 第一記憶體單元陣列505-a可包含複數個記憶體單元，包含連接至一第一數位線(例如，數位線BLDk)之第一複數個記憶體單元510。第一記憶體單元陣列505-a亦可包含連接至其他數位線(例如，數位線BLD2等)之其他記憶體單元515。第二記憶體單元陣列505-b亦可包含複數個記憶體單元，包含連接至一第二數位線(例如，數位線BLFk)之第二複數個記憶體單元520及連接至一第三數位線(例如，數位線BLFk-1)之第三複數個記憶體單元525。第二記憶體單元陣列505-b亦可包含連接至其他數位線(例如，數位線BLF1、BLF2等)之其他記憶體單元530。第三記憶體單元陣列505-c可包含複數個記憶體單元，包含連接至一第四數位線(例如，數位線BLDk-1)之第四複數個記憶體單元535。第三記憶體單元陣列505-c亦可包含連接至其他數位線(例如，數位線BLD2等)之其他記憶體單元540。在某些實例中，包含於第一記憶體單元陣列505-a、第二記憶體單元陣列505-b或第三記憶體單元陣列505-c中之記憶體單元510、515、520、525、530、535及/或540中之某些或所有記憶體單元可係參考圖1、圖2及圖3所闡述之記憶體單元105之態樣之實例。 第一記憶體單元陣列505-a可包含經識別為偶數數位線BLD2至BLDk之k/2個數位線。第三記憶體單元陣列505-c可包含經識別為奇數數位線BLD1至BLDk-1之k/2個數位線之一第二集合。第一記憶體單元陣列505-a及第三記憶體單元陣列505-c之每一數位線可耦合至一分頁緩衝暫存器中之一各別感測放大器，例如，耦合至包含一第一感測放大器(SAk或545-a)、一第二感測放大器(SAk-1或545-b)、一第三感測放大器(SA2或545-c)及一第四感測放大器(SA1或545-d)之複數個感測放大器中之一者之一輸入端子。 第一記憶體單元陣列505-a及第三記憶體單元陣列505-c中之數位線中之每一者可連接至呈一折回配置之一各別感測放大器之一輸入端子。舉例而言，該第一複數個記憶體單元可包含耦合至第一數位線(BLDk)之記憶體單元550之一第一子集及耦合至該第一數位線之記憶體單元555之一第二子集，且該第一數位線可耦合至在記憶體單元550之第一子集與記憶體單元555之第二子集之間的第一感測放大器545-a之一輸入端子。類似地，該第四複數個記憶體單元可包含耦合至第四數位線(BLDk-1)之記憶體單元560之一第一子集及耦合至該第四數位線之記憶體單元565之一第二子集，且該第四數位線可耦合至在記憶體單元560之第一子集與記憶體單元565之第二子集之間的第二感測放大器545-b之一輸入端子。 第二記憶體單元陣列505-b之每一數位線可透過第一記憶體單元陣列505-a或第三記憶體單元陣列505-c之一數位線選擇性地耦合至分頁緩衝暫存器中之一各別感測放大器之一輸入端子。舉例而言，一第一傳送閘570 (例如，一nMOS電晶體)可使源極及汲極端子分別耦合至第一數位線(BLDk)及第二數位線(BLFk)。施加至第一傳送閘570之閘極端子之一區域控制信號(TG)可操作第一傳送閘570以斷開第一傳送閘570且將第二數位線自第一數位線解耦，或閉合第一傳送閘570且將第二數位線耦合至第一數位線。當閉合第一傳送閘570時，資料可自該第二複數個記憶體單元520經讀取或寫入，或在該第一複數個記憶體單元510之記憶體單元與該第二複數個記憶體單元520之記憶體單元之間經傳送。一第二傳送閘575 (例如，一nMOS電晶體)可使源極及汲極端子分別耦合至第三數位線(BLFk-1)及第四數位線(BLDk-1)。施加至第二傳送閘575之閘極端子之一區域控制信號(TG)可操作第二傳送閘575以斷開第二傳送閘575且將第三數位線自第四數位線解耦，或閉合第二傳送閘575且將第三數位線耦合至第四數位線。當閉合第二傳送閘575時，資料可自該第三複數個記憶體單元525經讀取或寫入，或在該第三複數個記憶體單元525之記憶體單元與該第四複數個記憶體單元535之記憶體單元之間經傳送。其他傳送閘580可用於將第二記憶體單元陣列505-b之其他數位線選擇性地耦合至第一記憶體單元陣列505-a或第三記憶體單元陣列505-c之數位線。 在某些實例中，第一記憶體單元陣列505-a之每一數位線(例如，每一偶數BLD數位線)可藉由一隔離電晶體585 (例如，一nMOS電晶體)與第二記憶體單元陣列505-b之一奇數數位線(例如，一BLF數位線)分開，隔離電晶體585藉由其源極及汲極端子耦合至兩個數位線且使一閘極端子連接至接地。舉例而言，一第一隔離電晶體585耦合於第一數位線(BLDk)與第三數位線(BLFk-1)之間。類似地，第三記憶體單元陣列505-c之每一數位線(例如，每一奇數BLD數位線)可藉由一隔離電晶體585 (例如，一nMOS電晶體)與第二記憶體單元陣列505-b之一偶數數位線(例如，一BLF數位線)分開，隔離電晶體585藉由其源極及汲極端子耦合至兩個數位線且使一閘極端子連接至接地。舉例而言，一第二隔離電晶體585耦合於第四數位線(BLDk-1)與第二數位線(BLFk)之間。 分頁緩衝暫存器內之每一感測放大器可由第一記憶體單元陣列505-a及第二記憶體單元陣列505-b或由第二記憶體單元陣列505-b及第三記憶體單元陣列505-c共用。 在某些實例中，第一記憶體單元陣列505-a及第三記憶體單元陣列505-c中之每一者可包含少於第二記憶體單元陣列505-b之記憶體單元，且該第一複數個記憶體單元510及該第四複數個記憶體單元535中之每一者可包含少於該第二複數個記憶體單元520及該第三複數個記憶體單元525中之每一者之記憶體單元。在相同或不同實例中，第一記憶體單元陣列505-a及第三記憶體單元陣列505-c中之每一者可包含第一複數個鐵電記憶體單元，且第二記憶體單元陣列505-b可包含第二複數個鐵電記憶體單元。在某些實例中，該第一複數個鐵電記憶體單元可經組態而以一揮發模式操作(例如，該第一複數個鐵電記憶體單元或第一記憶體單元陣列505-a及第三記憶體單元陣列505-c可經組態以操作為一k ×m DRAM)。當將第一記憶體單元陣列505-a及第三記憶體單元陣列505-c操作為一DRAM時，包含於第一記憶體單元陣列505-a及第三記憶體單元陣列505-c中之記憶體單元510、515、535及540之單元板可連接至一第一共同電壓軌且設定至電壓VSS。在某些實例中，該第二複數個鐵電記憶體單元可經組態而以一非揮發模式操作(例如，該第二複數個鐵電記憶體單元或第二記憶體單元陣列505-b可經組態以操作為一k ×n FeRAM)。當將第二記憶體單元陣列505-b操作為一FeRAM時，包含於第二記憶體單元陣列505-b中之記憶體單元520、525及530之單元板可連接至一第二共同電壓軌且設定至電壓HVDD (或VDD/2)。 可藉由將適當電壓施加至一或多個數位線(例如，使用一行解碼器)且施加至一或多個字線(例如，使用一列解碼器)而對第一記憶體單元陣列505-a、第二記憶體單元陣列505-b或第三記憶體單元陣列505-c內之一記憶體單元進行定址(或存取)。藉由實例之方式，圖5展示用於對第一記憶體單元陣列505-a及第三記憶體單元陣列505-c進行定址之第一複數個字線(例如，WLD1、WLDm等)及用於對第二記憶體單元陣列505-b進行定址之第二複數個字線(例如，WLF1、WLFn等)。當將第一記憶體單元陣列505-a及第三記憶體單元陣列505-c操作為一DRAM時，該第一複數個字線中之每一字線可耦合至記憶體單元550之第一子集中之一第一記憶體單元及記憶體單元555之第二子集中之一第二記憶體單元(表示一k ×m DRAM陣列之一第一位元)，耦合至記憶體單元560之第一子集中之一第三記憶體單元及記憶體單元565之第二子集中之一第四記憶體單元，且耦合至第一記憶體單元陣列505-a及第三記憶體單元陣列505-c之其他記憶體單元。在某些實例中，該第一複數個字線(例如，WLD1、WLDm等)中之字線中之每一者可係表示一對實體字線之一邏輯字線—例如，邏輯字線WLD1可包含用於對第一記憶體單元陣列505-a進行定址之一第一實體字線及用於對第三記憶體單元陣列505-c進行定址之一第二實體字線。在某些實例中，第一字線集合中之字線數目及第二字線集合中之字線數目可關於讀出信號量經最佳化，或關於一施加經最佳化。 在操作中，可藉由以下操作而對第一記憶體單元陣列505-a或第三記憶體單元陣列505-c中之一記憶體單元集合進行存取：將區域控制信號TG驅動為低，以斷開傳送閘570、575及580且使第二記憶體單元陣列505-b之數位線與第一記憶體單元陣列505-a及第三記憶體單元陣列505-c之數位線隔離。然後可確證字線WLD中之一者以選擇第一記憶體單元陣列505-a及/或第三記憶體單元陣列505-c之一記憶體單元集合。因此，甚至在DRAM操作時獲得一充足讀出信號電壓，其中一信號電荷之量係小的使得改良操作裕度。此外，在本發明實施例中，兩個記憶體單元在DRAM操作時彼此並聯地連接至數位線。因此，儘管藉由將兩個記憶體單元彼此並聯地連接在一起而就讀出信號電壓而言未獲得大的增加，但存在其中洩漏在兩個電容器中同時變大(關於在DRAM操作時導致一問題的電容器之電荷之洩漏)之較小可能性；因此，改良針對洩漏之裕度。 可藉由以下操作而對第二記憶體單元陣列505-b中之一記憶體單元進行存取：將區域控制信號TG驅動為高，以閉合傳送閘570、575及580且將第二記憶體單元陣列505-b之數位線耦合至第一記憶體單元陣列505-a及第三記憶體單元陣列505-c之數位線。然後可確證字線WLF中之一者以選擇第二記憶體單元陣列505-b之一記憶體單元集合。由於不存在以下兩者：1)其中歸因於一剩餘極化之信號電荷量在第二記憶體單元陣列505-b (例如，在FeRAM操作期間)或者第一記憶體單元陣列505-a或第三記憶體單元陣列505-c (例如，在DRAM操作期間)中變得更佳的一情形，或2)其中當操作第二記憶體單元陣列505-b (例如，在FeRAM操作期間)或者第一記憶體單元陣列505-a或第三記憶體單元陣列505-c (例如，在DRAM操作期間)時數位線之寄生電容變得儘可能的小的一情形，因此當藉由透過第一記憶體單元陣列505-a或第三記憶體單元陣列505-c之數位線而自第二記憶體單元陣列505-b之一記憶體單元傳遞資料/將資料傳遞至該記憶體單元而增加數位線電容時不會產生問題。因此可針對DRAM操作最佳化第一記憶體單元陣列505-a及第三記憶體單元陣列505-c中之數位線之電容，且可針對FeRAM操作最佳化第二記憶體單元陣列505-b中之數位線之電容。 在某些實例中，第一記憶體單元陣列505-a、第二記憶體單元陣列505-b及第三記憶體單元陣列505-c可提供於一相同導體晶片上。 圖6圖解說明根據各種實施例之一感測放大器600之一第一實例。在某些實例中，感測放大器600可係參考圖5所闡述之感測放大器545中之一者之態樣之一實例。在某些實例中，感測放大器600可包含比較數位線BL及/BL上之信號之一感測電路，其中/BL係與BL互補之一數位線。藉由實例之方式，感測電路可包含四個電晶體之一集合，包含兩個pMOS電晶體605-a、605-b及兩個nMOS電晶體610-a、610-b。感測放大器600亦可包含用於將BL或/BL分別耦合至一I/O暫存器(分別為IO或/IO)之一對電晶體(例如，nMOS電晶體615-a及615-b)。電晶體615-a及615-b可使閘極端子由行解碼器選擇信號YS驅動。 感測放大器600可包含可操作以在自連接至BL之一第一記憶體單元陣列(例如，類似於參考圖5所闡述之記憶體單元陣列505-a而組態之一DRAM陣列)讀取之前將BL加偏壓至一第一電壓(例如，HVDD)之一第一電路。該第一電路可包含藉由源極及汲極端子耦合於一電壓源HVDD (例如，VDD之1/2)與BL (或/BL)之間且使閘極端子由一預充電(PC)信號驅動之一對電晶體620-a、620-b。藉由源極及汲極端子耦合於BL與其/BL之間的一第三電晶體625亦可使一閘極端子由PC信號驅動。 感測放大器600可包含可操作以在自一第二記憶體單元陣列(例如，類似於參考圖5所闡述之記憶體單元陣列505-b而組態之一FeRAM陣列)讀取之前將BL加偏壓至一第二電壓之一第二電路。該第二電路可包含藉由源極及汲極端子耦合於BL與VSS (或接地)之間的一電晶體630-a。電晶體630-a之閘極端子可由一選擇信號FER驅動。該FER信號亦可驅動一電晶體635-a，電晶體635-a在將BL加偏壓至VSS時將/BL加偏壓至一電壓Vref。類似地，使閘極端子由選擇信號FEL驅動之一對電晶體630-b、635-b可在自連接至/BL之一記憶體單元陣列讀取之前將/BL加偏壓至VSS且將BL加偏壓至Vref。 圖7圖解說明根據各種實施例之當第二記憶體單元陣列505-b經組態以用於FeRAM操作時且當第一感測放大器545-a如參考圖6所闡述而組態時用於參考圖5所闡述之第二記憶體單元陣列505-b處之讀出及重寫操作中之實例性波形700。 當在一預充電週期705結束時，在一預定時間週期內，可將PC信號自一高位準(例如，VDD)切換至一低位準(例如，VSS)，且然後可將FER信號自低位準切換至高位準。在PC信號處於低位準且FER信號處於高位準之情況下，可將BL自HVDD切換至VSS，同時可將/BL自HVDD切換至Vref。 在繼預充電週期705之後之一單元選擇週期710期間，可將第二記憶體單元陣列505-b之一存取線(例如，WLF1)自一低位準(例如，VKK)切換至一高位準(例如，VPP)，且可將一高位準信號電壓自與第二數位線BLFk及字線WLF1相關聯之一記憶體單元520讀出至第二數位線(圖5中之BLFk或圖6中之BL)上。 在繼單元選擇週期710之後之一感測放大週期715期間，可將CSN信號(圖6中展示，但圖7中未展示)自一高位準切換至一低位準，且可將一CSP信號(圖6中亦展示，但圖7中未展示)自低位準切換至高位準，藉此啟動第一感測放大器545-a使得BL及/BL上之信號經感測放大。當透過繼感測放大週期715之後之一重寫週期720維持此狀態時，在一高位準資訊讀出時對記憶體單元執行一高位準資訊重寫，且在一低位準讀出時對記憶體單元執行一低位準資訊重寫。 在繼重寫週期720之後之一預充電週期725之一開始期間，可將第一感測放大器545-a撤銷啟動，且可將PC信號自低位準切換至高位準。此狀態致使BL及/BL預充電至HVDD。然後可將字線(WLF1)自高電壓切換至低電壓，且可完成第二記憶體單元陣列505-b處之一讀出及重寫操作序列。 圖8圖解說明根據各種實施例之當參考圖5所闡述之第二記憶體單元陣列505-b經組態以用於FeRAM操作時第二記憶體單元陣列505-b處之讀出及重寫操作之具有遲滯曲線800之遲滯特性及分析實例。在此等實例中，在高位準資訊保持時間(由標記為「H保持」之黑點指示)處之剩餘極化電荷量可係大約10fC (毫微微庫倫)，在低位準資訊保持時間(由標記為「L保持」之白點指示)處之剩餘極化電荷量可係大約10fC，且數位線容量可係60fF，使得當將第二記憶體單元陣列505-b之一存取線自低位準切換至高位準時，使各別位置在一左下方向上移動，且在與負載直線(圖8中未展示)之一交叉點處，數位線電壓可成為VsigH或VsigL。此等電壓(VsigH或VsigL)中之一者與Vref之間的差形成一讀出信號電壓，且根據此，數位線電壓可在一高位準讀出操作時放大至VDD = 2V，或在一低位準讀出操作時放大至VSS = 0V。當在一預定時間週期內維持此狀態時，可完成一重寫操作；且當開始一預充電狀態時，序列可返回至原始資訊保持位置(「H保持」或「L保持」)。 圖9圖解說明根據各種實施例之當第一記憶體單元陣列505-a經組態以用於DRAM操作時且當第一感測放大器545-a如參考圖6所闡述而組態時用於第一記憶體單元陣列505-a (或第三記憶體單元陣列505-c)處之讀出及重寫操作中之實例性波形900。 當在一預充電週期905結束時，可將PC信號自一高位準(例如，VDD)切換至一低位準(例如，VSS)。在繼預充電週期905之後之一單元選擇週期910期間，可將第一記憶體單元陣列505-a之一存取線(例如，WLD1)自一低位準(例如，VKK)切換至一高位準(例如，VPP)，且可將一高位準信號電壓自與第一數位線BLDk及字線WLD1相關聯之一記憶體單元510讀出至第一數位線(圖5中之BLDk或圖6中之BL)上。 在繼單元選擇週期910之後之一感測放大週期915期間，可將CSN信號(圖6中展示，但圖9中未展示)自一高位準切換至一低位準，且可將一CSP信號(圖6中亦展示，但圖9中未展示)自低位準切換至高位準，藉此啟動第一感測放大器545-a使得BL及/BL上之信號經感測放大。當透過繼感測放大週期915之後之一重寫週期920維持此狀態時，在一高位準資訊讀出時對記憶體單元執行一高位準資訊重寫，且在一低位準讀出時對記憶體單元執行一低位準資訊重寫。 在繼重寫週期920之後之一預充電週期925之一開始期間，可將字線(WLD1)自高電壓切換至低電壓。然後，可將第一感測放大器545-a撤銷啟動，且可將PC信號自低位準切換至高位準。此狀態致使BL及/BL預充電至HVDD，且可完成第一記憶體單元陣列505-a處之一讀出及重寫操作序列。 圖10圖解說明根據各種實施例之當參考圖5所闡述之第一記憶體單元陣列505-a經組態以用於DRAM操作時第一記憶體單元陣列505-a處之讀出及重寫操作之具有遲滯曲線1000之遲滯特性及分析實例。當以一DRAM操作模式操作時，僅使用一記憶體單元之鐵電電容器之順電組件。因此，在遲滯特性之一線性區域內實施讀出及重寫操作。鐵電電容器之順電組件之容量可設定至大約7.5fF。在此等實例中，由標記為「H保持」之黑點指示之位置可對應於一高位準資訊保持時間，且由標記為「L保持」之白點指示之位置可對應於一低位準資訊保持時間。此外，數位線容量可設定至20fF，且當將字線自低位準切換至高位準時，在與負載直線(圖10中未展示)之一交叉點處，數位線電壓可由於與數位線容量進行之一電荷共用而成為VsigH或VsigL。此電壓與對應於數位線預充電電壓之HVDD = 1V之間的差可形成一讀出信號電壓，且根據此，數位線電壓可在高位準讀出操作時放大至VDD = 2V，或在一低位準讀出操作時放大至VSS = 0V。當在一預定時間週期內維持此狀態時，可完成一重寫操作；且當開始一預充電狀態時，序列可返回至原始資訊保持位置(「H保持」或「L保持」)。 圖11圖解說明根據各種實施例之包含一混合式記憶體之一設備1100之一第三實例。設備1100可類似於參考圖5所闡述之設備500而組態，且可包含一第一記憶體單元陣列505-a、一第二記憶體單元陣列505-b及一第三記憶體單元陣列505-c。第二記憶體單元陣列505-b可定位於第一記憶體單元陣列505-a與第三記憶體單元陣列505-c之間。在某些實例中，設備1100可係參考圖1及圖3所闡述之記憶體裝置100之一個區塊之態樣之一實例。 參考圖5所闡述之設備500可用於在一相當高電源電壓(例如，VDD = 2 V)下執行第二記憶體單元陣列505-b中之FeRAM操作。與此相反，設備1100可用於在一相當低電源電壓(例如，VDD = 1V)下執行第二記憶體單元陣列505-b中之FeRAM操作。設備1100與設備500之不同之處可在於：該第二複數個記憶體單元中之每一單元板(例如，連接至第二數位線(BLFk)之一記憶體單元之每一單元板)可連接至複數個電壓電位線中之一不同電壓電位線(例如，連接至板線PL1、PLn等中之一不同者)。類似地，該第三複數個記憶體單元中之每一單元板(例如，連接至第三數位線(BLFk-1)之一記憶體單元之每一單元板)可連接至一不同電壓電位線。在一相同行中且連接至一相同字線之記憶體單元可連接至相同電壓電位線。該複數個電壓電位線中之每一者可係可獨立地控制的。 圖12圖解說明根據各種實施例之一感測放大器1200之一第二實例。該感測放大器可類似於參考圖6所闡述之感測放大器600而組態。在某些實例中，感測放大器1200可係圖11中所展示之感測放大器545中之一者之態樣之一實例。 感測放大器1200與參考圖6所闡述之感測放大器600之不同之處在於：添加一第一下拉電晶體1205-a (例如，一第一nMOS電晶體)以將數位線BL拉至VSS (接地)，且添加一第二下拉電晶體1205-b (例如，一第二nMOS電晶體)以將互補數位線/BL拉至VSS。第一下拉電晶體1205-a及第二下拉電晶體1205-b之閘極端子可由一重設(RES)信號驅動，以並行達成將數位線及互補數位線重設至VSS。 圖13圖解說明根據各種實施例之當第二記憶體單元陣列505-b經組態以用於FeRAM操作時且當第一感測放大器545-a如參考圖12所闡述而組態時用於參考圖11所闡述之第二記憶體單元陣列505-b處之讀出及重寫操作中之實例性波形1300。 當在一預充電週期1305結束時，在一預定時間週期內，可將PC信號自一高位準(例如，VDD)切換至一低位準(例如，VSS)，且然後可將FER信號自低位準切換至高位準。在PC信號處於低位準之情況下，可將BL自HVDD切換至VSS，同時可將/BL自HVDD切換至Vref。 在繼預充電週期1305之後之一單元選擇週期1310期間，可將第二記憶體單元陣列505-b之一存取線(例如，WLF1)自一低位準(例如，VKK)切換至一高位準(例如，VPP)，可將電壓電位線PL1自一低位準切換至一高位準，且可將一高位準信號電壓自與第二數位線BLFk及字線WLF1相關聯之一記憶體單元520讀出至第二數位線(圖11中之BLFk或圖12中之BL)上。 在繼單元選擇週期1310之後之一感測放大週期1315期間，可將CSN信號(圖12中展示，但圖13中未展示)自一高位準切換至一低位準，且可將一CSP信號(圖12中亦展示，但圖13中未展示)自低位準切換至高位準，藉此啟動第一感測放大器545-a使得BL及/BL上之信號經感測放大。當透過繼感測放大週期1315之後之一重寫週期1320維持此狀態時，在一低位準資訊讀出時對記憶體單元執行一低位準資訊重寫。當將電壓電位線PL1自高位準切換至低位準時，在一高位準讀出時對記憶體單元執行一高位準資訊重寫。 在繼重寫週期1320之後之一預充電週期1325之一開始期間，在一預定時間週期內，可將第一感測放大器545-a撤銷啟動，且然後可將RES信號自一低位準(例如，VSS)切換至一高位準(例如，VDD)，使得可將BL及/BL重設至VSS。相繼地，將WLF1控制至VKK，且最後，將PC控制至高位準，使得將BL及/BL預充電至HVDD，藉此完成一讀出及重寫操作序列。 圖14展示根據各種實施例之當參考圖11所闡述之第二記憶體單元陣列505-b經組態以用於FeRAM操作時第二記憶體單元陣列505-b處之讀出及重寫操作之具有遲滯曲線1400之遲滯特性及分析實例。在此等實例中，高位準資訊保持時間(由標記為「H保持」之黑點指示)處之剩餘極化電荷量可係大約10fC，低位準資訊保持時間(由標記為「L保持」之白點指示)處之剩餘極化電荷量可係大約10fC，且數位線容量可係大約60fF，使得當將第二記憶體單元陣列505-b之一電壓電位線(板線)自低位準切換至高位準時，使各別位置在一左下方向上移動，且在與負載直線(圖14中未展示)之一交叉點處，數位線電壓成為VsigH或VsigL。此等電壓中之一者(VsigH或VsigL)與Vref之間的差形成一讀出信號電壓，且根據此，數位線電壓可在高位準讀出操作時放大至VDD = 1V，或在一低位準讀出操作時放大至VSS = 0V。在低位準讀出操作時，此狀態形成一重寫狀態；然而，在高位準讀出操作時，由於單元板電壓及數位線電壓兩者皆成為1V，因此黑點位於L保持位置附近。當將單元板電壓驅動至VSS以便重寫高位準資訊時，黑點可返回至遲滯曲線上之一右上側，且白點可返回至L保持狀態。當BL相繼地重設至VSS時，黑點返回至H保持狀態，藉此完成重寫程序。當然後開始預充電狀態時，將BL之電位預充電至HVDD = 0.5V。 圖15圖解說明根據各種實施例之當參考圖11所闡述之第一記憶體單元陣列505-a經組態以用於DRAM操作時第一記憶體單元陣列505-a處之讀出及重寫操作之具有遲滯曲線1500之遲滯特性及分析實例。當以一DRAM操作模式操作時，僅使用一記憶體單元之鐵電電容器之順電組件。因此，在遲滯特性之一線性區域內實施讀出及重寫操作。鐵電電容器之順電組件之容量可設定至大約7.5fF。在此等實例中，由標記為「H保持」之黑點指示之位置可對應於一高位準資訊保持時間，且由標記為「L保持」之白點指示之位置可對應於一低位準資訊保持時間。此外，數位線容量可設定至20fF，且當將字線自低位準切換至高位準時，在與負載直線(圖15中未展示)之一交叉點處，數位線電壓可由於與數位線容量之一電荷共用而成為VsigH或VsigL。此電壓與對應於數位線預充電電壓之HVDD = 0.5V之間的差可形成一讀出信號電壓，且根據此，數位線電壓可在高位準讀出操作時放大至VDD = 1V，或在一低位準讀出操作時放大至VSS = 0V。當在一預定時間週期內維持此狀態時，可完成一重寫操作；且當開始一預充電狀態時，序列可返回至原始資訊保持位置(「H保持」或「L保持」)。 圖16圖解說明根據各種實施例之包含一混合式記憶體之一設備1600之一第四實例。設備1600可類似於參考圖5所闡述之設備500而組態，且可包含一第一記憶體單元陣列505-a、一第二記憶體單元陣列505-b及一第三記憶體單元陣列505-c。第二記憶體單元陣列505-b可定位於第一記憶體單元陣列505-a與第三記憶體單元陣列505-c之間。在某些實例中，設備1600可係參考圖1及圖3所闡述之記憶體裝置100之一個區塊之態樣之一實例。 與參考圖5所闡述之設備500對比，設備1600中之第一記憶體單元陣列505-a及第三記憶體單元陣列505-c之數位線(例如，BLD1、BLD2、BLDk-1、BLDk等)不折回。舉例而言，連接至第一數位線(BLDk)之記憶體單元555之第二子集及記憶體單元555之第二子集所連接的第一數位線之部分可自第一感測放大器545-a解耦。另一選擇係，可在不具有記憶體單元555之第二子集及記憶體單元555之第二子集所連接的第一數位線之部分之情況下構造設備1600。此使第一數位線之寄生電容減少大約二分之一且使得較大數目個記憶體單元能夠連接至第二記憶體單元陣列505-b之第二數位線(BLFk)。可對第一記憶體單元陣列505-a及第三記憶體單元陣列505-c之數位線中之每一者進行一類似修改，且較大數目個記憶體單元可連接至第二記憶體單元陣列505-b之數位線中之每一者。當第二記憶體單元陣列505-b組態為一FeRAM時，參考圖16所闡述之技術可支援比參考圖5所闡述之設備500可支援的大之一FeRAM。 圖17圖解說明根據各種實施例之包含一混合式記憶體之一設備1700之一第五實例。設備1700可類似於參考圖5所闡述之設備500而組態，且可包含一第一記憶體單元陣列505-a、一第二記憶體單元陣列505-b及一第三記憶體單元陣列505-c。第二記憶體單元陣列505-b可定位於第一記憶體單元陣列505-a與第三記憶體單元陣列505-c之間。在某些實例中，設備1700可係參考圖1及圖3所闡述之記憶體裝置100之一個區塊之態樣之一實例。 與參考圖5所闡述之設備500對比，第一記憶體單元陣列505-a及第三記憶體單元陣列505-c可具備虛擬字線。舉例而言，第一記憶體單元陣列505-a可具備一第一虛擬字線DWLR，且第三記憶體單元陣列505-c可具備一第二虛擬字線DWLL。耦合至每一虛擬字線(DWLR或DWLL)之DRAM記憶體單元對之記憶體單元中之僅一者可經設計以有效地工作(例如，記憶體單元510-a及540-a之單元板可不耦合至VSS)，且耦合至一虛擬字線(例如，記憶體單元515-a及535-a)之剩餘記憶體單元中之每一者可作為提供一各別數位線上之一參考信號電壓位準之一虛擬(或參考)記憶體單元而工作。該參考信號電壓位準可由一對應感測放大器在一感測(或讀取)操作期間使用。因此，第一記憶體單元陣列505-a及第三記憶體單元陣列505-c之數位線可在設備1700之DRAM操作及FeRAM操作兩者期間預充電至VSS，且感測放大器(例如，第一感測放大器545-a、第二感測放大器545-b、第三感測放大器545-c及第四感測放大器545-d)不必包含一HVDD預充電控制(例如，參考圖6所闡述之電晶體620-a、620-b及625)。 在某些實例中，參考圖17所闡述之虛擬字線及非工作記憶體單元可併入至參考圖11所闡述之設備1700中，且設備1100之感測放大器不必包含一HVDD預充電控制。 圖18展示根據各種實施例之包含一混合式主要記憶體之一系統1800之一圖式。系統1800可包含一裝置1805，裝置1805可係或包含一印刷電路板以連接或實體地支撐各種組件。 裝置1805可包含一主要記憶體子系統1810，裝置1805可係圖1及圖3中所闡述之記憶體裝置100之一實例。主要記憶體子系統1810可含有一記憶體控制器140-b (其可係參考圖1及圖3所闡述之記憶體控制器140之實例)及複數個記憶體單元105-c (其可係參考圖1至圖5、圖11、圖16及圖17所闡述之記憶體單元105、410、415、420、425、510、515、520、525、530、535或540之實例)。在某些實例中，主要記憶體子系統1810可包含如參考圖4、圖5、圖11、圖16或圖17所闡述而組態之記憶體單元105-c及一分頁緩衝暫存器(包含感測放大器)。 裝置1805亦可包含一處理器1815、一直接記憶體存取控制器(DMAC) 1820、一BIOS組件1825、周邊組件1830及一輸入/輸出控制器1835。裝置1805之組件可透過一匯流排1840彼此電子通信。處理器1815可經組態以透過記憶體控制器140-b操作主要記憶體子系統1810。在某些情形中，記憶體控制器140-b可執行參考圖1或圖3所闡述之記憶體控制器140之功能。在其他情形中，記憶體控制器140-b可整合至處理器1815中。處理器1815可係一般用途處理器、一數位信號處理器(DSP)、一特殊應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體組件或此等類型之組件之一組合。在某些實例中，處理器1815可係一多核心處理器。處理器1815可執行本文中所闡述之各種功能。舉例而言，處理器1815可經組態以執行儲存於記憶體單元105-c中之電腦可讀指令以致使裝置1805執行各種功能或任務。 DMAC 1820可使得處理器1815能夠在主要記憶體子系統1810內執行直接記憶體存取。 BIOS組件1825可係包含操作為韌體之一基本輸入/輸出系統(BIOS)之一軟體組件，該軟體組件可初始化且運行系統1800之各種硬體組件。BIOS組件1825亦可管理處理器1815與各種其他組件(例如，周邊組件1830、輸入/輸出控制器1835等)之間的資料流。BIOS組件1825可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。 周邊組件1830可係整合至裝置1805中之任何輸入或輸出裝置或用於此等裝置之一介面。周邊裝置之實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、USB控制器、串列或並列埠或者周邊卡槽，諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽。 輸入/輸出控制器1835可管理處理器1815與周邊組件1830、輸入裝置1845、輸出裝置1850及/或子記憶體裝置1855之間的資料通信。輸入/輸出控制器1835亦可管理未整合至裝置1805中之周邊裝置。在某些情形中，輸入/輸出控制器1835可表示至一外部周邊裝置之一實體連接或埠。 輸入裝置1845可表示在裝置1805外部將輸入提供至裝置1805或其組件之一裝置或信號。此可包含一使用者介面或者與其他裝置或其他裝置之間的介面。在某些情形中，輸入裝置1845可包含經由周邊組件1830與裝置1805介接或可由輸入/輸出控制器1835管理之一周邊裝置。 輸出裝置1850可表示在裝置1805外部經組態以自裝置1805或其組件中之任一者接收輸出之一裝置或信號。輸出裝置1850之實例可包含一顯示器、音訊揚聲器、一印刷裝置、另一處理器或印刷電路板等。在某些情形中，輸出裝置1850可包含經由周邊組件1830中之一者與裝置1805介接或可由輸入/輸出控制器1835管理之一周邊裝置。 裝置1805之組件(包含記憶體控制器140-b及記憶體單元105-c)可包含經設計以實施其功能之電路。此可包含經組態以實施本文中所闡述之功能之各種電路元件，舉例而言，導電線、電晶體、電容器、電感器、電阻器、放大器或者其他主動或非主動元件。 在裝置1805之某些實例中，主要記憶體子系統1810之記憶體單元105-c可分配在一DRAM陣列1860與一FeRAM陣列1865之間，其中FeRAM陣列1865之記憶體單元及數位線透過DRAM陣列1860之數位線(例如，藉由由記憶體控制器140-b操作之傳送閘)選擇性地耦合至主要記憶體子系統1810之感測放大器。在某些實例中，處理器1815可發佈以下各項中之至少一者：一讀取命令，其用以致使記憶體控制器140-b閉合將FeRAM陣列1865之數位線耦合至DRAM陣列1860之數位線之傳送閘且將資料自FeRAM陣列1865傳送至DRAM陣列1860；或一寫入命令，其用以致使記憶體控制器140-b閉合傳送閘且將資料自DRAM陣列1860傳送至FeRAM陣列1865。處理器1815亦可發佈若干命令以致使記憶體控制器140-b在主要記憶體子系統1810與處理器1815之間傳送。 在此等實例中之某些實例中，DRAM陣列1860可由記憶體控制器140-b操作為用於FeRAM陣列1865之一快取記憶體。舉例而言，處理器1815之一記憶體管理單元(MMU) 1870可使用兩個轉譯後備緩衝器(例如，TLB1及TLB2)管理主要記憶體子系統1810之一頁位址。MMU 1870可管理包含三個階層(例如，DRAM陣列1860、FeRAM陣列1865及子記憶體裝置1855)之一記憶體系統。在某些實例中，記憶體控制器140-b可在與頁資料自FeRAM陣列1865至DRAM陣列1860之傳送方向相反之一方向上發佈一保存命令。由於DRAM陣列1860及FeRAM陣列1865共用數位線及感測放大器，因此可在DRAM陣列1860與FeRAM陣列1865之間容易地傳送且保存資料。 在裝置1805之某些實例中，記憶體控制器140-b可藉由根據DRAM陣列1860、FeRAM陣列1865或子記憶體裝置1855之各別特性安置具有不同屬性之頁資料而控制記憶體單元105-c。舉例而言，處理器1815可致使記憶體控制器140-b操作將FeRAM陣列1865之數位線耦合至DRAM陣列1860之數位線之傳送閘，以將一第一類型之資料寫入至DRAM陣列1860且將一第二類型之資料寫入至FeRAM陣列1865。 圖19展示圖解說明根據各種實施例之操作一記憶體裝置之一方法1900之一流程圖。可對一記憶體陣列(諸如參考圖4、圖5、圖11、圖16及圖17所闡述之記憶體單元陣列405及505)或在該記憶體陣列內執行方法1900之操作。在某些實例中，可由一記憶體控制器(諸如參考圖1、圖3及圖18所闡述之記憶體控制器140)或在該記憶體控制器之控制下執行方法1900之操作。在某些實例中，一記憶體控制器可執行一碼集合以控制一記憶體陣列之功能元件以執行下文所闡述之功能。另外或另一選擇係，記憶體控制器可使用專用硬體執行下文所闡述之功能之態樣。 在方塊1905處，方法可包含：判定對一第一記憶體單元陣列之一第一記憶體單元還是一第二記憶體單元陣列之一第二記憶體單元進行存取。耦合至第一記憶體單元之一第一數位線可耦合至包含一感測放大器之一分頁緩衝暫存器，如參考圖4、圖5、圖11、圖16及圖17所闡述。在某些實例中，第一記憶體單元可包含一第一鐵電記憶體單元，且第二記憶體單元可包含一第二鐵電記憶體單元。在某些實例中，第一鐵電記憶體單元可經組態而以一揮發模式(例如，一DRAM模式)操作，且第二鐵電記憶體單元可經組態而以一非揮發模式(例如，一FeRAM模式)操作。在某些實例中，可使用參考圖1、圖3及圖18所闡述之記憶體控制器140執行方塊1905處之操作。 在方塊1910處，方法可包含：至少部分地基於判定對第二記憶體單元陣列之第二記憶體單元進行讀取而操作一傳送閘。傳送閘可經組態以透過第一數位線將耦合至第二記憶體單元之一第二數位線選擇性地耦合至分頁緩衝暫存器，如參考圖4、圖5、圖11、圖16及圖17所闡述。在某些實例中，可使用參考圖1、圖3及圖18所闡述之記憶體控制器140執行方塊1910處之操作。 在方法1900之某些實例中，第一數位線可耦合至包含第一記憶體單元在內之第一複數個記憶體單元，且第二數位線可耦合至包含第二記憶體單元在內之第二複數個記憶體單元。在此等實例中之某些實例中，該第一複數個記憶體單元可包含少於該第二複數個記憶體單元之記憶體單元。 在方法1900之某些實例中，方法可包含：藉由加偏壓於第一記憶體單元之一單元板而防止第一記憶體單元之一電容器之一鐵電膜發生反轉。在某些實例中，方法可包含：將第二記憶體單元陣列中之每一記憶體單元之每一單元板加偏壓至一共同電壓。在某些實例中，方法可包含：獨立地對第二記憶體單元陣列中之每一記憶體單元之每一單元板施加一偏壓電壓。 在方法1900之某些實例中，方法可包含：將第一記憶體單元陣列操作為用於第二記憶體單元陣列之一嵌入式快取記憶體。 圖20展示圖解說明根據各種實施例之操作一記憶體裝置之一方法2000之一流程圖。可對一記憶體陣列(諸如參考圖4、圖5、圖11、圖16及圖17所闡述之記憶體單元陣列405及505)或在該記憶體陣列內執行方法2000之操作。在某些實例中，可由一記憶體控制器(諸如參考圖1、圖3及圖18所闡述之記憶體控制器140)或在該記憶體控制器之控制下執行方法2000之操作。在某些實例中，一記憶體控制器可執行一碼集合以控制一記憶體陣列之功能元件以執行下文所闡述之功能。另外或另一選擇係，記憶體控制器可使用專用硬體執行下文所闡述之功能之態樣。 在方塊2005處，方法可包含：判定對一第一記憶體單元陣列之一第一記憶體單元還是一第二記憶體單元陣列之一第二記憶體單元進行存取。耦合至第一記憶體單元之一第一數位線可耦合至包含一感測放大器之一分頁緩衝暫存器，如參考圖4、圖5、圖11、圖16及圖17所闡述。在某些實例中，第一記憶體單元可包含一第一鐵電記憶體單元，且第二記憶體單元可包含一第二鐵電記憶體單元。在某些實例中，第一鐵電記憶體單元可經組態而以一揮發模式(例如，一DRAM模式)操作，且第二鐵電記憶體單元可經組態而以一非揮發模式(例如，一FeRAM模式)操作。當判定對第二記憶體單元進行存取時，方法可在方塊2010處繼續。當判定不對第二記憶體單元進行存取時，方法可在方塊2020處繼續。在某些實例中，可使用參考圖1、圖3及圖18所闡述之記憶體控制器140執行方塊2005處之操作。 在方塊2010或2020處，方法可包含：至少部分地基於判定對第二記憶體單元陣列之第二記憶體單元進行讀取而操作一傳送閘。傳送閘可經組態以透過第一數位線將耦合至第二記憶體單元之一第二數位線選擇性地耦合至分頁緩衝暫存器，如參考圖4、圖5、圖11、圖16及圖17所闡述。在方塊2010處，方法可包含：閉合傳送閘，以透過第一數位線將第二數位線耦合至分頁緩衝暫存器。在方塊2020處，方法可包含：斷開傳送閘，以將第二數位線自分頁緩衝暫存器解耦。在某些實例中，可使用參考圖1、圖3及圖18所闡述之記憶體控制器140執行方塊2010或2020處之操作。 在方塊2015處，在閉合傳送閘之後，方法可包含：在第二記憶體單元與一處理器之間或在第二記憶體單元與第一記憶體單元之間傳送一資料位元。在某些實例中，可使用參考圖1、圖3及圖18所闡述之記憶體控制器140執行方塊2015處之操作。 在方塊2025處，在斷開傳送閘之後，方法可包含：在第一記憶體單元與處理器之間傳送一資料位元。在某些實例中，可使用參考圖1、圖3及圖18所闡述之記憶體控制器140執行方塊2025處之操作。 應注意，方法1900及2000闡述可能實施方案，且可重新配置或以其他方式修改方法1900及2000之操作及步驟使得其實施方案亦係可能的。在某些實例中，可組合方法1900及2000之態樣。 本文中之說明提供實例，且不限制申請專利範圍中所陳述之範疇、適用性或實例。可在不背離本發明之範疇之情況下做出所論述之元件之功能及配置之改變。各種實例可酌情省略、替代或添加各種程序或組件。而且，關於某些實例所闡述之特徵可組合於其他實例中。 本文中結合隨附圖式所陳述之說明闡述實例性組態且不表示可經實施或在申請專利範圍之範疇內之所有實例。如本文中所使用之術語「實例」及「例示性」意味「用作一實例、例項或圖解說明」，且並非「較佳的」或「優於其他實例」。出於提供對所闡述技術之一理解之目的，詳細說明包含特定細節。然而，可在不具有此等特定細節之情況下實踐此等技術。在某些例項中，以方塊圖形式展示眾所周知之結構及裝置以便避免模糊所闡述實例之概念。 在隨附各圖中，類似組件或特徵可具有相同參考標記。進一步地，相同類型之各種組件可藉由使參考標記跟隨有在類似組件當中進行區分之一短劃及一第二標記而經區分開。當在說明書中使用第一參考標記時，說明可適用於具有相同第一參考標記而不管第二參考標記如何之類似組件中之任一者。 本文中所闡述之資訊及信號可使用各種不同科技及技術中之任一者來表示。舉例而言，可貫穿以上說明提及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或粒子、光場或粒子或者其任一組合表示。某些圖式可將信號圖解說明一單個信號；然而，熟習此項技術者將理解，該信號可表示一信號匯流排，其中該匯流排可具有各種位元寬度。 如本文中所使用，術語「虛擬接地」係指保持在大致零伏(0V)之一電壓但不與接地直接連接之一電路之一節點。因此，一虛擬接地之電壓可暫時波動且返回至大致0V從而處於穩定狀態。可使用各種電子電路元件(諸如由操作放大器及電阻器組成之一分壓器)實施一虛擬接地。其他實施方案亦係可能的。 術語「電子通信」係指支援組件之間的電子流動的組件之間的一關係。此可包含組件之間的一直接連接或可包含中間組件。進行電子通信之組件可主動地交換電子或信號(例如，在一激勵電路中)或可不主動地交換電子或信號(例如，在一去激勵電路中)，但可經組態且可操作以在一電路經激勵之後旋即交換電子或信號。藉由實例之方式，經由一開關(例如，一電晶體)實體地連接之兩個組件進行電子通信而不管開關之狀態(亦即，斷開或閉合)如何。 包含記憶體裝置100之本文中所論述之裝置可形成於一半導體基板(諸如矽、鍺、矽-鍺合金、砷化鎵、氮化鎵等)上。在某些情形中，該基板係一半導體晶圓。在其他情形中，該基板可係一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或在另一基板上之磊晶半導體材料層。可透過使用各種化學物種(包含但不限於磷、硼或砷)之摻雜控制基板之電導率或基板之子區域。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。 本文中所論述之電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一三端子裝置。該等端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一經重摻雜(例如，退化)半導體區域。源極及汲極可藉由一經輕摻雜半導體區域或通道分開。若通道係n類型(亦即，大多數載子係電子)，則FET可稱為一n類型FET。同樣地，若通道係p類型(亦即，大多數載子係電洞)，則FET可稱為一p類型FET。通道可由一絕緣閘極氧化物覆蓋。通道電導率可藉由將一電壓施加至閘極而受控制。舉例而言，分別將一正電壓或負電壓施加至一n類型FET或一p類型FET可引起通道成為導電的。一電晶體可在大於或等於電晶體之臨限電壓之一電壓施加至電晶體閘極時係「接通」或「經啟動」。該電晶體可在小於電晶體之臨限電壓之一電壓施加至電晶體閘極時係「關斷」或「經撤銷啟動」。 可用經設計以執行本文中所闡述之功能之一般用途處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體組件或其任何組合實施或執行本文中結合本發明所闡述之各種說明性區塊、組件及模組。一般用途處理器可係一微處理器，但在替代方案中，該處理器可係任何習用處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一DSP與一微處理器、多個微處理器、一或多個微處理器結合一DSP核心或任何其他此類組態之一組合)。 可以硬體、軟體(由一處理器執行)、韌體或其任何組合實施本文中所闡述之功能。若以一處理器所執行之軟體來實施，則功能可作為一或多個指令或碼存儲於一電腦可讀媒體上或經由該電腦可讀媒體傳輸。其他實例及實施方案在本發明及隨附申請專利範圍之範疇內。舉例而言，由於軟體之本質，可使用軟體(由一處理器執行)、硬體、韌體、硬接線或此等各項中之任何者之組合實施上文所闡述之功能。實施功能之特徵亦可實體地位於各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。而且，如本文中所使用，在申請專利範圍中包含如一術語清單(舉例而言，由諸如「中之至少一者」或「中之一或多者」之一片語引導之一術語清單)中所使用之「或」指示一包含性清單，使得(舉例而言) A、B或C中之至少一者之一清單意味A或B或C或AB或AC或BC或ABC (亦即，A及B及C)。 電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體(包含促進一電腦程式自一個地方至另一地方之傳送之任何媒體)兩者。一非暫時性儲存媒體可係可由一般用途或特殊用途電腦存取之任何可用媒體。藉由實例而非限制之方式，非暫時性電腦可讀媒體可包括RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置或者可用於攜載或儲存所要程式碼構件(其呈指令或資料結構之形式)且可由一般用途或特殊用途電腦或者一般用途或特殊用途處理器存取之任何其他非暫時性媒體。 而且，任何連接皆恰當地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)自一網站、伺服器或其他遠端源傳輸軟體，則該同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)包含於媒體之定義中。如本文中所使用，磁碟及碟片包含：CD、雷射碟片、光學碟片、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常以磁性方式再現資料，而碟片藉助雷射以光學方式再現資料。上述之組合亦包含於電腦可讀媒體之範疇內。 本文中之說明經提供以使得熟習此項技術者能夠製成或使用本發明。熟習此項技術者將易於明瞭對本發明之各種修改，且本文中所定義之通用原理在不背離本發明之範疇之情況下可應用於其他變化。因此，本發明不限於本文中所闡述之實例及設計，而是欲被賦予與本文中所揭示之原理及新穎特徵一致之最寬廣範疇。
100‧‧‧記憶體裝置
100-a‧‧‧記憶體裝置
105‧‧‧記憶體單元
105-a‧‧‧鐵電記憶體單元/記憶體單元
105-b‧‧‧記憶體單元
105-c‧‧‧記憶體單元
110‧‧‧存取線/字線
110-a‧‧‧存取線/字線
110-b‧‧‧存取線/字線
115‧‧‧數位線
115-a‧‧‧數位線
115-b‧‧‧數位線
120‧‧‧列解碼器
120-a‧‧‧列解碼器
120-b‧‧‧列解碼器
125‧‧‧感測組件
125-a‧‧‧感測組件
125-b‧‧‧感測組件
130‧‧‧行解碼器
135‧‧‧輸入/輸出/資料輸入/輸出緩衝器
140‧‧‧記憶體控制器
140-a‧‧‧記憶體控制器
140-b‧‧‧記憶體控制器
200‧‧‧記憶體裝置
205‧‧‧電容器
210‧‧‧單元板
210-a‧‧‧單元板
215‧‧‧單元底部
220‧‧‧選擇組件
225‧‧‧參考組件
310‧‧‧偏壓組件
315‧‧‧時序組件
320‧‧‧參考組件
325‧‧‧鎖存器
400‧‧‧設備
405-a‧‧‧第一記憶體單元陣列
405-b‧‧‧第二記憶體單元陣列
410‧‧‧記憶體單元
415‧‧‧記憶體單元
420‧‧‧記憶體單元
425‧‧‧記憶體單元
430‧‧‧分頁緩衝暫存器
435‧‧‧第一傳送閘
440‧‧‧傳送閘
500‧‧‧設備
505-a‧‧‧第一記憶體單元陣列/記憶體單元陣列
505-b‧‧‧第二記憶體單元陣列/記憶體單元陣列
505-c‧‧‧第三記憶體單元陣列
510‧‧‧記憶體單元
510-a‧‧‧記憶體單元
515‧‧‧記憶體單元
515-a‧‧‧記憶體單元
520‧‧‧記憶體單元
525‧‧‧記憶體單元
530‧‧‧記憶體單元
535‧‧‧記憶體單元
535-a‧‧‧記憶體單元
540‧‧‧記憶體單元
540-a‧‧‧記憶體單元
545-a‧‧‧第一感測放大器
545-b‧‧‧第二感測放大器
545-c‧‧‧第三感測放大器
545-d‧‧‧第四感測放大器
550‧‧‧記憶體單元
555‧‧‧記憶體單元
560‧‧‧記憶體單元
565‧‧‧記憶體單元
570‧‧‧第一傳送閘/傳送閘
575‧‧‧第二傳送閘/傳送閘
580‧‧‧傳送閘
585‧‧‧隔離電晶體/第一隔離電晶體/第二隔離電晶體
605-a‧‧‧pMOS電晶體
605-b‧‧‧pMOS電晶體
610-a‧‧‧nMOS電晶體
610-b‧‧‧nMOS電晶體
615-a‧‧‧nMOS電晶體/電晶體
615-b‧‧‧nMOS電晶體/電晶體
620-a‧‧‧電晶體
620-b‧‧‧電晶體
625‧‧‧第三電晶體/電晶體
630-a‧‧‧電晶體
630-b‧‧‧電晶體
635-a‧‧‧電晶體
635-b‧‧‧電晶體
700‧‧‧波形
705‧‧‧預充電週期
710‧‧‧單元選擇週期
715‧‧‧感測放大週期
720‧‧‧重寫週期
800‧‧‧遲滯曲線
900‧‧‧波形
905‧‧‧預充電週期
910‧‧‧單元選擇週期
915‧‧‧感測放大週期
920‧‧‧重寫週期
925‧‧‧預充電週期
1000‧‧‧遲滯曲線
1100‧‧‧設備
1205-a‧‧‧第一下拉電晶體
1205-b‧‧‧第二下拉電晶體
1300‧‧‧波形
1305‧‧‧預充電週期
1310‧‧‧單元選擇週期
1315‧‧‧感測放大週期
1320‧‧‧重寫週期
1325‧‧‧預充電週期
1400‧‧‧遲滯曲線
1500‧‧‧遲滯曲線
1600‧‧‧設備
1700‧‧‧設備
1800‧‧‧系統
1805‧‧‧裝置
1810‧‧‧主要記憶體子系統
1815‧‧‧處理器
1820‧‧‧直接記憶體存取控制器
1825‧‧‧基本輸入/輸出系統組件
1830‧‧‧周邊組件
1835‧‧‧輸入/輸出控制器
1840‧‧‧匯流排
1845‧‧‧輸入裝置
1850‧‧‧輸出裝置
1855‧‧‧子記憶體裝置
1860‧‧‧動態隨機存取記憶體陣列
1865‧‧‧鐵電隨機存取記憶體陣列
1870‧‧‧記憶體管理單元
BLD1‧‧‧數位線/奇數數位線
BLD2‧‧‧數位線/偶數數位線
BLDk‧‧‧數位線/第一數位線
BLDk-1‧‧‧數位線/第四數位線
BL‧‧‧數位線/第一數位線/第二數位線
/BL‧‧‧數位線/互補數位線
BLF1‧‧‧數位線
BLF2‧‧‧數位線
BLFk‧‧‧數位線/第二數位線
BLFk-1‧‧‧數位線/第三數位線
CB‧‧‧單元底部
CSN‧‧‧信號
CSP‧‧‧信號
DWLL‧‧‧第二虛擬字線/虛擬字線
DWLR‧‧‧第一虛擬字線/虛擬字線
FEL‧‧‧選擇信號
FER‧‧‧選擇信號/信號
HVDD‧‧‧電壓/第一電壓/電壓源
PC‧‧‧預充電信號/信號
PL1‧‧‧板線/電壓電位線
PLn‧‧‧板線
RES‧‧‧重設信號/信號
SA1‧‧‧第四感測放大器
SA2‧‧‧第三感測放大器
SAk‧‧‧第一感測放大器
SAk-1‧‧‧第二感測放大器
TG‧‧‧區域控制信號
TLB1‧‧‧轉譯後備緩衝器
TLB2‧‧‧轉譯後備緩衝器
VDD‧‧‧高位準/相當高電源電壓/相當低電源電壓
VKK‧‧‧低位準
VPP‧‧‧高位準
VSS‧‧‧電壓/低位準
Vref‧‧‧電壓
VsigL‧‧‧電壓/數位線電壓
VsigH‧‧‧電壓/數位線電壓
WLD1‧‧‧字線/邏輯字線/存取線
WLDm‧‧‧字線
WLF1‧‧‧字線/存取線
WLFn‧‧‧字線
YS‧‧‧行選擇線/行解碼器選擇信號
參考以下各圖闡述本發明之實施例： 圖1圖解說明根據各種實施例之一實例性記憶體裝置； 圖2圖解說明根據各種實施例之一實例性記憶體裝置； 圖3展示根據各種實施例之一記憶體裝置之一方塊圖； 圖4圖解說明根據各種實施例之包含一混合式記憶體之一設備之一第一實例； 圖5圖解說明根據各種實施例之包含一混合式記憶體之一設備之一第二實例； 圖6圖解說明根據各種實施例之一感測放大器之一第一實例； 圖7圖解說明根據各種實施例之當第二記憶體單元陣列經組態以用於FeRAM操作時且當第一感測放大器如參考圖6所闡述而組態時用於參考圖5所闡述之第二記憶體單元陣列處之讀出及重寫操作中之實例性波形； 圖8圖解說明根據各種實施例之當參考圖5所闡述之第二記憶體單元陣列經組態以用於FeRAM操作時該第二記憶體單元陣列處之讀出及重寫操作之遲滯特性及分析實例； 圖9圖解說明根據各種實施例之當第一記憶體單元陣列經組態以用於DRAM操作時且當第一感測放大器如參考圖6所闡述而組態時用於第一記憶體單元陣列(或第三記憶體單元陣列)處之讀出及重寫操作中之實例性波形； 圖10圖解說明根據各種實施例之當參考圖5所闡述之第一記憶體單元陣列經組態以用於DRAM操作時該第一記憶體單元陣列處之讀出及重寫操作之遲滯特性及分析實例； 圖11圖解說明根據各種實施例之包含一混合式記憶體之一設備1100之一第三實例； 圖12圖解說明根據各種實施例之一感測放大器之一第二實例； 圖13圖解說明根據各種實施例之當第二記憶體單元陣列經組態以用於FeRAM操作時且當第一感測放大器如參考圖12所闡述而組態時用於參考圖11所闡述之第二記憶體單元陣列處之讀出及重寫操作中之實例性波形； 圖14展示根據各種實施例之當參考圖11所闡述之第二記憶體單元陣列經組態以用於FeRAM操作時該第二記憶體單元陣列處之讀出及重寫操作之遲滯特性及分析實例； 圖15圖解說明根據各種實施例之當參考圖5所闡述之第一記憶體單元陣列經組態以用於DRAM操作時該第一記憶體單元陣列處之讀出及重寫操作之遲滯特性及分析實例； 圖16圖解說明根據各種實施例之包含一混合式記憶體之一設備之一第四實例； 圖17圖解說明根據各種實施例之包含一混合式記憶體之一設備之一第五實例； 圖18展示根據各種實施例之包含一混合式主要記憶體之一系統之一圖式； 圖19展示圖解說明根據各種實施例之操作一記憶體裝置之一方法1900之一流程圖；及 圖20展示圖解說明根據各種實施例之操作一記憶體裝置之一方法2000之一流程圖。
120-a‧‧‧列解碼器
120-b‧‧‧列解碼器
400‧‧‧設備
405-a‧‧‧第一記憶體單元陣列
405-b‧‧‧第二記憶體單元陣列
410‧‧‧記憶體單元
415‧‧‧記憶體單元
420‧‧‧記憶體單元
425‧‧‧記憶體單元
430‧‧‧分頁緩衝暫存器
435‧‧‧第一傳送閘
440‧‧‧傳送閘
BLD1‧‧‧數位線/奇數數位線
BLD2‧‧‧數位線/偶數數位線
BLDk‧‧‧數位線/第一數位線
BLDk-1‧‧‧數位線/第四數位線
BLF1‧‧‧數位線
BLF2‧‧‧數位線
BLFk‧‧‧數位線/第二數位線
BLFk-1‧‧‧數位線/第三數位線
HVDD‧‧‧電壓/第一電壓/電壓源
VSS‧‧‧電壓/低位準
TG‧‧‧區域控制信號

Claims (25)

  1. 一種操作一記憶體裝置之方法，其包括： 判定對一第一記憶體單元陣列之一第一記憶體單元還是一第二記憶體單元陣列之一第二記憶體單元進行存取，其中耦合至該第一記憶體單元之一第一數位線耦合至包括一感測放大器之一分頁緩衝暫存器；及 至少部分地基於判定對該第二記憶體單元陣列之該第二記憶體單元進行讀取而操作一傳送閘，其中該傳送閘經組態以透過該第一數位線將耦合至該第二記憶體單元之一第二數位線選擇性地耦合至該分頁緩衝暫存器。
  2. 如請求項1之方法，其中該第一記憶體單元包括一第一鐵電記憶體單元且該第二記憶體單元包括一第二鐵電記憶體單元。
  3. 如請求項2之方法，其中該第一鐵電記憶體單元經組態而以一揮發模式操作且該第二鐵電記憶體單元經組態而以一非揮發模式操作。
  4. 如請求項1之方法，其中該第一數位線耦合至包含該第一記憶體單元在內之第一複數個記憶體單元，其中該第二數位線耦合至包含該第二記憶體單元在內之第二複數個記憶體單元，且其中該第一複數個記憶體單元包括少於該第二複數個記憶體單元之記憶體單元。
  5. 如請求項1之方法，其中操作該傳送閘包括： 當判定對該第二記憶體單元進行存取時閉合該傳送閘，以透過該第一數位線將該第二數位線耦合至該分頁緩衝暫存器。
  6. 如請求項5之方法，其進一步包括： 在閉合該傳送閘之後進行以下操作中之至少一者：在該第二記憶體單元與一處理器之間傳送一資料位元，或在該第二記憶體單元與該第一記憶體單元之間傳送一資料位元。
  7. 如請求項1之方法，其中操作該傳送閘包括： 當判定不對該第二記憶體單元進行存取時斷開該傳送閘。
  8. 如請求項1之方法，其進一步包括： 將該第一記憶體單元陣列操作為用於該第二記憶體單元陣列之一嵌入式快取記憶體。
  9. 如請求項1之方法，其進一步包括： 藉由加偏壓於該第一記憶體單元之一單元板而防止該第一記憶體單元之一電容器之一鐵電膜發生反轉。
  10. 如請求項9之方法，其進一步包括： 將該第二記憶體單元陣列中之每一記憶體單元之每一單元板加偏壓至一共同電壓。
  11. 如請求項9之方法，其進一步包括： 獨立地對該第二記憶體單元陣列中之每一記憶體單元之每一單元板施加一電壓偏壓。
  12. 一種設備，其包括： 一第一記憶體單元陣列，其包括連接至第一複數個記憶體單元之一第一數位線； 一第二記憶體單元陣列，其包括連接至第二複數個記憶體單元之一第二數位線； 一分頁緩衝暫存器，其包括由該第一記憶體單元陣列及該第二記憶體單元陣列共用之一第一感測放大器，其中該第一數位線耦合至該第一感測放大器；及 一第一傳送閘，其可操作以透過該第一數位線將該第二數位線選擇性地耦合至該第一感測放大器。
  13. 如請求項12之設備，其中該第一複數個記憶體單元包括少於該第二複數個記憶體單元之記憶體單元。
  14. 如請求項12之設備，其中該第二記憶體單元陣列進一步包括連接至第三複數個記憶體單元之一第三數位線，其中該分頁緩衝暫存器進一步包括一第二感測放大器，且其中該設備進一步包括： 一第三記憶體單元陣列，其包括連接至第四複數個記憶體單元之一第四數位線，其中該第二感測放大器由該第三複數個記憶體單元及該第四複數個記憶體單元共用，其中該第四數位線耦合至該第二感測放大器；及 一第二傳送閘，其可操作以透過該第四數位線將該第三數位線選擇性地耦合至該第二感測放大器。
  15. 如請求項12之設備，其中該第一複數個記憶體單元包括耦合至該第一數位線之記憶體單元之一第一子集及耦合至該第一數位線之記憶體單元之一第二子集，且其中該第一數位線耦合至在記憶體單元之該第一子集與記憶體單元之該第二子集之間的該第一感測放大器。
  16. 如請求項15之設備，其中複數個存取線中之每一者耦合至記憶體單元之該第一子集中之一第一記憶體單元及記憶體單元之該第二子集中之一第二記憶體單元；且該複數個存取線中之一第一存取線耦合至記憶體單元之該第一子集中之一工作記憶體單元及記憶體單元之該第二子集中之一非工作記憶體單元。
  17. 如請求項12之設備，其中該第一感測放大器包括： 一第一電路，其可操作以在自該第一記憶體單元陣列讀取之前將該第一數位線加偏壓至一第一電壓；及 一第二電路，其可操作以在自該第二記憶體單元陣列讀取之前將該第一數位線及該第二數位線加偏壓至一第二電壓。
  18. 如請求項17之設備，其中該第一感測放大器包括： 一第三電路，其可操作以將該第一數位線及該第二數位線並聯地加偏壓至該第二電壓。
  19. 如請求項12之設備，其中該第二複數個記憶體單元中之每一記憶體單元之一單元板連接至一共同電壓軌。
  20. 如請求項12之設備，其中該第一記憶體單元陣列包括第一複數個鐵電記憶體單元且該第二記憶體單元陣列包括第二複數個鐵電記憶體單元。
  21. 如請求項20之設備，其中該第一複數個鐵電記憶體單元經組態而以一揮發模式操作且該第二複數個鐵電記憶體單元經組態而以一非揮發模式操作。
  22. 一種資料處理系統，其包括： 一處理器； 一主要記憶體；及 一記憶體控制器，其經組態以在該主要記憶體與該處理器之間傳送資料，其中該主要記憶體包括： 一第一記憶體單元陣列，其包括連接至第一複數個記憶體單元之一第一數位線； 一第二記憶體單元陣列，其包括連接至第二複數個記憶體單元之一第二數位線； 一分頁緩衝暫存器，其包括由該第一記憶體單元陣列及該第二記憶體單元陣列共用之一第一感測放大器，其中該第一數位線耦合至該第一感測放大器；及 一第一傳送閘，其可操作以透過該第一數位線將該第二數位線選擇性地耦合至該第一感測放大器。
  23. 如請求項22之資料處理系統，其中該第一記憶體單元陣列由該處理器用作用於該第二記憶體單元陣列之一快取記憶體。
  24. 如請求項23之資料處理系統，其中該處理器發佈以下各項中之至少一者：一讀取命令，其用以致使該記憶體控制器閉合該傳送閘且將資料自該第二記憶體單元陣列傳送至該第一記憶體單元陣列；或一寫入命令，其用以致使該記憶體控制器閉合該傳送閘且將資料自該第一記憶體單元陣列傳送至該第二記憶體單元陣列。
  25. 如請求項22之資料處理系統，其中該處理器致使該記憶體控制器操作該傳送閘且將一第一類型之資料寫入至該第一記憶體單元陣列，或將一第二類型之資料寫入至該第二記憶體單元陣列。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110289030A (zh) * 2018-03-19 2019-09-27 美光科技公司 具有可配置输入/输出接口的存储器装置
TWI680372B (zh) * 2017-11-09 2019-12-21 南亞科技股份有限公司 動態隨機存取記憶體及其操作方法
US20220406356A1 (en) * 2021-06-17 2022-12-22 Micron Technology, Inc. Cell data bulk reset

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761312B1 (en) * 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory
US10629271B2 (en) * 2017-12-05 2020-04-21 Intel Corporation Method and system for reducing program disturb degradation in flash memory
US10762944B2 (en) 2017-12-18 2020-09-01 Micron Technology, Inc. Single plate configuration and memory array operation
US10529410B2 (en) 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
US10707215B2 (en) 2018-08-22 2020-07-07 Micron Technology, Inc. Methods of forming semiconductor devices, and related semiconductor devices, memory devices, and electronic systems
US11360704B2 (en) 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device
US10580481B1 (en) * 2019-01-14 2020-03-03 University Of Virginia Patent Foundation Methods, circuits, systems, and articles of manufacture for state machine interconnect architecture using embedded DRAM
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US11194726B2 (en) 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
US11017831B2 (en) 2019-07-15 2021-05-25 Micron Technology, Inc. Ferroelectric memory cell access
US11545205B2 (en) * 2020-08-20 2023-01-03 Micron Technology, Inc. Apparatuses, systems, and methods for ferroelectric memory cell operations
US11403169B2 (en) 2020-12-09 2022-08-02 Micron Technology, Inc. Data recovery system for memory devices
US20220261363A1 (en) * 2021-02-16 2022-08-18 Micron Technology, Inc. Controller for managing multiple types of memory
CN113312207B (zh) * 2021-05-07 2023-12-05 埃森智能科技（深圳）有限公司 一种采用铁电存储器的数据存储方法及其可编程逻辑控制器

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3110032B2 (ja) 1990-03-30 2000-11-20 株式会社東芝 強誘電体メモリ
JP3089731B2 (ja) * 1990-09-29 2000-09-18 日本電気株式会社 半導体メモリ装置
JP3140179B2 (ja) * 1992-06-26 2001-03-05 松下電子工業株式会社 半導体メモリ装置
JPH06215589A (ja) * 1993-01-18 1994-08-05 Hitachi Ltd 半導体メモリ
US5343437A (en) * 1993-02-19 1994-08-30 Motorola Inc. Memory having nonvolatile and volatile memory banks
JPH098247A (ja) 1995-06-15 1997-01-10 Hitachi Ltd 半導体記憶装置
JP3560266B2 (ja) * 1995-08-31 2004-09-02 株式会社ルネサステクノロジ 半導体装置及び半導体データ装置
JPH10112191A (ja) * 1996-10-04 1998-04-28 Hitachi Ltd 半導体装置
US5903502A (en) * 1997-11-25 1999-05-11 Micron Technology, Inc. Variable equilibrate voltage circuit for paired digit lines
US5940329A (en) 1997-12-17 1999-08-17 Silicon Aquarius, Inc. Memory architecture and systems and methods using the same
US6137711A (en) * 1999-06-17 2000-10-24 Agilent Technologies Inc. Ferroelectric random access memory device including shared bit lines and fragmented plate lines
US6141238A (en) * 1999-08-30 2000-10-31 Micron Technology, Inc. Dynamic random access memory (DRAM) cells with repressed ferroelectric memory methods of reading same, and apparatuses including same
JP3617615B2 (ja) * 1999-11-08 2005-02-09 シャープ株式会社 強誘電体記憶装置
JP2001297593A (ja) * 2000-04-10 2001-10-26 Nec Corp 半導体記憶装置及びデータ出力方法
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
KR100451762B1 (ko) 2001-11-05 2004-10-08 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그 구동방법
KR100463599B1 (ko) * 2001-11-17 2004-12-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
US6876567B2 (en) * 2001-12-21 2005-04-05 Intel Corporation Ferroelectric memory device and method of reading a ferroelectric memory
JP3770171B2 (ja) * 2002-02-01 2006-04-26 ソニー株式会社 メモリ装置およびそれを用いたメモリシステム
ITTO20020118A1 (it) 2002-02-08 2003-08-08 St Microelectronics Srl Dispositivo integrante una matrice di memoria non volatile e una matrice di memoria volatile.
US6873536B2 (en) * 2002-04-19 2005-03-29 Texas Instruments Incorporated Shared data buffer in FeRAM utilizing word line direction segmentation
US6574135B1 (en) * 2002-04-19 2003-06-03 Texas Instruments Incorporated Shared sense amplifier for ferro-electric memory cell
KR100506448B1 (ko) * 2002-12-27 2005-08-08 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 인터리브 제어 장치
KR100538883B1 (ko) * 2003-04-29 2005-12-23 주식회사 하이닉스반도체 반도체 메모리 장치
KR100492781B1 (ko) * 2003-05-23 2005-06-07 주식회사 하이닉스반도체 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
US20050251617A1 (en) 2004-05-07 2005-11-10 Sinclair Alan W Hybrid non-volatile memory system
JP2005353242A (ja) * 2004-06-14 2005-12-22 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
US7151688B2 (en) * 2004-09-01 2006-12-19 Micron Technology, Inc. Sensing of resistance variable memory devices
JP2006302466A (ja) * 2005-04-25 2006-11-02 Elpida Memory Inc 半導体記憶装置
JP4781783B2 (ja) * 2005-10-31 2011-09-28 エルピーダメモリ株式会社 半導体記憶装置
US7554855B2 (en) 2006-12-20 2009-06-30 Mosaid Technologies Incorporated Hybrid solid-state memory system having volatile and non-volatile memory
WO2008131058A2 (en) 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
JP5139240B2 (ja) * 2008-11-18 2013-02-06 株式会社東芝 強誘電体メモリ装置
US8914568B2 (en) 2009-12-23 2014-12-16 Intel Corporation Hybrid memory architectures
KR20120043521A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
JP5853973B2 (ja) * 2013-03-07 2016-02-09 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法
US9367246B2 (en) * 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
JP6035422B2 (ja) * 2013-08-15 2016-11-30 ルネサスエレクトロニクス株式会社 半導体装置
US9076501B2 (en) * 2013-08-19 2015-07-07 Micron Technology, Inc. Apparatuses and methods for reducing current leakage in a memory
US9761312B1 (en) * 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI680372B (zh) * 2017-11-09 2019-12-21 南亞科技股份有限公司 動態隨機存取記憶體及其操作方法
CN110289030A (zh) * 2018-03-19 2019-09-27 美光科技公司 具有可配置输入/输出接口的存储器装置
CN110289030B (zh) * 2018-03-19 2023-08-08 美光科技公司 具有可配置输入/输出接口的存储器装置
US20220406356A1 (en) * 2021-06-17 2022-12-22 Micron Technology, Inc. Cell data bulk reset
US11670357B2 (en) * 2021-06-17 2023-06-06 Micron Technology, Inc. Memory system configured to perform a reset on one or more non-volatile memory cells upon transitioning power states

Also Published As

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EP3430625A1 (en) 2019-01-23
US9761312B1 (en) 2017-09-12
US10002666B2 (en) 2018-06-19
US10381079B2 (en) 2019-08-13

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