CN109155141A - 铁电随机存取存储器-动态随机存取存储器混合存储器 - Google Patents

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Abstract

本发明描述用于操作一或若干铁电存储器单元的方法、系统及装置。一种方法包含：确定对第一存储器单元阵列的第一存储器单元还是第二存储器单元阵列的第二存储器单元进行存取，其中耦合到所述第一存储器单元的第一数字线耦合到包含感测放大器的分页缓冲寄存器。所述方法进一步包含：至少部分地基于确定对所述第二存储器单元阵列的所述第二存储器单元进行读取而操作传送门，其中所述传送门经配置以通过所述第一数字线而将耦合到所述第二存储器单元的第二数字线选择性地耦合到所述分页缓冲寄存器。

Description

铁电随机存取存储器-动态随机存取存储器混合存储器
交叉参考
本专利申请案主张由梶谷(Kajigaya)于2016年3月16日提出申请并受让于本受让人的标题为“铁电随机存取存储器-动态随机存取存储器混合存储器(FERAM-DRAM HybridMemory)”的美国专利申请案第15/071,961号的优先权。
背景技术
下文一般来说涉及存储器装置，且更具体来说涉及一种包含铁电随机存取存储器(FeRAM)阵列及动态随机存取存储器(DRAM)阵列的混合存储器。
存储器装置广泛地用于将信息存储于例如计算机、无线通信装置、相机、数字显示器等等各种电子装置中。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置具有两个状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储信息，电子装置可读取或感测存储器装置中的所存储状态。为存储信息，电子装置可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、DRAM、同步动态RAM(SDRAM)、FeRAM、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器及其它存储器。存储器装置可为易失性或非易失性的。非易失性存储器(例如，快闪存储器)可甚至在不存在外部电源的情况下存储数据达延长的时间周期。易失性存储器装置(例如，DRAM)可随时间而丢失其所存储状态，除非其由外部电源周期性地刷新。举例来说，二进制存储器装置可包含经充电或经放电电容器。经充电电容器可随时间而通过泄漏电流被放电，从而导致所存储信息的丢失。易失性存储器的特定方面可提供性能优点，例如较快读取或写入速度，而非易失性存储器的方面(例如在无需周期性刷新的情况下存储数据的能力)可为有利的。
在一些情形中，可以类似于DRAM的速度及非易失性性质来操作FeRAM。然而，在这些情形中，用于FeRAM的存储器单元中的铁电电容器可由于铁电电容器内的铁电材料的重复极化及反转而遭受疲劳，从而导致剩余极化的减少。而且，当在同一极化方向上连续地执行写入操作时，存储器单元的迟滞特性的移位(称为“印刷中(in-print)”)可导致存储器单元的重写特性的后续降级。与DRAM比较，FeRAM因此可在其寿命内支持较少读出及写入操作。
另一方面，FeRAM的铁电电容器具有特性，其中剩余极化组件的铁电特性与正常电容器组件的顺电特性彼此组合，且通过仅使用顺电特性而不执行极化反转，FeRAM可类似于DRAM而操作。
附图说明
参考以下各图描述本发明的实施例：
图1图解说明根据各种实施例的实例性存储器装置；
图2图解说明根据各种实施例的实例性存储器装置；
图3展示根据各种实施例的存储器装置的框图；
图4图解说明根据各种实施例的包含混合存储器的设备的第一实例；
图5图解说明根据各种实施例的包含混合存储器的设备的第二实例；
图6图解说明根据各种实施例的感测放大器的第一实例；
图7图解说明根据各种实施例的在参考图5所描述的第二存储器单元阵列经配置以用于FeRAM操作时且在第一感测放大器如参考图6所描述而配置时用于所述第二存储器单元阵列处的读出及重写操作中的实例性波形；
图8图解说明根据各种实施例的在参考图5所描述的第二存储器单元阵列经配置以用于FeRAM操作时所述第二存储器单元阵列处的读出及重写操作的迟滞特性及分析实例；
图9图解说明根据各种实施例的在第一存储器单元阵列经配置以用于DRAM操作时且在第一感测放大器如参考图6所描述而配置时用于第一存储器单元阵列(或第三存储器单元阵列)处的读出及重写操作中的实例性波形；
图10图解说明根据各种实施例的在参考图5所描述的第一存储器单元阵列经配置以用于DRAM操作时所述第一存储器单元阵列处的读出及重写操作的迟滞特性及分析实例；
图11图解说明根据各种实施例的包含混合存储器的设备1100的第三实例；
图12图解说明根据各种实施例的感测放大器的第二实例；
图13图解说明根据各种实施例的在参考图11所描述的第二存储器单元阵列经配置以用于FeRAM操作时且当第一感测放大器如参考图12所描述而配置时用于所述第二存储器单元阵列处的读出及重写操作中的实例性波形；
图14展示根据各种实施例的在参考图11所描述的第二存储器单元阵列经配置以用于FeRAM操作时所述第二存储器单元阵列处的读出及重写操作的迟滞特性及分析实例；
图15图解说明根据各种实施例的在参考图5所描述的第一存储器单元阵列经配置以用于DRAM操作时所述第一存储器单元阵列处的读出及重写操作的迟滞特性及分析实例；
图16图解说明根据各种实施例的包含混合存储器的设备的第四实例；
图17图解说明根据各种实施例的包含混合存储器的设备的第五实例；
图18展示根据各种实施例的包含混合主要存储器的系统的图式；
图19展示图解说明根据各种实施例的操作存储器装置的方法1900的流程图；及
图20展示图解说明根据各种实施例的操作存储器装置的方法2000的流程图。
具体实施方式
所揭示技术涉及一种具有多个存储器单元(例如，铁电存储器单元(混合RAM(HRAM)单元)的存储器装置。铁电存储器单元具有信息存储电容器，所述信息存储电容器具有铁电膜。在一个实施例中，在混合存储器布置中，第一存储器单元阵列(例如，第一HRAM阵列)可经配置而以易失模式进行操作(例如，操作为DRAM阵列)且第二存储器单元阵列(例如，第二HRAM阵列)可经配置而以非易失模式进行操作(例如，操作为FeRAM阵列)。DRAM阵列及FeRAM阵列的存储器单元可具有相同单元结构；然而，所述DRAM阵列中的HRAM存储器单元的铁电电容器的单元板电压可设定为VSS(或接地)，使得可在不具有所述DRAM阵列中的铁电电容器的铁电膜的极化反转的情况下执行读取/写入操作。所述DRAM阵列的数字线可耦合到分页缓冲器中的感测放大器。所述FeRAM阵列的数字线可通过传送门且通过所述DRAM阵列的数字线而选择性地耦合到分页缓冲寄存器中的感测放大器，从而使得所述FeRAM阵列的存储器单元能够选择性地耦合到感测放大器(或从所述感测放大器解耦)。以此方式，所述分页缓冲寄存器的所述感测放大器可由所述DRAM阵列及所述FeRAM阵列的存储器单元共享，但所述FeRAM阵列的存储器单元可选择性地耦合到感测放大器。
下文在存储器装置的上下文中进一步描述上文所介绍的本发明的方面。接着描述混合存储器的特定实例。通过与混合存储器的配置、操作及使用相关的设备图式、系统图式及流程图进一步图解说明且参考所述设备图式、系统图式及流程图进一步描述本发明的这些及其它方面。
图1图解说明根据各种实施例的实例性存储器装置100。存储器装置100可包含可编程以存储不同状态的存储器单元105。每一存储器单元105可为可编程的以存储两个状态，表示为逻辑0及逻辑1。在一些情形中，存储器单元105可经配置以存储两个以上逻辑状态。存储器单元105可包含电容器以存储表示可编程状态的电荷；举例来说，经充电电容器及经放电电容器可表示两个逻辑状态。DRAM架构可通常使用此设计，且所采用的电容器可包含具有线性电极化性质的介电材料。相比来说，铁电存储器单元可包含具有铁电体作为介电材料的电容器。铁电材料具有非线性极化性质。
可通过激活或选择适当存取线110及数字线115而对存储器单元105执行例如读取及写入等操作。激活或选择存取线110或数字线115可包含将电压电位施加到相应线。在一些情形中，存取线110可被称为字线，或数字线115可被称为位线。字线110及数字线115可由导电材料制成。在一些实例中，字线110及数字线115可由金属(例如，铜、铝、金、钨等)制成。存储器单元105的每一行可连接到单个字线110，且存储器单元105的每一列可连接到单个数字线115。通过激活一个字线110及一个数字线115，可在其相交点处对单个存储器单元105进行存取。存取线110与数字线115的相交点可被称为存储器单元的地址。
在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择装置而与数字线电隔离。字线110可连接到所述选择装置且可控制所述选择装置。举例来说，所述选择装置可为晶体管且字线110可连接到所述晶体管的栅极。激活字线110产生存储器单元105的电容器与其对应数字线115之间的电连接。接着可对数字线进行存取以对存储器单元105进行读取或写入。
可通过行解码器120及列解码器130而控制对存储器单元105进行存取。举例来说，行解码器120可从存储器控制器140接收行地址且基于所接收行地址而激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。因此，通过激活存取线110及数字线115，可对存储器单元105进行存取。
在存取后，感测组件125可即刻对存储器单元105进行读取或感测。举例来说，感测组件125可将相关数字线115的信号(例如，电压)与参考信号(未展示)进行比较以便确定存储器单元105的所存储状态。举例来说，如果数字线115具有比参考电压高的电压，那么感测组件125可确定存储器单元105中的所存储状态为逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器以便检测且放大信号的差，此可被称为锁存。接着可通过列解码器130输出存储器单元105的所检测逻辑状态作为输出135。
可通过类似地激活相关字线110及数字线115而对存储器单元105进行设定或写入。如上文所论述，激活存取线110将存储器单元105的对应行电连接到其相应数字线115。通过控制相关数字线115同时激活字线110，可对存储器单元105进行写入—即，可将逻辑值存储于存储器单元105中。列解码器130可接受将被写入到存储器单元105的数据，举例来说输入135。在铁电电容器的情形中，可通过跨越铁电电容器施加电压而对存储器单元105进行写入。
在一些存储器架构中，对存储器单元105进行存取可使所存储逻辑状态降级或损坏，且可执行重写或刷新操作以将原始逻辑状态传回到存储器单元105。在DRAM中，举例来说，可在感测操作期间将电容器部分地或完全地放电，从而破坏所存储逻辑状态。因此，可在感测操作之后重写所存储逻辑状态。另外，激活单个字线110可导致行中的所有存储器单元的放电；且因此，可需要对行中的所有存储器单元105进行重写。
包含DRAM架构的一些存储器架构可随时间而丢失其所存储状态，除非其由外部电源周期性地刷新。举例来说，经充电电容器可随时间而通过泄漏电流被放电，从而导致所存储信息的丢失。这些所谓的易失性存储器装置的刷新率可为相对高的，例如，针对DRAM为每秒数十个刷新操作，此可导致显著电力消耗。随着存储器阵列越来越大，经增加电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料限制等)，尤其对于依赖于有限电源(例如电池)的移动装置来说。如下文所论述，铁电存储器单元可具有可产生相对于其它存储器架构经改进的性能的有益性质。
存储器控制器140可通过各种组件(举例来说，行解码器120、列解码器130及感测组件125)而控制存储器单元105的操作(读取、写入、重写、刷新等)。存储器控制器140可产生行及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可产生并控制在存储器装置100的操作期间使用的各种电压电位。一般来说，本文中所论述的所施加电压的振幅、形状或持续时间可被调整或变化且针对在操作存储器装置100中所论述的各种操作可为不同的。此外，可同时对存储器装置100内的存储器单元105中的一个、多个或所有存储器单元进行存取。举例来说，可在复位操作期间同时对存储器装置100的多个或所有单元进行存取，其中将存储器单元105中的所有存储器单元或存储器单元105的群组设定为单个逻辑状态。
在存储器装置100的一些实例中，存储器单元105可被布局成若干组及阵列。举例来说，存储器单元105可被布局成8组配置，其中所述组中的每一者可由组地址选择。行解码器可在纵向方向上作为两个行安置于每一组的中心部分中，其中列解码器在横向方向上安置于中心部分中。阵列0到3可安置于由行解码器及列解码器划分的四个区域中。每一阵列可被划分成若干块(例如，16个块)。阵列的块0可被划分成两个部分，其中所述阵列的每一端处安置有一个部分。在一些实例中，每一块可由块地址选择，所述块地址由行地址中的6个位构成。
阵列控制电路可接收行地址且将所述行地址发射到由块地址选择的块。此外，所述阵列控制电路还可将区域控制信号(TG)发射到块中的每一者。(感测组件125的)一行感测放大器(其中的每一者感测-放大从存储器单元读取到数字线上的信号)可安置于邻近块之间。可将用于控制感测放大器行内的感测放大器的控制信号输入到所述行。参考图4、5、11、16及17描述块的示范性配置。
可将列地址输入到列解码器130，使得选择列选择线YS。举例来说，当选择8个YS线时，由主动命令选择的感测放大器行内的64个感测放大器以及64对IO成对线可彼此选择性地连接。可通过IO成对线而将用作存取主体的64个位的存储器单元105的读出数据及写入数据传送到感测组件125且从所述感测组件接收所述读出数据及所述写入数据。并行/串行转换电路可安装于感测组件125与数据输入/输出缓冲器135之间，且可根据列地址(例如，3个位)而执行从64个位的并行数据到具有8的突发长度的串行数据(具有8位宽度)的转换过程。
图2图解说明根据各种实施例的实例性存储器装置200。存储器装置200可包含铁电存储器单元105-a、存取线110-a、数字线115-a及感测组件125-a，其等可分别为参考图1所描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器装置200可包含逻辑存储组件，例如包含两个导电端子的电容器205、单元板(CP)210及单元底部(CB)215。这些端子可通过绝缘铁电材料分离。如上文所描述，可通过将电容器205充电或放电而存储各种状态。
可通过操作在存储器装置200中表示的各种元件而读取或感测电容器205的所存储状态。电容器205可与数字线115-a进行电子通信。因此，电容器205可在选择组件220被去激活时与数字线115-a隔离，且电容器205可在选择组件220被激活时经由选择组件220而连接到数字线115-a。在一些情形中，选择组件220可为晶体管(例如，nMOS晶体管)且可通过将电压施加到晶体管栅极而控制所述晶体管的操作，其中电压量值大于晶体管的阈值量值。字线110-a可激活选择组件220；举例来说，可将施加到字线110-a的电压施加到晶体管栅极，从而使电容器205与数字线115-a连接。
在图2中所描绘的实例中，电容器205为铁电电容器。由于电容器205的板之间的铁电材料，因此电容器205在连接到数字线115-a后可不即刻放电。替代地，可通过外部电压对单元板210进行偏置，从而导致电容器205上的所存储电荷的改变。所存储电荷的改变取决于电容器205的初始状态，即，初始所存储状态是逻辑1还是逻辑0。可通过感测组件125-a而将所存储电荷的改变与参考(例如，参考电压)进行比较以便确定存储器单元105-a中的所存储逻辑状态。
特定感测方案或过程可采取许多形式。在一个实例中，数字线115-a可具有固有电容且在电容器205响应于被施加到单元板210的电压而充电或放电时形成非零电压。所述固有电容可取决于数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有产生不可忽视电容(例如，大约为pF)的长度。数字线115-a的后续电压可取决于电容器205的初始逻辑状态，且感测组件125-a可将此电压与参考电压进行比较。
为对存储器单元105-a进行写入，可跨越电容器205而施加电压电位。可使用各种方法。在一个实例中，可通过字线110-a而激活选择组件220以便将电容器205电连接到数字线115-a。可通过经由数字线115-a控制单元板210及单元底部215的电压而跨越电容器205施加电压。为写入逻辑1，可将单元板210驱动为高，即，可施加正电压，且可将单元底部215驱动为低，即，连接到接地、虚拟地接地或可施加负电压。可执行相反操作以写入逻辑0，即，可将单元板210驱动为低且可将单元底部215驱动为高。
图3展示根据各种实施例的存储器装置100-a的框图300。存储器装置100-a可含有存储器控制器140-a及存储器单元105-b，其等可为参考图1及2所描述的存储器控制器140及存储器单元105的实例。存储器控制器140-a可包含偏置组件310及时序组件315且可操作存储器装置100-a，如图1及2中的一或多者中所描述。存储器控制器140-a可与存取线110-b、数字线115-b、感测组件125-b及单元板210-a(其等可为参考图1及2所描述的字线110、数字线115、感测组件125及单元板210的实例)进行电子通信。存储器装置100-a还可包含参考组件320及锁存器325。存储器装置100-a的所述组件可彼此进行电子通信且可执行参考图1及2中的一或多者所描述的功能。在一些情形中，参考组件320、感测组件125-b及锁存器325可为存储器控制器140-a的组件。
存储器控制器140-a可经配置以通过以下方式而激活字线110-b、单元板210-a或数字线115-b：将电压施加到这些各种节点。举例来说，偏置组件310可经配置以施加电压以操作存储器单元105-b(例如，对存储器单元105-b进行读取或写入)，如参考图1及2所描述。在一些情形中，存储器控制器140-a可包含行解码器、列解码器或此两者，如参考图1所描述。此可使得存储器控制器140-a能够对一或多个存储器单元105-b进行存取。偏置组件310还可将电压电位提供到参考组件320以便产生用于感测组件125-b的参考信号。另外，偏置组件310可提供电压电位以用于感测组件125-b的操作。
在一些情形中，存储器控制器140-a可使用时序组件315执行其操作。举例来说，时序组件315可控制各种字线选择或单元板偏置的时序，包含切换功能及用以执行本文中所描述的存储器功能(例如读取及写入)的电压施加的时序。在一些情形中，时序组件315可控制偏置组件310的操作。
参考组件320可包含各种组件以产生用于感测组件125-b的参考信号。参考组件320可包含经具体配置以产生参考信号的电路。在一些情形中，参考组件320可包含其它铁电存储器单元。在一些实例中，参考组件320可经配置以输出具有介于两个感测电压之间的值的电压，或参考组件320可经设计以输出虚拟接地电压。
感测组件125-b可将来自存储器单元105-b的信号(通过数字线115-b接收)与来自参考组件320的参考信号进行比较。在确定逻辑状态后，感测组件125-b可即刻将所述逻辑状态存储于锁存器325中，其中可使用存储器装置100-a为其一部分的设备根据电子装置的操作来使用所述锁存器。
图4图解说明根据各种实施例的包含混合存储器的设备400的第一实例。设备400可包含第一存储器单元阵列405-a及第二存储器单元阵列405-b。在一些实例中，设备400可为参考图1及3所描述的存储器装置100的一个块的方面的实例。
第一存储器单元阵列405-a可包含多个存储器单元，包含连接到第一数字线(例如，数字线BLDk)的第一多个存储器单元410。第一存储器单元阵列405-a还可包含连接到其它数字线(例如，数字线BLD1、BLD2、BLDk-1等)的其它存储器单元415。第二存储器单元阵列405-b还可包含多个存储器单元，包含连接到第二数字线(例如，数字线BLFk)的第二多个存储器单元420。第二存储器单元阵列405-b还可包含连接到其它数字线(例如，数字线BLF1、BLF2、BLFk-1等)的其它存储器单元425。在一些实例中，包含于第一存储器单元阵列405-a或第二存储器单元阵列405-b中的存储器单元410、415、420及/或425中的一些或所有存储器单元可为参考图1、2及3所描述的存储器单元105的方面的实例。
第一存储器单元阵列405-a的每一数字线可耦合到分页缓冲寄存器430中的相应感测放大器。第二存储器单元阵列405-b的每一数字线可通过第一存储器单元阵列405-a的数字线而选择性地耦合到分页缓冲寄存器430中的相应感测放大器。举例来说，第一传送门435(例如，nMOS晶体管)可使源极端子及漏极端子分别耦合到第一数字线(BLDk)及第二数字线(BLFk)。被施加到第一传送门435的栅极端子的区域控制信号(TG)可操作第一传送门435以断开第一传送门435且将第二数字线从第一数字线解耦，或闭合第一传送门435且将第二数字线耦合到第一数字线。当闭合第一传送门435时，数据可从第二多个存储器单元420被读取或写入，或者在第一多个存储器单元410的存储器单元与第二多个存储器单元420的存储器单元之间被传送。其它传送门440可用于将第二存储器单元阵列405-b的其它数字线选择性地耦合到第一存储器单元阵列405-a的数字线。
分页缓冲寄存器430内的感测放大器可由第一存储器单元阵列405-a及第二存储器单元阵列405-b共享。举例来说，第一数字线(BLDk)可耦合到第一感测放大器，且当闭合第一传送门435时，第二数字线(BLFk)可通过第一数字线而耦合到第一感测放大器。
在一些实例中，第一存储器单元阵列405-a可包含比第二存储器单元阵列405-b少的存储器单元，且第一多个存储器单元410可包含比第二多个存储器单元420少的存储器单元。在相同或不同实例中，第一存储器单元阵列405-a可包含第一多个铁电存储器单元，且第二存储器单元阵列405-b可包含第二多个铁电存储器单元。在一些实例中，第一多个铁电存储器单元可经配置而以易失模式进行操作(例如，第一多个铁电存储器单元或第一存储器单元阵列405-a可经配置以操作为DRAM)。当将第一存储器单元阵列405-a操作为DRAM时，包含于第一存储器单元阵列405-a中的存储器单元410、415的单元板可连接到第一共同电压轨且被设定为电压VSS。在一些实例中，第二多个铁电存储器单元可经配置而以非易失模式进行操作(例如，第二多个铁电存储器单元或第二存储器单元阵列405-b可经配置以操作为FeRAM)。当将第二存储器单元阵列405-b操作为FeRAM时，包含于第二存储器单元阵列405-b中的存储器单元420、425的单元板可连接到第二共同电压轨且被设定为电压HVDD(或VDD/2)。
可通过经由列解码器130-a将适当电压施加到一或多个数字线且经由行解码器120-a或行解码器120-b将适当电压施加到一或多个字线而对第一存储器单元阵列405-a或第二存储器单元阵列405-b内的存储器单元进行寻址(或存取)。
在一些实例中，第一存储器单元阵列405-a及第二存储器单元阵列405-b可设置于同一导体芯片上。
图5图解说明根据各种实施例的包含混合存储器的设备500的第二实例。设备500可包含第一存储器单元阵列505-a、第二存储器单元阵列505-b及第三存储器单元阵列505-c。第二存储器单元阵列505-b可定位于第一存储器单元阵列505-a与第三存储器单元阵列505-c之间。在一些实例中，设备500可为参考图1所描述的存储器装置的一个块的方面的实例。
第一存储器单元阵列505-a可包含多个存储器单元，包含连接到第一数字线(例如，数字线BLDk)的第一多个存储器单元510。第一存储器单元阵列505-a还可包含连接到其它数字线(例如，数字线BLD2等)的其它存储器单元515。第二存储器单元阵列505-b还可包含多个存储器单元，包含连接到第二数字线(例如，数字线BLFk)的第二多个存储器单元520及连接到第三数字线(例如，数字线BLFk-1)的第三多个存储器单元525。第二存储器单元阵列505-b还可包含连接到其它数字线(例如，数字线BLF1、BLF2等)的其它存储器单元530。第三存储器单元阵列505-c可包含多个存储器单元，包含连接到第四数字线(例如，数字线BLDk-1)的第四多个存储器单元535。第三存储器单元阵列505-c还可包含连接到其它数字线(例如，数字线BLD2等)的其它存储器单元540。在一些实例中，包含于第一存储器单元阵列505-a、第二存储器单元阵列505-b或第三存储器单元阵列505-c中的存储器单元510、515、520、525、530、535及/或540中的一些或所有存储器单元可为参考图1、2及3所描述的存储器单元105的方面的实例。
第一存储器单元阵列505-a可包含被识别为偶数数字线BLD2到BLDk的k/2个数字线。第三存储器单元阵列505-c可包含被识别为奇数数字线BLD1到BLDk-1的第二组k/2个数字线。第一存储器单元阵列505-a及第三存储器单元阵列505-c的每一数字线可耦合到分页缓冲寄存器中的相应感测放大器，例如，耦合到包含第一感测放大器(SAk或545-a)、第二感测放大器(SAk-1或545-b)、第三感测放大器(SA2或545-c)及第四感测放大器(SA1或545-d)的多个感测放大器中的一者的输入端子。
第一存储器单元阵列505-a及第三存储器单元阵列505-c中的数字线中的每一者可连接到呈折回配置的相应感测放大器的输入端子。举例来说，第一多个存储器单元可包含耦合到第一数字线(BLDk-1)的存储器单元550的第一子集及耦合到所述第一数字线的存储器单元555的第二子集，且所述第一数字线可耦合到介于存储器单元550的第一子集与存储器单元555的第二子集之间的第一感测放大器545-a的输入端子。类似地，第四多个存储器单元可包含耦合到第四数字线(BLDk)的存储器单元560的第一子集及耦合到所述第四数字线的存储器单元565的第二子集，且所述第四数字线可耦合到介于存储器单元560的第一子集与存储器单元565的第二子集之间的第二感测放大器545-b的输入端子。
第二存储器单元阵列505-b的每一数字线可通过第一存储器单元阵列505-a或第三存储器单元阵列505-c的数字线而选择性地耦合到分页缓冲寄存器中的相应感测放大器的输入端子。举例来说，第一传送门570(例如，nMOS晶体管)可使源极端子及漏极端子分别耦合到第一数字线(BLDk)及第二数字线(BLFk)。被施加到第一传送门570的栅极端子的区域控制信号(TG)可操作第一传送门570以断开第一传送门570且将第二数字线从第一数字线解耦，或闭合第一传送门570且将第二数字线耦合到第一数字线。当闭合第一传送门570时，数据可从第二多个存储器单元520被读取或写入，或在第一多个存储器单元510的存储器单元与第二多个存储器单元520的存储器单元之间被传送。第二传送门575(例如，nMOS晶体管)可使源极端子及漏极端子分别耦合到第三数字线(BLFk-1)及第四数字线(BLDk-1)。被施加到第二传送门575的栅极端子的区域控制信号(TG)可操作第二传送门575以断开第二传送门575且将第三数字线从第四数字线解耦，或闭合第二传送门575且将第三数字线耦合到第四数字线。当闭合第二传送门575时，数据可从第三多个存储器单元525被读取或写入，或在第三多个存储器单元525的存储器单元与第四多个存储器单元535的存储器单元之间被传送。其它传送门580可用于将第二存储器单元阵列505-b的其它数字线选择性地耦合到第一存储器单元阵列505-a或第三存储器单元阵列505-c的数字线。
在一些实例中，第一存储器单元阵列505-a的每一数字线(例如，每一偶数BLD数字线)可通过隔离晶体管585(例如，nMOS晶体管)而与第二存储器单元阵列505-b的奇数数字线(例如，BLF数字线)分离，所述隔离晶体管通过其源极端子及漏极端子而耦合到两个数字线且使栅极端子连接到接地。举例来说，第一隔离晶体管585耦合于第一数字线(BLDk)与第三数字线(BLFk-1)之间。类似地，第三存储器单元阵列505-c的每一数字线(例如，每一奇数BLD数字线)可通过隔离晶体管585(例如，nMOS晶体管)而与第二存储器单元阵列505-b的偶数数字线(例如，BLF数字线)分离，所述隔离晶体管通过其源极端子及漏极端子而耦合到两个数字线且使栅极端子连接到接地。举例来说，第二隔离晶体管585耦合于第四数字线(BLDk-1)与第二数字线(BLFk)之间。
分页缓冲寄存器内的每一感测放大器可由第一存储器单元阵列505-a及第二存储器单元阵列505-b或由第二存储器单元阵列505-b及第三存储器单元阵列505-c共享。
在一些实例中，第一存储器单元阵列505-a及第三存储器单元阵列505-c中的每一者可包含比第二存储器单元阵列505-b少的存储器单元，且第一多个存储器单元510及第四多个存储器单元535中的每一者可包含比第二多个存储器单元520及第三多个存储器单元525中的每一者少的存储器单元。在相同或不同实例中，第一存储器单元阵列505-a及第三存储器单元阵列505-c中的每一者可包含第一多个铁电存储器单元，且第二存储器单元阵列505-b可包含第二多个铁电存储器单元。在一些实例中，第一多个铁电存储器单元可经配置而以易失模式进行操作(例如，所述第一多个铁电存储器单元或第一存储器单元阵列505-a及第三存储器单元阵列505-c可经配置以操作为k x m DRAM)。当将第一存储器单元阵列505-a及第三存储器单元阵列505-c操作为DRAM时，包含于第一存储器单元阵列505-a及第三存储器单元阵列505-c中的存储器单元510、515、535及540的单元板可连接到第一共同电压轨且被设定为电压VSS。在一些实例中，第二多个铁电存储器单元可经配置而以非易失模式进行操作(例如，所述第二多个铁电存储器单元或第二存储器单元阵列505-b可经配置以操作为k x n FeRAM)。当将第二存储器单元阵列505-b操作为FeRAM时，包含于第二存储器单元阵列505-b中的存储器单元520、525及530的单元板可连接到第二共同电压轨且被设定为电压HVDD(或VDD/2)。
可通过将适当电压施加到一或多个数字线(例如，使用列解码器)且施加到一或多个字线(例如，使用行解码器)而对第一存储器单元阵列505-a、第二存储器单元阵列505-b或第三存储器单元阵列505-c内的存储器单元进行寻址(或存取)。通过实例的方式，图5展示用于对第一存储器单元阵列505-a及第三存储器单元阵列505-c进行寻址的第一多个字线(例如，WLD1、WLDm等)以及用于对第二存储器单元阵列505-b进行寻址的第二多个字线(例如，WLF1、WLFn等)。当将第一存储器单元阵列505-a及第三存储器单元阵列505-c操作为DRAM时，第一多个字线中的每一字线可耦合到存储器单元550的第一子集中的第一存储器单元及存储器单元555的第二子集中的第二存储器单元(表示k x m DRAM阵列的第一位)，耦合到存储器单元560的第一子集中的第三存储器单元及存储器单元565的第二子集中的第四存储器单元，且耦合到第一存储器单元阵列505-a及第三存储器单元阵列505-c的其它存储器单元。在一些实例中，第一多个字线(例如，WLD1、WLDm等)中的字线中的每一者可为表示一对物理字线的逻辑字线—例如，逻辑字线WLD1可包含用于对第一存储器单元阵列505-a进行寻址的第一物理字线及用于对第三存储器单元阵列505-c进行寻址的第二物理字线。在一些实例中，第一组字线中的字线数目及第二组字线中的字线数目可相对于读出信号的量而被最佳化，或相对于施加而被最佳化。
在操作中，可通过以下操作而对第一存储器单元阵列505-a或第三存储器单元阵列505-c中的存储器单元集合进行存取：将区域控制信号TG驱动为低，以断开传送门570、575及580且使第二存储器单元阵列505-b的数字线与第一存储器单元阵列505-a及第三存储器单元阵列505-c的数字线隔离。接着可断言字线WLD中的一者以选择第一存储器单元阵列505-a及/或第三存储器单元阵列505-c的存储器单元集合。因此，即使在DRAM操作时仍获得充足读出信号电压，其中信号电荷的量为小的使得改进操作裕度。此外，在本发明实施例中，两个存储器单元在DRAM操作时彼此并联地连接到数字线。因此，虽然就读出信号电压来说未获得大幅增加，但通过将两个存储器单元彼此并联地连接在一起，在两个电容器中泄漏同时变大的可能性较小，其中电容器的电荷的泄漏在DRAM操作时造成问题；因此，改进针对泄漏的裕度。
可通过以下操作而对第二存储器单元阵列505-b中的存储器单元进行存取：将区域控制信号TG驱动为高，以闭合传送门570、575及580且将第二存储器单元阵列505-b的数字线耦合到第一存储器单元阵列505-a及第三存储器单元阵列505-c的数字线。接着可断言字线WLF中的一者以选择第二存储器单元阵列505-b的存储器单元集合。由于不存在以下两者：1)其中归因于剩余极化的信号电荷量在第二存储器单元阵列505-b(例如，在FeRAM操作期间)或者第一存储器单元阵列505-a或第三存储器单元阵列505-c(例如，在DRAM操作期间)中变得较好的情形，或2)其中当操作第二存储器单元阵列505-b(例如，在FeRAM操作期间)或者第一存储器单元阵列505-a或第三存储器单元阵列505-c(例如，在DRAM操作期间)时数字线的寄生电容变得尽可能小的情形，因此当通过经由第一存储器单元阵列505-a或第三存储器单元阵列505-c的数字线而从第二存储器单元阵列505-b的存储器单元传递数据/将数据传递到所述存储器单元而增加数字线电容时不会产生问题。因此可针对DRAM操作而最佳化第一存储器单元阵列505-a及第三存储器单元阵列505-c中的数字线的电容，且可针对FeRAM操作而最佳化第二存储器单元阵列505-b中的数字线的电容。
在一些实例中，第一存储器单元阵列505-a、第二存储器单元阵列505-b及第三存储器单元阵列505-c可设置于同一导体芯片上。
图6图解说明根据各种实施例的感测放大器600的第一实例。在一些实例中，感测放大器600可为参考图5所描述的感测放大器545中的一者的方面的实例。在一些实例中，感测放大器600可包含比较数字线BL及/BL上的信号的感测电路，其中/BL为与BL互补的数字线。通过实例的方式，感测电路可包含四个晶体管的集合，包含两个pMOS晶体管605-a、605-b及两个nMOS晶体管610-a、610-b。感测放大器600还可包含用于将BL或/BL分别耦合到I/O寄存器(IO)的一对晶体管(例如，nMOS晶体管615-a及615-b)。晶体管615-a及615-b可使栅极端子由列解码器选择信号YS驱动。
感测放大器600可包含第一电路，所述第一电路可操作以在从连接到BL的第一存储器单元阵列(例如，类似于参考图5所描述的存储器单元阵列505-a而配置的DRAM阵列)读取之前将BL偏置到第一电压(例如，HVDD)。所述第一电路可包含通过源极端子及漏极端子而耦合于电压源HVDD(例如，VDD的1/2)与BL(或/BL)之间且使栅极端子由预充电(PC)信号驱动的一对晶体管620-a、620-b。通过源极端子及漏极端子而耦合于BL与其/BL之间的第三晶体管625还可使栅极端子由PC信号驱动。
感测放大器600可包含第二电路，所述第二电路可操作以在从第二存储器单元阵列(例如，类似于参考图5所描述的存储器单元阵列505-b而配置的FeRAM阵列)读取之前将BL偏置到第二电压。所述第二电路可包含通过源极端子及漏极端子而耦合于BL与VSS(或接地)之间的晶体管630-a。晶体管630-a的栅极端子可由选择信号FER驱动。所述FER信号还可驱动晶体管635-a，所述晶体管在BL被偏置到VSS时将/BL偏置到电压Vref。类似地，使栅极端子由选择信号FEL驱动的一对晶体管630-b、635-b可在从连接到/BL的存储器单元阵列读取之前将/BL偏置到VSS且将BL偏置到Vref。
图7图解说明根据各种实施例的在参考图5所描述的第二存储器单元阵列505-b经配置以用于FeRAM操作时且在第一感测放大器545-a如参考图6所描述而配置时用于第二存储器单元阵列505-b处的读出及重写操作中的实例性波形700。
当在预充电周期705结束时，在预定时间周期内，可将PC信号从高电平(例如，VDD)切换到低电平(例如，VSS)，且接着可将FER信号从低电平切换到高电平。在PC信号处于低电平且FER信号处于高电平的情况下，可将BL从HVDD切换到VSS，同时可将/BL从HVDD切换到Vref。
在预充电周期705之后的单元选择周期710期间，可将第二存储器单元阵列505-b的存取线(例如，WLF1)从低电平(例如，VKK)切换到高电平(例如，VPP)，且可将高电平信号电压从与第二数字线BLFk及字线WLF1相关联的存储器单元520读出到第二数字线(图5中的BLFk或图6中的BL)上。
在单元选择周期710之后的感测放大周期715期间，可将CSN信号(在图6中展示，但在图7中未展示)从高电平切换到低电平，且可将CSP信号(也在图6中展示，但在图7中未展示)从低电平切换到高电平，借此激活第一感测放大器545-a使得BL及/BL上的信号被感测放大。当通过感测放大周期715之后的重写周期720维持此状态时，在高电平信息读出时对存储器单元执行高电平信息重写，且在低电平读出时对存储器单元执行低电平信息重写。
在重写周期720之后的预充电周期725的开始期间，可将第一感测放大器545-a去激活，且可将PC信号从低电平切换到高电平。此状态致使BL及/BL预充电到HVDD。接着可将字线(WLF1)从高电压切换到低电压，且可完成第二存储器单元阵列505-b处的读出及重写操作序列。
图8图解说明根据各种实施例的在参考图5所描述的第二存储器单元阵列505-b经配置以用于FeRAM操作时第二存储器单元阵列505-b处的读出及重写操作的迟滞特性及分析实例。在这些实例中，在高电平信息保持时间(由标记为“H保持”的黑点指示)处的剩余极化电荷量可为大约10fC(毫微微库伦)，在低电平信息保持时间(由标记为“L保持”的白点指示)处的剩余极化电荷量可为大约10fC，且数字线容量可为60fF，使得当将第二存储器单元阵列505-b的存取线从低电平切换到高电平时，使相应位置在左下方向上移动，且在与负载直线(在图8中未展示)的相交点处，数字线电压可变为VsigH或VsigL。这些电压(VsigH或VsigL)中的一者与Vref之间的差形成读出信号电压，且根据此，数字线电压可在高电平读出操作时被放大到VDD＝2V，或在低电平读出操作时被放大到VSS＝0V。当在预定时间周期内维持此状态时，可完成重写操作；且当开始预充电状态时，序列可返回到原始信息保持位置(“H保持”或“L保持”)。
图9图解说明根据各种实施例的在第一存储器单元阵列505-a经配置以用于DRAM操作时且在第一感测放大器545-a如参考图6所描述而配置时用于第一存储器单元阵列505-a(或第三存储器单元阵列505-c)处的读出及重写操作中的实例性波形900。
当在预充电周期905结束时，可将PC信号从高电平(例如，VDD)切换到低电平(例如，VSS)。在预充电周期905之后的单元选择周期910期间，可将第一存储器单元阵列505-a的存取线(例如，WLD1)从低电平(例如，VKK)切换到高电平(例如，VPP)，且可将高电平信号电压从与第一数字线BLDk及字线WLD1相关联的存储器单元510读出到第一数字线(图5中的BLDk或图6中的BL)上。
在单元选择周期910之后的感测放大周期915期间，可将CSN信号(在图6中展示，但在图9中未展示)从高电平切换到低电平，且可将CSP信号(也在图6中展示，但在图9中未展示)从低电平切换到高电平，借此激活第一感测放大器545-a使得BL及/BL上的信号被感测放大。当通过感测放大周期915之后的重写周期920维持此状态时，在高电平数据读出时对存储器单元执行高电平信息重写，且在低电平读出时对存储器单元执行低电平信息重写。
在重写周期920之后的预充电周期925的开始期间，可将字线(WLD1)从高电压切换到低电压。接着，可将第一感测放大器545-a去激活，且可将PC信号从低电平切换到高电平。此状态致使BL及/BL预充电到HVDD，且可完成第一存储器单元阵列505-a处的读出及重写操作序列。
图10图解说明根据各种实施例的在参考图5所描述的第一存储器单元阵列505-a经配置以用于DRAM操作时第一存储器单元阵列505-a处的读出及重写操作的迟滞特性及分析实例。当以DRAM操作模式进行操作时，仅使用存储器单元的铁电电容器的顺电组件。因此，在迟滞特性的线性区域内执行读出及重写操作。铁电电容器的顺电组件的容量可被设定到大约7.5fF。在这些实例中，由标记为“H保持”的黑点指示的位置可对应于高电平信息保持时间，且由标记为“L保持”的白点指示的位置可对应于低电平信息保持时间。此外，数字线容量可被设定到20fF，且当将字线从低电平切换到高电平时，在与负载直线(在图10中未展示)的相交点处，数字线电压可由于与数字线容量进行的电荷共享而变为VsigH或VsigL。此电压与对应于数字线预充电电压的HVDD＝1V之间的差可形成读出信号电压，且根据此，数字线电压可在高电平读出操作时被放大到VDD＝2V，或在低电平读出操作时被放大到VSS＝0V。当在预定时间周期内维持此状态时，可完成重写操作；且当开始预充电状态时，序列可返回到原始信息保持位置(“H保持”或“L保持”)。
图11图解说明根据各种实施例的包含混合存储器的设备1100的第三实例。设备1100可类似于参考图5所描述的设备500而配置，且可包含第一存储器单元阵列505-a、第二存储器单元阵列505-b及第三存储器单元阵列505-c。第二存储器单元阵列505-b可定位于第一存储器单元阵列505-a与第三存储器单元阵列505-c之间。在一些实例中，设备1100可为参考图1及3所描述的存储器装置100的一个块的方面的实例。
参考图5所描述的设备500可用于在相当高电力供应器电压(例如，VDD＝2V)下执行第二存储器单元阵列505-b中的FeRAM操作。相比来说，设备1100可用于在相当低电力供应器电压(例如，VDD＝1V)下执行第二存储器单元阵列505-b中的FeRAM操作。设备1100与设备500的不同之处可在于：第二多个存储器单元中的每一单元板(例如，连接到第二数字线(BLFk)的存储器单元的每一单元板)可连接到多个电压电位线中的不同电压电位线(例如，连接到板线PL1、PLn等中的不同者)。类似地，第三多个存储器单元中的每一单元板(例如，连接到第三数字线(BLFk-1)的存储器单元的每一单元板)可连接到不同电压电位线。在相同列中且连接到相同字线的存储器单元可连接到相同电压电位线。所述多个电压电位线中的每一者可为可独立控制的。
图12图解说明根据各种实施例的感测放大器1200的第二实例。感测放大器可类似于参考图6所描述的感测放大器600而配置。在一些实例中，感测放大器1200可为图11中所展示的感测放大器545中的一者的方面的实例。
感测放大器1200与参考图6所描述的感测放大器600的不同之处在于：添加第一下拉晶体管1205-a(例如，第一nMOS晶体管)以将数字线BL拉到VSS(接地)，且添加第二下拉晶体管1205-b(例如，第二nMOS晶体管)以将互补数字线/BL拉到VSS。第一下拉晶体管1205-a及第二下拉晶体管1205-b的栅极端子可由复位(RES)信号驱动，以并行达成将数字线及互补数字线复位到VSS。
图13图解说明根据各种实施例的在参考图11所描述的第二存储器单元阵列505-b经配置以用于FeRAM操作时且在第一感测放大器545-a如参考图12所描述而配置时用于第二存储器单元阵列505-b处的读出及重写操作中的实例性波形1300。
当在预充电周期1305结束时，在预定时间周期内，可将PC信号从高电平(例如，VDD)切换到低电平(例如，VSS)，且接着可将FER信号从低电平切换到高电平。在PC信号处于低电平的情况下，可将BL从HVDD切换到VSS，同时可将/BL从HVDD切换到Vref。
在预充电周期1305之后的单元选择周期1310期间，可将第二存储器单元阵列505-b的存取线(例如，WLF1)从低电平(例如，VKK)切换到高电平(例如，VPP)，可将电压电位线PL1从低电平切换到高电平，且可将高电平信号电压从与第二数字线BLFk及字线WLF1相关联的存储器单元520读出到第二数字线(图11中的BLFk或图12中的BL)上。
在单元选择周期1310之后的感测放大周期1315期间，可将CSN信号(在图12中展示，但在图13中未展示)从高电平切换到低电平，且可将CSP信号(也在图12中展示，但在图13中未展示)从低电平切换到高电平，借此激活第一感测放大器545-a使得BL及/BL上的信号被感测放大。当通过感测放大周期1315之后的重写周期1320维持此状态时，在低电平信息读出时对存储器单元执行低电平信息重写。当将电压电位线PL1从高电平切换到低电平时，在高电平读出时对存储器单元执行高电平信息重写。
在重写周期1320之后的预充电周期1325的开始期间，在预定时间周期内，可将第一感测放大器545-a去激活，且接着可将RES信号从低电平(例如，VSS)切换到高电平(例如，VDD)，使得可将BL及/BL复位到VSS。相继地，将WLF1控制到VKK，且最后，将PC控制到高电平，使得将BL及/BL预充电到HVDD，借此完成读出及重写操作序列。
图14展示根据各种实施例的在参考图11所描述的第二存储器单元阵列505-b经配置以用于FeRAM操作时第二存储器单元阵列505-b处的读出及重写操作的迟滞特性及分析实例。在这些实例中，高电平信息保持时间(由标记为“H保持”的黑点指示)处的剩余极化电荷量可为大约10fC，低电平信息保持时间(由标记为“L保持”的白点指示)处的剩余极化电荷量可为大约10fC，且数字线容量可为大约60fF，使得当将第二存储器单元阵列505-b的电压电位线(板线)从低电平切换到高电平时，使相应位置在左下方向上移动，且在与负载直线(在图14中未展示)的相交点处，数字线电压变为VsigH或VsigL。这些电压中的一者(VsigH或VsigL)与Vref之间的差形成读出信号电压，且根据此，数字线电压可在高电平读出操作时被放大到VDD＝1V，或在低电平读出操作时被放大到VSS＝0V。在低电平读出操作时，此状态形成重写状态；然而，在高电平读出操作时，由于单元板电压及数字线电压两者均变为1V，因此黑点位于L保持位置附近。当将单元板电压驱动到VSS以便重写高电平信息时，黑点可返回到迟滞曲线上的右上侧，且白点可返回到L保持状态。当BL相继地复位到VSS时，黑点返回到H保持状态，借此完成重写过程。当接着开始预充电状态时，将BL的电位预充电到HVDD＝0.5V。
图15图解说明根据各种实施例的在参考图11所描述的第一存储器单元阵列505-a经配置以用于DRAM操作时第一存储器单元阵列505-a处的读出及重写操作的迟滞特性及分析实例。当以DRAM操作模式进行操作时，仅使用存储器单元的铁电电容器的顺电组件。因此，在迟滞特性的线性区域内执行读出及重写操作。铁电电容器的顺电组件的容量可被设定到大约7.5fF。在这些实例中，由标记为“H保持”的黑点指示的位置可对应于高电平信息保持时间，且由标记为“L保持”的白点指示的位置可对应于低电平信息保持时间。此外，数字线容量可被设定到20fF，且当将字线从低电平切换到高电平时，在与负载直线(在图15中未展示)的相交点处，数字线电压可由于与数字线容量的电荷共享而变为VsigH或VsigL。此电压与对应于数字线预充电电压的HVDD＝0.5V之间的差可形成读出信号电压，且根据此，数字线电压可在高电平读出操作时被放大到VDD＝1V，或在低电平读出操作时被放大到VSS＝0V。当在预定时间周期内维持此状态时，可完成重写操作；且当开始预充电状态时，序列可返回到原始信息保持位置(“H保持”或“L保持”)。
图16图解说明根据各种实施例的包含混合存储器的设备1600的第四实例。设备1600可类似于参考图5所描述的设备500而配置，且可包含第一存储器单元阵列505-a、第二存储器单元阵列505-b及第三存储器单元阵列505-c。第二存储器单元阵列505-b可定位于第一存储器单元阵列505-a与第三存储器单元阵列505-c之间。在一些实例中，设备1600可为参考图1及3所描述的存储器装置100的一个块的方面的实例。
与参考图5所描述的设备500相比，设备1600中的第一存储器单元阵列505-a及第三存储器单元阵列505-c的数字线(例如，BLD1、BLD2、BLDk-1、BLDk等)不折回。举例来说，连接到第一数字线(BLDk)的存储器单元555的第二子集以及存储器单元555的第二子集所连接到的第一数字线的部分可从第一感测放大器545-a被解耦。替代地，可在不具有存储器单元555的第二子集以及存储器单元555的第二子集所连接到的第一数字线的部分的情况下构造设备1600。此使第一数字线的寄生电容减少大约一半且使得较大数目个存储器单元能够连接到第二存储器单元阵列505-b的第二数字线(BLFk)。可对第一存储器单元阵列505-a及第三存储器单元阵列505-c的数字线中的每一者进行类似修改，且较大数目个存储器单元可连接到第二存储器单元阵列505-b的数字线中的每一者。当第二存储器单元阵列505-b配置为FeRAM时，参考图16所描述的技术可支持比参考图5所描述的设备500可支持的大的FeRAM。
图17图解说明根据各种实施例的包含混合存储器的设备1700的第五实例。设备1700可类似于参考图5所描述的设备500而配置，且可包含第一存储器单元阵列505-a、第二存储器单元阵列505-b及第三存储器单元阵列505-c。第二存储器单元阵列505-b可定位于第一存储器单元阵列505-a与第三存储器单元阵列505-c之间。在一些实例中，设备1700可为参考图1及3所描述的存储器装置100的一个块的方面的实例。
与参考图5所描述的设备500相比，第一存储器单元阵列505-a及第三存储器单元阵列505-c可具备虚设字线。举例来说，第一存储器单元阵列505-a可具备第一虚设字线DWLR，且第三存储器单元阵列505-c可具备第二虚设字线DWLL。耦合到每一虚设字线(DWLR或DWLL)的DRAM存储器单元对的存储器单元中的仅一者可经设计以有效地工作(例如，存储器单元510-a及540-a的单元板可不耦合到VSS)，且耦合到虚设字线的其余存储器单元(例如，存储器单元515-a及535-a)中的每一者可作为在相应数字线上提供参考信号电压电平的虚设(或参考)存储器单元而工作。所述参考信号电压电平可由对应感测放大器在感测(或读取)操作期间使用。因此，第一存储器单元阵列505-a及第三存储器单元阵列505-c的数字线可在设备1700的DRAM操作及FeRAM操作两者期间被预充电到VSS，且感测放大器(例如，第一感测放大器545-a、第二感测放大器545-b、第三感测放大器545-c及第四感测放大器545-d)不需要包含HVDD预充电控制件(例如，参考图6所描述的晶体管620-a、620-b及625)。
在一些实例中，参考图17所描述的虚设字线及非工作存储器单元可并入到参考图11所描述的设备1700中，且设备1100的感测放大器不需要包含HVDD预充电控制件。
图18展示根据各种实施例的包含混合主要存储器的系统1800的图式。系统1800可包含装置1805，所述装置可为或包含印刷电路板以连接或物理地支撑各种组件。
装置1805可包含主要存储器子系统1810，所述主要存储器子系统可为图1及3中所描述的存储器装置100的实例。主要存储器子系统1810可含有存储器控制器140-b(其可为参考图1及3所描述的存储器控制器140的实例)及多个存储器单元105-c(其可为参考图1到5、11、16及17所描述的存储器单元105、410、415、420、425、510、515、520、525、530、535或540的实例)。在一些实例中，主要存储器子系统1810可包含如参考图4、5、11、16或17所描述而配置的存储器单元105-c及分页缓冲寄存器(包含感测放大器)。
装置1805还可包含处理器1815、直接存储器存取控制器(DMAC)1820、BIOS组件1825、外围组件1830及输入/输出控制器1835。装置1805的组件可通过总线1840而彼此进行电子通信。处理器1815可经配置以通过存储器控制器140-b而操作主要存储器子系统1810。在一些情形中，存储器控制器140-b可执行参考图1或3所描述的存储器控制器140的功能。在其它情形中，存储器控制器140-b可集成到处理器1815中。处理器1815可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或这些类型的组件的组合。在一些实例中，处理器1815可为多核心处理器。处理器1815可执行本文中所描述的各种功能。举例来说，处理器1815可经配置以执行存储于存储器单元105-c中的计算机可读指令以致使装置1805执行各种功能或任务。
DMAC 1820可使得处理器1815能够在主要存储器子系统1810内执行直接存储器存取。
BIOS组件1825可为包含操作为固件的基本输入/输出系统(BIOS)的软件组件，所述软件组件可初始化且运行系统1800的各种硬件组件。BIOS组件1825还可管理处理器1815与各种其它组件(例如，外围组件1830、输入/输出控制器1835等)之间的数据流。BIOS组件1825可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件1830可为集成到装置1805中的任何输入或输出装置或者用于这些装置的接口。外围装置的实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、USB控制器、串行或并行端口或者外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入/输出控制器1835可管理处理器1815与外围组件1830、输入装置1845、输出装置1850及/或子存储器装置1855之间的数据通信。输入/输出控制器1835还可管理未集成到装置1805中的外围装置。在一些情形中，输入/输出控制器1835可表示通向外部外围装置的物理连接或端口。
输入装置1845可表示在装置1805外部的将输入提供到装置1805或其组件的装置或信号。此可包含用户接口或者与其它装置或其它装置之间的接口。在一些情形中，输入装置1845可包含经由外围组件1830与装置1805介接或可由输入/输出控制器1835管理的外围装置。
输出装置1850可表示在装置1805外部的经配置以从装置1805或其组件中的任一者接收输出的装置或信号。输出装置1850的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情形中，输出装置1850可包含经由外围组件1830中的一者与装置1805介接或可由输入/输出控制器1835管理的外围装置。
装置1805的组件(包含存储器控制器140-b及存储器单元105-c)可包含经设计以执行其功能的电路。此可包含经配置以执行本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或者其它有源或无源元件。
在装置1805的一些实例中，主要存储器子系统1810的存储器单元105-c可分配在DRAM阵列1860与FeRAM阵列1865之间，其中FeRAM阵列1865的存储器单元及数字线通过DRAM阵列1860的数字线(例如，通过由存储器控制器140-b操作的传送门)而选择性地耦合到主要存储器子系统1810的感测放大器。在一些实例中，处理器1815可发布以下各项中的至少一者：读取命令，其用以致使存储器控制器140-b闭合将FeRAM阵列1865的数字线耦合到DRAM阵列1860的数字线的传送门并且将数据从FeRAM阵列1865传送到DRAM阵列1860；或写入命令，其用以致使存储器控制器140-b闭合传送门并且将数据从DRAM阵列1860传送到FeRAM阵列1865。处理器1815还可发布若干命令以致使存储器控制器140-b在主要存储器子系统1810与处理器1815之间进行传送。
在这些实例中的一些实例中，DRAM阵列1860可由存储器控制器140-b操作为用于FeRAM阵列1865的高速缓冲存储器。举例来说，处理器1815的存储器管理单元(MMU)1860可使用两个翻译后备缓冲器(例如，TLB1及TLB2)来管理主要存储器子系统1810的页地址。MMU1870可管理包含三个阶层(例如，DRAM阵列1860、FeRAM阵列1865及子存储器装置1855)的存储器系统。在一些实例中，存储器控制器140-b可在与页数据从FeRAM阵列1865到DRAM阵列1860的传送方向相反的方向上发布保存命令。由于DRAM阵列1860及FeRAM阵列1865共享数字线及感测放大器，因此可在DRAM阵列1860与FeRAM阵列1865之间容易地传送且保存数据。
在装置1805的一些实例中，存储器控制器140-b可通过根据DRAM阵列1860、FeRAM阵列1865或子存储器装置1855的相应特性安置具有不同属性的页数据而控制存储器单元105-c。举例来说，处理器1815可致使存储器控制器140-b操作将FeRAM阵列1865的数字线耦合到DRAM阵列1860的数字线的传送门，以将第一类型的数据写入到DRAM阵列1860且将第二类型的数据写入到FeRAM阵列1865。
图19展示图解说明根据各种实施例的操作存储器装置的方法1900的流程图。可对存储器阵列(例如参考图4、5、11、16及17所描述的存储器单元阵列405及505)或在所述存储器阵列内执行方法1900的操作。在一些实例中，可由存储器控制器(例如参考图1、3及18所描述的存储器控制器140)或在所述存储器控制器的控制下执行方法1900的操作。在一些实例中，存储器控制器可执行代码集合以控制存储器阵列的功能元件以执行下文所描述的功能。另外或替代地，存储器控制器可使用专用硬件执行下文所描述的功能的方面。
在框1905处，方法可包含：确定对第一存储器单元阵列的第一存储器单元还是第二存储器单元阵列的第二存储器单元进行存取。耦合到第一存储器单元的第一数字线可耦合到包含感测放大器的分页缓冲寄存器，如参考图4、5、11、16及17所描述。在一些实例中，第一存储器单元可包含第一铁电存储器单元，且第二存储器单元可包含第二铁电存储器单元。在一些实例中，第一铁电存储器单元可经配置而以易失模式(例如，DRAM模式)进行操作，且第二铁电存储器单元可经配置而以非易失模式(例如，FeRAM模式)进行操作。在一些实例中，可使用参考图1、3及18所描述的存储器控制器140执行框1905处的操作。
在框1910处，方法可包含：至少部分地基于确定对第二存储器单元阵列的第二存储器单元进行读取而操作传送门。传送门可经配置以通过第一数字线而将耦合到第二存储器单元的第二数字线选择性地耦合到分页缓冲寄存器，如参考图4、5、11、16及17所描述。在一些实例中，可使用参考图1、3及18所描述的存储器控制器140执行框1910处的操作。
在方法1900的一些实例中，第一数字线可耦合到包含第一存储器单元在内的第一多个存储器单元，且第二数字线可耦合到包含第二存储器单元在内的第二多个存储器单元。在这些实例中的一些实例中，第一多个存储器单元可包含比第二多个存储器单元少的存储器单元。
在方法1900的一些实例中，方法可包含：通过将第一存储器单元的单元板偏置而阻止第一存储器单元的电容器的铁电膜发生反转。在一些实例中，方法可包含：将第二存储器单元阵列中的每一存储器单元的每一单元板偏置到共同电压。在一些实例中，方法可包含：将第二存储器单元阵列中的每一存储器单元的每一单元板的电压独立地偏置。
在方法1900的一些实例中，方法可包含：将第一存储器单元阵列操作为用于第二存储器单元阵列的嵌入式高速缓冲存储器。
图20展示图解说明根据各种实施例的操作存储器装置的方法2000的流程图。可对存储器阵列(例如参考图4、5、11、16及17所描述的存储器单元阵列405及505)或在所述存储器阵列内执行方法2000的操作。在一些实例中，可由存储器控制器(例如参考图1、3及18所描述的存储器控制器140)或在所述存储器控制器的控制下执行方法2000的操作。在一些实例中，存储器控制器可执行代码集合以控制存储器阵列的功能元件以执行下文所描述的功能。另外或替代地，存储器控制器可使用专用硬件执行下文所描述的功能的方面。
在框2005处，方法可包含：确定对第一存储器单元阵列的第一存储器单元还是第二存储器单元阵列的第二存储器单元进行存取。耦合到第一存储器单元的第一数字线可耦合到包含感测放大器的分页缓冲寄存器，如参考图4、5、11、16及17所描述。在一些实例中，第一存储器单元可包含第一铁电存储器单元，且第二存储器单元可包含第二铁电存储器单元。在一些实例中，第一铁电存储器单元可经配置而以易失模式(例如，DRAM模式)进行操作，且第二铁电存储器单元可经配置而以非易失模式(例如，FeRAM模式)进行操作。当确定对第二存储器单元进行存取时，方法可在框2010处继续。当确定不对第二存储器单元进行存取时，方法可在框2020处继续。在一些实例中，可使用参考图1、3及18所描述的存储器控制器140来执行框2005处的操作。
在框2010或2020处，方法可包含：至少部分地基于确定对第二存储器单元阵列的第二存储器单元进行读取而操作传送门。传送门可经配置以通过第一数字线而将耦合到第二存储器单元的第二数字线选择性地耦合到分页缓冲寄存器，如参考图4、5、11、16及17所描述。在框2010处，方法可包含：闭合传送门，以通过第一数字线而将第二数字线耦合到分页缓冲寄存器。在框2020处，方法可包含：断开传送门，以将第二数字线从分页缓冲寄存器解耦。在一些实例中，可使用参考图1、3及18所描述的存储器控制器140来执行框2010或2020处的操作。
在框2015处，在闭合传送门之后，方法可包含：在第二存储器单元与处理器之间或在第二存储器单元与第一存储器单元之间传送数据位。在一些实例中，可使用参考图1、3及18所描述的存储器控制器140来执行框2015处的操作。
在框2025处，在断开传送门之后，方法可包含：在第一存储器单元与处理器之间传送数据位。在一些实例中，可使用参考图1、3及18所描述的存储器控制器140来执行框2025处的操作。
应注意，方法1900及2000描述可能的实施方案，且可重新布置或以其它方式修改方法1900及2000的操作及步骤，使得其实施方案也为可能的。在一些实例中，可组合方法1900与2000的方面。
本文中的描述提供实例，且不限制权利要求书中所陈述的范围、适用性或实例。可在不背离本发明的范围的情况下做出所论述的元件的功能及布置的改变。各种实例可视情况省略、替代或添加各种过程或组件。而且，关于一些实例所描述的特征可组合于其它实例中。
本文中结合附图所陈述的描述描述了实例性配置且不表示可被实施或在权利要求书的范围内的所有实例。如本文中所使用的术语“实例”及“示范性”意指“用作实例、例子或图解说明”，且并非“优选的”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细描述包含特定细节。然而，可在不具有这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以便避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标记。此外，相同类型的各种组件可通过使参考标记跟随有在类似组件当中进行区分的连接号及第二标记而被区分开。当在说明书中使用第一参考标记时，描述可适用于具有相同第一参考标记的类似组件中的任一者，而不管第二参考标记如何。
本文中所描述的信息及信号可使用各种不同技艺及技术中的任一者来表示。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指保持在大致零伏特(0V)的电压但不与接地直接连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳态下返回到大致0V。可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施虚拟接地。其它实施方案也为可能的。
术语“电子通信”是指支持组件之间的电子流动的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。进行电子通信的组件可主动地交换电子或信号(例如，在经激励电路中)或可不主动地交换电子或信号(例如，在经去激励电路中)，但可经配置且可操作以在电路被激励后即刻交换电子或信号。通过实例的方式，经由开关(例如，晶体管)物理地连接的两个组件进行电子通信而不管开关的状态如何(即，是断开还是闭合)。
包含存储器装置100的本文中所论述的装置可形成于半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情形中，所述衬底为半导体晶片。在其它情形中，所述衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或在另一衬底上的外延半导体材料层。可通过使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂而控制衬底或衬底的子区域的导电率。可通过离子植入或通过任何其它掺杂手段而在衬底的初始形成或生长期间执行掺杂。
本文中所论述的晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过导电材料(例如，金属)而连接到其它电子元件。源极及漏极可为导电的且可包括经重掺杂(例如，简并)半导体区域。源极及漏极可通过经轻掺杂半导体区域或通道分离。如果通道为n型(即，大多数载流子为电子)，那么FET可被称为n型FET。同样地，如果通道为p型(即，大多数载流子为空穴)，那么FET可被称为p型FET。通道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极而控制通道导电率。举例来说，分别将正电压或负电压施加到n型FET或p型FET可导致通道变为导电的。晶体管可在大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时为“接通”或“被激活”。所述晶体管可在小于晶体管的阈值电压的电压被施加到晶体管栅极时为“关断”或“被去激活”。
可用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行本文中结合本发明所描述的各种说明性块、组件及模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器、多个微处理器、一或多个微处理器结合DSP核心或任何其它此类配置的组合)。
可以硬件、由处理器执行的软件、固件或其任何组合来实施本文中所描述的功能。如果以由处理器执行的软件来实施，那么功能可作为一或多个指令或代码存储于计算机可读媒体上或经由所述计算机可读媒体发射。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的本质，因此可使用由处理器执行的软件、硬件、固件、硬接线或这些各项中的任何者的组合来实施上文所描述的功能。实施功能的特征还可物理地位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中所使用、包含在权利要求书中，如物项列表(举例来说，以例如“…中的至少一者”或“…中的一或多者”等短语开始的物项列表)中所使用的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意指A或B或C，或者AB或AC或BC，或者ABC(即，A及B及C)。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，所述通信媒体包含促进将计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例方式而非限制方式，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或者可用于载运或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。
而且，任何连接被恰当地称为计算机可读媒体。举例来说，如果使用同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或例如红外、无线电及微波等无线技术从网站、服务器或其它远程源发射软件，那么同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或例如红外、无线电及微波等无线技术均包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光盘、光盘、数字通用光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式复制数据，而光盘利用激光以光学方式复制数据。以上各项的组合也包含于计算机可读媒体的范围内。
本文中的描述经提供以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于明了对本发明的各种修改，且本文中所界定的通用原理可应用于其它变化形式，而不背离本发明的范围。因此，本发明并不限于本文中所描述的实例及设计，而是被赋予与本文中所揭示的原理及新颖特征相一致的最宽广范围。

Claims (25)

1.一种操作存储器装置的方法，其包括：
确定对第一存储器单元阵列的第一存储器单元还是第二存储器单元阵列的第二存储器单元进行存取，其中耦合到所述第一存储器单元的第一数字线耦合到包括感测放大器的分页缓冲寄存器；及
至少部分地基于确定对所述第二存储器单元阵列的所述第二存储器单元进行读取而操作传送门，其中所述传送门经配置以通过所述第一数字线而将耦合到所述第二存储器单元的第二数字线选择性地耦合到所述分页缓冲寄存器。
2.根据权利要求1所述的方法，其中所述第一存储器单元包括第一铁电存储器单元且所述第二存储器单元包括第二铁电存储器单元。
3.根据权利要求2所述的方法，其中所述第一铁电存储器单元经配置而以易失模式进行操作且所述第二铁电存储器单元经配置而以非易失模式进行操作。
4.根据权利要求1所述的方法，其中所述第一数字线耦合到包含所述第一存储器单元在内的第一多个存储器单元，其中所述第二数字线耦合到包含所述第二存储器单元在内的第二多个存储器单元，且其中所述第一多个存储器单元包括比所述第二多个存储器单元少的存储器单元。
5.根据权利要求1所述的方法，其中操作所述传送门包括：
当确定对所述第二存储器单元进行存取时，闭合所述传送门，以通过所述第一数字线而将所述第二数字线耦合到所述分页缓冲寄存器。
6.根据权利要求5所述的方法，其进一步包括：
在闭合所述传送门之后进行以下操作中的至少一者：在所述第二存储器单元与处理器之间传送数据位，或在所述第二存储器单元与所述第一存储器单元之间传送数据位。
7.根据权利要求1所述的方法，其中操作所述传送门包括：
当确定不对所述第二存储器单元进行存取时，断开所述传送门。
8.根据权利要求1所述的方法，其进一步包括：
将所述第一存储器单元阵列操作为用于所述第二存储器单元阵列的嵌入式高速缓冲存储器。
9.根据权利要求1所述的方法，其进一步包括：
通过将所述第一存储器单元的单元板偏置而阻止所述第一存储器单元的电容器的铁电膜发生反转。
10.根据权利要求9所述的方法，其进一步包括：
将所述第二存储器单元阵列中的每一存储器单元的每一单元板偏置到共同电压。
11.根据权利要求9所述的方法，其进一步包括：
将所述第二存储器单元阵列中的每一存储器单元的每一单元板的电压独立地偏置。
12.一种设备，其包括：
第一存储器单元阵列，其包括连接到第一多个存储器单元的第一数字线；
第二存储器单元阵列，其包括连接到第二多个存储器单元的第二数字线；
分页缓冲寄存器，其包括由所述第一存储器单元阵列及所述第二存储器单元阵列共享的第一感测放大器，其中所述第一数字线耦合到所述第一感测放大器；及
第一传送门，其可操作以通过所述第一数字线而将所述第二数字线选择性地耦合到所述第一感测放大器。
13.根据权利要求12所述的设备，其中所述第一多个存储器单元包括比所述第二多个存储器单元少的存储器单元。
14.根据权利要求12所述的设备，其中所述第二存储器单元阵列进一步包括连接到第三多个存储器单元的第三数字线，其中所述分页缓冲寄存器进一步包括第二感测放大器，且其中所述设备进一步包括：
第三存储器单元阵列，其包括连接到第四多个存储器单元的第四数字线，其中所述第二感测放大器由所述第三多个存储器单元及所述第四多个存储器单元共享，其中所述第四数字线耦合到所述第二感测放大器；及
第二传送门，其可操作以通过所述第四数字线而将所述第三数字线选择性地耦合到所述第二感测放大器。
15.根据权利要求12所述的设备，其中所述第一多个存储器单元包括耦合到所述第一数字线的存储器单元的第一子集及耦合到所述第一数字线的存储器单元的第二子集，且其中所述第一数字线耦合到介于存储器单元的所述第一子集与存储器单元的所述第二子集之间的所述第一感测放大器。
16.根据权利要求15所述的设备，其中多个存取线中的每一者耦合到存储器单元的所述第一子集中的第一存储器单元及存储器单元的所述第二子集中的第二存储器单元；且所述多个存取线中的第一存取线耦合到存储器单元的所述第一子集中的工作存储器单元及存储器单元的所述第二子集中的非工作存储器单元。
17.根据权利要求12所述的设备，其中所述第一感测放大器包括：
第一电路，其可操作以在从所述第一存储器单元阵列读取之前将所述第一数字线偏置到第一电压；及
第二电路，其可操作以在从所述第二存储器单元阵列读取之前将所述第一数字线及所述第二数字线偏置到第二电压。
18.根据权利要求17所述的设备，其中所述第一感测放大器包括：
第三电路，其可操作以将所述第一数字线及所述第二数字线并联地偏置到所述第二电压。
19.根据权利要求12所述的设备，其中所述第二多个存储器单元中的每一存储器单元的单元板连接到共同电压轨。
20.根据权利要求12所述的设备，其中所述第一存储器单元阵列包括第一多个铁电存储器单元且所述第二存储器单元阵列包括第二多个铁电存储器单元。
21.根据权利要求20所述的设备，其中所述第一多个铁电存储器单元经配置而以易失模式进行操作且所述第二多个铁电存储器单元经配置而以非易失模式进行操作。
22.一种数据处理系统，其包括：
处理器；
主要存储器；及
存储器控制器，其经配置以在所述主要存储器与所述处理器之间传送数据，其中所述主要存储器包括：
第一存储器单元阵列，其包括连接到第一多个存储器单元的第一数字线；
第二存储器单元阵列，其包括连接到第二多个存储器单元的第二数字线；
分页缓冲寄存器，其包括由所述第一存储器单元阵列及所述第二存储器单元阵列共享的第一感测放大器，其中所述第一数字线耦合到所述第一感测放大器；及
第一传送门，其可操作以通过所述第一数字线而将所述第二数字线选择性地耦合到所述第一感测放大器。
23.根据权利要求22所述的数据处理系统，其中所述第一存储器单元阵列由所述处理器用作用于所述第二存储器单元阵列的高速缓冲存储器。
24.根据权利要求23所述的数据处理系统，其中所述处理器发布以下各项中的至少一者：读取命令，其用以致使所述存储器控制器闭合所述传送门且将数据从所述第二存储器单元阵列传送到所述第一存储器单元阵列；或写入命令，其用以致使所述存储器控制器闭合所述传送门且将数据从所述第一存储器单元阵列传送到所述第二存储器单元阵列。
25.根据权利要求22所述的数据处理系统，其中所述处理器致使所述存储器控制器操作所述传送门且将第一类型的数据写入到所述第一存储器单元阵列，或将第二类型的数据写入到所述第二存储器单元阵列。
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