JP3089731B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に複数のビット線対とそれらのビット線対の各各
の電位差を増幅する複数のセンスアンプとを有する半導
体メモリ装置に関する。
し、特に複数のビット線対とそれらのビット線対の各各
の電位差を増幅する複数のセンスアンプとを有する半導
体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置は、アレイ状に設けら
れた複数のメモリセルとそれらメモリセルにそれぞれ接
続した複数のビット線および複数のワード線とからなる
メモリセルアレイを有する。このメモリセルアレイを構
成する複数のビット線の各各は相補的関係にある電圧の
印加を受ける１対のビット線、つまりビット線対から成
っており、それらビット線対の各々に対して１のセンス
アンプが設けられている。読出し・書込み動作時または
リフレッシュ動作時において、これらセンスアンプはセ
ンスアンプ活性化信号に応じて活性化され、上記ビット
線対を構成する２本のビット線間の電位差を増幅する。
れた複数のメモリセルとそれらメモリセルにそれぞれ接
続した複数のビット線および複数のワード線とからなる
メモリセルアレイを有する。このメモリセルアレイを構
成する複数のビット線の各各は相補的関係にある電圧の
印加を受ける１対のビット線、つまりビット線対から成
っており、それらビット線対の各々に対して１のセンス
アンプが設けられている。読出し・書込み動作時または
リフレッシュ動作時において、これらセンスアンプはセ
ンスアンプ活性化信号に応じて活性化され、上記ビット
線対を構成する２本のビット線間の電位差を増幅する。
【０００３】
【発明が解決しようとする課題】しかし、このような半
導体メモリ装置の高集積化が進むにつれ、上記ビット線
の間隔が非常に狭くなってきており、その結果それらビ
ット線間の寄生容量が増加し、それに伴なう問題が生じ
ている。即ち、メモリセルを構成するトランジスタまた
は容量素子の特性のばらつきによりビット線対の電位差
が所定値よりも小さい場合、そのビット線対に接続され
ているセンスアンプの出力は他のセンスアンプの出力よ
りも立上りが遅れる（センスアンプ出力はビット線対の
間の電位差が大きいほど立上りが早い）。一方、その、
ビット線対に相隣るビット線対に印加される電位差が所
定以上であれば、後者のビット線対に接続されているセ
ンスアンプは立上りの遅れはない。しかし、両ビット線
対間の寄生容量により、センスアンプ活性化信号に応答
した両ビット線対の出力電圧の間にクロストークが生
じ、読出しエラーを生ずる。
導体メモリ装置の高集積化が進むにつれ、上記ビット線
の間隔が非常に狭くなってきており、その結果それらビ
ット線間の寄生容量が増加し、それに伴なう問題が生じ
ている。即ち、メモリセルを構成するトランジスタまた
は容量素子の特性のばらつきによりビット線対の電位差
が所定値よりも小さい場合、そのビット線対に接続され
ているセンスアンプの出力は他のセンスアンプの出力よ
りも立上りが遅れる（センスアンプ出力はビット線対の
間の電位差が大きいほど立上りが早い）。一方、その、
ビット線対に相隣るビット線対に印加される電位差が所
定以上であれば、後者のビット線対に接続されているセ
ンスアンプは立上りの遅れはない。しかし、両ビット線
対間の寄生容量により、センスアンプ活性化信号に応答
した両ビット線対の出力電圧の間にクロストークが生
じ、読出しエラーを生ずる。
【０００４】したがって、本発明の目的は、ビット線対
間の上記クロストークの低減を可能とする半導体メモリ
装置を提供することにある。
間の上記クロストークの低減を可能とする半導体メモリ
装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ装
置は、アレイ状に設けられた複数のメモリセルとそれら
メモリセルにそれぞれ接続した複数のビット線対および
複数のワード線とを含むメモリセルアレイと、前記ビッ
ト線対の各々に１つづつ設けられ活性化信号に応じてビ
ット線対間の電位差を増幅するセンスアンプと、前記ビ
ット線対を制御信号に応じてそれぞれ少なくとも二つの
グループに分割するトランスファーゲートとを有し、互
いに相隣る２つのビット線対に接続されるセンスアンプ
はトランスファーゲートに関して線対称の位置に配置さ
れることを特徴とする。
置は、アレイ状に設けられた複数のメモリセルとそれら
メモリセルにそれぞれ接続した複数のビット線対および
複数のワード線とを含むメモリセルアレイと、前記ビッ
ト線対の各々に１つづつ設けられ活性化信号に応じてビ
ット線対間の電位差を増幅するセンスアンプと、前記ビ
ット線対を制御信号に応じてそれぞれ少なくとも二つの
グループに分割するトランスファーゲートとを有し、互
いに相隣る２つのビット線対に接続されるセンスアンプ
はトランスファーゲートに関して線対称の位置に配置さ
れることを特徴とする。
【０００６】望ましくは前記半導体メモリ装置は、定電
位を供給する電源線と、プリチャージ信号に応じて前記
ビット線対と電源線との接続を制御する接続手段とを併
せ備える。
位を供給する電源線と、プリチャージ信号に応じて前記
ビット線対と電源線との接続を制御する接続手段とを併
せ備える。
【０００７】
【実施例】本発明の実施例を示す図１を参照すると、こ
の実施例におけるメモリセルアレイは各々が１つのＮチ
ャネルトランジスタと１つの容量素子とから成り行・列
両方向にアレイ状に配置された複数のメモリセルＭＣで
構成される（いわゆる１トランジスタ−１キャパシタ型
セルＭＣをアレイ状に配置して形成されている）。ビッ
ト線は２本を１対として（例えばＢＬ１ａ／ＢＬ１ｂ、
ＢＬ２ａ／ＢＬ２ｂ…）センスアンプＳＡ（例えばＳＡ
１、ＳＡ２、…）にそれぞれ接続されている。相隣るビ
ット線対に接続されるセンスアンプが互いに隣接して配
置されないように、これらセンスアンプはメモリセルア
レイのワード線に平行な一辺に沿った領域（図１の領域
Ｂ１）とそれと線対称の位置にある一辺（図１の領域Ｂ
２）に沿った領域とにそれぞれ配置される。具体的に説
明すると、ビット線対ＢＬ１ａ／ＢＬ１ｂ、とこれに隣
接しないビット線対ＢＬ３ａ／ＢＬ３ｂ、…およびＢＬ
ｍａ／ＢＬｍｂにそれぞれ接続されるセンスアンプＳＡ
１、ＳＡ３、…、およびＳＡｍが図面上側の領域Ｂ１に
配置され、ビット線対ＢＬ２ａ／ＢＬ２ｂ、とＢＬ４ａ
／ＢＬ４ｂ、…にそれぞれ接続されるセンスアンプＳＡ
２、ＳＡ４、…が図面に向って下側の領域Ｂ２に配置さ
れる。
の実施例におけるメモリセルアレイは各々が１つのＮチ
ャネルトランジスタと１つの容量素子とから成り行・列
両方向にアレイ状に配置された複数のメモリセルＭＣで
構成される（いわゆる１トランジスタ−１キャパシタ型
セルＭＣをアレイ状に配置して形成されている）。ビッ
ト線は２本を１対として（例えばＢＬ１ａ／ＢＬ１ｂ、
ＢＬ２ａ／ＢＬ２ｂ…）センスアンプＳＡ（例えばＳＡ
１、ＳＡ２、…）にそれぞれ接続されている。相隣るビ
ット線対に接続されるセンスアンプが互いに隣接して配
置されないように、これらセンスアンプはメモリセルア
レイのワード線に平行な一辺に沿った領域（図１の領域
Ｂ１）とそれと線対称の位置にある一辺（図１の領域Ｂ
２）に沿った領域とにそれぞれ配置される。具体的に説
明すると、ビット線対ＢＬ１ａ／ＢＬ１ｂ、とこれに隣
接しないビット線対ＢＬ３ａ／ＢＬ３ｂ、…およびＢＬ
ｍａ／ＢＬｍｂにそれぞれ接続されるセンスアンプＳＡ
１、ＳＡ３、…、およびＳＡｍが図面上側の領域Ｂ１に
配置され、ビット線対ＢＬ２ａ／ＢＬ２ｂ、とＢＬ４ａ
／ＢＬ４ｂ、…にそれぞれ接続されるセンスアンプＳＡ
２、ＳＡ４、…が図面に向って下側の領域Ｂ２に配置さ
れる。
【０００８】センスアンプＳＡ１乃至ＳＡｍはセンスア
ンプ活性化信号φＳにより活性化され、ビット線対（例
えばＢＬ１ａ／ＢＬ１ｂ）の電位差を増幅する。
ンプ活性化信号φＳにより活性化され、ビット線対（例
えばＢＬ１ａ／ＢＬ１ｂ）の電位差を増幅する。
【０００９】一方、ビット線（ＢＬ１ａ／ＢＬ１ｂ、Ｂ
Ｌ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂの各
各）の中央は、ゲートに制御信号φＣの供給を受けてＯ
Ｎ／ＯＦＦ制御されるトランスファーゲートトランジス
タＱ１ａ／Ｑ１ｂ、Ｑ２ａ／Ｑ２ｂ、…、およびＱｍａ
／Ｑｍｂのソース・ドレインにそれぞれ接続されてい
る。これらトランスファーゲートトランジスタＱ１ａ／
Ｑ１ｂ、乃至Ｑｍａ／Ｑｍｂにより、メモリセルアレイ
は領域Ａ１とＡ２とに二分される。
Ｌ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂの各
各）の中央は、ゲートに制御信号φＣの供給を受けてＯ
Ｎ／ＯＦＦ制御されるトランスファーゲートトランジス
タＱ１ａ／Ｑ１ｂ、Ｑ２ａ／Ｑ２ｂ、…、およびＱｍａ
／Ｑｍｂのソース・ドレインにそれぞれ接続されてい
る。これらトランスファーゲートトランジスタＱ１ａ／
Ｑ１ｂ、乃至Ｑｍａ／Ｑｍｂにより、メモリセルアレイ
は領域Ａ１とＡ２とに二分される。
【００１０】この実施例におけるワード線はこの領域Ａ
１に設けられるワード線Ｗ１−１、Ｗ１−２…、および
Ｗ１−ｎと、領域Ａ２に設けられるワード線Ｗ２−１、
Ｗ２−２…、およびＷ２−ｎとから成る（本実施例の場
合は、領域Ａ１と領域Ａ２にそれぞれ設けられるワード
線の数は互いに等しくしてある）。
１に設けられるワード線Ｗ１−１、Ｗ１−２…、および
Ｗ１−ｎと、領域Ａ２に設けられるワード線Ｗ２−１、
Ｗ２−２…、およびＷ２−ｎとから成る（本実施例の場
合は、領域Ａ１と領域Ａ２にそれぞれ設けられるワード
線の数は互いに等しくしてある）。
【００１１】更に、ビット線対ＢＬ１ａ／ＢＬ１ｂ、Ｂ
Ｌ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂと固
定電位ＶＨに保たれている電源線ＶＨＬとの間にプリチ
ャージトランジスタＱＰ１ａ／ＱＰ１ｂ、ＱＰ２ａ／Ｑ
Ｐ２ｂ、…およびＱＰｍａ／ＱＰｍｂがそれぞれ設けら
れ、それらトランジスタのＯＮ／ＯＦＦはプリチャージ
信号φＰにより制御されている。
Ｌ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂと固
定電位ＶＨに保たれている電源線ＶＨＬとの間にプリチ
ャージトランジスタＱＰ１ａ／ＱＰ１ｂ、ＱＰ２ａ／Ｑ
Ｐ２ｂ、…およびＱＰｍａ／ＱＰｍｂがそれぞれ設けら
れ、それらトランジスタのＯＮ／ＯＦＦはプリチャージ
信号φＰにより制御されている。
【００１２】次に、図２を併せ参照すると、まず、プリ
チャージ信号φＰがハイレベルからロウレベルに変化す
ることにより、プリチャージトランジスタＱＰ１ａ／Ｑ
Ｐ１ｂ、ＱＰ２ａ／ＱＰ２ｂ、…およびＱＰｍａ／ＱＰ
ｍｂがすべてオフ状態となるため、全てのビット線は電
源線ＶＨＬと電気的に切り離される。
チャージ信号φＰがハイレベルからロウレベルに変化す
ることにより、プリチャージトランジスタＱＰ１ａ／Ｑ
Ｐ１ｂ、ＱＰ２ａ／ＱＰ２ｂ、…およびＱＰｍａ／ＱＰ
ｍｂがすべてオフ状態となるため、全てのビット線は電
源線ＶＨＬと電気的に切り離される。
【００１３】次に、入力アドレスに応じて行デコーダ
（図示せず）が１本のワード線を選択し（ここではワー
ド線Ｗ１−１が選択された場合を例にとって説明す
る）、その電位をハイレベルにする。選択されたワード
線Ｗ１−１に接続されているメモリセルＭＣに格納され
たデータがビット線の各各の電位に代表される（図２の
時刻ｔ２１参照）。例えばビット線ＢＬ１ａを例にとっ
て説明すると、このビット線ＢＬ１ａとワード線Ｗ１−
１とに接続されているメモリセルにロウレベルのデータ
が格納されている場合、ビット線ＢＬ１ａの電位はＶＨ
よりも若干低くなり、逆に同じメモリセルにハイレベル
のデータが格納されている場合は、ビット線ＢＬ１ａの
電位はＶＨより若干高くなる（図２はロウレベルのデー
タが格納された場合を示している）。
（図示せず）が１本のワード線を選択し（ここではワー
ド線Ｗ１−１が選択された場合を例にとって説明す
る）、その電位をハイレベルにする。選択されたワード
線Ｗ１−１に接続されているメモリセルＭＣに格納され
たデータがビット線の各各の電位に代表される（図２の
時刻ｔ２１参照）。例えばビット線ＢＬ１ａを例にとっ
て説明すると、このビット線ＢＬ１ａとワード線Ｗ１−
１とに接続されているメモリセルにロウレベルのデータ
が格納されている場合、ビット線ＢＬ１ａの電位はＶＨ
よりも若干低くなり、逆に同じメモリセルにハイレベル
のデータが格納されている場合は、ビット線ＢＬ１ａの
電位はＶＨより若干高くなる（図２はロウレベルのデー
タが格納された場合を示している）。
【００１４】次に、制御信号φＣがハイレベルからロウ
レベルになると、トランスファーゲートトランジスタＱ
１ａ／Ｑ１ｂ、Ｑ２ａ／Ｑ２ｂ、…およびＱｍａ／Ｑｍ
ｂがすべてオフになるので、すべてのビット線は領域Ａ
１の部分と、領域Ａ２の部分とに電気的に切離される。
すなわち、この状態ではビット線対ＢＬ１ａ／ＢＬ１
ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍ
ｂはセンスアンプＳＡ１乃至ＳＡｍにそれぞれ電気的に
接続された部分と、これらセンスアンプから電気的に切
離された部分とに分けられる。互いに相隣るビット線対
に接続されたセンスアンプは上述のとおりメモリセルア
レイの線対称の一辺に沿った領域すなわち図１の領域Ｂ
１とＢ２に配置されるので、１つのセンスアンプと電気
的接続状態にあるビット線対部分に相隣るビット線対部
分はそのセンスアンプ対応のビット線対に相隣るビット
線対に接続されたセンスアンプから電気的に切り離され
た状態にある。例えば上記制御信号φＣのハイレベルか
らロウレベルへの変化に伴い、センスアンプＳＡ２は領
域Ａ２中のビット線対ＢＬ２ａ／ＢＬ２ｂの部分と接続
状態になる一方、それらビット線部分と相隣る同領域Ａ
２中のビット線対ＢＬ１ａ、ＢＬ１ｂおよびＢＬ３ａ、
ＢＬ３ｂの部分は、センスアンプＳＡ１およびＳＡ３か
らトランスファーゲートトランジスタＱ１ａ／Ｑ１ｂお
よびＱ３ａ／Ｑ３ｂによりそれぞれ電気的に切り離され
ている。
レベルになると、トランスファーゲートトランジスタＱ
１ａ／Ｑ１ｂ、Ｑ２ａ／Ｑ２ｂ、…およびＱｍａ／Ｑｍ
ｂがすべてオフになるので、すべてのビット線は領域Ａ
１の部分と、領域Ａ２の部分とに電気的に切離される。
すなわち、この状態ではビット線対ＢＬ１ａ／ＢＬ１
ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍ
ｂはセンスアンプＳＡ１乃至ＳＡｍにそれぞれ電気的に
接続された部分と、これらセンスアンプから電気的に切
離された部分とに分けられる。互いに相隣るビット線対
に接続されたセンスアンプは上述のとおりメモリセルア
レイの線対称の一辺に沿った領域すなわち図１の領域Ｂ
１とＢ２に配置されるので、１つのセンスアンプと電気
的接続状態にあるビット線対部分に相隣るビット線対部
分はそのセンスアンプ対応のビット線対に相隣るビット
線対に接続されたセンスアンプから電気的に切り離され
た状態にある。例えば上記制御信号φＣのハイレベルか
らロウレベルへの変化に伴い、センスアンプＳＡ２は領
域Ａ２中のビット線対ＢＬ２ａ／ＢＬ２ｂの部分と接続
状態になる一方、それらビット線部分と相隣る同領域Ａ
２中のビット線対ＢＬ１ａ、ＢＬ１ｂおよびＢＬ３ａ、
ＢＬ３ｂの部分は、センスアンプＳＡ１およびＳＡ３か
らトランスファーゲートトランジスタＱ１ａ／Ｑ１ｂお
よびＱ３ａ／Ｑ３ｂによりそれぞれ電気的に切り離され
ている。
【００１５】次に、センスアンプ活性化信号φＳがハイ
レベルになると（図２の時刻ｔ２２）、すべてのセンス
アンプＳＡ１、ＳＡ２、ＳＡ３…、およびＳＡｍが活性
化され、ビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／Ｂ
Ｌ２ｂ、…、およびＢＬｍａ／ＢＬｍｂの電位差をそれ
ぞれ増幅する。その時点ではこれらビット線対はトラン
スファーゲートトランジスタＱ１ａ／Ｑ１ｂ、Ｑ２ａ／
Ｑ２ｂ、…およびＱｍａ／Ｑｍｂにより二分されている
ので、各ビット線対のうちセンスアンプに直接接続され
た半分の部分からの出力電圧だけがセンスアンプにより
増幅される。その際、１つのセンスアンプと電気的接続
状態にあるビット線対部分に相隣るビット線対部分はそ
のセンスアンプから電気的に切り離された状態にあるの
で、センスアンプ活性化信号φＳのハイレベルへの変化
の直後において、その１つのセンスアンプが上記相隣る
ビット線対からのクロストークの悪影響を受けることは
ない。
レベルになると（図２の時刻ｔ２２）、すべてのセンス
アンプＳＡ１、ＳＡ２、ＳＡ３…、およびＳＡｍが活性
化され、ビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／Ｂ
Ｌ２ｂ、…、およびＢＬｍａ／ＢＬｍｂの電位差をそれ
ぞれ増幅する。その時点ではこれらビット線対はトラン
スファーゲートトランジスタＱ１ａ／Ｑ１ｂ、Ｑ２ａ／
Ｑ２ｂ、…およびＱｍａ／Ｑｍｂにより二分されている
ので、各ビット線対のうちセンスアンプに直接接続され
た半分の部分からの出力電圧だけがセンスアンプにより
増幅される。その際、１つのセンスアンプと電気的接続
状態にあるビット線対部分に相隣るビット線対部分はそ
のセンスアンプから電気的に切り離された状態にあるの
で、センスアンプ活性化信号φＳのハイレベルへの変化
の直後において、その１つのセンスアンプが上記相隣る
ビット線対からのクロストークの悪影響を受けることは
ない。
【００１６】例えば、領域Ａ２の中にあるビット線対Ｂ
Ｌ２ａ／ＢＬ２ｂの部分の電位差はセンスアンプＳＡ２
によりその電位差が増幅されるが、同じ領域Ａ２の中で
そのビット線対に相隣るビット線対ＢＬ１ａ／ＢＬ１ｂ
およびＢＬ３ａ／ＢＬ３ｂの部分は増幅されないのでク
ロストークの影響は避けられる（図２のＢＬ１（Ａ
２）、ＢＬ２（Ａ１））。
Ｌ２ａ／ＢＬ２ｂの部分の電位差はセンスアンプＳＡ２
によりその電位差が増幅されるが、同じ領域Ａ２の中で
そのビット線対に相隣るビット線対ＢＬ１ａ／ＢＬ１ｂ
およびＢＬ３ａ／ＢＬ３ｂの部分は増幅されないのでク
ロストークの影響は避けられる（図２のＢＬ１（Ａ
２）、ＢＬ２（Ａ１））。
【００１７】センスアンプＳＡ２によりビット線対ＢＬ
２ａ／ＢＬ２ｂの電位差が十分に増幅された後、制御信
号φＣがハイレベルになると（図２の時刻ｔ２３）、上
記トランスファーゲートトランジスタＱ１ａ／Ｑ１ｂ乃
至Ｑｍａ／Ｑｍｂがすべてがオン状態となるので、上記
領域Ａ１およびＡ２に二分されていたビット線ＢＬ１ａ
／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ
／ＢＬｍｂは電気的に再び接続され、すべてのビット線
対の電位差が増幅される。
２ａ／ＢＬ２ｂの電位差が十分に増幅された後、制御信
号φＣがハイレベルになると（図２の時刻ｔ２３）、上
記トランスファーゲートトランジスタＱ１ａ／Ｑ１ｂ乃
至Ｑｍａ／Ｑｍｂがすべてがオン状態となるので、上記
領域Ａ１およびＡ２に二分されていたビット線ＢＬ１ａ
／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ
／ＢＬｍｂは電気的に再び接続され、すべてのビット線
対の電位差が増幅される。
【００１８】トランスファーゲートトランジスタＱ１ａ
／Ｑ１ｂ乃至Ｑｍａ／Ｑｍｂにより接続される残り半分
のビット線の電位は、この時点まで増幅されていないの
で（例えば、図２のＢＬ１（Ａ２）、ＢＬ２（Ａ１）
等）、トランスファーゲートトランジスタＱ１ａ／Ｑ１
ｂ乃至Ｑｍａ／Ｑｍｂがオン状態となった直後、ビット
線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、お
よびＢＬｍａ／ＢＬｍｂの各各の電位はＶｃｃから１／
４Ｖｃｃ低下するかまたは、ＧＮＤから１／４Ｖｃｃ高
くなるが、センスアンプＳＡ１乃至ＳＡｍによりすぐに
ＶｃｃとＧＮＤレベルに戻る。その後、メモリセルＭＣ
にはセンスアンプＳＡ１乃至ＳＡｍにより増幅された新
しいレベルのデータが格納される。
／Ｑ１ｂ乃至Ｑｍａ／Ｑｍｂにより接続される残り半分
のビット線の電位は、この時点まで増幅されていないの
で（例えば、図２のＢＬ１（Ａ２）、ＢＬ２（Ａ１）
等）、トランスファーゲートトランジスタＱ１ａ／Ｑ１
ｂ乃至Ｑｍａ／Ｑｍｂがオン状態となった直後、ビット
線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、お
よびＢＬｍａ／ＢＬｍｂの各各の電位はＶｃｃから１／
４Ｖｃｃ低下するかまたは、ＧＮＤから１／４Ｖｃｃ高
くなるが、センスアンプＳＡ１乃至ＳＡｍによりすぐに
ＶｃｃとＧＮＤレベルに戻る。その後、メモリセルＭＣ
にはセンスアンプＳＡ１乃至ＳＡｍにより増幅された新
しいレベルのデータが格納される。
【００１９】次に、選択されていたワード線（上述のと
おりＷ１−１）の電位がロウレベルになると、各ビット
線とメモリセルＭＣとの接続が切り離され、次にセンス
アンプ活性化信号φＳがロウレベルとなることによりす
べてのセンスアンプが不活性状態となり、更にプリチャ
ージ信号φＰがハイレベルとなることにより、プリチャ
ージトランジスタＱＰ１ａ／ＱＰ１ｂ乃至ＱＰｍａ／Ｑ
Ｐｍｂがオンとなり、すべてのビット線が電源配線ＶＨ
Ｌと電気的に接続され、その電位が固定電位のＶＨとな
る。
おりＷ１−１）の電位がロウレベルになると、各ビット
線とメモリセルＭＣとの接続が切り離され、次にセンス
アンプ活性化信号φＳがロウレベルとなることによりす
べてのセンスアンプが不活性状態となり、更にプリチャ
ージ信号φＰがハイレベルとなることにより、プリチャ
ージトランジスタＱＰ１ａ／ＱＰ１ｂ乃至ＱＰｍａ／Ｑ
Ｐｍｂがオンとなり、すべてのビット線が電源配線ＶＨ
Ｌと電気的に接続され、その電位が固定電位のＶＨとな
る。
【００２０】次に、図３を参照すると、本発明の第２の
実施例は、上述の第１の実施例における制御信号φＣを
φＣ１およびφＣ２に、プリチャージ信号φＰをφＰ１
およびφＰ２に、センスアンプ活性化信号φＳをφＳ１
およびφＳ２にそれぞれ置換した以外は第１の実施例と
同じである。制御信号φＣ１は領域Ｂ１に配置されたセ
ンスアンプＳＡ１、ＳＡ３、…およびＳＡｍに接続され
たビット線対のトランスファーゲートトランジスタＱ１
ａ／Ｑ１ｂ、Ｑ３ａ／Ｑ３ｂ、…のゲート電極に供給さ
れる。一方、制御信号φＣ２は領域Ｂ２に配置されたセ
ンスアンプＳＡ２、ＳＡ４、…に接続されたビット線対
のトランスファーゲートトランジスタＱ２ａ／Ｑ２ｂ、
Ｑ４ａ／Ｑ４ｂのゲートに供給される。同様に、センス
アンプ活性化信号φＳ１は領域Ｂ１のセンスアンプＳＡ
１、ＳＡ３、…およびＳＡｍに供給され、φＳ２は領域
Ｂ２のセンスアンプＳＡ２、ＳＡ４、…の活性化を制御
する。更にプリチャージ信号φＰ１は、領域Ｂ１のセン
スアンプＳＡ１、ＳＡ３、…およびＳＡｍにそれぞれ接
続されたプリチャージトランジスタＱＰ２ａ／ＱＰ２
ｂ、ＱＰ４ａ／ＱＰ４ｂ…に供給され、φＰ２は領域Ｂ
１の配置されたセンスアンプＳＡ２、ＳＡ４、…に接続
されたプリチャージトランジスタＱＰ１ａ／ＱＰ１ｂ、
ＱＰ３ａ／ＱＰ３ｂ…に供給される。上記三組の信号φ
Ｃ１／φＣ２、φＰ１／φＰ２、およびφＳ１／φＳ２
の供給を受けるように上記第１の実施例に上述のとおり
の変形を加えた以外は第２の実施例は第１の実施例と同
一であるので、これ以上の詳細な説明は省略する。
実施例は、上述の第１の実施例における制御信号φＣを
φＣ１およびφＣ２に、プリチャージ信号φＰをφＰ１
およびφＰ２に、センスアンプ活性化信号φＳをφＳ１
およびφＳ２にそれぞれ置換した以外は第１の実施例と
同じである。制御信号φＣ１は領域Ｂ１に配置されたセ
ンスアンプＳＡ１、ＳＡ３、…およびＳＡｍに接続され
たビット線対のトランスファーゲートトランジスタＱ１
ａ／Ｑ１ｂ、Ｑ３ａ／Ｑ３ｂ、…のゲート電極に供給さ
れる。一方、制御信号φＣ２は領域Ｂ２に配置されたセ
ンスアンプＳＡ２、ＳＡ４、…に接続されたビット線対
のトランスファーゲートトランジスタＱ２ａ／Ｑ２ｂ、
Ｑ４ａ／Ｑ４ｂのゲートに供給される。同様に、センス
アンプ活性化信号φＳ１は領域Ｂ１のセンスアンプＳＡ
１、ＳＡ３、…およびＳＡｍに供給され、φＳ２は領域
Ｂ２のセンスアンプＳＡ２、ＳＡ４、…の活性化を制御
する。更にプリチャージ信号φＰ１は、領域Ｂ１のセン
スアンプＳＡ１、ＳＡ３、…およびＳＡｍにそれぞれ接
続されたプリチャージトランジスタＱＰ２ａ／ＱＰ２
ｂ、ＱＰ４ａ／ＱＰ４ｂ…に供給され、φＰ２は領域Ｂ
１の配置されたセンスアンプＳＡ２、ＳＡ４、…に接続
されたプリチャージトランジスタＱＰ１ａ／ＱＰ１ｂ、
ＱＰ３ａ／ＱＰ３ｂ…に供給される。上記三組の信号φ
Ｃ１／φＣ２、φＰ１／φＰ２、およびφＳ１／φＳ２
の供給を受けるように上記第１の実施例に上述のとおり
の変形を加えた以外は第２の実施例は第１の実施例と同
一であるので、これ以上の詳細な説明は省略する。
【００２１】次に、図４を参照し、領域Ａ１にあるワー
ド線Ｗ１−１が選択された場合を例にとって説明する。
ド線Ｗ１−１が選択された場合を例にとって説明する。
【００２２】まず、ワード線Ｗ１−１が選択されるのに
伴い行デコーダの情報に基づいて発生する制御信号φＣ
１がロウレベルとなり領域Ｂ１のセンスアンプＳＡ１、
ＳＡ３、…およびＳＡｍにそれぞれ接続されたビット線
対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、およ
びＢＬｍａ／ＢＬｍｂのトランスファーゲートトランジ
スタＱ１ａ／Ｑ１ｂ、Ｑ３ａ／Ｑ３ｂ、…がオフ状態と
なる。一方、プリチャージ信号φＰ１がロウレベルとな
るので、領域Ｂ２のセンスアンプＳＡ２、ＳＡ４、…に
それぞれ接続されたビット線対ＢＬ２ａ／ＢＬ２ｂ、Ｂ
Ｌ４ａ／ＢＬ４ｂ、…は電源線ＶＨＬから電気的に切り
離される。なお、この状態では、プリチャージ信号φＰ
２はハイレベルに維持される。
伴い行デコーダの情報に基づいて発生する制御信号φＣ
１がロウレベルとなり領域Ｂ１のセンスアンプＳＡ１、
ＳＡ３、…およびＳＡｍにそれぞれ接続されたビット線
対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、およ
びＢＬｍａ／ＢＬｍｂのトランスファーゲートトランジ
スタＱ１ａ／Ｑ１ｂ、Ｑ３ａ／Ｑ３ｂ、…がオフ状態と
なる。一方、プリチャージ信号φＰ１がロウレベルとな
るので、領域Ｂ２のセンスアンプＳＡ２、ＳＡ４、…に
それぞれ接続されたビット線対ＢＬ２ａ／ＢＬ２ｂ、Ｂ
Ｌ４ａ／ＢＬ４ｂ、…は電源線ＶＨＬから電気的に切り
離される。なお、この状態では、プリチャージ信号φＰ
２はハイレベルに維持される。
【００２３】この状態で、ビット線対ＢＬ１ａ／ＢＬ１
ｂ、ＢＬ３ａ／ＢＬ３ｂ、…はそれら線対のうちの領域
Ａ１にある部分だけがトランスファーゲートトランジス
タＱ１ａ／Ｑ１ｂ、Ｑ３ａ／Ｑ３ｂ、…によりセンスア
ンプＳＡ１、ＳＡ３、…およびＳＡｍとそれぞれ接続さ
れており、電源線ＶＨＬからは切り離されている。
ｂ、ＢＬ３ａ／ＢＬ３ｂ、…はそれら線対のうちの領域
Ａ１にある部分だけがトランスファーゲートトランジス
タＱ１ａ／Ｑ１ｂ、Ｑ３ａ／Ｑ３ｂ、…によりセンスア
ンプＳＡ１、ＳＡ３、…およびＳＡｍとそれぞれ接続さ
れており、電源線ＶＨＬからは切り離されている。
【００２４】次に、行デコーダ（図示せず）によりワー
ド線Ｗ１−１が選択されその電位がハイレベルとなる
（図４の時刻ｔ４１）。選択されたワード線Ｗ１−１に
接続されているメモリセルＭＣの格納データはビット線
対の各各の電位差に反映されるが、本実施例では、ビッ
ト線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、
およびＢＬｍａ／ＢＬｍｂのうち領域Ａ１にある部分だ
けがトランスファーゲートトランジスタによりセンスア
ンプＳＡ１、ＳＡ３、…およびＳＡｍに接続されビット
線の長さが実質的に半分になるので、各ビット線対の電
位差は従来技術による場合の２倍となり各ビット線の充
放電量は半分となる。一方、上記ビット線対のうち領域
Ａ２にある部分は電源線ＶＨＬと接続されているので電
位ＶＨに維持されている（図４のＢＬ１（Ａ１）および
ＢＬ１（Ａ２））。
ド線Ｗ１−１が選択されその電位がハイレベルとなる
（図４の時刻ｔ４１）。選択されたワード線Ｗ１−１に
接続されているメモリセルＭＣの格納データはビット線
対の各各の電位差に反映されるが、本実施例では、ビッ
ト線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、
およびＢＬｍａ／ＢＬｍｂのうち領域Ａ１にある部分だ
けがトランスファーゲートトランジスタによりセンスア
ンプＳＡ１、ＳＡ３、…およびＳＡｍに接続されビット
線の長さが実質的に半分になるので、各ビット線対の電
位差は従来技術による場合の２倍となり各ビット線の充
放電量は半分となる。一方、上記ビット線対のうち領域
Ａ２にある部分は電源線ＶＨＬと接続されているので電
位ＶＨに維持されている（図４のＢＬ１（Ａ１）および
ＢＬ１（Ａ２））。
【００２５】領域Ｂ２のセンスアンプＳＡ２、ＳＡ４、
…に接続されたビット線対ＢＬ２ａ／ＢＬ２ｂ、ＢＬ４
ａ／ＢＬ４ｂ、…の電位差は第１の実施例の場合と同様
に、メモリセルに格納されたデータを反映する（図４の
ＢＬ２（Ａ１）およびＢＬ２（Ａ２））。
…に接続されたビット線対ＢＬ２ａ／ＢＬ２ｂ、ＢＬ４
ａ／ＢＬ４ｂ、…の電位差は第１の実施例の場合と同様
に、メモリセルに格納されたデータを反映する（図４の
ＢＬ２（Ａ１）およびＢＬ２（Ａ２））。
【００２６】次に、制御信号φＣ２がハイレベルからロ
ウレベルに変化すると、ビット線対ＢＬ２ａ／ＢＬ２
ｂ、ＢＬ４ａ／ＢＬ４ｂ、…のトランスファーゲートト
ランジスタＱ２ａ／Ｑ２ｂ、Ｑ４ａ／Ｑ４ｂ、…がオフ
状態となる。この状態において、すべてのビット線は領
域Ａ１の部分と領域Ａ２の部分とに切離され、ビット線
対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、およ
びＢＬｍａ／ＢＬｍｂのうち領域Ａ２にある部分の電位
がＶＨである以外は、第１の実施例とほぼ同じ状態とな
る。このようにして、センスアンプに接続されているビ
ット線対部分に相隣るビット線対部分を、そのセンスア
ンプ対応のビット線対と相隣るビット線対に接続された
センスアンプと切り離された状態にすることができる。
ウレベルに変化すると、ビット線対ＢＬ２ａ／ＢＬ２
ｂ、ＢＬ４ａ／ＢＬ４ｂ、…のトランスファーゲートト
ランジスタＱ２ａ／Ｑ２ｂ、Ｑ４ａ／Ｑ４ｂ、…がオフ
状態となる。この状態において、すべてのビット線は領
域Ａ１の部分と領域Ａ２の部分とに切離され、ビット線
対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、およ
びＢＬｍａ／ＢＬｍｂのうち領域Ａ２にある部分の電位
がＶＨである以外は、第１の実施例とほぼ同じ状態とな
る。このようにして、センスアンプに接続されているビ
ット線対部分に相隣るビット線対部分を、そのセンスア
ンプ対応のビット線対と相隣るビット線対に接続された
センスアンプと切り離された状態にすることができる。
【００２７】次に、センスアンプ活性化信号φＳ１およ
びφＳ２がハイレベルになると（図４の時刻ｔ４２）、
すべてのセンスアンプが活性化され、それらセンスアン
プにそれぞれ接続されているビット線対の半分の部分か
らの電位差を増幅する。トランスファーゲートトランジ
スタの上述の作用により、互いに相隣るビット線対から
の出力電位差が互いに相隣るビット線対対応のセンスア
ンプにより増幅されることはないので、それら相隣るビ
ット線対のクロストークを防止できる。
びφＳ２がハイレベルになると（図４の時刻ｔ４２）、
すべてのセンスアンプが活性化され、それらセンスアン
プにそれぞれ接続されているビット線対の半分の部分か
らの電位差を増幅する。トランスファーゲートトランジ
スタの上述の作用により、互いに相隣るビット線対から
の出力電位差が互いに相隣るビット線対対応のセンスア
ンプにより増幅されることはないので、それら相隣るビ
ット線対のクロストークを防止できる。
【００２８】センスアンプＳＡ１乃至ＳＡｍによりビッ
ト線対の電位差が十分に増幅された後、制御信号φＣ２
がハイレベルとなり、トランスファーゲートトランジス
タＱ２ａ／Ｑ２ｂ、Ｑ４ａ／Ｑ４ｂ、…がオン状態とな
り、これらビット線対の電位差が増幅される（図４のＢ
Ｌ２（Ａ１）とＢＬ２（Ａ２））。一方、制御信号φＣ
１はロウレベルのままであるので、ビット線対ＢＬ１ａ
／ＢＬ１ｂ、ＢＬ３ａ／ＢＬ３ｂ、…のうち領域Ａ２に
ある部分の電位はＶＨに維持される（図４のＢＬ１（Ａ
２））。
ト線対の電位差が十分に増幅された後、制御信号φＣ２
がハイレベルとなり、トランスファーゲートトランジス
タＱ２ａ／Ｑ２ｂ、Ｑ４ａ／Ｑ４ｂ、…がオン状態とな
り、これらビット線対の電位差が増幅される（図４のＢ
Ｌ２（Ａ１）とＢＬ２（Ａ２））。一方、制御信号φＣ
１はロウレベルのままであるので、ビット線対ＢＬ１ａ
／ＢＬ１ｂ、ＢＬ３ａ／ＢＬ３ｂ、…のうち領域Ａ２に
ある部分の電位はＶＨに維持される（図４のＢＬ１（Ａ
２））。
【００２９】その後、メモリセルＭＣにはセンスアンプ
により増幅された新しいレベルのデータが格納される。
次に、選択されていたワード線（この場合Ｗ１−１）の
電位がロウレベルになるので、各ビット線とメモリセル
ＭＣとの接続が切り離され、次にセンスアンプ活性化信
号φＳ１およびφＳ２がロウレベルになると、すべての
センスアンプが不活性状態となる。更にプリチャージ信
号φＰ１および制御信号φＣ１がそれぞれハイレベルと
なると、すべてのビット線の電位が固定電位ＶＨとな
る。
により増幅された新しいレベルのデータが格納される。
次に、選択されていたワード線（この場合Ｗ１−１）の
電位がロウレベルになるので、各ビット線とメモリセル
ＭＣとの接続が切り離され、次にセンスアンプ活性化信
号φＳ１およびφＳ２がロウレベルになると、すべての
センスアンプが不活性状態となる。更にプリチャージ信
号φＰ１および制御信号φＣ１がそれぞれハイレベルと
なると、すべてのビット線の電位が固定電位ＶＨとな
る。
【００３０】本実施例によれば、ワード線の電位が選択
に応答してハイレベルとなる前に、ビット線対の各各は
トランスファーゲートトランジスタの上述の作用により
実質的に半分の長さとなるので、これらビット線対にお
いては、メモリセルからのデータ読出しの際に電位差が
従来技術による場合の２倍になり、そのビット線対の充
放電量も１／２になる。従って、メモリセルアレイ全体
の消費電力を２５％削減できる。
に応答してハイレベルとなる前に、ビット線対の各各は
トランスファーゲートトランジスタの上述の作用により
実質的に半分の長さとなるので、これらビット線対にお
いては、メモリセルからのデータ読出しの際に電位差が
従来技術による場合の２倍になり、そのビット線対の充
放電量も１／２になる。従って、メモリセルアレイ全体
の消費電力を２５％削減できる。
【００３１】本実施例の上述の動作、すなわちワード線
Ｗ１−１が選択された場合の動作について説明は、領域
Ａ２にあるワード線Ｗ２−１、Ｗ２−２、…が選択され
た場合についてもあてはまる。その場合は、上述の動作
の説明のうち、プリチャージ信号φＰ１をφＰ２に、制
御信号φＣ１をφＣ２に、ビット線対ＢＬ１をＢＬ２
に、それぞれを入替えたことに相当する。基本的な動作
は同一である。
Ｗ１−１が選択された場合の動作について説明は、領域
Ａ２にあるワード線Ｗ２−１、Ｗ２−２、…が選択され
た場合についてもあてはまる。その場合は、上述の動作
の説明のうち、プリチャージ信号φＰ１をφＰ２に、制
御信号φＣ１をφＣ２に、ビット線対ＢＬ１をＢＬ２
に、それぞれを入替えたことに相当する。基本的な動作
は同一である。
【００３２】更に、センスアンプ活性化信号φＳ１およ
びφＳ２を同一波形として説明してきたが、これら信号
の波形は互いに異っていてもよい。例えば、φＳ１によ
り活性化されるセンスアンプに接続されたビット線対か
らの電位差が、φＳ２により活性化されるセンスアンプ
に接続されたビット線対からの電位差の約２倍であるこ
とを考慮してφＳ２を先に入力することにより、センス
アンプの立上りの時間差を小さくすることも可能であ
る。この手法を採用すると、センスアンプがビット線対
からの出力を増幅するための充放電の時間が２つに分割
されるため、メモリセルアレイ全体のピーク電流の増大
の防止が可能となる。
びφＳ２を同一波形として説明してきたが、これら信号
の波形は互いに異っていてもよい。例えば、φＳ１によ
り活性化されるセンスアンプに接続されたビット線対か
らの電位差が、φＳ２により活性化されるセンスアンプ
に接続されたビット線対からの電位差の約２倍であるこ
とを考慮してφＳ２を先に入力することにより、センス
アンプの立上りの時間差を小さくすることも可能であ
る。この手法を採用すると、センスアンプがビット線対
からの出力を増幅するための充放電の時間が２つに分割
されるため、メモリセルアレイ全体のピーク電流の増大
の防止が可能となる。
【００３３】次に、図５を参照すると、本発明の第３の
実施例は、第１の実施例におけるプリチャージ信号φＰ
をφＰ１１およびφＰ１２に置換した以外は第１の実施
例と同じである。すなわちこの実施例は、プリチャージ
信号φＰ１１がビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２
ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂの各各の
片方のビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ３ａ、…およ
びＢＬｍａと電源線ＶＨＬとを接続するプリチャージト
ランジスタＱＰ１ａ、ＱＰ２ａ、ＱＰ３ａ、…の導通を
制御し、一方、プリチャージ信号φＰ１２が他方のビッ
ト線ＢＬ１ｂ、ＢＬ２ｂ、ＢＬ３ｂ、…と電源線ＶＨＬ
とを接続するプリチャージトランジスタＱＰ１ｂ、ＱＰ
２ｂ、ＱＰ３ｂ、…の導通を制御するように構成してあ
る以外はこの第３の実施例は第１の実施例と同一である
のでこれ以上の詳細な説明は省略する。
実施例は、第１の実施例におけるプリチャージ信号φＰ
をφＰ１１およびφＰ１２に置換した以外は第１の実施
例と同じである。すなわちこの実施例は、プリチャージ
信号φＰ１１がビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２
ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂの各各の
片方のビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ３ａ、…およ
びＢＬｍａと電源線ＶＨＬとを接続するプリチャージト
ランジスタＱＰ１ａ、ＱＰ２ａ、ＱＰ３ａ、…の導通を
制御し、一方、プリチャージ信号φＰ１２が他方のビッ
ト線ＢＬ１ｂ、ＢＬ２ｂ、ＢＬ３ｂ、…と電源線ＶＨＬ
とを接続するプリチャージトランジスタＱＰ１ｂ、ＱＰ
２ｂ、ＱＰ３ｂ、…の導通を制御するように構成してあ
る以外はこの第３の実施例は第１の実施例と同一である
のでこれ以上の詳細な説明は省略する。
【００３４】次に、図６を参照し、領域Ａ１にあるワー
ド線Ｗ１−１が選択された場合を例にとって説明する。
ド線Ｗ１−１が選択された場合を例にとって説明する。
【００３５】ワード線Ｗ１−１が選択されるのに伴い行
デコーダ（図示せず）の情報に基づいて発生するプリチ
ャージ信号φＰ１１がハイレベルからロウレベルに変化
し、プリチャージトランジスタＱＰ１ａ、ＱＰ２ａ、Ｑ
Ｐ３ａ、…がオフ状態となるので、それぞれのビット線
対のうち一方のビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ３
ａ、…およびＢＬｍａが電源線ＶＨＬと電気的に切り離
される。
デコーダ（図示せず）の情報に基づいて発生するプリチ
ャージ信号φＰ１１がハイレベルからロウレベルに変化
し、プリチャージトランジスタＱＰ１ａ、ＱＰ２ａ、Ｑ
Ｐ３ａ、…がオフ状態となるので、それぞれのビット線
対のうち一方のビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ３
ａ、…およびＢＬｍａが電源線ＶＨＬと電気的に切り離
される。
【００３６】次に、ワード線Ｗ１−１が選択され、その
電位がハイレベルとなる。選択されたワード線Ｗ１−１
に接続されているメモリセルＭＣの格納データは一方の
ビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ３ａ、…およびＢＬ
ｍａの電位に反映される（図６の時刻ｔ６１）。
電位がハイレベルとなる。選択されたワード線Ｗ１−１
に接続されているメモリセルＭＣの格納データは一方の
ビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ３ａ、…およびＢＬ
ｍａの電位に反映される（図６の時刻ｔ６１）。
【００３７】次に、制御信号φＣがハイレベルからロウ
レベルに変化することにより、トランスファーゲートト
ランジスタＱ１ａ／Ｑ１ｂ、Ｑ２ａ／Ｑ２ｂ、…がすべ
てオフするので、すべてのビット線対は領域Ａ１の部分
と領域Ａ２の部分とに切離される。
レベルに変化することにより、トランスファーゲートト
ランジスタＱ１ａ／Ｑ１ｂ、Ｑ２ａ／Ｑ２ｂ、…がすべ
てオフするので、すべてのビット線対は領域Ａ１の部分
と領域Ａ２の部分とに切離される。
【００３８】次に、センスアンプ活性化信号φＳがハイ
レベルとなりすべてのセンスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３…、ＳＡｍが活性化され、それらセンスアンプにそ
れぞれ接続されているビット線対ＢＬ１ａ／ＢＬ１ｂ、
ＢＬ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂの
電位差を増幅する。この時、ビット線対はそれぞれトラ
ンスファーゲートトランジスタＱ１ａ／Ｑ１ｂ、Ｑ２ａ
／Ｑ２ｂ、…により二分されているので、センスアンプ
ＳＡ１乃至ＳＡｍはビット線対の各各の半分の部分から
の電位差だけを増幅する。センスアンプから上述のとお
り切り離されているビット線対部分うち各ビット線対の
片方、すなわちビット線ＢＬ１ｂ、ＢＬ２ｂ、ＢＬ３
ｂ、…は電源電位ＶＨに固定されている。この状態で
は、プリチャージ信号φＰ１２はハイレベルにあるの
で、プリチャージトランジスタＢＬ１ｂ、ＢＬ２ｂ、Ｂ
Ｌ３ｂ、…は導通状態にあり、これらのトランジスタを
通して定電位ＶＨがビット線、すなわち領域Ａ１にある
ビット線ＢＬ２ｂ、ＢＬ４ｂの部分、領域Ａ２のビット
線ＢＬ１ｂ、ＢＬ３ｂの部分にそれぞれ供給される。従
って、センスアンプ活性化信号φＳがハイレベルとなっ
た直後において、センスアンプと接続状態にあるビット
線対部分と相隣るビット線対の片方、すなわち、ビット
線ＢＬ１ｂ、ＢＬ２ｂ、ＢＬ３ｂ、…は定電位ＶＨに維
持されるので、これらビット線が上述のクロストークの
悪影響を防止する。
レベルとなりすべてのセンスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３…、ＳＡｍが活性化され、それらセンスアンプにそ
れぞれ接続されているビット線対ＢＬ１ａ／ＢＬ１ｂ、
ＢＬ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂの
電位差を増幅する。この時、ビット線対はそれぞれトラ
ンスファーゲートトランジスタＱ１ａ／Ｑ１ｂ、Ｑ２ａ
／Ｑ２ｂ、…により二分されているので、センスアンプ
ＳＡ１乃至ＳＡｍはビット線対の各各の半分の部分から
の電位差だけを増幅する。センスアンプから上述のとお
り切り離されているビット線対部分うち各ビット線対の
片方、すなわちビット線ＢＬ１ｂ、ＢＬ２ｂ、ＢＬ３
ｂ、…は電源電位ＶＨに固定されている。この状態で
は、プリチャージ信号φＰ１２はハイレベルにあるの
で、プリチャージトランジスタＢＬ１ｂ、ＢＬ２ｂ、Ｂ
Ｌ３ｂ、…は導通状態にあり、これらのトランジスタを
通して定電位ＶＨがビット線、すなわち領域Ａ１にある
ビット線ＢＬ２ｂ、ＢＬ４ｂの部分、領域Ａ２のビット
線ＢＬ１ｂ、ＢＬ３ｂの部分にそれぞれ供給される。従
って、センスアンプ活性化信号φＳがハイレベルとなっ
た直後において、センスアンプと接続状態にあるビット
線対部分と相隣るビット線対の片方、すなわち、ビット
線ＢＬ１ｂ、ＢＬ２ｂ、ＢＬ３ｂ、…は定電位ＶＨに維
持されるので、これらビット線が上述のクロストークの
悪影響を防止する。
【００３９】センスアンプＳＡ１乃至ＳＡｍによりビッ
ト線対の電位差が十分に増幅され、プリチャージ信号φ
Ｐ１２がロウレベルとなり、すべてのビット線が電源線
ＶＨＬから切り離された後、制御信号φＣがハイレベル
となり二分されていたビット線ＢＬ１ａ／ＢＬ１ｂ、Ｂ
Ｌ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂは電
気的に再び接続され、すべてのビット線対の電位差がセ
ンスアンプＳＡ１乃至ＳＡｍにより増幅される。
ト線対の電位差が十分に増幅され、プリチャージ信号φ
Ｐ１２がロウレベルとなり、すべてのビット線が電源線
ＶＨＬから切り離された後、制御信号φＣがハイレベル
となり二分されていたビット線ＢＬ１ａ／ＢＬ１ｂ、Ｂ
Ｌ２ａ／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂは電
気的に再び接続され、すべてのビット線対の電位差がセ
ンスアンプＳＡ１乃至ＳＡｍにより増幅される。
【００４０】これ以降の動作はプリチャージ信号φＰ１
１とφＰ１２とが同時に第１の実施例におけるプリチャ
ージ信号φＰと同じタイミングで同時にハイレベルとな
る点以外はすべておなじであるので説明を省略する。
１とφＰ１２とが同時に第１の実施例におけるプリチャ
ージ信号φＰと同じタイミングで同時にハイレベルとな
る点以外はすべておなじであるので説明を省略する。
【００４１】次に、図７を参照して本発明の第４の実施
例を説明する。上述の第１乃至第３の実施例において、
メモリセルアレイを領域Ａ１およびＡ２の２つに分ける
のに対して、本実施例では、ビット線対の各各について
２個のトランスフアーゲートを備えており、それによっ
てメモリセルアレイをＡ１、Ａ２およびＡ３の３つの領
域に分けている。すなわち、本実施例はメモリセルアレ
イを領域Ａ１とＡ３とを分けるトランスファーゲートト
ランジスタＱ１１ａ、Ｑ１１ｂ、Ｑ１２ａ、Ｑ１２ｂ、
Ｑ１３ａ、Ｑ１３ｂ、…と、領域Ａ３とＡ２とを分ける
トランスファーゲートトランジスタＱ２１ａ、Ｑ２１
ｂ、Ｑ２２ａ、Ｑ２２ｂ、Ｑ２３ａ、Ｑ２３ｂ、…とを
備え、これらのトランジスタの導通を制御信号φＣ１、
φＣ２、φＣ３およびφＣ４により制御して、上述のプ
リチャージ信号φＰＣ１乃至φＰＣ４の供給を受けるよ
うに構成されている。この変形が加えられた以外は本実
施例は第１の実施例と同一であるので回路構成に関する
これ以上の詳細な説明は省略する。
例を説明する。上述の第１乃至第３の実施例において、
メモリセルアレイを領域Ａ１およびＡ２の２つに分ける
のに対して、本実施例では、ビット線対の各各について
２個のトランスフアーゲートを備えており、それによっ
てメモリセルアレイをＡ１、Ａ２およびＡ３の３つの領
域に分けている。すなわち、本実施例はメモリセルアレ
イを領域Ａ１とＡ３とを分けるトランスファーゲートト
ランジスタＱ１１ａ、Ｑ１１ｂ、Ｑ１２ａ、Ｑ１２ｂ、
Ｑ１３ａ、Ｑ１３ｂ、…と、領域Ａ３とＡ２とを分ける
トランスファーゲートトランジスタＱ２１ａ、Ｑ２１
ｂ、Ｑ２２ａ、Ｑ２２ｂ、Ｑ２３ａ、Ｑ２３ｂ、…とを
備え、これらのトランジスタの導通を制御信号φＣ１、
φＣ２、φＣ３およびφＣ４により制御して、上述のプ
リチャージ信号φＰＣ１乃至φＰＣ４の供給を受けるよ
うに構成されている。この変形が加えられた以外は本実
施例は第１の実施例と同一であるので回路構成に関する
これ以上の詳細な説明は省略する。
【００４２】次に、図８を参照し、まず領域Ａ１にある
ワード線Ｗ１−１が選択された場合を例にとってこの実
施例の動作を説明する。まずプリチャージ信号φＰがハ
イレベルからロウレベルに変化し、すべてのビット線対
ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、および
ＢＬｍａ／ＢＬｍｂが電源線ＶＨＬと切り離される。
ワード線Ｗ１−１が選択された場合を例にとってこの実
施例の動作を説明する。まずプリチャージ信号φＰがハ
イレベルからロウレベルに変化し、すべてのビット線対
ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ、…、および
ＢＬｍａ／ＢＬｍｂが電源線ＶＨＬと切り離される。
【００４３】次に、ワード線Ｗ１−１が選択されるのに
伴い行デコーダ（図示せず）の情報に基づいて発生する
制御信号φＣ１がハイレベルからロウレベルに変化する
ことにより、トランスファーゲートトランジスタＱ１１
ａ／Ｑ１１ｂ、Ｑ１３ａ／Ｑ１３ｂ、…がオフになるの
で、ビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ３ａ／ＢＬ３
ｂ、…は領域Ａ１の中にある部分すなわち全体の１／３
だけがセンスアンプと電気的に接続され、他の領域Ａ２
およびＡ３の中にある部分すなわち全体の２／３の部分
はセンスアンプから切り離される。
伴い行デコーダ（図示せず）の情報に基づいて発生する
制御信号φＣ１がハイレベルからロウレベルに変化する
ことにより、トランスファーゲートトランジスタＱ１１
ａ／Ｑ１１ｂ、Ｑ１３ａ／Ｑ１３ｂ、…がオフになるの
で、ビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ３ａ／ＢＬ３
ｂ、…は領域Ａ１の中にある部分すなわち全体の１／３
だけがセンスアンプと電気的に接続され、他の領域Ａ２
およびＡ３の中にある部分すなわち全体の２／３の部分
はセンスアンプから切り離される。
【００４４】次に、ワード線Ｗ１−１が選択され、その
電位がハイレベルとなる。その状態において、選択され
たワード線Ｗ１−１に接続されているメモリセルＭＣの
格納データはビット線対の各各の電位差に反映される
が、トランスファーゲートトランジスタＱ１１ａ／Ｑ１
１ｂ、Ｑ１３ａ／Ｑ１３ｂ、…によりセンスアンプから
切離された上記２／３の部分ではビット線対の電位はＶ
Ｈに維持される（図８のＢＬ１（Ａ２、Ａ３））。
電位がハイレベルとなる。その状態において、選択され
たワード線Ｗ１−１に接続されているメモリセルＭＣの
格納データはビット線対の各各の電位差に反映される
が、トランスファーゲートトランジスタＱ１１ａ／Ｑ１
１ｂ、Ｑ１３ａ／Ｑ１３ｂ、…によりセンスアンプから
切離された上記２／３の部分ではビット線対の電位はＶ
Ｈに維持される（図８のＢＬ１（Ａ２、Ａ３））。
【００４５】次に、制御信号φＣ４がロウレベルとな
り、トランスファーゲートトランジスタＱ２２ａ／Ｑ２
２ｂ、Ｑ２４ａ／Ｑ２４ｂ、…がオフとなり、ビット線
対ＢＬ２ａ／ＢＬ２ｂ、ＢＬ４ａ／ＢＬ４ｂ、…の全体
の１／３にあたる領域Ａ２の部分だけがセンスアンプＳ
Ａ２、ＳＡ４、…と接続され、残り２／３の部分はセン
スアンプから切り離される。
り、トランスファーゲートトランジスタＱ２２ａ／Ｑ２
２ｂ、Ｑ２４ａ／Ｑ２４ｂ、…がオフとなり、ビット線
対ＢＬ２ａ／ＢＬ２ｂ、ＢＬ４ａ／ＢＬ４ｂ、…の全体
の１／３にあたる領域Ａ２の部分だけがセンスアンプＳ
Ａ２、ＳＡ４、…と接続され、残り２／３の部分はセン
スアンプから切り離される。
【００４６】この時点ですべてのビット線対各各の実効
的長さはトランスファーゲートトランジスタＱ１１ａ／
Ｑ１１ｂ、Ｑ１３ａ／Ｑ１３ｂ、…および、Ｑ２２ａ／
Ｑ２２ｂ、Ｑ２４ａ／Ｑ２４ｂ…により、１／３とな
る。この状態でセンスアンプ活性化信号φＳがハイレベ
ルとなりすべてのセンスアンプＳＡ１乃至ＳＡｍが活性
化され、上記実効的長さである１／３のビット線対部分
からの電位差を増幅する。
的長さはトランスファーゲートトランジスタＱ１１ａ／
Ｑ１１ｂ、Ｑ１３ａ／Ｑ１３ｂ、…および、Ｑ２２ａ／
Ｑ２２ｂ、Ｑ２４ａ／Ｑ２４ｂ…により、１／３とな
る。この状態でセンスアンプ活性化信号φＳがハイレベ
ルとなりすべてのセンスアンプＳＡ１乃至ＳＡｍが活性
化され、上記実効的長さである１／３のビット線対部分
からの電位差を増幅する。
【００４７】次に、制御信号φＣ４がハイレベルとな
り、トランスファーゲートトランジスタＱ２２ａ／Ｑ２
２ｂ、Ｑ２４ａ／Ｑ２４ｂ、…がオンとなるので、ビッ
ト線対ＢＬ２ａ／ＢＬ２ｂ、ＢＬ４ａ／ＢＬ４ｂ、…の
上記２／３の領域、すなわち領域領域Ａ１およびＡ３の
部分のビット線対からの出力が増幅される。その際、ビ
ット線対の電位は１／３Ｖｃｃだけ変動するがすぐに電
圧レベルＶｃｃおよびＧＮＤに戻る（図８のＢＬ２（Ａ
２、Ａ３）およびＢＬ２（Ａ１））。
り、トランスファーゲートトランジスタＱ２２ａ／Ｑ２
２ｂ、Ｑ２４ａ／Ｑ２４ｂ、…がオンとなるので、ビッ
ト線対ＢＬ２ａ／ＢＬ２ｂ、ＢＬ４ａ／ＢＬ４ｂ、…の
上記２／３の領域、すなわち領域領域Ａ１およびＡ３の
部分のビット線対からの出力が増幅される。その際、ビ
ット線対の電位は１／３Ｖｃｃだけ変動するがすぐに電
圧レベルＶｃｃおよびＧＮＤに戻る（図８のＢＬ２（Ａ
２、Ａ３）およびＢＬ２（Ａ１））。
【００４８】一方、ビット線対ＢＬ１ａ／ＢＬ１ｂ、Ｂ
Ｌ３ａ／ＢＬ３ｂ、…は制御信号φＣ１がその時点でロ
ウレベルのままであるので同ビット線対の領域Ａ２、Ａ
３の部分は電位ＶＨに維持され、領域Ａ１の部分の電位
変化もない（図８のＢＬ１（Ａ１）とＢＬ１（Ａ２、Ａ
３））。
Ｌ３ａ／ＢＬ３ｂ、…は制御信号φＣ１がその時点でロ
ウレベルのままであるので同ビット線対の領域Ａ２、Ａ
３の部分は電位ＶＨに維持され、領域Ａ１の部分の電位
変化もない（図８のＢＬ１（Ａ１）とＢＬ１（Ａ２、Ａ
３））。
【００４９】これ以降の動作は制御信号φＣ１がセンス
アンプ活性化信号φＳの立下りと同期して立上る点以外
は図２を考慮して述べた第１の実施例と同一であるので
これ以上の動作説明は省略する（尚、上述の動作におい
て、制御信号φＣ２およびφＣ３はハイレベルを維持し
ている）。
アンプ活性化信号φＳの立下りと同期して立上る点以外
は図２を考慮して述べた第１の実施例と同一であるので
これ以上の動作説明は省略する（尚、上述の動作におい
て、制御信号φＣ２およびφＣ３はハイレベルを維持し
ている）。
【００５０】本実施例に関する上述の説明は領域Ａ２の
ワード線Ｗ２−１、…、およびＷ２−ｎが選択される場
合にも当てはまる。その場合は、上述の説明の制御信号
φＣ１をφＣ３に、制御信号φＣ４をφＣ２にそれぞれ
置換したことに相当す。
ワード線Ｗ２−１、…、およびＷ２−ｎが選択される場
合にも当てはまる。その場合は、上述の説明の制御信号
φＣ１をφＣ３に、制御信号φＣ４をφＣ２にそれぞれ
置換したことに相当す。
【００５１】次に、図９を参照して領域Ａ３のワード線
Ｗ３−１が選択された場合について本実施例の動作を説
明する。まずプリチャージ信号φＰがロウレベルに変化
し、すべてのビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ
／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂが電源線Ｖ
ＨＬと切り離される。
Ｗ３−１が選択された場合について本実施例の動作を説
明する。まずプリチャージ信号φＰがロウレベルに変化
し、すべてのビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ
／ＢＬ２ｂ、…、およびＢＬｍａ／ＢＬｍｂが電源線Ｖ
ＨＬと切り離される。
【００５２】次に、ワード線Ｗ３−１の選択に伴ない制
御信号φＣ２およびφＣ３がハイレベルからロウレベル
に変化すると、トランスファーゲートトランジスタＱ１
２ａ／Ｑ１２ｂ、Ｑ１４ａ／Ｑ１４ｂ、…およびＱ２１
ａ／Ｑ２１ｂ、Ｑ２３ａ／Ｑ２３ｂ、…がオフ状態とな
る。従って、ビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ３ａ
／ＢＬ３ｂ、…のうち領域Ａ１およびＡ３の中にある部
分がセンスアンプと接続され、ビット線対ＢＬ２ａ／Ｂ
Ｌ２ｂ、ＢＬ４ａ／ＢＬ４ｂ、…のうち領域Ａ２および
Ａ３の中にある部分が同様にセンスアンプと接続され、
それ以外のビット線対部分、すなわち残りれ他の１／３
の部分はセンスアンプから切り離される。
御信号φＣ２およびφＣ３がハイレベルからロウレベル
に変化すると、トランスファーゲートトランジスタＱ１
２ａ／Ｑ１２ｂ、Ｑ１４ａ／Ｑ１４ｂ、…およびＱ２１
ａ／Ｑ２１ｂ、Ｑ２３ａ／Ｑ２３ｂ、…がオフ状態とな
る。従って、ビット線対ＢＬ１ａ／ＢＬ１ｂ、ＢＬ３ａ
／ＢＬ３ｂ、…のうち領域Ａ１およびＡ３の中にある部
分がセンスアンプと接続され、ビット線対ＢＬ２ａ／Ｂ
Ｌ２ｂ、ＢＬ４ａ／ＢＬ４ｂ、…のうち領域Ａ２および
Ａ３の中にある部分が同様にセンスアンプと接続され、
それ以外のビット線対部分、すなわち残りれ他の１／３
の部分はセンスアンプから切り離される。
【００５３】次に、ワード線Ｗ３−１が選択され、その
電位がハイレベルとなる。このワード線Ｗ３−１に接続
されているメモリセルＭＣに格納されたデータが上記実
効長２／３のビット線対の電位差に反映される。上記ビ
ット線対の各各の残りの部分、すわわち上記実効長１／
３の部分は電位はＶＨに維持される（図８のＢＬ１（Ａ
２）、ＢＬ２（Ａ１））。
電位がハイレベルとなる。このワード線Ｗ３−１に接続
されているメモリセルＭＣに格納されたデータが上記実
効長２／３のビット線対の電位差に反映される。上記ビ
ット線対の各各の残りの部分、すわわち上記実効長１／
３の部分は電位はＶＨに維持される（図８のＢＬ１（Ａ
２）、ＢＬ２（Ａ１））。
【００５４】次に、センスアンプ活性化信号φＳがハイ
レベルとなりすべてのセンスアンプＳＡ１乃至ＳＡｍが
活性化され、上記実効長２／３のビット線対からの電位
差がそれらビット線対に接続されているセンスアンプに
より増幅される。
レベルとなりすべてのセンスアンプＳＡ１乃至ＳＡｍが
活性化され、上記実効長２／３のビット線対からの電位
差がそれらビット線対に接続されているセンスアンプに
より増幅される。
【００５５】これ以降の動作は制御信号φＣ２がセンス
アンプ活性化信号φＳの立下りと同時に立上る点以外
は、第１の実施例に関する第２図の説明と同じであるた
め、これ以上の動作説明は省略する。
アンプ活性化信号φＳの立下りと同時に立上る点以外
は、第１の実施例に関する第２図の説明と同じであるた
め、これ以上の動作説明は省略する。
【００５６】上述のとおり、本実施例は、メモリセルア
レイを３つの領域に分割し、センスアンプ活性化信号が
ハイレベルとなった直後に発生する隣接ビット線対間と
クロストークの悪影響を防止している。
レイを３つの領域に分割し、センスアンプ活性化信号が
ハイレベルとなった直後に発生する隣接ビット線対間と
クロストークの悪影響を防止している。
【００５７】尚、本実施例はプリチャージ信号φＰを第
３の実施例と同様にビット線対間毎に異なる信号とする
ことによって第３の実施例と同じ作用効果を得ることが
可能である。
３の実施例と同様にビット線対間毎に異なる信号とする
ことによって第３の実施例と同じ作用効果を得ることが
可能である。
【００５８】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、１つのセンスアンプと電気的接続状態にあ
るビット線対部分に相隣るビット線対部分はそのセンス
アンプから電気的に切り離された状態にあるので、セン
スアンプ活性化信号のレベル変化の直後において、その
１つのセンスアンプが上記相隣るビット線対からのクロ
ストークの悪影響を受けることがなくなる。
モリ装置は、１つのセンスアンプと電気的接続状態にあ
るビット線対部分に相隣るビット線対部分はそのセンス
アンプから電気的に切り離された状態にあるので、セン
スアンプ活性化信号のレベル変化の直後において、その
１つのセンスアンプが上記相隣るビット線対からのクロ
ストークの悪影響を受けることがなくなる。
【図１】本発明の第１の実施例である半導体メモリ装置
の回路図である。
の回路図である。
【図２】図１に示す半導体メモリ装置の動作を説明する
ための波形図である。
ための波形図である。
【図３】本発明の第２の実施例である半導体メモリ装置
の回路図である。
の回路図である。
【図４】図３に示す半導体メモリ装置の動作を説明する
ための波形図である。
ための波形図である。
【図５】本発明の第３の実施例である半導体メモリ装置
の回路図である。
の回路図である。
【図６】図５に示す半導体メモリ装置の動作を説明する
ための波形図である。
ための波形図である。
【図７】本発明の第４の実施例である半導体メモリ装置
の回路図である。
の回路図である。
【図８】図７に示す半導体メモリ装置の動作を説明する
ための波形図である。
ための波形図である。
【図９】図７に示す半導体メモリ装置の動作を説明する
ための波形図である。
ための波形図である。
ＭＣ メモリセル ＢＬ１ａ／ＢＬ１ｂ、ＢＬ２ａ／ＢＬ２ｂ ビット線 ＳＡ１、ＳＡ２ センスアンプ φＳ センスアンプ活性化信号 φＣ 制御信号 Ｑ１ａ／Ｑ１ｂ、Ｑ２ａ／Ｑ２ｂ トランスファーゲ
ートトランジスタ ＱＰ１ａ／ＱＰ１ｂ、ＱＰ２ａ／ＱＰ２ｂ プリチャ
ージトランジスタ
ートトランジスタ ＱＰ１ａ／ＱＰ１ｂ、ＱＰ２ａ／ＱＰ２ｂ プリチャ
ージトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4096
Claims (8)
- 【請求項１】 行・列両方向にアレイ状に配置された複
数のメモリセルとこれらメモリセルを列ごとに共通にそ
れぞれ接続する複数のビット線対および行ごとに共通に
それぞれ接続するワード線とを含むメモリセルアレイ
と、前記ビット線対の各々にそのビット線対の一端に接
続され活性化信号に応じて前記ビット線対間の電位差を
増幅するセンスアンプと、共通の制御信号に応じて前記
複数のビット線の各々を少なくとも二つの部分に分割す
るか否かを制御するトランスファーゲート手段とを有
し、前記ビット線対のうち奇数番目の前記列に属するも
のについては前記センスアンプが前記ビット線対の一方
の端部に配置され偶数番目の前記列に属するものについ
ては前記センスアンプが前記ビット線対の他方の端部に
配置された半導体メモリ装置であって、前記ワード線の
選択後且つ前記センスアンプを動作させる前に、前記ト
ランスファー手段によって前記複数のビット線の各々を
分割することを特徴とする半導体メモリ装置。 - 【請求項２】 定電位を供給する電源線と、前記ビット
線対の一方のビット線と前記電源線との間に設けられ第
１のプリチャージ信号に応じて導通する第１の接続手段
と、前記ビット線対の他方のビット線と前記電源線との
間に設けられ第２のプリチャージ信号に応じて導通する
第２の接続手段とを更に有し、前記ビット線対の前記一
方のビット線に接続されたメモリセルを選択する場合に
は、前記ワード線の選択前に、前記第１の接続手段を前
記第１のプリチャージ信号によって非導通状態とし、前
記ワード線の選択後且つ前記センスアンプの動作後に、
前記第２の接続手段を前記第２のプリチャージ信号によ
り非導通状態とすることを特徴とする請求項１記載の半
導体メモリ装置。 - 【請求項３】 アレイ状に設けられた複数のメモリセル
と、夫々が前記メモリセルに対応して接続された複数の
ビット線対と、夫々が前記メモリセルに対応して接続さ
れた複数のワード線と、前記複数のビット線対に接続さ
れるとともに互いに隣接しないように前記ビット線対の
一端及び他端のいずれかの端部に接続され前記ビット線
対の電位差を増幅するセンスアンプと、前記センスアン
プが前記一端に接続されたビット線対のビット線各々を
少なくとも二つの部分に分割するために設けられ第１の
制御信号に基づき導通／非導通が制御される第１の トラ
ンスファーゲート手段と、前記センスアンプが前記他端
に接続されたビット線対のビット線各々を少なくとも二
つの部分に分割するために設けられ第２の制御信号に基
づき導通／非導通が制御される第２のトランスファーゲ
ート手段とを備えた半導体メモリ装置であって、前記第
１及び第２のトランスファーゲート手段と前記ビット線
対の前記一端との間に存在するワード線を選択する場合
には、該ワード線の選択前に前記第１の制御信号に応答
して前記第１のトランスファーゲート手段を非導通状態
とし、該ワード線の選択後に前記第２の制御信号に応答
して前記第２のトランスファーゲート手段を非導通状態
とし、かかる後に前記センスアンプを活性化することを
特徴とする半導体メモリ装置。 - 【請求項４】 前記センスアンプを活性化するときは、
前記ビット線対の前記一端に接続されたセンスアンプよ
りも先に前記ビット線対の前記他端に接続されたセンス
アンプを活性化することを特徴とする請求項３記載の半
導体メモリ装置。 - 【請求項５】 定電位を供給する電源線と、前記一端に
センスアンプが接続されたビット線対と前記電源線との
間に設けられ第１のプリチャージ信号に応じて導通する
第１の接続手段と、前記他端にセンスアンプが接続され
たビット線対と前記電源線との間に設けられ第２のプリ
チャージ信号に応じて導通する第２の接続手段とを備
え、前記第１のプリチャージ信号は前記第１の接続手段
を導通状態となるように制御し、前記第２のプリチャー
ジ信号は前記第２の接続手段を前記第１のトランスファ
ーゲート手段が非導通状態であるときに非導通状態とな
るように制御することを特徴とする請求項３又は４記載
の半導体メモリ装置。 - 【請求項６】 第１及び第２のビット線対と、複数のワ
ード線と、夫々が前記第１及び第２のビット線対と複数
のワード線との交点に設けられた複数のメモリセルと、
前記第１のビット線対の一端に設けられた第１のセンス
アンプと、前記第２のビット線対の他端に設けられた第
２のセンスアンプと、前記第１のビット線対を分割する
第１のトランスファーゲートと、前記第２のビット線対
を分割する第２のトランスファーゲートとを備え、 前記第１及び第２のビット線の全体がプリチャージされ
た状態で前記複数のワード線のうち一つのワード線を選
択して前記第１及び第２のビット線対の電位がそ れぞれ
対応するメモリセルに格納されたデータに対応して変化
した後、前記第１及び第２のトランスファーゲートが非
導通に変化し、その後前記第１及び第２のセンスアンプ
が活性化することを特徴とする半導体メモリ装置。 - 【請求項７】前記第１のビット線対の他端に設けられた
第１のプリチャージ回路と、前記第２のビット線対の一
端に設けられた第２のプリチャージ回路とを更に備え、 前記第１及び第２のビット線の全体がプリチャージされ
た状態で前記第１のトランスファーゲートを非導通に変
化させ、前記第２のプリチャージ回路を非活性にし、そ
の後、前記一つのワード線を選択して、前記第１のビッ
ト線対のうち前記第１のセンスアンプ及び前記第１のト
ランスファーゲートの間に設けられたメモリセル並びに
前記第２のビット線対のうち前記第２のプリチャージ回
路及び前記第２のトランスファーゲートの間に設けられ
たメモリセルのデータが前記第１及び第２のビット線対
にそれぞれ読み出された後、前記第２のトランスファー
ゲートが非導通に変化し、その後前記第１及び第２のセ
ンスアンプが活性化することを特徴とする請求項６記載
の半導体メモリ装置。 - 【請求項８】 複数のワード線と、夫々が前記第１及び
第２のビット線対と複数のワード線との交点に設けられ
た複数のメモリセルと、前記第１のビット線対の一端に
設けられた第１のセンスアンプと、前記第２のビット線
対の他端に設けられた第２のセンスアンプと、前記第１
のビット線対を分割する第１のトランスファーゲート
と、前記第２のビット線対を分割する第２のトランスフ
ァーゲートと、前記第１のビット線対の他端に設けられ
前記第１のビット線対のうち一方のビット線に接続され
た第１のプリチャージトランジスタと、前記第１のビッ
ト線対の他端に設けられ前記第１のビット線対のうち他
方のビット線に接続された第２のプリチャージトランジ
スタと、前記第２のビット線対の一端に設けられ前記第
２のビット線対のうち一方のビット線に接続された第３
のプリチャージトランジスタと、前記第１のビット線対
の一端に設けられ前記第２のビット線対のうち他方のビ
ット線に接続された第４のプリチャージトランジスタと
を備え、前記第１及び第２のビット線の全体がプリチャ
ージされた状態で前記第２及び第４のプリチャージトラ
ンジスタを導通にしたまま前記第１及び第３のプリチャ
ー ジトランジスタが非導通に変化し、その後、前記一つ
のワード線が選択されて、前記第１のビット線対のうち
前記第１のセンスアンプ及び前記第１のトランスファー
ゲートの間に設けられたメモリセル並びに前記第２のビ
ット線対のうち前記第２のプリチャージ回路及び前記第
２のトランスファーゲートの間に設けられたメモリセル
のデータが前記第１及び第２のビット線対にそれぞれ読
み出された後、前記第１及び第２のトランスファーゲー
トが非導通に変化し、その後前記第１及び第２のセンス
アンプが活性化することを特徴とする半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03242222A JP3089731B2 (ja) | 1990-09-29 | 1991-09-24 | 半導体メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26149590 | 1990-09-29 | ||
| JP2-261495 | 1990-09-29 | ||
| JP03242222A JP3089731B2 (ja) | 1990-09-29 | 1991-09-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052871A JPH052871A (ja) | 1993-01-08 |
| JP3089731B2 true JP3089731B2 (ja) | 2000-09-18 |
Family
ID=26535674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03242222A Expired - Fee Related JP3089731B2 (ja) | 1990-09-29 | 1991-09-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089731B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2783271B2 (ja) * | 1995-01-30 | 1998-08-06 | 日本電気株式会社 | 半導体記憶装置 |
| US9761312B1 (en) * | 2016-03-16 | 2017-09-12 | Micron Technology, Inc. | FeRAM-DRAM hybrid memory |
-
1991
- 1991-09-24 JP JP03242222A patent/JP3089731B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH052871A (ja) | 1993-01-08 |
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