JP2745251B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2745251B2
JP2745251B2 JP3140136A JP14013691A JP2745251B2 JP 2745251 B2 JP2745251 B2 JP 2745251B2 JP 3140136 A JP3140136 A JP 3140136A JP 14013691 A JP14013691 A JP 14013691A JP 2745251 B2 JP2745251 B2 JP 2745251B2
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、ビット線から出力されたデータ信号
を伝送するための信号伝送線のイコライズタイミングの
改善に関する。
【０００２】
【従来の技術】近年、半導体メモリが様々な機器におい
て用いられるようになり、様々な機能が要求されるよう
になった。すなわち、半導体メモリは、基本的に、与え
られた（または予め定められた）データをストアし、か
つストアされたデータを読出すための機能を有するので
あるが、これに加えて、アクセスのための追加の機能が
必要となった。特に、映像信号または画像信号処理を高
速で行なうため、シリアルアクセス、すなわちデータ信
号のシリアル読出および／またはシリアル書込が必要と
なった。
【０００３】シリアルアクセス機能を有するランダムア
クセスメモリ（ＲＡＭ）として、たとえばフィールドメ
モリおよびビデオＲＡＭが知られる。フィールドメモリ
では、与えられたデータ信号がシリアルにメモリセルに
書込まれ、ストアされたデータ信号が書込まれた順序で
読出される。１つのフィールドメモリは、たとえばテレ
ビジョンの１画面のデジタル画素信号をストアできるメ
モリ容量を有しているので、映像信号処理のための遅延
回路としてしばしば用いられる。
【０００４】ビデオＲＡＭは、ランダムアクセスポート
およびシリアルアクセスポートを有する。ランダムアク
セスポートを介して、与えられたデータ信号が外部的に
指定されたメモリセルにストアされ、ストアされたデー
タ信号が外部的に指定されたメモリセルから読出され
る。他方、シリアルアクセスポートを介して与えられた
データ信号が外部的に指定されたメモリセル行にシリア
ルにストアされ、ストアされたデータ信号が外部的に指
定されたメモリセル行からシリアルに読出される。画像
信号処理を高速に実行するため、ランダムアクセスポー
トは、頻繁に使用され、一方、シリアルアクセスポート
は、処理された、すなわちストアされた画素信号をＣＲ
Ｔのような画像表示装置に高速で供給するために使用さ
れる。
【０００５】さらには、ＲＡＭではないが、与えられた
データ信号をシリアルにストアし、ストアされたデータ
信号をストアされた順序でシリアルに読出すためのファ
ーストインファーストアウト（ＦＩＦＯ）メモリも知ら
れる。
【０００６】上記の半導体メモリは、シリアルアクセ
ス、特にメモリセルにストアされたデータ信号をシリア
ルに読出すための機能を有する点で共通していることが
指摘される。この発明は、一般に半導体メモリ、特にシ
リアルアクセス機能を有するシリアルアクセスメモリに
適用可能であるが、以下では、説明を簡単にするため、
一例としてフィールドメモリについてのみ記載する。
【０００７】フィールドメモリは、テレビ技術およびビ
デオテープレコーダ（ＶＴＲ）などにおける映像信号ま
たは画像信号処理の目的で頻繁に使用されている。たと
えば、映像信号はＡ／Ｄ変換器によりデジタル信号に変
換された後、シリアルアクセスメモリ内に一旦ストアさ
れる。ストアされた映像データに対し、様々な画像処理
が行なわれ、画像表示におけるノイズリラクションおよ
びインタレース表示などの機能が実現される。上記の画
像処理を行なうのに、近年フィールドメモリを用いたよ
り高い処理速度での画像処理がますます要求されてお
り、したがって、シリアルアクセスメモリの動作速度に
おける改善も強く望まれている。たとえば、最近では、
ストアされたデータをシリアルに読出すために使用され
るシリアルアウトクロック信号のサイクルタイムとし
て、３０ｎｓ以下の時間が要求されるようになってきて
いる。一方では、１０ｎｓのサイクルタイムを有するも
のまで開発されてきている。つまり、画像処理における
高速処理の要求が増加するにつれて、シリアルアクセス
メモリの動作速度が近年より高くなっており、今後もま
すます高くなるであろうことが予測される。
【０００８】図４は、この発明の背景を示すフィールド
メモリのブロック図である。図４を参照して、このフィ
ールドメモリは、行および列に配設された多数のメモリ
セルを含むメモリセルアレイ１と、外部的に指定された
メモリセル行を選択するための行デコーダ２と、外部的
に指定されたメモリセル列を選択するための列デコーダ
３と、メモリセルから読出されたデータ信号を増幅する
ためのセンスアンプ７とを含む。データ入力のためのシ
リアルセレクタ８が列デコーダ３に接続される。
【０００９】書込動作において、入力バッファ９は、外
部的に与えられるシリアル入力データＳＩＤ１ないしＳ
ＩＤ６を受け、受けたデータをデータレジスタ１０に与
える。データレジスタ１０は、与えられたパラレルデー
タを保持し、シリアルセレクタ８から発生された出力信
号に応答して、保持されたデータをメモリセルアレイ１
に与える。行デコーダ２は、外部的に与えられるアドレ
ス信号により指定された１つのワード線を選択するの
で、データレジスタ１０から与えられたデータが１つの
メモリセル行に書込まれる。
【００１０】読出動作において、行デコーダ２が外部的
に与えられたアドレス信号により指定された１つのワー
ド線を選択する。したがって、選択されたワード線に接
続されたメモリセル行にストアされたデータ信号がビッ
ト線（図示せず）に与えられ、センスアンプ７により増
幅される。センスアンプ７により増幅されたパラレルデ
ータ信号は、データレジスタ４に与えられ、そこで保持
される。シリアルセレクタ５は、外部的に与えられるシ
リアル出力クロック信号ＳＯＣに応答して、データレジ
スタ４内に設けられたラッチ回路を順次選択する。すな
わち、データレジスタ４は、シリアルセレクタ５から発
生されるシリアル選択信号ＳＳに応答して、保持された
またはラッチされたデータ信号を順次シリアルバスＳＢ
に出力する。出力バッファ６は、シリアルバスＳＢを介
してデータレジスタ４に接続される。したがって、メモ
リセルアレイ１内のメモリセル行から読出されたデータ
信号が、出力バッファ６を介して、シリアル出力データ
ＳＯＤ１ないしＳＯＤ６として出力される。
【００１１】フィールドメモリ内の他の回路について以
下に簡単に説明する。命令／アドレスバッファ１１は、
外部的に与えられる命令信号ＩＲ１ないしＩＲ７／アド
レス信号Ａ０ないしＡ８を受ける。受信されたアドレス
信号Ａ０ないしＡ８は、行デコーダ２，列デコーダ３，
入力用行アドレスカウンタ１２および出力用行アドレス
カウンタ１３に与えられる。行デコーダ２は、アドレス
カウンタ１２または１３からのカウント信号に応答し
て、メモリセル行、すなわちワード線を選択する。行デ
コーダ２は、リフレッシュモードにおいて、リフレッシ
ュ用行アドレスカウンタ１４からのカウント信号にも応
答して、ワード線を選択する。一方、命令／アドレスバ
ッファ１１により受信された命令信号は命令レジスタ１
５内に保持される。命令デコーダ１６は、命令レジスタ
１５内に保持された命令信号を受け、それをデコードす
る。命令デコーダ１６は、この外部的に与えられた命令
に従ってフィールドメモリが動作するための様々な制御
信号を発生する。このフィールドメモリは、上記の回路
を同期して動作させるためのタイミング信号を発生する
タイミング信号発生回路１７を含む。
【００１２】図５は、図４に示したメモリセルアレイ
１，センスアンプ７およびデータレジスタ４の回路図で
ある。図５では、２つのメモリセル列に関連する回路が
示されているが、以下の記載では説明を簡単にするため
に、１つのメモリセル列に関連する回路についてのみ説
明する。図５を参照して、ビット線ＢＬａおよびＢＬｂ
は、互いに反転されたデータ信号を扱い、ビット線対を
構成している。ＮＭＯＳトランジスタＱ１は、ビット線
ホールド信号φ１に応答して動作され、ビット線対ＢＬ
ａ，ＢＬｂを予め定められた電位（Ｖｃｃ／２）にホー
ルドする。すなわち、信号φ２が常に電位Ｖｃｃ／２を
有しているので、トランジスタＱ１のオンにより、ビッ
ト線対ＢＬａ，ＢＬｂが電位Ｖｃｃ／２にもたらされ
る。ＮＭＯＳトランジスタＱ２は、ビット線ＢＬａとＢ
Ｌｂとの間に接続され、イコライズ信号φ３に応答して
ビット線対ＢＬａ，ＢＬｂをイコライズする。ダミーメ
モリセルＤＣ１およびＤＣ２がビット線ＢＬａ，ＢＬｂ
にそれぞれ接続される。スイッチングトランジスタＱ３
およびＱ４は、ダミーワード線信号φ５およびφ４に応
答してそれぞれ動作される。
【００１３】ビット線ＢＬａに接続された２つのメモリ
セルＭＣ１およびＭＣ３と、ビット線ＢＬｂに接続され
た２つのメモリセルＭＣ２およびＭＣ４とが示される。
たとえば、メモリセルＭＣ１は、スイッチングのための
ＮＭＯＳトランジスタＱ５と、データ信号をストアする
ためのキャパシタＣ３とを含む。トランジスタＱ５は、
ロウデコーダ（図示せず）から出力されるワード線信号
φ７に応答して動作する。メモリセルＭＣ２を構成する
スイッチングトランジスタＱ６も、もう１つのワード線
信号φ６に応答して動作する。
【００１４】センスアンプ７は、ＰＭＯＳトランジスタ
Ｑ７およびＱ９と、ＮＭＯＳトランジスタＱ８およびＱ
１０とによって構成される。行方向に沿って設けられた
たくさんのセンスアンプ回路は、活性化信号φ８および
φ９に応答して活性化される。ＮＭＯＳトランジスタＱ
１１およびＱ１２は、対応するビット線ＢＬａおよびＢ
Ｌｂに接続され、トランスファ信号φ１０に応答して、
ビット線信号をデータレジスタ回路４に伝送する。
【００１５】データレジスタ回路４を構成する１つのラ
ッチ回路は、ＮＭＯＳトランジスタＱ13およびＱ１５
と、ＰＭＯＳトランジスタＱ１４およびＱ１６とを含
む。行方向に沿って設けられたそれぞれのラッチ回路
は、電源電位Ｖｃｃと接地電位との間に接続される。
【００１６】４つのＮＭＯＳトランジスタＱ１７ないし
Ｑ２０によって構成された１つのシリアル転送回路は、
図４に示したシリアルセレクタ５から発生されるシリア
ル選択信号φ１４に応答して、前述の１つのラッチ回路
によりラッチされたデータ信号φ２１および／φ２１を
シリアルバス線ＳＢａｉおよびＳＢｂｉに転送する。す
なわち、トランジスタＱ１７およびＱ１８の一方が信号
φ２１または／φ２１に応答してオンする。これに加え
て、トランジスタＱ１９およびＱ２０がシリアル選択信
号φ１４に応答してオンするので、ラッチ回路において
ラッチされたデータ信号がシリアルバス線ＳＢａｉおよ
びＳＢｂｉに与えられる。
【００１７】図６は、図５に示した回路の動作を説明す
るためのタイミングチャートである。図５および図６を
参照して、以下に読出動作について説明する。図６に示
した信号／ＩＲＳは、外部的に与えられるインストラク
ションストローブ信号を示す。信号ＣＡＳは、カラムア
ドレスストローブ信号を示す。信号／ＲＡＳは、ローア
ドレスストスーブ信号を示す。信号／ＩＲＥは、インス
トラクションイネーブル信号を示す。これらの信号は、
フィールドメモリの読出および書込動作を制御するため
に、図４に示すように外部から与えられる。以下の説明
では、信号／ＩＲＳおよびＣＡＳを信号φ２３により表
わし、一方、信号／ＲＡＳおよび／ＩＲＥを信号φ２４
により表わす。
【００１８】時刻ｔ１において信号φ２３が立ち下がっ
た後、時刻ｔ２において信号φ２５も立ち下がる。信号
φ１およびφ３は、信号φ２４の立ち下がりに応答し
て、時刻ｔ３およびｔ４においてそれぞれ立ち下がる。
時刻ｔ３およびｔ４までは、信号φ１およびφ３がそれ
ぞれ高レベルであるので、トランジスタＱ１およびＱ２
がオンされている。したがって、ビット線対ＢＬａ、Ｂ
Ｌｂは、時刻ｔ４までイコライズされ（Ｖｃｃ／２にも
たらされ）、その後フローティング状態にもたらされ
る。
【００１９】時刻ｔ５においてワード線信号φ７が立ち
上がる。メモリセルＭＣ１のスイッチングトランジスタ
Ｑ５が、高レベルの信号φ７に応答してオンするので、
ビット線ＢＬａ，ＢＬｂの間に微小な電位差が現われ
る。時刻ｔ６の後、活性化信号φ８およびφ９が高レベ
ルおよび低レベルにそれぞれなるので、センスアンプ回
路７が活性化される。したがって、ビット線ＢＬａ，Ｂ
Ｌｂ上に現われた微小な電位差は、センスアンプ回路７
により増幅される。時刻ｔ７においてトランスファ信号
φ１０が立ち上がるので、トランジスタＱ１１およびＱ
１２がオンし、ビット線ＢＬａ，ＢＬｂ間の電位差（す
なわち読出されたデータ信号）が、トランジスタＱ１１
およびＱ１２を介してラッチ回路４に与えられる。ラッ
チ回路４は、与えられたデータ信号φ２１および／φ２
１をラッチする。
【００２０】上記の記載では、１つのメモリセル列にお
ける読出動作が説明されたが、同様の読出動作がメモリ
セルアレイ１内の他のメモリセル列についても同時に行
なわれる。したがって、それぞれのメモリセル列から読
出されたデータ信号がそれぞれのラッチ回路，すなわち
データレジスタ４により保持される。データレジスタ４
により保持されたデータ信号は、シリアルセレクタ５か
ら与えられるシリアル選択信号（たとえばφ１４）に応
答して、シリアルにシリアルバス線対ＳＢａｉおよびＳ
Ｂｂｉに与えられる。
【００２１】図７は、図４に示した出力バッファ６の回
路図である。図４に示したフィールドメモリは、６つの
シリアル出力データ端子ＳＯＤ１ないしＳＯＤ６を有し
ている。したがって、データレジスタ４と出力バッファ
６との間に設けられたシリアルバスＳＢは、６つのシリ
アルバス線対を含んでいる。図７に示した回路は、その
うちの１つ、すなわちｉ番目のシリアルバス線対ＳＢａ
ｉ，ＳＢｂｉに接続されたものを示す。図７に示したシ
リアルバス線ＳＢａｉ，ＳＢｂｉは、図５に示したシリ
アルバス線ＳＢａｉ，ＳＢｂｉにそれぞれ接続される。
【００２２】図７を参照して、この出力バッファ回路６
は、シリアルバス線対ＳＢａｉ，ＳＢｂｉをイコライズ
するためのイコライズ回路６０ｉと、プリアンプ回路６
１ｉと、インバータ回路６２ｉと、２つのラッチ回路６
３ｉおよび６４ｉと、メインアンプ６５ｉとを含む。メ
インアンプ６５ｉの出力は、ｉ番目のシリアル出力デー
タ端子ＳＯＤｉに接続される。
【００２３】イコライズ回路６０ｉは、イコライズ信号
φ１９に応答して動作される３つのＰＭＯＳトランジス
タＱ２６，Ｑ２７およびＱ２８を含む。シリアルバス線
ＳＢａｉおよびＳＢｂｉと対応するデータバス線ＤＢａ
ｉおよびＤＢｂｉとの間にＰＭＯＳトランジスタＱ２９
およびＱ３０が接続される。トランジスタＱ２９および
Ｑ３９は、ゲートが接地される。データバス線ＤＢａｉ
とＤＢｂｉとの間にイコライズのためのＰＭＯＳトラン
ジスタＱ３１が接続される。トランジスタＱ３１もま
た、イコライズ制御信号φ１９に応答して動作される。
【００２４】プリアンプ６１ｉは、各々がデータバス線
対ＤＢａｉ，ＤＢｂｉに接続されたカレントミラー型増
幅器２１およびクロスカップル型増幅器２２を備えてい
る。カレントミラー型増幅器２１は、ＰＭＯＳトランジ
スタＱ３２およびＱ３３と、ＮＭＯＳトランジスタＱ３
４およびＱ３５とによって構成される。クロスカップル
型増幅器２２は、ＮＭＯＳトランジスタＱ３６およびＱ
３７によって構成される。これらの増幅器２１および２
２は、プリアンプイネーブル信号φ１８に応答して活性
化される。
【００２５】インバータ回路６２ｉは、電源電位Ｖｃｃ
と接地電位との間に直列に接続されたＰＭＯＳトランジ
スタＱ３９とＮＭＯＳトランジスタＱ４０およびＱ４１
とを含む。トランジスタＱ３９およびＱ４０は、ゲート
がプリアンプ６１ｉから出力されるデータ信号ＤＳ１を
受けるように接続される。このインバータ回路６２ｉも
またプリアンプイネーブル信号φ１８に応答して活性化
される。ラッチ回路６３ｉおよび６４ｉのそれぞれの前
段に、トランスファゲートとしてのＮＭＯＳトランジス
タＱ４７およびＱ４８がそれぞれ設けられる。トランジ
スタＱ４７は信号φ１８に応答してオンし、一方、トラ
ンジスタＱ４８は信号φ２５に応答してオンする。
【００２６】図８は、図７に示した回路の動作を説明す
るためのタイミングチャートである。図７および図８を
参照して、以下に動作について説明する。図８を参照し
て、シリアルアウトクロック信号ＳＯＣの１つの周期に
おいて、１つのメモリセル列から、ストアされていた１
つのデータ信号が読出される。したがって、図４に示し
たフィールドメモリのシリアル出力データ端子ＳＯＤ１
ないしＳＯＤ６を介して、６つのデータ信号が１つの周
期Ｔ内に同時に出力される。シリアルアウトクロック信
号ＳＯＣに応答して、クロック信号φ１６が発生され
る。クロック信号φ１６に応答して、信号φ１７が発生
される。信号φ１７に応答して、信号φ１４，φ１８お
よびφ１９が発生される。
【００２７】時刻ｔ２１の前は、イコライズ信号φ１９
が低レベルであるので、イコライズ回路６０ｉを構成し
ているトランジスタＱ２６，Ｑ２７およびＱ２８がオン
する。したがって、シリアルバス線対ＳＢａｉ，ＳＢｂ
ｉは、イコライズされ、かつ電源電位Ｖｃｃにもたらさ
れる。時刻ｔ２１において、シリアル選択信号φ１４お
よびイコライズ信号φ１９が立ち上がる。図５に示した
トランジスタＱ１９およびＱ２０が高レベルのシリアル
選択信号φ１４に応答してオンするので、シリアルバス
線ＳＢａｉ，ＳＢｂｉの間に微小な電位差が現われる。
この微小な電位差は、図７に示したトランジスタＱ２９
およびＱ３０を介してデータバス線ＤＢａｉ，ＤＢｂｉ
に伝送される。トランジスタＱ２９およびＱ３０は、プ
リアンプ６１ｉによる増幅動作を高速化させるために設
けられる。
【００２８】時刻ｔ２２においてプリアンプイネーブル
信号φ１８が立ち上がる。したがって、プリアンプ６１
ｉ内に設けられたカレントミラー型増幅器２１およびク
ロスカップル型増幅器２２とインバータ回路６２ｉとが
活性化される。その結果、データバス線対ＤＢａ，ＤＢ
ｂｉ上の微小な電位差が増幅器２１および２２によって
増幅され、増幅されたデータ信号ＤＳ１がインバータ回
路６２ｉに与えられる。
【００２９】データ信号ＤＳ１は、インバータ回路６２
ｉによって反転された後、２つのラッチ回路６３ｉおよ
び６４ｉを介してメインアンプ６５ｉに与えられる。ラ
ッチ回路６３ｉによりラッチされるデータ信号が信号Ｄ
Ｓ２として第８図に示される。メインアンプ６５ｉに与
えられたデータ信号は、メインアンプ６５ｉによりさら
に増幅された後、シリアルアウトデータ端子ＳＯＤｉを
介して外部に出力される。
【００３０】以下に、上記の動作を制御するのに使用さ
れるさまざまなクロック信号または制御信号を発生する
ための回路について簡単に説明する。図９ないし図１１
は、クロック信号φ１６，φ１７，φ１８，φ１９およ
びφ２５を発生するための制御回路１００，２００，３
００および４００の回路図である。これらの制御回路１
００，２００，３００および４００は、図４に示したタ
イミング信号発生回路１７内に設けられる。
【００３１】図９を参照して、制御回路１００は、シュ
ミット回路により構成された入力バッファ１０１と、Ｎ
ＯＲゲート１０２と、インバータ１０３ないし１０８
と、ＮＯＲゲート１０９と、ＮＭＯＳトランジスタＱ４
２とを含む。入力バッファ１０１は、ＰＭＯＳトランジ
スタＱ２１，Ｑ２２およびＱ２５と、ＮＭＯＳトランジ
スタＱ２３およびＱ２４と、インバータ１１１とを含
む。入力バッファ１０１は、外部的に与えられるシリア
ルアウトクロック信号ＳＯＣを受けるように接続され
る。制御回路１００は、与えられた信号ＳＯＣに応答し
て、インバータ１０３ないし１０６およびキャパシタ１
１０により構成された遅延回路によって決定されるパル
ス幅を有するクロック信号φ１６を発生する。入力バッ
ファ１１０は、シュミット回路により構成されているの
で、外部的に与えられる信号ＳＯＣがＴＴＬ振幅を有し
ているときでも、ＭＯＳ論理振幅を有する出力信号をＮ
ＯＲゲート１０２に与えることができる。
【００３２】図１０を参照して、制御回路２００は、Ｎ
ＡＮＤゲート２０１および２０２と、インバータ２０３
ないし２０９と、キャパシタ２１０とを含む。ＮＡＮＤ
ゲート２０１は、図９に示した制御回路１００から出力
されたクロック信号φ１６を受ける。制御回路２００
は、与えられたクロック信号φ１６に応答して、インバ
ータ２０５および２０６とキャパシタ２１０とによって
構成された遅延回路によって決定されるパルス幅を有す
るクロック信号φ１７を発生する。クロック信号φ１７
は、前述のシリアル選択信号φ１４を発生するのに用い
られるものであり、かつそれは制御回路３００にも与え
られる。
【００３３】制御回路３００は、ＮＡＮＤゲート３０１
と、インバータ３０２ないし３０９と、キャパシタ３１
０および３１１とを含む。制御回路３００は、図７に示
した回路を制御するのに使用されるプリアンプイネーブ
ル信号φ１８およびイコライズ信号φ１９を発生する。
【００３４】図１１を参照して、制御回路４００は、イ
ンバータ４０１ないし４０５と、ＮＡＮＤゲート４０６
と、ＮＯＲゲート４０７と、キャパシタ４０９とを含
む。制御回路４００は、図９に示した回路１００から与
えられるクロック信号φ１６に応答して、図７に示した
トランスファゲートトランジスタＱ４８を制御するため
のクロック信号φ２５を発生する。
【００３５】
【発明が解決しようとする課題】前述のように、最近で
は、フィールドメモリのより高速での動作が要求されて
いるので、外部的に与えられるシリアルアウトクロック
信号ＳＯＣの周波数がより高くなっている。したがっ
て、図８に示したシリアルアウトクロック信号ＳＯＣの
周期Ｔがより短くなってきており、それにより次のよう
な問題が生じている。
【００３６】信号ＳＯＣの周波数がより高くなるので、
シリアルバス線ＳＢａｉ，ＳＢｂｉをイコライズするた
めのイコライズ信号φ１９の周波数もより高くなる。こ
のことは、図８に示したイコライズ期間Ｔｅ（すなわち
信号φ１９の低レベルの期間）が短くなることを意味す
る。したがって、場合によってはこのイコライズ期間Ｔ
ｅにおいて、シリアルバス線ＳＢａｉ，ＳＢｂｉおよび
データバス線ＤＢａｉ，ＢＤｂｉのイコライズを十分に
行ない得ないことが生じる。特に、シリアルバス線ＳＢ
ａｉ，ＳＢｂｉは、長い配線長さを有しているので、イ
コライズのためにそれらを充電および放電するのに時間
がかかる。もし、シリアルバス線ＳＢａｉ，ＳＢｂｉが
完全にイコライズされないままで、プリアンプ６１ｉが
イネーブル信号φ１８に応答して次の増幅動作を開始し
たとき、読出し誤りが発生する。すなわち、シリアルバ
ス線ＳＢａｉ，ＳＢｂｉのイコライズが十分ではないの
で、前回に読出されたデータ信号がシリアルバス線対Ｓ
Ｂａｉ，ＳＢｂｉ上に残されている。新しく読出された
データ信号は、残されているデータ信号により影響され
ることになる。その結果、読出誤りが生じる。
【００３７】この発明は、上記のような課題を解決する
ためになされたもので、より高速の読出動作の要求のも
とで、半導体メモリ装置の読出誤りが引き起こされるを
防ぐことを目的とする。
【００３８】
【課題を解決するための手段】この発明にかかる半導体
メモリ装置は、複数のメモリセル列と、各々が複数のメ
モリセル列の対応する１つに接続された複数のビット線
対と、複数のビット線対に結合され、かつ複数のビット
線対から与えられるデータ信号を伝送する信号伝送線対
と、信号伝送線対をイコライズするイコライズ手段と、
外部的に与えられるクロック信号に応答して、信号伝送
線対を介して伝送されるデータ信号を増幅する増幅手段
と、増幅手段の増幅動作が開始された後、信号伝送線対
と増幅手段の間を電気的に切断する切断手段とを含む。
イコライズ手段は、切断手段が動作した後であって、か
つ、増幅手段の増幅動作中に、信号伝送線対のイコライ
ズ動作を開始する。
【００３９】
【作用】この発明における半導体メモリ装置では、増幅
手段が信号伝送線対を介して伝送されるデータ信号の増
幅を開始した後、切断手段が信号伝送線対と増幅手段と
の間を電気的に切断する。イコライズ手段は、切断手段
が信号伝送線対と増幅手段との間を電気的に切断した後
であって、かつ、増幅手段の増幅動作中に、信号伝送線
対のイコライズ動作を開始する。したがって、増幅手段
による増幅動作が完了するのを待つことなしに、イコラ
イズ手段が信号伝送線対のイコライズをより早いタイミ
ングで開始させることができる。その結果、より高速の
読出動作の要求のもとで、半導体メモリ装置の読出誤り
が引き起こされるのが防がれる。
【００４０】
【実施例】図１は、この発明の一実施例を示す出力バッ
ファの回路図である。図１に示した出力バッファは、図
４に示した出力バッファ６の改善されたものとしてフィ
ールドメモリに適用される。図１を参照して、図７に示
した従来のものと比較すると、図１に示した回路はつぎ
のように異なっている。まず、シリアルバス線ＳＢａ
ｉ，ＳＢｂｉとデータバス線ＤＢａｉ，ＤＢｂｉとの間
に、トランスミッションゲート６７ｉおよび６８ｉによ
り構成された切断回路５２ｉが設けられている。トラン
スミッションゲート６７ｉは、ＰＭＯＳトランジスタＱ
４３とＮＭＯＳトランジスタＱ４４とによって構成され
る。同様に、トランスミッションゲート６８ｉは、ＰＭ
ＯＳトランジスタＱ４６とＮＭＯＳトランジスタＱ４５
とによって構成される。トランジスタＱ４４およびＱ４
５は、ゲートが切断制御信号φ２４を受けるように接続
される。トランジスタＱ４３およびＱ４６は、ゲートが
反転された切断制御信号／φ２４を受けるように接続さ
れる。切断制御信号φ２４および／φ２４は、図４に示
したタイミング信号発生回路１７内に新たに設けられた
回路６００（後に図３を参照して説明される）から発生
される。イコライズ回路５１ｉは、図７に示したもの６
０ｉと同様に、３つのＰＭＯＳトランジスタＱ２６，Ｑ
２７おＱ２８により構成されるのであるが、これらのト
ランジスタが改善されたイコライズ信号φ２３に応答し
て動作される。改善されたイコライズ信号φ２３もま
た、新たに設けられる制御回路５００（これもまた図３
を参照して後に説明される）から発生される。上記の回
路を除く他の回路構成は、図７に示した従来のものと同
様であるので説明が省略される。
【００４１】図３は、図４に示したタイミング信号発生
回路１７内に新たに設けられる制御回路５００および６
００の回路図である。制御回路５００および６００から
発生される改善されたイコライズ信号φ２３および切断
制御信号φ２４および／φ２４は、図１に示した回路に
与えられる。
【００４２】図３を参照して、制御回路５００は、ＮＭ
ＯＳトランジスタ５０１ないし５０５と、ＰＭＯＳトラ
ンジスタ５０６と、キャパシタ５０７と、インバータ５
０８および５０９とを含む。ＮＭＯＳトランジスタ５０
１は、高いオン抵抗を有しており、ゲートが電源電位Ｖ
ｃｃに接続される。したがって、トランジスタ５０１は
高抵抗として機能する。トランジスタ５０４および５０
６は、ゲートが図１０に示した制御回路３００から発生
されるプリアンプイネーブル信号φ１８を受けるように
接続される。トランジスタ５０２および５０３も抵抗と
して働く。トランジスタ５０５は、ゲートがトランジス
タ５０１および５０２の共通接続ノードＮ２に接続され
る。トランジスタ５０１が高抵抗として働くので、トラ
ンジスタ５０５も高いオン抵抗を有する。トランジスタ
５０４および５０６によってＣＭＯＳインバータが構成
される。このインバータの出力ノードＮ１と接地との間
にキャパシタ５０７が接続される。したがって、キャパ
シタ５０７によって充電された電荷、すなわちノードＮ
１における正電荷は、高いオン抵抗を有しているトラン
ジスタ５０５を介して接地に放電される。トランジスタ
５０５のオン抵抗の値をＲとし、キャパシタ５０７の容
量の値をＣとすると、ノードＮ１における正電荷を放電
するのに要する時間は、時定数ＲＣによって決定され
る。言い換えると、プリアンプイネーブル信号φ１８が
立ち上がるとき、ノードＮ１の正電荷が放電されるので
あるが、ノードＮ１の放電は時定数ＲＣによって決定さ
れる遅延を伴っている。他方、キャパシタ５０７の充
電、すなわちノードＮ１の正電荷による充電は、トラン
ジスタ５０６を介して速やかに行なわれるので、ノード
Ｎ１における電位は速やかに立ち上がる。その結果、切
断制御信号／φ２４は、プリアンプイネーブル信号φ１
８が立ち上がったとき、ＲＣにより決定される遅延を伴
って立ち上がる。他方、プリアンプイネーブル信号φ１
８が立ち下がるとき、ほとんど遅延を伴うことなく信号
／φ２４も立ち下がる。
【００４３】制御回路６００は、インバータ６０１と、
ＡＮＤゲート６０２とを含む。インバータ６０１は、図
１０に示した制御回路２００から発生されるクロック信
号φ１７を受ける。ＡＮＤゲート６０２は、インバータ
６０１の出力信号と制御回路５００から出力される信号
φ２４を受ける。制御回路６００は、ＡＮＤゲート６０
２を介して改善されたイコライズ信号φ２３を発生す
る。
【００４４】図２は、図１に示した回路の動作を説明す
るためのタイミングチャートである。図１および図２を
参照して、以下に図１に示した改善された出力バッファ
回路の動作について説明する。
【００４５】図９に示した制御回路１００は、シリアル
アウトクロック信号ＳＯＣに応答してクロック信号φ１
６を発生する。図１０に示した制御回路２００および３
００は、クロック信号φ１６に応答してクロック信号φ
１７，φ１８およびφ１９を発生する。
【００４６】時刻ｔ２１においてシリアル選択信号φ１
４および改善されたイコライズ信号φ２３が立ち上が
る。図５に示したトランジスタＱ１９およびＱ２０が信
号φ１４の立ち上がりに応答してオンするので、トラン
ジスタＱ１３ないしＱ１６によって構成されたラッチ回
路によりラッチされたデータがシリアルバス線対ＳＢａ
ｉ，ＳＢｂｉに与えられる。一方、時刻ｔ２１までは、
低レベルの信号φ２３が与えられるので、イコライズ回
路５１ｉがシリアルバス線ＳＢａｉ，ＳＢｂｉをイコラ
イズしている。時刻ｔ２１の後、イコライズが終了され
るので、シリアルバス線ＳＢａｉ，ＳＢｂｉがフローテ
ィング状態にもたらされる。したがって、時刻ｔ２１の
後、シリアルバス線ＳＢａｉ，ＳＢｂｉ間に、読出され
たデータ信号に基づいた微小な電位差が現われる。この
とき、切断制御信号φ２４および／φ２４は、それぞれ
高レベルおよび低レベルであるので、トランスミッショ
ンゲート６７ｉおよび６８ｉがオンしている。したがっ
て、シリアルバス線ＳＢａｉ，ＳＢｂｉ間の微小な電位
差は、データバス線ＤＢａｉ，ＤＢｂｉ間に伝えられ
る。
【００４７】時刻ｔ２２において、プリアンプイネーブ
ル信号が立ち上がるので、プリアンプ６１ｉが活性化さ
れる。したがって、プリアンプ６１ｉは、トランスミッ
ションゲート６７ｉおよび６８ｉを介して伝送されてき
た微小な電位差の増幅を開始する。
【００４８】時刻ｔ２２から予め定められた時間Δｔが
経過した後、時刻ｔ２３において切断制御信号φ２４お
よび／φ２４がそれぞれ低レベルおよび高レベルにな
る。したがって、トランスミッションゲート６７ｉおよ
び６８ｉが信号φ２４および／φ２４に応答してオフす
る。その結果、シリアルバス線ＳＢａｉ，ＳＢｂｉとデ
ータバス線ＤＢａｉ，ＤＢｂｉとの間の接続が電気的に
切断される。
【００４９】時刻ｔ２３のすぐ後の時刻ｔ２４におい
て、改善されたイコライズ信号φ２３が立ち下がる。し
たがって、イコライズ回路５１ｉ内のトランジスタＱ２
６，Ｑ２７およびＱ２８がオンし、シリアルバス線ＳＢ
ａｉ，ＳＢｂｉのイコライズが再開される。イコライズ
が再開された後、それは時刻ｔ２７においてイコライズ
信号φ２３が立ち上るまで続けられる。
【００５０】時刻ｔ２５において、プリアンプイネーブ
ル信号φ１８が立ち下がり、これとほぼ同時に切断制御
信号φ２４および／φ２４がそれぞれ高レベルおよび低
レベルになる。プリアンプ６１ｉは、信号φ１８の立ち
がりに応答して増幅動作を終了する。トランスミッショ
ンゲート６７ｉおよび６８ｉは、高レベルの信号φ２４
および低レベルの信号／φ２４に応答してオンする。し
たがって、データバス線ＤＢａｉ，ＤＢｂｉも、イコラ
イズ回路５１ｉによりイコライズされ始める。プリアン
プ６１ｉにより増幅されたデータ信号ＤＳ１は、時刻ｔ
２５までに、インバータ回路６２ｉおよびトランジスタ
Ｑ４７を介してラッチ回路６３ｉに与えられ、そこでラ
ッチされている。
【００５１】図２に示されるように、シリアルバス線Ｓ
Ｂａｉ，ＳＢｂｉのイコライズ期間Ｔｅ′は、時刻ｔ２
４から始まり時刻ｔ２７において終了する。一方、従来
の出力バッファ回路では、図８に示されるようにイコラ
イズ期間Ｔｅは、時刻ｔ２６から始まり時刻ｔ２７にお
いて終了する。図２および図８を比較することによって
理解されるように、図１に示した出力バッファ回路で
は、シリアルバス線ＳＢａｉ，ＳＢｂｉのイコライズの
開始時刻（ｔ２４）が従来の開始時刻（ｔ２６）よりも
早められている。すなわち、図１に示した出力バッファ
回路は、トランスミッションゲート６７ｉおよび６８ｉ
を含む切断回路５２ｉを備えているので、回路５２ｉが
動作した直後からイコライズ回路５１ｉがイコライズ動
作を開始することができる。イコライズ動作の開始が早
められるので、シリアルアウトクロック信号ＳＯＣの周
期Ｔがより短くなっても、十分なイコライズ期間Ｔｅ′
を容易に確保することができる。言い換えると、より高
速のシリアル読出動作が必要となっても、シリアルバス
線対ＳＢａく，ＳＢｂｉの十分なイコライズが行なえる
ので、新たに読出されたデータ信号が先に読出されたも
のにより影響されない。すなわち、読出誤りが引き起こ
されるが防がれる。
【００５２】好ましい実施例では、図１において点線で
示されるように、データバス線ＤＢａｉ，ＤＢｂｉと接
地との間にキャパシタＣａおよびＣｂがそれぞれ接続さ
れる。キャパシタＣａおよびＣｂは、同じ容量値を有し
ており、その値はデータ信号の保持の観点および要求さ
れる高速動作の観点から決定される。すなわち、キャパ
シタＣａおよびＣｂは、時刻ｔ２２からｔ２３の間の期
間において、トランスミッションゲート６７ｉおよび６
８ｉを介して伝えられるデータ信号の電荷を保持する。
予め定められた時間長さΔｔは、高速動作の要求のもと
で非常に短い時間に設定されるが、キャパシタＣａおよ
びＣｂの信号電荷の保持作用により、プリアンプ６１ｉ
の増幅動作が安定に行なわれる。
【００５３】なお、予め定められた時間長さΔｔは、プ
リアンプ６１ｉが正常にデータ信号を増幅できるような
値に設定される。すなわち、プリアンプ６１ｉは、時刻
ｔ２２において、プリアンプイネーブル信号φ１８が立
ち上がることにより活性化される。一方、時刻ｔ２３に
おいて、切断制御信号φ２４および／φ２４がそれぞれ
低レベルおよび高レベルになるので、切断回路５２ｉが
シリアルバス線ＳＢａｉ，ＳＢｂｉとデータバス線ＤＢ
ａｉ，ＤＢｂｉとの間を切断する。したがって、プリア
ンプ６１ｉが時刻ｔ２２からｔ２３の間の期間、すなわ
ち時間長さΔｔにおいて、正常なデータ信号の増幅を開
始する必要がある。時間長さΔｔは、プリアンプ６１ｉ
による正常な増幅動作を確保できるような値に設定され
る。
【００５４】上記の説明では、この発明が一例としてシ
リアルアクセスメモリに適用される場合について説明が
なされたが、この発明は一般に半導体メモリに適用でき
ることが指摘される。
【００５５】
【発明の効果】以上のように、この発明によれば、増幅
手段の増幅動作が開始された後、信号伝送線対と増幅手
段との間を電気的に切断する切断手段を設けたので、信
号伝送線対のための十分なイコライズ時間が確保でき、
したがって、より高速の読出動作の要求のもとで読出し
誤りなく動作することのできる半導体メモリ装置が得ら
れた。
【図面の簡単な説明】
【図１】この発明の一実施例を示す出力バッファ回路の
回路図である。
【図２】図１に示した回路の動作を説明するためのタイ
ミングチャートである。
【図３】図４に示したタイミング信号発生回路内に新た
に設けられる制御回路の回路図である。
【図４】この発明の背景を示すフィールドメモリのブロ
ック図である。
【図５】図４に示したメモリセルアレイ，センスアンプ
およびデータレジスタの回路図である。
【図６】図５に示した回路の動作を説明するためのタイ
ミングチャートである。
【図７】図４に示した出力バッファ回路の回路図であ
る。
【図８】図７に示した回路の動作を説明するためのタイ
ミングチャートである。
【図９】図４に示したタイミング信号発生回路内に設け
られた制御回路の回路図である。
【図１０】図４に示したタイミング信号発生回路内に設
けられた制御回路の回路図である。
【図１１】図４に示したタイミング信号発生回路内に設
けられた制御回路の回路図である。
【符号の説明】
５１ｉ イコライズ回路 ５２ｉ 切断回路 ６１ｉ プリアンプ ６２ｉ インバータ回路 ６５ｉ メインアンプ ６７ｉ トランスミッションゲート ６８ｉ トランスミッションゲート

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のメモリセル列と、 各々が前記複数のメモリセル列の対応する１つに接続さ
    れた複数のビット線対と、 前記複数のビット線対に結合され、前記複数のビット線
    対から与えられるデータ信号を伝送する信号伝送線対
    と、 前記信号伝送線対に接続され、前記信号伝送線対をイコ
    ライズするイコライズ手段と、 外部的に与えられるクロック信号に応答して、前記信号
    伝送線対を介して伝送されるデータ信号を増幅する増幅
    手段と、 前記増幅手段の増幅動作が開始された後、前記信号伝送
    線対と増幅手段との間を電気的に切断する切断手段とを
    含み、 前記イコライズ手段は、前記切断手段が動作した後であ
    って、かつ、前記増幅手段の増幅動作中に、前記信号伝
    送線対のイコライズ動作を開始する、半導体メモリ装
    置。
  2. 【請求項２】 前記半導体メモリ装置は、さらに、前記
    増幅手段の入力ノードに接続され、前記信号伝送線対を
    介して伝送されるデータ信号電荷を保持する電荷保持手
    段を含む、請求項１に記載の半導体メモリ装置。
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