JPH0646513B2 - 半導体記憶装置のデータ読出回路 - Google Patents
半導体記憶装置のデータ読出回路Info
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- JPH0646513B2 JPH0646513B2 JP1179816A JP17981689A JPH0646513B2 JP H0646513 B2 JPH0646513 B2 JP H0646513B2 JP 1179816 A JP1179816 A JP 1179816A JP 17981689 A JP17981689 A JP 17981689A JP H0646513 B2 JPH0646513 B2 JP H0646513B2
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置のデータ読出回路に関し、特
にデータ線をイコライズするタイプの半導体記憶装置の
データ読出回路に関する。
にデータ線をイコライズするタイプの半導体記憶装置の
データ読出回路に関する。
（従来の技術） 第４図は、従来の半導体記憶装置のデータ出力回路部分
のブロック図である。同図からわかるように、メモリセ
ル１１からビット線Ｎ１，Ｎ２を通じてデータの読み出
しを行なう。このデータはビット線イコライズ用トラン
ジスタＴｒ１によってイコライズされる。ビット線Ｎ１
はカラム選択スイッチ用トランジスタＴｒ１１を通じて
入出力線Ｎ３に接続され、ビット線Ｎ２はカラム選択ス
イッチ用トランジスタＴｒ１２を通じて入出力線Ｎ４に
接続されている。なお、カラム選択スイッチ用トランジ
スタＴｒ１１，Ｔｒ１２は制御線Ｎ１１によってオン、
オフ制御され、ビット線Ｎ１を入出力線Ｎ３に通断し、
ビット線Ｎ２を入出力線Ｎ４に通断する。入出力線Ｎ
３，Ｎ４は入出力線イコライズ用トランジスタＴｒ２に
よってイコライズされる。入出力線Ｎ３，Ｎ４は第１の
センス増幅器２１に接続されている。第１のセンス増幅
器２１の出力は第１のセンス増幅器出力データ線Ｎ５，
Ｎ６に導出される。第１のセンス増幅器出力データ線Ｎ
５，Ｎ６間には入出力イコライズ用トランジスタＴｒ３
が接続され、第１のセンス増幅器２１の出力はここでイ
コライズされる。第１のセンス増幅器出力データ線Ｎ
５，Ｎ６のデータは第２のセンス増幅器２２に入力さ
れ、第２のセンス増幅器出力データ線Ｎ７，Ｎ８に出力
される。ちなみに、第１のセンス増幅器出力データ線Ｎ
５と第２のセンス増幅器出力データ線Ｎ７の間には入出
力ショート用トランジスタＴｒ５が接続されている。第
１のセンス増幅器出力データ線Ｎ６と第２のセンス増幅
器出力データ線Ｎ８の間には入出力ショート用トランジ
スタＴｒ６が接続されている。これにより、第２のセン
ス増幅器２２の入出力間がショートされる。第２のセン
ス増幅器出力データ線Ｎ７，Ｎ８は出力バッファ緩衝増
幅器２５に入力される。出力バッファ緩衝増幅器２５の
入力側において、第２のセンス増幅器出力データ線Ｎ
７，Ｎ８間には出力イコライズ用トランジスタＴｒ４が
接続され、データがイコライズされる。出力バッファ緩
衝増幅器２５の出力には出力バッファトランジスタＴｒ
２１，Ｔｒ２２が接続され、両トランジスタの接続点Ｎ
９からデータが出力される。なお、上記各トランジスタ
Ｔｒ１〜Ｔｒ６のゲートにはイコライズパルス発生回路
４０からの信号が加えられる。イコライズパルス発生回
路４０は、アドレス変化を検出する検出回路３０によっ
て制御される。その検出回路３０は入力遷移検出回路３
１，３２，…によって構成される。入力遷移検出回路３
１には、アドレス入力ＩＮ１が接続され、入力遷移検出
回路３２にはアドレス入力ＩＮ２が接続されている。以
下同様である。
のブロック図である。同図からわかるように、メモリセ
ル１１からビット線Ｎ１，Ｎ２を通じてデータの読み出
しを行なう。このデータはビット線イコライズ用トラン
ジスタＴｒ１によってイコライズされる。ビット線Ｎ１
はカラム選択スイッチ用トランジスタＴｒ１１を通じて
入出力線Ｎ３に接続され、ビット線Ｎ２はカラム選択ス
イッチ用トランジスタＴｒ１２を通じて入出力線Ｎ４に
接続されている。なお、カラム選択スイッチ用トランジ
スタＴｒ１１，Ｔｒ１２は制御線Ｎ１１によってオン、
オフ制御され、ビット線Ｎ１を入出力線Ｎ３に通断し、
ビット線Ｎ２を入出力線Ｎ４に通断する。入出力線Ｎ
３，Ｎ４は入出力線イコライズ用トランジスタＴｒ２に
よってイコライズされる。入出力線Ｎ３，Ｎ４は第１の
センス増幅器２１に接続されている。第１のセンス増幅
器２１の出力は第１のセンス増幅器出力データ線Ｎ５，
Ｎ６に導出される。第１のセンス増幅器出力データ線Ｎ
５，Ｎ６間には入出力イコライズ用トランジスタＴｒ３
が接続され、第１のセンス増幅器２１の出力はここでイ
コライズされる。第１のセンス増幅器出力データ線Ｎ
５，Ｎ６のデータは第２のセンス増幅器２２に入力さ
れ、第２のセンス増幅器出力データ線Ｎ７，Ｎ８に出力
される。ちなみに、第１のセンス増幅器出力データ線Ｎ
５と第２のセンス増幅器出力データ線Ｎ７の間には入出
力ショート用トランジスタＴｒ５が接続されている。第
１のセンス増幅器出力データ線Ｎ６と第２のセンス増幅
器出力データ線Ｎ８の間には入出力ショート用トランジ
スタＴｒ６が接続されている。これにより、第２のセン
ス増幅器２２の入出力間がショートされる。第２のセン
ス増幅器出力データ線Ｎ７，Ｎ８は出力バッファ緩衝増
幅器２５に入力される。出力バッファ緩衝増幅器２５の
入力側において、第２のセンス増幅器出力データ線Ｎ
７，Ｎ８間には出力イコライズ用トランジスタＴｒ４が
接続され、データがイコライズされる。出力バッファ緩
衝増幅器２５の出力には出力バッファトランジスタＴｒ
２１，Ｔｒ２２が接続され、両トランジスタの接続点Ｎ
９からデータが出力される。なお、上記各トランジスタ
Ｔｒ１〜Ｔｒ６のゲートにはイコライズパルス発生回路
４０からの信号が加えられる。イコライズパルス発生回
路４０は、アドレス変化を検出する検出回路３０によっ
て制御される。その検出回路３０は入力遷移検出回路３
１，３２，…によって構成される。入力遷移検出回路３
１には、アドレス入力ＩＮ１が接続され、入力遷移検出
回路３２にはアドレス入力ＩＮ２が接続されている。以
下同様である。
以上のような構成において、次にその動作を第５図のタ
イミングチャートに基づいて説明する。なお、第５図と
第６図とは（ｂ）のパルス幅が広、狭の違いを有する。
ちなみに、第５図及び第６図において、（ａ）はアドレ
ス入力ＩＮ１，ＩＮ２の変化の状態、（ｂ）はイコライ
ズパルスФｅｑ、（ｃ）は第１のセンス増幅器出力デー
タ線Ｎ５，Ｎ６の状態、（ｄ）は第２のセンス増幅器出
力データ線Ｎ７，Ｎ８の状態、（ｅ）は出力（Ｎ９）の
状態をそれぞれ示すものである。
イミングチャートに基づいて説明する。なお、第５図と
第６図とは（ｂ）のパルス幅が広、狭の違いを有する。
ちなみに、第５図及び第６図において、（ａ）はアドレ
ス入力ＩＮ１，ＩＮ２の変化の状態、（ｂ）はイコライ
ズパルスФｅｑ、（ｃ）は第１のセンス増幅器出力デー
タ線Ｎ５，Ｎ６の状態、（ｄ）は第２のセンス増幅器出
力データ線Ｎ７，Ｎ８の状態、（ｅ）は出力（Ｎ９）の
状態をそれぞれ示すものである。
時点ｔ１において、アドレス入力ＩＮ１やアドレス入力
ＩＮ２等からのアドレスが遷移する。これにより、入力
遷移検出回路３１及び３２がアドレスの遷移を検出す
る。この検出信号はイコライズパルス発生回路４０に与
えられる。その結果、イコライズパルス発生回路４０か
ら、アドレスの変化に同期した、第５図（ｂ）に示すよ
うな、イコライズパルスФｅｑが、時点ｔ２に出力され
る。このイコライズパルスФｅｑは、時点ｔ２から時点
ｔ３の間、ビット線イコライズ用トランジスタＴｒ１を
オンしてビット線Ｎ１，Ｎ２をショートし、且つ入出力
線イコライズ用トランジスタＴｒ２をオンして第１のセ
ンス増幅器２１の入力側の入出力線Ｎ３，Ｎ４をショー
トし、且つ入出力線イコライズ用トランジスタＴｒ３を
オンして第２のセンス増幅器２２の入力側の第１のセン
ス増幅器出力データ線Ｎ５，Ｎ６をショートし、且つ出
力イコライズ用トランジスタＴｒ４をオンして出力バッ
ファ緩衝増幅器２５の入力側の第２のセンス増幅器出力
データ線Ｎ７，Ｎ８をショートする。その結果、各デー
タ線は上記ショートによって同電位になる。同時に、入
出力ショート用トランジスタＴｒ５，Ｔｒ６もオンされ
て、第２のセンス増幅器２２の入出力がショートされ
る。その結果、第１のセンス増幅器２１、第２のセンス
増幅器２２の各出力の電位は、第５図（ｃ）、（ｄ）に
示すように、それぞれの増幅器を構成しているトランジ
スタの特性によって決定されるある電位Ｖｅｑに至る。
次に、イコライズパルスФｅｑが時点ｔ３で立下がる
と、トランジスタＴｒ１〜Ｔｒ６がオフとなり、新たな
アドレスで指定されたメモリセルからのデータが、ビッ
ト線Ｎ１，Ｎ２からカラム選択スイッチ用トランジスタ
Ｔｒ１１，Ｔｒ１２を介して入出力線Ｎ３，Ｎ４に読み
出される。そして、そのデータは、第１のセンス増幅器
２１、第２のセンス増幅器２２、出力バッファ緩衝増幅
器２５を通じて出力バッファトランジスタＴｒ２１，Ｔ
２２に与えられ、出力点Ｎ９から第５図（ｅ）に示すよ
うに出力される。
ＩＮ２等からのアドレスが遷移する。これにより、入力
遷移検出回路３１及び３２がアドレスの遷移を検出す
る。この検出信号はイコライズパルス発生回路４０に与
えられる。その結果、イコライズパルス発生回路４０か
ら、アドレスの変化に同期した、第５図（ｂ）に示すよ
うな、イコライズパルスФｅｑが、時点ｔ２に出力され
る。このイコライズパルスФｅｑは、時点ｔ２から時点
ｔ３の間、ビット線イコライズ用トランジスタＴｒ１を
オンしてビット線Ｎ１，Ｎ２をショートし、且つ入出力
線イコライズ用トランジスタＴｒ２をオンして第１のセ
ンス増幅器２１の入力側の入出力線Ｎ３，Ｎ４をショー
トし、且つ入出力線イコライズ用トランジスタＴｒ３を
オンして第２のセンス増幅器２２の入力側の第１のセン
ス増幅器出力データ線Ｎ５，Ｎ６をショートし、且つ出
力イコライズ用トランジスタＴｒ４をオンして出力バッ
ファ緩衝増幅器２５の入力側の第２のセンス増幅器出力
データ線Ｎ７，Ｎ８をショートする。その結果、各デー
タ線は上記ショートによって同電位になる。同時に、入
出力ショート用トランジスタＴｒ５，Ｔｒ６もオンされ
て、第２のセンス増幅器２２の入出力がショートされ
る。その結果、第１のセンス増幅器２１、第２のセンス
増幅器２２の各出力の電位は、第５図（ｃ）、（ｄ）に
示すように、それぞれの増幅器を構成しているトランジ
スタの特性によって決定されるある電位Ｖｅｑに至る。
次に、イコライズパルスФｅｑが時点ｔ３で立下がる
と、トランジスタＴｒ１〜Ｔｒ６がオフとなり、新たな
アドレスで指定されたメモリセルからのデータが、ビッ
ト線Ｎ１，Ｎ２からカラム選択スイッチ用トランジスタ
Ｔｒ１１，Ｔｒ１２を介して入出力線Ｎ３，Ｎ４に読み
出される。そして、そのデータは、第１のセンス増幅器
２１、第２のセンス増幅器２２、出力バッファ緩衝増幅
器２５を通じて出力バッファトランジスタＴｒ２１，Ｔ
２２に与えられ、出力点Ｎ９から第５図（ｅ）に示すよ
うに出力される。
以上のような動作を通じて、メモリセルからデータの読
み出しが、前アドレスのデータの内容に影響されること
なく高速で行われる。
み出しが、前アドレスのデータの内容に影響されること
なく高速で行われる。
（発明が解決しようとする課題） 従来のデータ出力装置において、イコライズパルスФｅ
ｑは、イコライズする働きのほかに、イコライズ中には
データ線上のデータの伝達を禁止する作用をも有する。
このため、メモリセルからの高速読み出しを達成するに
は、イコライズパルスФｅｑが立下がる時間を早める必
要がある。このためには、イコライズパルスФｅｑのパ
ルス幅を狭くするか、あるいはアドレス遷移の検出から
イコライズパルスФｅｑ立上がりまでの時間を早める等
の必要が生じる。ところが、イコライズパルスФｅｑの
パルス幅の短いものによって十分なイコライズ効果を得
るためには、トランジスタＴｒ１〜Ｔｒ６のコンダクタ
ンスｇｍを向上させることが必要になる。これは、一般
にＭＯＳトランジスタの場合には、ゲート幅の増大を伴
う。このことは、ゲートの容量の増大を招き、イコライ
ズパルスФｅｑの容量負荷Ｃ（Фｅｑ）の増大につなが
る。ところが、イコライズパルス発生回路４０は、一般
に容量負荷Ｃ（Фｅｑ）を安定に駆動することができる
限界の少なめの論理回路段数に設計される。そのため、
パルスの成立を早めるためにの容量負荷Ｃ（Фｅｑ）の
増大は大きな障害となる。
ｑは、イコライズする働きのほかに、イコライズ中には
データ線上のデータの伝達を禁止する作用をも有する。
このため、メモリセルからの高速読み出しを達成するに
は、イコライズパルスФｅｑが立下がる時間を早める必
要がある。このためには、イコライズパルスФｅｑのパ
ルス幅を狭くするか、あるいはアドレス遷移の検出から
イコライズパルスФｅｑ立上がりまでの時間を早める等
の必要が生じる。ところが、イコライズパルスФｅｑの
パルス幅の短いものによって十分なイコライズ効果を得
るためには、トランジスタＴｒ１〜Ｔｒ６のコンダクタ
ンスｇｍを向上させることが必要になる。これは、一般
にＭＯＳトランジスタの場合には、ゲート幅の増大を伴
う。このことは、ゲートの容量の増大を招き、イコライ
ズパルスФｅｑの容量負荷Ｃ（Фｅｑ）の増大につなが
る。ところが、イコライズパルス発生回路４０は、一般
に容量負荷Ｃ（Фｅｑ）を安定に駆動することができる
限界の少なめの論理回路段数に設計される。そのため、
パルスの成立を早めるためにの容量負荷Ｃ（Фｅｑ）の
増大は大きな障害となる。
また、第２のセンス増幅器２２の入出力をショートする
入出力ショート用トランジスタＴｒ５，Ｔｒ６の動作に
ついては別の問題がある。つまり、このショート回路に
よれば、イコライズパルスФｅｑの成立時に、能動素子
の入力とその反転出力とをトランジスタで短絡した負帰
還の状態になる。このために、入出力の各電位は電位Ｖ
ｅｑに収束しながら振動する。イコライズパルスФｅｑ
のパルス幅を狭くするということは、この振動の収束が
不十分なうちにイコライズパルスФｅｑを不成立にする
ということにつながる。このようにしすると、イコライ
ズパルスФｅｑが不成立となった時点ｔ３において、第
６図（ｃ）、（ｄ）に示すように、各データ信号線間の
振動が収束していない。従って、第２のセンス増幅器２
２は、データ線Ｎ５，Ｎ６上の無意味な電位差を増幅
し、読み出し速度を大幅に遅れさせることになる。以上
のことからわかるように、イコライズパルスФｅｑのパ
ルス幅は十分な余裕をもって広くしておく必要がある。
これがデータ読み出しの高速化の妨げになっている。
入出力ショート用トランジスタＴｒ５，Ｔｒ６の動作に
ついては別の問題がある。つまり、このショート回路に
よれば、イコライズパルスФｅｑの成立時に、能動素子
の入力とその反転出力とをトランジスタで短絡した負帰
還の状態になる。このために、入出力の各電位は電位Ｖ
ｅｑに収束しながら振動する。イコライズパルスФｅｑ
のパルス幅を狭くするということは、この振動の収束が
不十分なうちにイコライズパルスФｅｑを不成立にする
ということにつながる。このようにしすると、イコライ
ズパルスФｅｑが不成立となった時点ｔ３において、第
６図（ｃ）、（ｄ）に示すように、各データ信号線間の
振動が収束していない。従って、第２のセンス増幅器２
２は、データ線Ｎ５，Ｎ６上の無意味な電位差を増幅
し、読み出し速度を大幅に遅れさせることになる。以上
のことからわかるように、イコライズパルスФｅｑのパ
ルス幅は十分な余裕をもって広くしておく必要がある。
これがデータ読み出しの高速化の妨げになっている。
以上のように、従来のデータ出力装置のイコライズ手法
では、高速で安定したデータの読み出しができず、高性
能化の上で障害となっていた。これは、特に、データ線
が多数存在する多ビットのシステムにおいて著しい。
では、高速で安定したデータの読み出しができず、高性
能化の上で障害となっていた。これは、特に、データ線
が多数存在する多ビットのシステムにおいて著しい。
本発明は、上記に鑑みてなされたもので、その目的は、
データの読み出しサイクル中におけるデータ線イコライ
ズに要する時間を短縮し、高速アクセスを可能とした半
導体記憶装置のデータ読出回路を提供することにある。
データの読み出しサイクル中におけるデータ線イコライ
ズに要する時間を短縮し、高速アクセスを可能とした半
導体記憶装置のデータ読出回路を提供することにある。
（課題を解決するための手段） 本発明の半導体記憶装置のデータ読出回路は、 相補型の一対のデータ線を入力に持つセンス増幅器の入
力イコライズ用の第１のスイッチ手段と、 前記センス増幅器の相補型の一対の出力線をイコライズ
する第２のスイッチ手段と、 前記相補型の一対のデータ線と前記相補型の一対の出力
線間をそれぞれイコライズする第３のスイッチ手段と、 前記第２及び第３のスイッチ手段にそれらをオンするた
めの第１のイコライズパルスを与える第１のイコライズ
パルス発生手段と、 前記第１のスイッチ手段にそれをオンする、前記第１の
イコライズパルスよりも早く成立する第２のイコライズ
パルスを与える第２のイコライズパルス発生手段と、を
備え、さらに、前記第１及び第２のイコライズパルスが
加えられる信号系の容量負荷をそれぞれＣ（φｅｑ）、
Ｃ（φｅｑ′）としたとき、Ｃ（φｅｑ）＞Ｃ（φｅ
ｑ′）なる関係を満足させたものとして構成される。
力イコライズ用の第１のスイッチ手段と、 前記センス増幅器の相補型の一対の出力線をイコライズ
する第２のスイッチ手段と、 前記相補型の一対のデータ線と前記相補型の一対の出力
線間をそれぞれイコライズする第３のスイッチ手段と、 前記第２及び第３のスイッチ手段にそれらをオンするた
めの第１のイコライズパルスを与える第１のイコライズ
パルス発生手段と、 前記第１のスイッチ手段にそれをオンする、前記第１の
イコライズパルスよりも早く成立する第２のイコライズ
パルスを与える第２のイコライズパルス発生手段と、を
備え、さらに、前記第１及び第２のイコライズパルスが
加えられる信号系の容量負荷をそれぞれＣ（φｅｑ）、
Ｃ（φｅｑ′）としたとき、Ｃ（φｅｑ）＞Ｃ（φｅ
ｑ′）なる関係を満足させたものとして構成される。
（作 用） 相補型のデータ線を入力に持つセンス増幅器の出力イコ
ライズ用の第２のスイッチ手段と、センス増幅器の入力
の出力の間のイコライズ用の第３のスイッチ手段に対し
ては、第１のイコライズパルス発生手段より第１のイコ
ライズパルスが与えられる。第１のイコライズパルスよ
りも早く成立する第２のイコライズパルスが、第２のイ
コライズパルス発生手段より第２のスイッチ手段に与え
られる。これにより、第１のスイッチ手段でのイコライ
ズの結果に基づいて、センス増幅器の出力状態がほぼ確
定される。この後、第１のイコライズパルスに基づい
て、第２、第３のスイッチ手段によりイコライズが安定
的に且つ速やかに行われる。
ライズ用の第２のスイッチ手段と、センス増幅器の入力
の出力の間のイコライズ用の第３のスイッチ手段に対し
ては、第１のイコライズパルス発生手段より第１のイコ
ライズパルスが与えられる。第１のイコライズパルスよ
りも早く成立する第２のイコライズパルスが、第２のイ
コライズパルス発生手段より第２のスイッチ手段に与え
られる。これにより、第１のスイッチ手段でのイコライ
ズの結果に基づいて、センス増幅器の出力状態がほぼ確
定される。この後、第１のイコライズパルスに基づい
て、第２、第３のスイッチ手段によりイコライズが安定
的に且つ速やかに行われる。
（実施例） 以下、図面を参照しながら本発明の実施例を説明する。
第１図は本発明の一実施例に係るデータ出力装置のブロ
ック図である。同図において、第４図と同等の構成要素
には第４図と同一の符号を付している。第１図の第１の
イコライズパルス発生回路４１は第４図のイコライズパ
ルス発生回路４０と同様の構成を有する。即ち、その回
路４１は、入力遷移検出回路３１，３２，……からのア
ドレス変化検出信号に基づいて（第１の）イコライズパ
ルスФｅｑを発生し、このイコライズパルスФｅｑをト
ランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６，Ｔｒ４に
与えている。これに対して、第２のイコライズパルス発
生回路４２は、入力遷移検出回路３１，３２，……から
のアドレス変化の検出信号に基づいて（第２の）イコラ
イズパルスФｅｑ′を発生し、このイコライズパルスФ
ｅｑ′を入出力イコライズ用トランジスタＴｒ３に与え
ている。その他の構成は第４図の構成と同様である。
ック図である。同図において、第４図と同等の構成要素
には第４図と同一の符号を付している。第１図の第１の
イコライズパルス発生回路４１は第４図のイコライズパ
ルス発生回路４０と同様の構成を有する。即ち、その回
路４１は、入力遷移検出回路３１，３２，……からのア
ドレス変化検出信号に基づいて（第１の）イコライズパ
ルスФｅｑを発生し、このイコライズパルスФｅｑをト
ランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６，Ｔｒ４に
与えている。これに対して、第２のイコライズパルス発
生回路４２は、入力遷移検出回路３１，３２，……から
のアドレス変化の検出信号に基づいて（第２の）イコラ
イズパルスФｅｑ′を発生し、このイコライズパルスФ
ｅｑ′を入出力イコライズ用トランジスタＴｒ３に与え
ている。その他の構成は第４図の構成と同様である。
以上のような構成において、次にその動作を第２図のタ
イミングチャートに基づいて説明する。ちなみに、同図
の（ａ）はアドレス入力ＩＮ１，ＩＮ２，…の変化の状
態、同図（ｂ）はイコライズパルスФｅｑ′、同図
（ｃ）はイコライズパルスФｅｑ、同図（ｄ）は第１の
センス増幅器出力データ線Ｎ５，Ｎ６の状態、同図
（ｅ）は第２のセンス増幅器出力データ線Ｎ７，Ｎ８の
状態、同図（ｆ）は出力の状態をそれぞれ示すものであ
る。
イミングチャートに基づいて説明する。ちなみに、同図
の（ａ）はアドレス入力ＩＮ１，ＩＮ２，…の変化の状
態、同図（ｂ）はイコライズパルスФｅｑ′、同図
（ｃ）はイコライズパルスФｅｑ、同図（ｄ）は第１の
センス増幅器出力データ線Ｎ５，Ｎ６の状態、同図
（ｅ）は第２のセンス増幅器出力データ線Ｎ７，Ｎ８の
状態、同図（ｆ）は出力の状態をそれぞれ示すものであ
る。
第１図に示すように、第１のイコライズパルス発生回路
４１からのイコライズパルスФｅｑは、トランジスタＴ
ｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６のゲートに供給
される。第２のイコライズパルス発生回路４２からのイ
コライズパルスФｅｑ′は、入出力イコライズ用トラン
ジスタＴｒ３のゲートにのみ供給される。この時のイコ
ライズパルスФｅｑの容量負荷Ｃ（Φｅｑ）とイコライ
ズパルスФｅｑ′の容量負荷Ｃ（Φｅｑ′）の関係に着
目すると、当然、接続されるゲート数の少ない容量負荷
Ｃ（Φｅｑ′）のほうが容量負荷Ｃ（Φｅｑ）よりも小
さい。即ち、Ｃ（Φｅｑ）＞Ｃ（Φｅｑ′）である。従
って、イコライズパルスФｅｑ′を発生する第２のイコ
ライズパルス発生回路４２は、イコライズパルスФｅｑ
を発生する第１のイコライズパルス発生回路４１より
も、少ない論理回路段数によって構成することが可能で
ある。このため、イコライズパルスФｅｑ′はイコライ
ズパルスФｅｑよりも早いタイミングで成立させること
が可能となる。
４１からのイコライズパルスФｅｑは、トランジスタＴ
ｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６のゲートに供給
される。第２のイコライズパルス発生回路４２からのイ
コライズパルスФｅｑ′は、入出力イコライズ用トラン
ジスタＴｒ３のゲートにのみ供給される。この時のイコ
ライズパルスФｅｑの容量負荷Ｃ（Φｅｑ）とイコライ
ズパルスФｅｑ′の容量負荷Ｃ（Φｅｑ′）の関係に着
目すると、当然、接続されるゲート数の少ない容量負荷
Ｃ（Φｅｑ′）のほうが容量負荷Ｃ（Φｅｑ）よりも小
さい。即ち、Ｃ（Φｅｑ）＞Ｃ（Φｅｑ′）である。従
って、イコライズパルスФｅｑ′を発生する第２のイコ
ライズパルス発生回路４２は、イコライズパルスФｅｑ
を発生する第１のイコライズパルス発生回路４１より
も、少ない論理回路段数によって構成することが可能で
ある。このため、イコライズパルスФｅｑ′はイコライ
ズパルスФｅｑよりも早いタイミングで成立させること
が可能となる。
第２図（ａ）に示すように、アドレス入力ＩＮ１やアド
レス入力ＩＮ２等からのアドレスが変化すると、時点ｔ
１においてこのことが入力遷移検出回路３１，３２，…
で検出される。そして、時点ｔ２において、第２のイコ
ライズパルス発生回路４２からイコライズパルスФｅ
ｑ′が出力される。その後の時点ｔ３において、第１の
イコライズパルス発生回路４１からイコライズパルスФ
ｅｑが出力される。これを詳細に述べる。即ち、第２図
（ｂ）、（ｃ）に示すように、イコライズパルスФｅ
ｑ′はイコライズパルスФｅｑよりも早いタイミングで
成立する。このために、イコライズパルスФｅｑ′がゲ
ート入力される入出力イコライズ用トランジスタＴｒ３
のみが他のトランジスタＴｒ１，Ｔｒ２，Ｔｒ４〜Ｔ
ｒ，６よりも早めにオンする。これにより、第１のセン
ス増幅器２１の出力側のデータ線Ｎ５とＮ６がショート
されて、第２図（ｄ）に示すように、第１のセンス増幅
器２１の固有のイコライズ電圧Ｖｅｑ１に近付く。この
時（ｔ２）、第２のセンス増幅器２２は未だに動作状態
にある。このために、入力電位がＶｅｑ１に向かって変
化するにつれて、動作状態中の第２のセンス増幅器２２
の出力は電位Ｖｅｑ１に対応した電位Ｖｅｑ２に向かっ
て変化する。ここで、各電位Ｖｅｑ１、Ｖｅｑ２はそれ
ぞれ通常動作時の第１のセンス増幅器２１および第２の
センス増幅器２２の出力のハイレベルとロウレベルの中
間電位にある。電位Ｖｅｑ１，Ｖｅｑ２の差の値は、通
常動作時における入出力ショート用トランジスタＴｒ
５，Ｔｒ６のソース・ドレイン端子間に印加される電位
差に比較してはるかに小さい。
レス入力ＩＮ２等からのアドレスが変化すると、時点ｔ
１においてこのことが入力遷移検出回路３１，３２，…
で検出される。そして、時点ｔ２において、第２のイコ
ライズパルス発生回路４２からイコライズパルスФｅ
ｑ′が出力される。その後の時点ｔ３において、第１の
イコライズパルス発生回路４１からイコライズパルスФ
ｅｑが出力される。これを詳細に述べる。即ち、第２図
（ｂ）、（ｃ）に示すように、イコライズパルスФｅ
ｑ′はイコライズパルスФｅｑよりも早いタイミングで
成立する。このために、イコライズパルスФｅｑ′がゲ
ート入力される入出力イコライズ用トランジスタＴｒ３
のみが他のトランジスタＴｒ１，Ｔｒ２，Ｔｒ４〜Ｔ
ｒ，６よりも早めにオンする。これにより、第１のセン
ス増幅器２１の出力側のデータ線Ｎ５とＮ６がショート
されて、第２図（ｄ）に示すように、第１のセンス増幅
器２１の固有のイコライズ電圧Ｖｅｑ１に近付く。この
時（ｔ２）、第２のセンス増幅器２２は未だに動作状態
にある。このために、入力電位がＶｅｑ１に向かって変
化するにつれて、動作状態中の第２のセンス増幅器２２
の出力は電位Ｖｅｑ１に対応した電位Ｖｅｑ２に向かっ
て変化する。ここで、各電位Ｖｅｑ１、Ｖｅｑ２はそれ
ぞれ通常動作時の第１のセンス増幅器２１および第２の
センス増幅器２２の出力のハイレベルとロウレベルの中
間電位にある。電位Ｖｅｑ１，Ｖｅｑ２の差の値は、通
常動作時における入出力ショート用トランジスタＴｒ
５，Ｔｒ６のソース・ドレイン端子間に印加される電位
差に比較してはるかに小さい。
次に、第２図（ｃ）に示すように、時点ｔ３でイコライ
ズパルスФｅｑが成立すると、トランジスタＴｒ１，Ｔ
ｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６のゲートがオンする。こ
れによって、ビット線Ｎ１とＮ２、入出力線Ｎ３とＮ
４、第２のセンス増幅器出力データ線Ｎ７とＮ８、第１
のセンス増幅器出力データ線Ｎ５と第２のセンス増幅器
出力データ線Ｎ７、第１のセンス増幅器出力データ線Ｎ
６と第２のセンス増幅器出力データ線Ｎ８がそれぞれシ
ョートされる。この時、予め第１のセンス増幅器２１の
出力電位が電位Ｖｅｑ１に変化し、またこの電位Ｖｅｑ
１を受けて第２のセンス増幅器２２の出力の電位が電位
Ｖｅｑ２に変化している。このため、入出力ショート用
トランジスタＴｒ５、Ｔｒ６のソース・ドレイン間にか
かる電位差は十分に小さい。従って、第２図（ｄ）、
（ｅ）に示すように、第２のセンス増幅器２２の入出力
間ショートによる負帰還効果による電行振動量は小さ
く、しかも短時間で収束する。このために、各データ線
間に無意味な電位差が発生する可能性が低くなる。従っ
て、第１のイコライズパルス発生回路４１から出力され
るイコライズパルスΦｅｑのパルス幅を短く設定して、
早いタイミング（時点ｔ５）で不成立としても、この時
点で不要な振動はほとんど収まっているので、第２図
（ｆ）に示すように遅れのないデータの読み出しが可能
であり、且つ電位の振動等による不要なデータの読み出
し遅れを防止することができる。
ズパルスФｅｑが成立すると、トランジスタＴｒ１，Ｔ
ｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６のゲートがオンする。こ
れによって、ビット線Ｎ１とＮ２、入出力線Ｎ３とＮ
４、第２のセンス増幅器出力データ線Ｎ７とＮ８、第１
のセンス増幅器出力データ線Ｎ５と第２のセンス増幅器
出力データ線Ｎ７、第１のセンス増幅器出力データ線Ｎ
６と第２のセンス増幅器出力データ線Ｎ８がそれぞれシ
ョートされる。この時、予め第１のセンス増幅器２１の
出力電位が電位Ｖｅｑ１に変化し、またこの電位Ｖｅｑ
１を受けて第２のセンス増幅器２２の出力の電位が電位
Ｖｅｑ２に変化している。このため、入出力ショート用
トランジスタＴｒ５、Ｔｒ６のソース・ドレイン間にか
かる電位差は十分に小さい。従って、第２図（ｄ）、
（ｅ）に示すように、第２のセンス増幅器２２の入出力
間ショートによる負帰還効果による電行振動量は小さ
く、しかも短時間で収束する。このために、各データ線
間に無意味な電位差が発生する可能性が低くなる。従っ
て、第１のイコライズパルス発生回路４１から出力され
るイコライズパルスΦｅｑのパルス幅を短く設定して、
早いタイミング（時点ｔ５）で不成立としても、この時
点で不要な振動はほとんど収まっているので、第２図
（ｆ）に示すように遅れのないデータの読み出しが可能
であり、且つ電位の振動等による不要なデータの読み出
し遅れを防止することができる。
以上のように、本発明の実施例によれば、第１のイコラ
イズパルス発生回路４１から出力されるイコライズパル
スΦｅｑのパルス幅を短くすることができ、それによっ
て、メモリセルからのデータを高速に且つ安定的に読み
出すことが可能となる。
イズパルス発生回路４１から出力されるイコライズパル
スΦｅｑのパルス幅を短くすることができ、それによっ
て、メモリセルからのデータを高速に且つ安定的に読み
出すことが可能となる。
第３図は本発明の他の実施例のブロック図である。第３
図で第１図と同一の符号を付した構成要素は、第１図の
それと同等のものを示す。第３図の構成が第１図の構成
と異なる点は、以下の通りである。即ち、第２のセンス
増幅器２２と出力バッファ緩衝増幅器２５との間に、第
３のセンス増幅器２３と第４のセンス増幅器２４の直列
回路を挿入接続した点、及び、第３のセンス増幅器２３
及び第４のセンス増幅器２４にそれぞれの入力側のデー
タ信号線をショートするトランジスタＴｒ３１，Ｔｒ３
２と各増幅器２３，２４の入出力間をショートするトラ
ンジスタＴｒ３３，Ｔｒ３４を設けた点が異なる。これ
により、第２のイコライズパルス発生回路４２からのイ
コライズパルスΦｅｑ′は、第３のセンス増幅器２３の
入力側のデータ信号線のショートにも適用される。つま
り、容量負荷Ｃ（Φｅｑ′）が容量負荷（Φｅｑ）より
も十分に小さいという条件が成立する限りにおいて、イ
コライズパルスΦｅｑ′を複数のゲートに供給しても良
い。このようにすれば、第１図の構成と同様な効果を得
ることができる。
図で第１図と同一の符号を付した構成要素は、第１図の
それと同等のものを示す。第３図の構成が第１図の構成
と異なる点は、以下の通りである。即ち、第２のセンス
増幅器２２と出力バッファ緩衝増幅器２５との間に、第
３のセンス増幅器２３と第４のセンス増幅器２４の直列
回路を挿入接続した点、及び、第３のセンス増幅器２３
及び第４のセンス増幅器２４にそれぞれの入力側のデー
タ信号線をショートするトランジスタＴｒ３１，Ｔｒ３
２と各増幅器２３，２４の入出力間をショートするトラ
ンジスタＴｒ３３，Ｔｒ３４を設けた点が異なる。これ
により、第２のイコライズパルス発生回路４２からのイ
コライズパルスΦｅｑ′は、第３のセンス増幅器２３の
入力側のデータ信号線のショートにも適用される。つま
り、容量負荷Ｃ（Φｅｑ′）が容量負荷（Φｅｑ）より
も十分に小さいという条件が成立する限りにおいて、イ
コライズパルスΦｅｑ′を複数のゲートに供給しても良
い。このようにすれば、第１図の構成と同様な効果を得
ることができる。
以上述べたように、本発明によれば、イコライズパルス
の早いタイミングでの成立と短いパルス幅設定とを実現
でき、それによりイコライズパルスの終了時点を早める
ことができ、メモリセル等からのデータ読み出しの高速
化を、従来のシステムに大幅な変更を加えることなく、
実現できる。
の早いタイミングでの成立と短いパルス幅設定とを実現
でき、それによりイコライズパルスの終了時点を早める
ことができ、メモリセル等からのデータ読み出しの高速
化を、従来のシステムに大幅な変更を加えることなく、
実現できる。
第１図は本発明の一実施例に係るデータ出力装置のブロ
ック図、第２図は第１図の構成の動作を説明するための
タイミングチャート、第３図は本発明の他の実施例に係
るデータ出力装置のブロック図、第４図は従来のデータ
出力装置のブロック図、第５図及び第６図は第４図の構
成の動作を説明するためのタイミングチャートである。 １１……メモリセル、２１……第１のセンス増幅器、２
２……第２のセンス増幅器、２３……第３のセンス増幅
器、２４……第４のセンス増幅器、２５……出力バッフ
ァ緩衝増幅器、３１……入力遷移検出回路、３２……入
力遷移検出回路、４０……イコライズパルス発生回路、
４１……第１のイコライズパルス発生回路、４２……第
２のイコライズパルス発生回路。
ック図、第２図は第１図の構成の動作を説明するための
タイミングチャート、第３図は本発明の他の実施例に係
るデータ出力装置のブロック図、第４図は従来のデータ
出力装置のブロック図、第５図及び第６図は第４図の構
成の動作を説明するためのタイミングチャートである。 １１……メモリセル、２１……第１のセンス増幅器、２
２……第２のセンス増幅器、２３……第３のセンス増幅
器、２４……第４のセンス増幅器、２５……出力バッフ
ァ緩衝増幅器、３１……入力遷移検出回路、３２……入
力遷移検出回路、４０……イコライズパルス発生回路、
４１……第１のイコライズパルス発生回路、４２……第
２のイコライズパルス発生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５３ Ｆ (72)発明者 川口 隆之 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (56)参考文献 特開 昭62−65291（ＪＰ，Ａ) 特開 昭57−94982（ＪＰ，Ａ)
Claims (1)
- 【請求項１】相補型の一対のデータ線を入力に持つセン
ス増幅器の入力イコライズ用の第１のスイッチ手段と、 前記センス増幅器の相補型の一対の出力線をイコライズ
する第２のスイッチ手段と、 前記相補型の一対のデータ線と前記相補型の一対の出力
線間をそれぞれイコライズする第３のスイッチ手段と、 前記第２及び第３のスイッチ手段にそれらをオンするた
めの第１のイコライズパルスを与える第１のイコライズ
パルス発生手段と、 前記第１のスイッチ手段にそれをオンする、前記第１の
イコライズパルスよりも早く成立する第２のイコライズ
パルスを与える第２のイコライズパルス発生手段と、を
備え、さらに、前記第１及び第２のイコライズパルスが
加えられる信号系の容量負荷をそれぞれＣ（φｅｑ）、
Ｃ（φｅｑ′）としたとき、Ｃ（φｅｑ）＞Ｃ（φｅ
ｑ′）なる関係を満足させたことを特徴とする、半導体
記憶装置のデータ読出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179816A JPH0646513B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体記憶装置のデータ読出回路 |
| US07/550,025 US5068831A (en) | 1989-07-12 | 1990-07-09 | Data read circuit for semiconductor storage device |
| KR1019900010473A KR930008578B1 (ko) | 1989-07-12 | 1990-07-11 | 반도체기억장치의 데이터독출회로 |
| EP90113338A EP0408031B1 (en) | 1989-07-12 | 1990-07-12 | Data read circuit for semiconductor storage device |
| DE69013250T DE69013250T2 (de) | 1989-07-12 | 1990-07-12 | Leseanordnung für eine Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179816A JPH0646513B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体記憶装置のデータ読出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344891A JPH0344891A (ja) | 1991-02-26 |
| JPH0646513B2 true JPH0646513B2 (ja) | 1994-06-15 |
Family
ID=16072394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179816A Expired - Fee Related JPH0646513B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体記憶装置のデータ読出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5068831A (ja) |
| EP (1) | EP0408031B1 (ja) |
| JP (1) | JPH0646513B2 (ja) |
| KR (1) | KR930008578B1 (ja) |
| DE (1) | DE69013250T2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345420A (en) * | 1986-10-27 | 1994-09-06 | Seiko Epson Corporation | Semiconductor memory device |
| US5237534A (en) * | 1989-04-27 | 1993-08-17 | Kabushiki Kaisha Toshiba | Data sense circuit for a semiconductor nonvolatile memory device |
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| US5151879A (en) * | 1990-12-27 | 1992-09-29 | Motorola, Inc. | Sense amplifier with latch |
| JP3319610B2 (ja) * | 1991-11-22 | 2002-09-03 | 日本テキサス・インスツルメンツ株式会社 | 信号伝達回路 |
| JP2680936B2 (ja) * | 1991-02-13 | 1997-11-19 | シャープ株式会社 | 半導体記憶装置 |
| JP2509004B2 (ja) * | 1991-03-04 | 1996-06-19 | 株式会社東芝 | 半導体記憶装置 |
| JP2745251B2 (ja) * | 1991-06-12 | 1998-04-28 | 三菱電機株式会社 | 半導体メモリ装置 |
| KR940010838B1 (ko) * | 1991-10-28 | 1994-11-17 | 삼성전자 주식회사 | 데이타 출력 콘트롤 회로 |
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| JPH05166365A (ja) * | 1991-12-12 | 1993-07-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| DE69228919T2 (de) * | 1991-12-17 | 1999-08-26 | St Microelectronics | Tristate-Treiberschaltung für interne Datenbusleitungen |
| US5295104A (en) * | 1991-12-17 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with precharged internal data bus |
| JPH05217365A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05217367A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
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| US5508644A (en) * | 1994-09-28 | 1996-04-16 | Motorola, Inc. | Sense amplifier for differential voltage detection with low input capacitance |
| KR0158112B1 (ko) * | 1995-04-25 | 1999-02-01 | 김광호 | 다수개의 뱅크들을 가지는 반도체 메모리 장치 |
| JP3202559B2 (ja) * | 1995-10-13 | 2001-08-27 | 日本電気株式会社 | 半導体メモリ |
| JPH10302472A (ja) * | 1997-04-24 | 1998-11-13 | Texas Instr Japan Ltd | 半導体メモリ装置 |
| US5835433A (en) * | 1997-06-09 | 1998-11-10 | Micron Technology, Inc. | Floating isolation gate from DRAM sensing |
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| US7134034B1 (en) * | 2003-10-15 | 2006-11-07 | Integrated Device Technology, Inc. | Data paths with receiver timing fixable to a downstream stage and methods of operation thereof |
| JP4028840B2 (ja) * | 2003-12-17 | 2007-12-26 | シャープ株式会社 | 半導体読み出し回路 |
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| US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
Family Cites Families (4)
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|---|---|---|---|---|
| US4239994A (en) * | 1978-08-07 | 1980-12-16 | Rca Corporation | Asymmetrically precharged sense amplifier |
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
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-
1989
- 1989-07-12 JP JP1179816A patent/JPH0646513B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-09 US US07/550,025 patent/US5068831A/en not_active Expired - Lifetime
- 1990-07-11 KR KR1019900010473A patent/KR930008578B1/ko not_active IP Right Cessation
- 1990-07-12 DE DE69013250T patent/DE69013250T2/de not_active Expired - Fee Related
- 1990-07-12 EP EP90113338A patent/EP0408031B1/en not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH0344891A (ja) | 1991-02-26 |
| US5068831A (en) | 1991-11-26 |
| EP0408031B1 (en) | 1994-10-12 |
| EP0408031A3 (en) | 1992-08-05 |
| EP0408031A2 (en) | 1991-01-16 |
| DE69013250T2 (de) | 1995-03-16 |
| DE69013250D1 (de) | 1994-11-17 |
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