JPH04356792A - データバス増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データバス増幅回路に
関するものであり、特に詳しくは、データの高速化に対
応出来且つ低消費電力型の特徴を持ったデータバス増幅
回路に関するもので有る。

【０００２】

【従来の技術】従来、半導体記憶装置には、データの読
出の高速化と高速度での動作時に於ける低消費電力化が
要求されている。その為に、係るデータバス増幅回路に
於いては、データの読出速度の高速化と当該データバス
増幅回路の消費電力を低下させるには、当該データバス
に付加されている容量を如何に低減させるかが、課題で
ある。

【０００３】図３には、本発明に係る半導体記憶装置の
一般的な構成の概略ブロックダイアクラムを示したもの
で有って、クロックジェネレータ３１及び３２、ライト
クロックジェネレータ３３、データバッファ３４、デー
タ出力バッファ３５、モードコントローラ３６、アドレ
スバッファ／プリデコーダ３７、リフレッシュアドレス
カウンタ３８、基板バイアスジェネレータ３９、ロウデ
コーダ４０、コラムデコーダ４１、センスアンプＩ／Ｏ
ゲート４２及びメモリセル４３とから構成されている。

【０００４】本発明に係る技術分野は、上記のセンスア
ンプＩ／Ｏゲート４２に相当する回路に関するものであ
る。処で、係る分野に於けるデータバス増幅回路に於い
ては、従来では、図６及び図７に示す様に、データバス
線ＤＢ、ＤＢバーに３個のＰ型トランジスタＱ３、Ｑ４
、Ｑ５から構成され且つ各トランジスタの共通ゲート部
に制御信号ＢＳＲが入力される様に構成されたイコライ
ジング回路部１と、入力がメモリーセル１３に設けられ
ているビットラインＢＬ、ＢＬバーに接続され、その出
力がトランジスタＱ１とＱ２からなり、且つ両トランジ
スタの共通ゲートに制御信号ＣＬが入力される様に構成
されているコラムゲート２１を介してデータバス線ＤＢ
、ＤＢバーのそれぞれと接続されているセンスアンプ２
とから構成されたセンスアンプ回路部２と該データバス
線ＤＢ、ＤＢバーにそれぞれ接続されているセンスバッ
ファ線ＳＢ、ＳＢバーの間に設けられているセンスバッ
ファ回路３とが設けられており、該センスバッファ回路
３は４個のトランジスタＱ６、Ｑ７、Ｑ８及びＱ９から
構成され且つ該回路３には制御信号ＳＢＥが入力される
様に構成されている。

【０００５】尚、図中、トランジスタＱ１０とＱ１１の
他端のＷＡ、ＷＡバーは、ライトアンプに接続されるも
のであり、又ＣＢ、ＣＢバーは、外部処理回路に接続さ
れた信号線である。係る従来のデータバス増幅回路に於
いては、一対のデータバス線ＤＢ、ＤＢバーに該センス
アンプ部２から供給される情報を直接に増幅しているが
、ビット数が増加すると当該データバス線ＤＢ、ＤＢバ
ーに接続されている容量が増加し、従って、当該一対の
データバス線ＤＢ、ＤＢバー間の電圧差を増幅するのに
時間がかかり従って、消費される電流の量も大きくなら
ざるを得なかった。

【０００６】即ち、係るデータバス線は一般的に長いも
のであり、しかもそれに多数のトランジスタや抵抗、容
量が付いているので容量が重くなり、その為上記した様
な問題点が発生すると共に、係る容量が邪魔をして、当
該一対のデータバス線ＤＢ、ＤＢバー間の電圧差を増幅
するのに、一方の信号のレベル低下の落ちが遅いと言う
問題が有った。かかる、従来に於ける図６に示されたデ
ータバス増幅回路の動作を図７に示す波形図を用いて説
明する。

【０００７】先ず、アドレス信号ＡＤＤが入力されると
、例えば図８に示す様に、インバータＩＶ１乃至ＩＶ５
とＰ型トランジスタＴＲ１，ＴＲ２，ＴＲ５，ＴＲ６、
及びＮ型トランジスタＴＲ３，ＴＲ４，ＴＲ７，ＴＲ８
とで構成された公知のＡＴＤパルス発生回路から出力信
号としてＡＴＤ信号（ＢＳＲ信号）を発生し、該ＡＴＤ
信号（ＢＳＲ信号）はナンド回路９とインバータＩＶ６
を介して該イコライズ回路１の共通ゲートに供給される
。

【０００８】尚、上記の例に於いては、Ｐ型トランジス
タを主に使用しているので、当該アドレス信号ＡＤＤは
、“Ｌ”レベルに於いてトランジスタを駆動させる関係
にある。即ち、当該アドレス信号ＡＤＤは、“Ｌ”レベ
ルになった時刻から所定の遅延時間を於いて、ＡＴＤ信
号（ＢＳＲ信号）が“Ｌ”レベル（オン）になり、該イ
コライズ回路１を作動させ、予め、所定の電位差を有し
ている一対の該データバス線ＤＢ、ＤＢバーの電位差を
等しくするイコライズ操作を実行させる。該ＡＴＤ信号
（ＢＳＲ信号）が“Ｌ”レベル（オン）の間に、波形Ｄ
Ｂ、ＤＢバーに示される様に、データバス線のＤＢバー
の電位が徐々に上昇して、両者はイコライズされる。

【０００９】該データバス線のイコライズ期間は、該デ
ータバス線に付いている負荷の大きさにより異なるもの
であり、当該負荷が大きければ当然イコライズに要する
時間も長くなり、従って、該ＡＴＤ信号（ＢＳＲ信号）
が“Ｌ”レベル（オン）を維持している時間が長くなり
、従って当該ＡＴＤ信号（ＢＳＲ信号）のパルス幅が長
くなる。

【００１０】該ＡＴＤ信号（ＢＳＲ信号）が“Ｌ”レベ
ルとなる時刻と同期して、当該ＡＴＤパルス発生回路か
ら出力されているコラムデコーダ入力信号ＣＬも“Ｌ”
レベルとなり、センスアンプ２からの情報がデータバス
線に入力されなくなる。同時に、前記のＡＴＤパルス発
生回路からの出力を利用して図９に示されるワンショッ
トパルス発生回路を主体とするセンスバッファゲート制
御信号発生回路から出力される制御信号ＳＢＥも“Ｌ”
レベルとなるので、該センスバッファゲート３は増幅作
用を停止する。

【００１１】この間に、該ＡＴＤ信号が“Ｌ”レベルの
期間中、該イコライズ回路１が作動を続け予め、所定の
電位差を有している一対の該データバス線ＤＢ、ＤＢバ
ーの電位差をイコライズする。その後、該ＣＬ信号が“
Ｌ”レベルから“Ｈ”レベルに変化すると、該センスア
ンプからの情報がデータバス線に読み出されるので、イ
コライズされたデータバス線ＤＢ、ＤＢバーの間に電位
差が形成され始める。

【００１２】そして、前記ＳＢＥ信号が“Ｌ”レベルか
ら“Ｈ”レベルに変化しはじめ、当該センスバッファゲ
ート３が作動する事により、該データバス線ＤＢ、ＤＢ
バーの間に形成され始めた電位差が増幅される事になる
。従って、外部回路に接続される信号線ＣＢ、ＣＢバー
間には前記イコライズ操作によりイコライズされてもの
が再び所定の電位差が形成される事になる。

【００１３】従来のデータバス線増幅回路の作動の概略
は以上の通りであるが、要はアドレスの変化を関知して
、ＡＴＤ信号がでると、それまで増幅されていたデータ
バス線ＤＢ、ＤＢバーがイコライズされ、その結果、セ
ンスアンプよりコラムゲートを介してデータバス線ＤＢ
、ＤＢバーに情報が伝達され、その後、センスバッファ
ゲートにてデータバス線ＤＢ、ＤＢバーに伝達された差
電位を増幅するものである。

【００１４】然しながら、係る方法により、予め所定の
電圧に設定されているデータバス線ＤＢ、ＤＢバー、例
えば一方はＶｃｃ，他方はＶｓｓに増幅されているとす
ると、係るデータバス線をイコライズするには時間を要
し、且つセンスバッファゲートにはデータバス線が直接
接続されているので、センスバッファゲートにより増幅
にも負荷の程度に応じた時間がかかり、読出時間の高速
化の妨げとなっていた。

【００１５】又データバス線をイコライズする際には、
ＶｓｓからＶｃｃレベルへの充電が起こり、データバス
線を増幅する際には、ＶｃｃからＶｓｓレベルへの放電
が起こる為、消費電力が増大する原因となっていた。即
ち、係るデータバス増幅回路に於ける増幅操作に於いて
、データバス線ＤＢ、ＤＢバーの間の電位差の変化が遅
く（波形の変化の傾斜が緩い）ので、情報の処理速度が
遅くなり、又その間に多くの消費電力が必要とされるの
である。

【００１６】

【発明が解決しようとする課題】本発明の目的は、係る
従来技術に於ける問題点を解決し、データバス線の情報
を増幅するに際して消費電流を増加させることなくしか
も高速に増幅処理を実行しえるデータバス増幅回路を提
供するものである。

【００１７】

【課題を解決するための手段】本発明は上記目的を達成
する為に以下に示す様な技術構成を採用するものである
。即ち、半導体記憶装置のデータバス線、センスアンプ
、センスバッファゲート、１センスアンプからの情報を
該データバス線に供給する為該センスアンプと該データ
バス線との間に配置されたコラムゲート、該データバス
線とデータバス線の情報を増幅する為のセンスバッファ
回路との間に設けられ、該データバス線と該センスバッ
ファ回路とを分離若しくは接続するトランスファゲート
が設けられており、該トランスファゲートは該データバ
ス線の情報を該センスバッファに伝達する必要がある時
のみ導通する様にパルス駆動され、又該コラムゲートは
、アドレス信号に応答してパルス的に駆動される様に構
成されているデータバス増幅回路である。

【００１８】

【作用】本発明に係るデータバス増幅回路は、上記した
通りの技術構成を採用しており、その基本的技術思想は
、データバス線の情報を増幅するに際して、データバス
線とセンスバッファ側とを分離して、該データバス線に
付加されている容量を見えなくして、センスバッファ側
での負荷容量を軽くして、増幅速度を向上させると共に
、コラムゲートに入力されるＣＬ信号をパルス状となし
、該コラムゲートが閉じた状態となった時にデータバス
線を直ちにイコライズさせておく事によって、アドレス
が変化した後に、該データバス線をイコライズさせる為
の時間を省略する事によって、高速化と低消費電力化を
同時に達成しえるデータバス増幅回路が得られるもので
ある。

【００１９】

【実施例】以下に、本発明に係るデータバス増幅回路の
具体例を図面を参照しながら詳細に説明する。図１は本
発明に係るデータバス増幅回路の一具体例を示す回路構
成図である。即ち、本発明に係る具体例に於いては、半
導体記憶装置のデータバス線ＤＢ、ＤＢバー、センスア
ンプ２、センスバッファゲート３、該センスアンプ２か
らの情報を該データバス線ＤＢ、ＤＢバーに供給する為
、該センスアンプ２と該データバス線ＤＢ、ＤＢバーと
の間に配置されたコラムゲート２１、該データバス線Ｄ
Ｂ、ＤＢバーとデータバス線の情報を増幅する為のセン
スバッファ回路３との間に設けられ、該データバス線Ｄ
Ｂ、ＤＢバーと該センスバッファ回路３とを分離若しく
は接続するトランスファゲート５、５’が設けられてお
り、該トランスファゲート５、５’は該データバス線Ｄ
Ｂ、ＤＢバーの情報を該センスバッファ３に伝達する必
要がある時のみ導通する様にパルス駆動され、又該コラ
ムゲート２１は、アドレス信号に応答してパルス的に駆
動される様に構成されているデータバス増幅回路１であ
る。

【００２０】本発明に係るデータバス増幅回路１をより
詳細に説明すると、図６に示す従来のデータバス増幅回
路と同様に、データバス線ＤＢ、ＤＢバーに３個のＰ型
トランジスタＱ３、Ｑ４、Ｑ５から構成され且つ各トラ
ンジスタの共通ゲート部に制御信号ＢＳＲ１が入力され
る様に構成されたイコライジング回路部１と、入力がメ
モリーセル１３に設けられているビットラインＢＬ、Ｂ
Ｌバーに接続され、その出力がトランジスタＱ１とＱ２
からなり、且つ両トランジスタの共通ゲートに制御信号
ＣＬが入力される様に構成されているコラムゲート２１
を介してデータバス線ＤＢ、ＤＢバーのそれぞれと接続
されているセンスアンプ２とから構成されたセンスアン
プ回路部２と該データバス線ＤＢ、ＤＢバーにそれぞれ
接続されているセンスバッファ線ＳＢ、ＳＢバーの間に
設けられているセンスバッファ回路３とが設けられてお
り、該センスバッファ回路３は４個のトランジスタＱ６
、Ｑ７、Ｑ８及びＱ９から構成され且つ該回路３には制
御信号ＳＢＥが入力される様に構成されている。

【００２１】尚、図中、トランジスタＱ１０とＱ１１の
他端のＷＡ、ＷＡバーは、ライトアンプに接続されるも
のであり、又ＣＢ、ＣＢバーは、外部処理回路に接続さ
れた信号線である。本発明に係るデータバス増幅回路の
構成が、該従来のデータバス増幅回路の回路構成と異な
る点は、上記の様に、データバス線ＤＢ、ＤＢバーとセ
ンスバッファゲート３とを接続する配線上にＰ型トラン
ジスタＱ１２とＱ１３からなるトランスファゲート５、
５’が設けられており、更に該センスバッファゲート３
とセンスバッファ線ＳＢ、ＳＢバーの間に新たにイコラ
イジング回路部６を設けたものである。

【００２２】該イコライジング回路６の回路構成は、前
記イコライジング回路１と同一の構成を有するもので有
って、センスバッファ線ＳＢ、ＳＢバー間に１個のＰ型
トランジスタＱ１４とＮ型トランジスタＱ１５、Ｑ１６
とから構成され且つ各トランジスタの共通ゲート部に制
御信号ＢＳＲ２が入力される様に構成されたものである
。

【００２３】又、本発明に係るデータバス増幅回路の具
体例に於いては、制御信号ＢＳＲ２として使用されるＡ
ＴＤ信号は、図８に示される従来例のものと同一のＡＴ
Ｄパルス発生回路を使用しても良く、当該ＡＴＤパルス
発生回路から出力信号を該イコライズ回路２の制御端子
に供給されるものである。一方、本発明の具体例に於い
て使用される各制御信号即ち、ＢＳＲ１，ＣＬ、ＳＢＥ
及びＤＢＴのそれぞれは、例えば、前記のＡＴＤパルス
発生回路からの出力を利用して図４に示される様な、ワ
ンショットパルス発生回路４１、ＮＡＮＤゲート４２、
ＮＯＲゲート４３及び出力バッファ４４、４５とから構
成された制御信号発生回路４６のそれぞれの出力端子か
ら得る様にしたもので有っても良い。

【００２４】本発明に係るデータバス増幅回路に於いて
は、該データバス線に設けられたイコライズ回路は、該
一対のデータバス線間の電位差を予めイコライズしてお
くものであり、又、該コラムゲートは、該アドレス信号
に応答して短い所定の期間パルス的に駆動され、それに
よりイコライズされている一対のデータバス線間に当該
センスアンプ内の情報に対応する電位差を形成させるも
のであり、更に該コラムゲートは、当該パルス駆動が停
止する事により、該一対のデータバス線間に形成された
電位差を解消する様に機能するものである。

【００２５】即ち、本発明に係るデータバス増幅回路に
有っては、パルス的に駆動されるトランスファゲート５
、５’を当初にオフさせておき、データバス線ＤＢ、Ｄ
Ｂバーとセンスバッファゲート２に接続されるセンスバ
ッファ線ＳＢ、ＳＢバーとを分離切断状態としておくと
同時に該イコライズ回路１はオンの状態としておき、そ
れによって該データバス線ＤＢ、ＤＢバー間の電位差を
イコライズしておく。

【００２６】次に、コラムゲート２１がパルス的に駆動
されて、該センスアンプ２からの情報が該データバス線
ＤＢ、ＤＢバーに読み出され、当該データバス線ＤＢ、
ＤＢバー間に所定の電位差が形成されると直ちに当該ト
ランスファゲート５、５’をオンさせて、分離されてい
たデータバス線ＤＢ、ＤＢバーとセンスバッファ線ＳＢ
、ＳＢバーとを接続状態となし、該データバス線ＤＢ、
ＤＢバーに読み出された情報が該センスバッファ線ＳＢ
、ＳＢバーに伝達される。

【００２７】その後、該トランスファゲート５、５’は
再びオフとなりデータバス線ＤＢ、ＤＢバーと該センス
バッファ線ＳＢ、ＳＢバーとを分離切断状態とする。そ
して、該センスバッファゲート２が作動して、該センス
バッファ線ＳＢ、ＳＢバー間に伝達されてきた情報をデ
ータバス線ＤＢ、ＤＢバーの容量とは全く無関係に、所
定のレベル迄増幅するものである。

【００２８】つまり、本発明に於いては、データバス線
ＤＢ、ＤＢバーとセンスバッファ線ＳＢ、ＳＢバーとを
分離結合自在とし、データバス線ＤＢ、ＤＢバー間のイ
コライズ操作とセンスバッファ線ＳＢ、ＳＢバー間の増
幅操作とは、互いに独立して実行させるものである為、
各データバス線ＤＢ、ＤＢバーとセンスバッファ線ＳＢ
、ＳＢバーに付加されている多数の負荷容量の影響を受
けることが無いので、信号の変化を高速に実行する事が
可能となったのである。

【００２９】本発明に係るデータバス増幅回路の一具体
例の動作を図１及び図２に従って、説明する。先ず、ア
ドレス信号ＡＤＤが入力されると、例えば図８に示す公
知のＡＴＤパルス発生回路から出力信号としてＡＴＤ信
号（ＢＳＲ２信号）が発生され、該ＡＴＤ信号（ＢＳＲ
２信号）は一つは該イコライズ回路６の制御信号端子に
ＢＳＲ２信号として供給されると共に、図４に示される
制御信号発生回路４６に供給され、各制御信号ＢＳＲ１
，ＣＬ，ＳＢＥ及びＤＢＴが発生され、それぞれ所定の
制御信号入力部に供給される。

【００３０】当該アドレス信号ＡＤＤが“Ｌ”レベルに
なった時刻ｂから所定の遅延時間を於いて、ＡＴＤ信号
（ＢＳＲ２信号）が時刻ｄで“Ｌ”レベルになり、それ
に応答してＢＳＲ１信号とＣＬ信号とが、時刻ｆ、ｈで
“Ｌ”レベルから“Ｈ”レベルに変化し、該ＢＳＲ１信
号は該イコライズ回路１をオフさせてデータバス線ＤＢ
、ＤＢバーの電位差を等しくするイコライズ操作をー中
止させる。つまり、該ＡＴＤ信号が出力される以前にお
いては、該イコライズ回路１はオン状態にありデータバ
ス線ＤＢ、ＤＢバー間の電位差を常時イコライズしてい
る。

【００３１】同時に該ＣＬ制御信号が時刻ｈで“Ｌ”レ
ベルから“Ｈ”レベルに変化するので、該センスアンプ
２のコラムゲート２１がオンとなるので、該センスアン
プ２から所定の情報が該データバス線ＤＢ、ＤＢバー間
に読み出される。その結果、データバス線ＤＢ、ＤＢバ
ーの電圧波形に於いては、時刻ｌから時刻ｚにかけて該
データバス線ＤＢ、ＤＢバー間に電位差が発生しはじめ
る。その後、時刻ｊに於いて該トランスファゲート５、
５’の制御信号であるＤＢＴが“Ｈ”レベルから“Ｌ”
レベルに変化するので、Ｐ型トランジスタで構成された
トランスファゲート５、５’がオンとなり、その結果該
データバス線ＤＢ、ＤＢバーと該センスバッファ線ＳＢ
、ＳＢバーとが接続される。

【００３２】かくして、データバス線ＤＢ、ＤＢバー間
に読み出された情報がセンスバッファ線ＳＢ、ＳＢバー
間に伝達される事になる。該センスバッファ線ＳＢ、Ｓ
Ｂバー間には、時刻ｎ以前には、予め所定の電位差が存
在しているが、ＡＴＤ信号（ＢＳＲ２信号）が時刻ｄで
“Ｌ”レベルになるので、それに応答して時刻ｍでセン
スバッファ線ＳＢ、ＳＢバーの電位差がイコライズされ
る。係るイコライズ操作は、該センスバッファ線ＳＢ、
ＳＢバーがデータバス線ＤＢ、ＤＢバーと接続される以
前に実行されるので、負荷が少なく、従って信号の変化
、例えばＳＢバーの信号レベルの変化は急峻となり、レ
ベル変更時間（時刻ｎとｍとの間の時間）は極めて短く
する事が出来る。

【００３３】一方センスバッファ線ＳＢの信号レベルは
、該ＤＢＴ信号が時刻ｊでオンとなるのに応答してＳＢ
バーの信号レベルとの間に徐々に電位差を形成して行く
。又、該ＡＴＤ信号が“Ｌ”レベルの期間中、該イコラ
イズ回路２が作動を続け該センスバッファ線ＳＢ、ＳＢ
バーのイコライズを完了すると時刻ｒに於いてＡＴＤ信
号が“Ｌ”レベルから“Ｈ”レベルに変化する。

【００３４】係る該ＡＴＤ信号が“Ｌ”レベルである期
間は、前記した様に、センスバッファ線ＳＢ、ＳＢバー
間のイコライズ期間が短いので、従来のＡＴＤ信号が“
Ｌ”レベルである期間に比べて著しく短く出来る。 又、ＤＢＴ信号も、データバス線ＤＢ、ＤＢバー間の情
報が単にセンスバッファ線ＳＢ、ＳＢバー間に伝達され
るに必要な時間だけ“Ｌ”レベルとなっていば良く、従
ってそのＤＢＴ信号が“Ｌ”レベルとなっている期間が
極めて短く良い。

【００３５】タイミング的には、該ＡＴＤ信号が、時刻
ｑで“Ｈ”レベルに戻った時点に応答して“Ｌ”レベル
から“Ｈ”レベルに変化させるもので有っても良い。 又、時刻ｑで該ＡＴＤ信号が、“Ｈ”レベルに戻るとそ
れに応答して信号ＢＳＲ１が時刻ｓに於いて“Ｈ”レベ
ルから“Ｌ”レベルに変化し、それに応答してイコライ
ズ回路１が時刻ｚに於いてイコライズ動作を開始するの
で、一旦時刻ｚに於いて所定の電位差が形成される迄に
変化したデータバス線ＤＢ、ＤＢバーの何れか一方のバ
ス線は、再びイコライズ操作をうけて時刻αに於いて完
全にイコライズされる。

【００３６】係るイコライズ操作も、該トランスファゲ
ート５、５’によって既に該データバス線ＤＢ、ＤＢバ
ーとセンスバッファ線ＳＢ、ＳＢバー間が分離されてい
るので、極めて短時間にイコライズさせる事が可能であ
る。又、センスバッファ線ＳＢ、ＳＢバー間に形成され
た電位差は、時刻ｘに於いて該ＳＢＥ信号が“Ｌ”レベ
ルから“Ｈ”レベルに変化するのに応答して該センスバ
ッファゲート３が増幅操作を開始するので、該センスバ
ッファ線ＳＢの信号レベルは、時刻βとγとの間に於い
て急峻に増幅され、それにより、外部信号線ＣＢ、ＣＢ
バー線間に所定の電位差が形成される事になる。

【００３７】該センスバッファ線ＳＢ、ＳＢバー間の信
号の増幅操作も、該センスバッファ線ＳＢ、ＳＢバーが
データバス線ＤＢ、ＤＢバーと既に分離されている状態
でおこなわれるので、当該センスバッファ線ＳＢ、ＳＢ
バーに付加される負荷容量が少なくて済むので信号のレ
ベル変化を迅速に行う事が出来る。係る本発明の具体例
の動作を要約すると、先ず、アドレス変化によるＡＴＤ
信号の発生により、センスバッファゲート２が制御信号
ＢＳＲ２によりイコライズされる。

【００３８】その一方で、ＡＴＤ信号の発生により、コ
ラムゲート信号ＣＬは発生すると、今までデータバス線
をイコライズ状態に保っていた信号ＢＳＲ１がイコライ
ズ動作を止め、データバス線ＤＢ、ＤＢバー間に電位差
が形成される。この状態で、制御信号ＤＢＴにより、デ
ータバストランスファゲート５、５’をオンさせると、
この電位差はセンスバッファゲート３に転送される。こ
の状態でトランスファゲート５、５’をオフさせ、ＳＢ
Ｅ信号によりセンスバッファゲート３を動作させると、
センスバッファゲート側の配線であるセンスバッファ線
ＳＢ、ＳＢバーだけが増幅され、データバス線ＤＢ、Ｄ
Ｂバー側は差電圧を持った状態を保っている。

【００３９】そして、該コラムゲート信号ＣＬをオフの
状態としてＢＳＲ１の信号によってデータバス線ＤＢ、
ＤＢバー間のイコライズを行う。その結果、データバス
線ＤＢ、ＤＢバー間のイコライズはアドレス変化信号Ａ
ＴＤがでる前に完了しているのでイコライズに要する時
間が不要となる。又、センスバッファゲート３により増
幅される部分がセンスバッファ線ＳＢ、ＳＢバーに限定
される為、センスバッファゲート３の増幅時間が短くて
すみ、充放電による電力消費も押さえられる。

【００４０】図５に本発明に係る他の具体例を示す。図
１に示した本発明の具体例においては、当該イコライズ
回路１は、制御信号ＢＳＲ１により駆動されてデータバ
ス線ＤＢ、ＤＢバー間の電位差をイコライズする様に構
成されているが、本具体例に於いては、イコライズ回路
１の制御信号ＢＳＲ１入力端子部をＶｓｓとして、例え
ば接地する事により、該イコライズ回路１を常時動作状
態において置く事も可能である。又、上記具体例に於い
ては、主としてＰ型トランジスタを使用する事を中心に
説明したが、本発明に於いては、上記具体例に於けるＰ
型及びＮ型トランジスタの導電型タイプを逆にして構成
するもので有っても良い。

【００４１】

【発明の効果】本発明に係るデータバス増幅回路に於い
ては、上記した様にデータバス線の情報を増幅するに際
して消費電流を増加させることなくしかも高速に増幅処
理を実行しえる高速、低消費電力型のデータバス増幅回
路を得る事が出来る。

【図面の簡単な説明】

【図１】図１は、本発明に係るデータバス増幅回路の一
具体例を示す回路図である。

【図２】図２は、図１に示すデータバス増幅回路に於け
る動作を説明するタイミングチャートである。

【図３】図３は、本発明に係るデータバス増幅回路の、
半導体記憶装置全体に於いて占める位置を説明する図で
ある。

【図４】図４は、本発明に於いて使用される制御信号発
生回路の例を示す図である。

【図５】図５は、本発明に係るデータバス増幅回路の他
の一具体例を示す回路図である。

【図６】図６は、従来の於けるデータバス増幅回路の例
を示す回路図である。

【図７】図７は、図６に示すデータバス増幅回路に於け
る動作を説明するタイミングチャートである。

【図８】図８は、本発明の具体例及び従来例に於いて使
用されるＡＴＤパルス発生回路の一具体例を示す回路構
成図である。

【図９】図９は、従来のデータバス増幅回路において使
用される制御信号発生回路の一例を示す回路構成図であ
る。

【符号の説明】

１…イコライズ回路１ ２…センスアンプ部 ３…センスバッファゲート ４、４’…ライトアンプ ５、５’…トランスファゲート５、５’６…イコライズ
回路２ ２１…コラムゲート ４６…制御信号発生回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　半導体記憶装置のデータバス線、セン
   スアンプ、センスバッファゲート、該センスアンプから
   の情報を該データバス線に供給する為該センスアンプと
   該データバス線との間に配置されたコラムゲート、該デ
   ータバス線とデータバス線の情報を増幅する為のセンス
   バッファゲートとの間に設けられ、該データバス線と該
   センスバッファゲートに接続される信号線とを分離若し
   くは接続するトランスファゲートが設けられており、該
   トランスファゲートは該データバス線の情報を該センス
   バッファに伝達する必要がある時のみ導通する様にパル
   ス駆動され、又該コラムゲートは、アドレス信号に応答
   してパルス的に駆動される様に構成されている事を特徴
   とするデータバス増幅回路。
2. 【請求項２】　　該データバス線に、一対のデータバス
   線間の電位差をイコライズする為の回路と、該センスバ
   ッファ回路に接続される一対のセンスバッファ線間の電
   位差をイコライズする為の回路とを設けた事を特徴とす
   る請求項１記載のデータバス増幅回路。
3. 【請求項３】　　該データバス線に設けられたイコライ
   ズ回路は、該一対のデータバス線間の電位差を予めイコ
   ライズしておくものであり、又、該コラムゲートは、該
   アドレス信号に応答して短い所定の期間パルス的に駆動
   され、それによりイコライズされている一対のデータバ
   ス線間に当該センスアンプ内の情報に対応する電位差を
   形成させるものであり、更に該コラムゲートは、当該パ
   ルス駆動が停止する事により、該一対のデータバス線間
   に形成された電位差を解消する様に機能するものである
   事を特徴とする請求項１記載のデータバス増幅回路。
4. 【請求項４】　　当該一対のデータバス線間に形成され
   た電位差は、該センスバッファ回路により増幅されるも
   のである事を特徴とする請求項３記載のデータバス増幅
   回路。
5. 【請求項５】　　該データバス線に設けられているイコ
   ライズ回路は、常時駆動状態におかれているものである
   事を特徴とする請求項３記載のデータバス増幅回路。
6. 【請求項６】　　該トランスファゲートは、トランジス
   タ、或いはダイオード等により構成されているものであ
   る事を事を特徴とする請求項１記載のデータバス増幅回
   路。
7. 【請求項７】　　該トランジスタはＮチャネル型或いは
   Ｐチャネル型トランジスタの何れかで構成されているも
   のである事を特徴とする請求項６記載のデータバス増幅
   回路。