JPH0855475A - 記憶素子のコラム開始信号発生装置 - Google Patents
記憶素子のコラム開始信号発生装置Info
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- JPH0855475A JPH0855475A JP7105792A JP10579295A JPH0855475A JP H0855475 A JPH0855475 A JP H0855475A JP 7105792 A JP7105792 A JP 7105792A JP 10579295 A JP10579295 A JP 10579295A JP H0855475 A JPH0855475 A JP H0855475A
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Abstract
し、記憶素子の動作速度を向上し得る記憶素子のコラム
開始信号発生装置を提供すること。 【構成】 ダミーデータをダミーセルに記憶した後セン
スアンプで増幅し、該増幅されたデータをダミーデータ
の判読時に感知し、該感知データが所定レベルに至ると
きコラム開始信号を発生するように記憶素子のコラム開
始信号発生装置を構成する。
Description
信号発生装置に関するものであり、特に、ダミーデータ
をダミーセルに記憶した後、センスアンプで増幅し、こ
の増幅データを感知して所定レベルに至るときコラム開
始信号を発生させ、センスアンプでの反転を防止して記
憶素子の動作速度を向上し得る記憶素子のコラム開始信
号発生装置に関するものである。
れたデータを判読する場合、このメモリセルから出力し
たデータを出力バッファに伝送するコラムスイッチ(Y
スイッチ)の駆動信号としてコラム開始信号CSを使用
していた。そして、従来の記憶素子のコラム開始信号C
S発生装置においては、図4に示すように、複数のイン
バータIN1−IN3を有する遅延部1が設けられ、入
力するセンスアンプイネーブル信号SAEがその遅延部
1で遅延され、コラム開始信号CSが発生されるように
なっていた。すなわち、メモリセルの出力データがセン
スアンプで完全に感知されるものであると予想する時間
およびマージンだけ、その遅延部1によりセンスアンプ
イネーブル信号SAEが遅延され、コラム開始信号CS
が発生するようになっていた。
従来のコラム信号発生装置においては、メモリセルから
出力したデータがセンスアンプで完全に感知されるもの
であると予想される時間およびマージンだけ遅延部によ
りセンスアンプイネーブル信号SAEが遅延されて、コ
ラム開始信号CSが発生するようになっている。このた
め、前述の予想したマージンが実際のマージンよりも小
さい場合は、前記センスアンプの動作が完全に進行され
ず、センスアンプのビットラインBLと相補的ビットラ
インBLB間の電圧差が大きくならないので、センスア
ンプの出力が反転するような不良状態が発生する。さら
に、予想したマージンが実際のマージンよりも大きい場
合は、前記遅延部1からコラム開始信号CSがあまりに
も遅く発生し、それだけコラムスイッチが遅く駆動する
ため記憶素子の動作速度が遅くなるという不都合な点が
あった。
め、本発明者たちは研究を重ねた結果、次のような記憶
素子のコラム開始信号発生装置を提供しようとするもの
である。
ーセルにダミーデータを記憶した後、センスアンプで増
幅し、該増幅データを感知して所定レベルに至るときコ
ラム開始信号を発生させ、センスアンプでの反転を防止
して記憶素子の動作速度を向上し得る、記憶素子のコラ
ム開始信号発生装置を提供することである。
セルを有しデータを記憶するメモリ部と、該メモリ部の
ワードラインおよびビットラインに接続されダミーデー
タを記憶する複数個のダミーセルを有するダミーデータ
記憶部と、該ダミーデータ記憶部に記録信号(WR)に
よりダミーデータを出力させるダミーデータ発生部と、
前記メモリ部の出力データを増幅して出力する複数個の
アンプを有する第1センス増幅部と、前記ダミーデータ
記憶部の選択されたダミーセルから出力するダミーデー
タを増幅して出力する第2センス増幅部と、該第2セン
ス増幅部の出力データを感知し所定レベルに至るときコ
ラム開始信号を出力するセンス増幅感知部と、該センス
増幅感知部の出力コラム開始信号をコラムデコーダの出
力信号と論理演算して出力する論理演算部と、該論理演
算部の出力信号によりスイッチングされるコラムスイッ
チング部と、該コラムスイッチング部の出力信号をバッ
ファし増幅して出力するバッファとを備えた、記憶素子
のコラム開始信号発生装置を構成することにより達成さ
れる。
数個の第1ダミービットラインと相補的な第2ダミービ
ットラインとにそれぞれ接続された各ダミーセルに記憶
された後、それらダミーセルから出力するダミーデータ
がセンス増幅部で増幅され、該増幅されたデータは、ダ
ミーデータの判読時に感知され、該感知データが所定レ
ベルに至るときコラム開始信号が発生される。
に説明する。本発明に係る記憶素子のコラム開始信号発
生装置は、複数個のワードライン(WL1−WLn)お
よび複数個のビットライン(BL1,BLB1)(BL
2,BLB2)…、各対のビットライン((BL1,B
LB1)(BL2,BLB2)…)にそれぞれ接続され
た各メモリセル(図示せず)データを記憶するメモリ部
10と、このメモリ部10の複数個のワードライン(W
L1,WLn)および第1ダミービットラインDBLま
たは第2ダミービットラインDBLBにそれぞれ接続さ
れダミーデータを記憶する複数個のダミーセルDC1−
DCnを有したダミーデータ記憶部20と、判読/記録
制御回路(図示せず)から印加される記録信号WRによ
り前記ダミーデータ記憶部20の第1ダミービットライ
ンDBLに接続された複数個のダミーセル(DC1,D
C3,…DCn)および第1ダミービットラインDBL
と相補的な第2ダミービットラインDBLBに接続され
た複数個のダミーセル(DC2,DC4,…DCn)に
それぞれダミーデータを出力するダミーデータ発生部3
0と、前記メモリ部10の各メモリセル(図示せず)か
ら出力するデータをそれぞれ所定レベルに増幅して出力
する複数個のセンスアンプ(S/A1−S/An)を有
した第1センス増幅部40と、前記ダミーデータ記憶部
20の各ダミーセル(DC1−DCn)のうち選択され
たダミーセルDCから出力するダミーデータを増幅して
出力する第2センス増幅部50と、前記第2センス増幅
部50の出力データを感知し所定レベルに至るときコラ
ム開始信号CSを出力するセンス増幅感知部60と、前
記センス増幅部60から出力するコラム開始信号CSを
一方端側に受け他方端側にコラムデコーダ(図示せず)
の出力信号(CDS1−CDSn)を受けて論理演算し
た後、出力する複数個のNDゲート(ND1−NDn)
およびそれらNDゲート(ND1−NDn)と対応して
接続されそれらNDゲート(ND1−NDn)の出力信
号を反転しスイッチング制御信号にて出力する複数個の
NRゲート(NR1−NRn)を有した論理演算部70
と、前記論理演算部70の出力信号によりスイッチング
され前記センスアンプ(S/A1−S/An)の出力信
号を伝達する複数個のコラムスイッチ(CSW1,CS
W2)…(CSW2n−1,CSW2n)を有したコラ
ムスイッチング部80と、このコラムスイッチング部8
0の出力信号をバッファ増幅して出力するバッファ90
とを備える。
(A)に示すように、記録信号WRがインバータINT
を通ってゲートに印加されソースにはハイレベルの電源
電圧Vccが印加され前記第1ダミービットラインDB
Lにドレインが接続されるPMOSトランジスタPM2
1と、前記記録信号WRがゲートに印加されソースには
ローレベルの電源電圧Vssが印加されドレインが前記
第2ダミービットDBLBに接続されたNMOSトラン
ジスタNM22とを備える。
に示すように、前記第2センス増幅部50で増幅された
出力されたダミーデータを所定レベルに至るまで感知す
る感知レベル調整部61と、該感知レベル調整部61の
出力信号レベルを変換するレベルシフタ62とを備え
る。
ンスアンプS/Aの出力が印加されソースにハイレベル
の電源電圧Vccが印加されドレインは共通ノードN1
に接続されるPMOSトランジスタPM10と、ゲート
に前記センスアンプS/Aの出力が印加されドレインは
共通ノードN1に接続されソースがNMOSトランジス
タNM12のドレインに接続されるNMOSトランジス
タNM11と、センスアンプイネーブル信号SAEがゲ
ートに印加されハイレベルの電源電圧HVCがソースに
印加されドレインは前記NMOSトランジスタNM11
のソースに接続されるNMOSトランジスタNM12と
を含む。
N1にゲートが接続されハイレベルの電源電圧Vccが
ソースに印加されドレインが共通ノードN2に接続され
るPMOSトランジスタPM13と、前記共通ノードN
1にゲートが接続されソースはハイレベルの電源電圧V
ccが印加され前記共通ノードN2にドレインが接続さ
れたNMOSトランジスタNM14と、ハイレベルの電
源電圧Vccがソースに印加されゲートが前記共通ノー
ドN2に接続されドレインは共通ノードN3に接続され
るPMOSトランジスタPM15と、ローレベルの電源
電圧Vssがソースに印加され前記共通ノードN3にド
レインが接続されゲートが共通ノードN4に接続される
NMOSトランジスタNM16と、ハイレベルの電源電
圧Vccがソースに印加され前記共通ノードN1にゲー
トが接続され前記共通ノードN4にドレインが接続され
たPMOSトランジスタPM17と、前記共通ノードN
3にゲートが接続されローレベルの電源電圧Vssがソ
ースに印加され前記共通ノードN4にドレインが接続さ
れたNMOSトランジスタNM18とを含む。
子のコラム開始信号発生装置の作用を説明すると次のと
おりである。まず、図2(A)に示すように、判読/記
録制御回路(図示せず)からハイレベルの記録信号WR
がダミーデータ発生部30に印加されると、該記録信号
WRはインバータINTを介してPMOSトランジスタ
PM12のゲートに印加され、該PMOSトランジスタ
PM21がターンオンしてハイレベルの電源電圧Vcc
はドレインを介して第1ダミービットラインDBLに出
力され、同時に前記ハイレベルの記録信号WRはNMO
SトランジスタNM22のゲートに印加されて該NMO
SトランジスタNM22がターンオンされ、ローレベル
の電源電圧Vssがドレインを介して第2ダミービット
ラインDBLBに出力される。
図1に示すように、ハイレベルの電源電圧Vccを複数
個のダミーセル(DC1,DC3…DCn)に記憶し、
ローレベルの電源電圧Vssは複数個のダミーセル(D
C2,DC4…DCn)にそれぞれ記憶される。このよ
うにダミーデータがそれぞれ複数個のダミーセル(DC
1…DCn)に記憶された状態で、アドレスデコーディ
ング部(図示せず)の出力ワードライン選択信号(WL
S1−WLSn)およびパルス発生器(図示せず)の出
力ワードイネーブル信号WLEによりメモリ部10のメ
モリセル(図示せず)に記憶されたデータが出力され、
第1センス増幅部40で増幅された後コラムスイッチン
グ部80に出力される。さらに、それらアドレスデコー
ディング部の出力ワードライン選択信号WLS1−WL
Snおよびパルス発生器の出力ワードラインイネーブル
信号WLEにより前記ワードラインWLおよび第1ダミ
ービットラインDBLに接続された複数個のダミーセル
(DC1,DC3…DCn)またはそれらワードライン
WLおよび第2ダミービットラインDBLBに接続され
た複数個のダミーセル(DC2,DC4…DCn)のダ
ミーデータが選択して出力され、第2センス増幅部50
で増幅された後、図3(A)に示すようなセンスアンプ
信号がセンス増幅感知部60に出力される。
ベル調整部61のPMOSトランジスタPM10および
NMOSトランジスタNM11のゲートに共通に印加さ
れ、図3(B)に示すセンスアンプイネーブル信号SA
EがNMOSトランジスタNM12のゲートに印加され
る。この場合、図3(A)に示したハイレベルの電源電
圧HVC=1/2VccがPMOSトランジスタPM1
0およびNMOSトランジスタNM11のゲートに印加
し、図3(B)に示したローレベルの電源電圧Vssが
NMOSトランジスタNM12のゲートに印加される
と、それらPMOSトランジスタPM10およびNMO
SトランジスタNM11はターンオンされ、NMOSト
ランジスタNM12はターンオフされて、出力ノードN
1にはハイレベルの電源電圧Vccが出力される。ここ
で、NMOSトランジスタNM12はセンスアンプイネ
ーブル信号SAEがイネーブルするまでコラム開始信号
の発生を抑制させる。かつ、前記ハイレベルの電源電圧
VccがPMOSトランジスタPM10およびNMOS
トランジスタNM11のゲートに印加され、ハイレベル
の電源電圧VccがNMOSトランジスタNM12のゲ
ートに印加されると、前記PMOSトランジスタPM1
0はターンオフされ、NMOSトランジスタNM11お
よびNMOSトランジスタNM12はターンオンして出
力ノードN1にはハイレベルの電源電圧HVCが出力さ
れ、図3(C)に示したノードN1の出力信号がレベル
シフタ62に印加される。
レベルの電源電圧Vcc区間においては、NMOSトラ
ンジスタNM14がターンオンして出力ノードN2のハ
イレベル電源電圧HVCがPMOSトランジスタPM1
5のゲートに印加され、PMOSトランジスタPM15
はターンオンして出力ノードN3のハイレベル電源電圧
VccがNMOSトランジスタNM18のゲートに印加
され、出力ノードN4にはローレベルの電源電圧Vss
が出力される。かつ、該ノードN1の出力信号がハイレ
ベルの電源電圧HVC区間においては、PMOSトラン
ジスタPM13,NMOSトランジスタNM14および
PMOSトランジスタPM17がすべてターンオンされ
るが、出力ノードN2からはハイレベルの電源電圧Vc
cが出力され、PMOSトランジスタPM15がターン
オフされ、PMOSトランジスタPM17の出力ノード
N4にハイレベルの電源電圧が出力される。したがっ
て、前記レベルシフタ62では、図3(C)に示した感
知レベル調整部61の電圧幅(Vcc−HVC)が図3
(D)に示した電圧幅(Vss−Vcc)に変換され、
コラム開始信号として論理演算部70に出力される。
コラム開始信号CSとコラムデコーダ(図示せず)から
の出力信号CDS1−CDSnとがNDゲートND1−
NDnにより論理演算され、各NRゲートNR1−NR
nで反転された後コラムスイッチング部80に出力され
る。次いで、該コラムスイッチング部80のコラムスイ
ッチ(CSW1,CSW2)…(CSW2n−1,CS
W2n)は、前記コラム開始信号CSおよびコラムデコ
ーダの出力信号CDS1−CDSnがすべてハイレベル
のときにオンされ、前記論理演算部70の出力信号に該
当するコラムスイッチが駆動されるため、前記第1セン
ス増幅部40で増幅された前記メモリ10の記憶データ
は前記コラムスイッチング部80を介してバッファ90
に印加され、該バッファ90でバッファ増幅された後出
力される。
0の感知レベル調整部61の他の実施例として次のよう
に構成して使用することもできる。すなわち、図2
(C)に示すように、前述した感知レベル調整部61の
構造に、ゲートおよびドレインがPMOSトランジスタ
PM10のソースに共通接続されたPMOSトランジス
タPM10−1を追加し、前記第2センス増幅部50か
ら増幅して出力されるダミーデータの感知レベルをしき
い値電圧Vtにより調節することもできる。
憶素子のコラム開始信号発生装置においては、ダミーデ
ータ発生部を利用してダミーデータをダミーセルに記憶
し、該ダミーセルの出力データをセンス増幅部で増幅
し、該センス増幅部の出力データをダミーデータの判読
時に感知して該データが所定レベルに至るときコラム開
始信号を発生するようになっているため、コラムスイッ
チが遅延されずに最適に動作され、センス増幅部の反転
作用が防止され、記憶素子の動作速度を向上し得るとい
う効果がある。
置のブロック図である。
置の各部の詳細回路図であり、(A)はダミーデータ発
生部の詳細回路図、(B)はセンス増幅感知部の詳細回
路図、および(C)は感知レベル調整部の他の実施例表
示回路図である。
知部の入力信号タイミング表示図である。
ロック図である。
Claims (7)
- 【請求項1】 記憶素子のコラム開始信号発生装置であ
って、 複数個のワードラインおよび複数個のビットラインを有
し、各対のビットラインにそれぞれ接続された各メモリ
セルにデータを記憶するメモリ部(10)と、 前記メモリ部(10)の複数個のワードラインおよび第
1ダミービットラインまたは第2ダミービットラインに
それぞれ接続され、ダミーデータを記憶する複数個のダ
ミーセルを有したダミーデータ記憶部(20)と、 判読/記録制御回路から印加される記録信号(WR)に
より前記ダミーデータ記憶部(20)の複数個のダミー
セルにそれぞれダミーデータを出力するダミーデータ発
生部(30)と、 前記メモリ部(10)の各メモリセルから出力するデー
タを増幅して出力する複数個のセンスアンプを有する第
1センス増幅部(40)と、 前記ダミーデータ記憶部(20)の各ダミーセルのうち
選択されたダミーセルから出力するダミーデータを増幅
して出力する第2センス増幅部(50)と、 前記第2センス増幅部(50)の出力データを感知し所
定レベルに至るときコラム開始信号を出力するセンス増
幅感知部(60)と、 前記センス増幅感知部(60)の出力コラム開始信号を
コラムデコーダの出力信号と論理演算して出力する論理
演算部(70)と、 前記論理演算部(70)の出力信号によりスイッチング
されるコラムスイッチング部(80)と、 前記コラムスイッチング部(80)の出力信号をバッフ
ァ増幅して出力するバッファ(90)とを備えた、記憶
素子のコラム開始信号発生装置。 - 【請求項2】 前記ダミーデータ発生部(30)は、前
記記録信号(WR)がインバータ(INT)を介して印
加されるゲートと、ハイレベルの電源電圧(Vcc)が
印加されるソースと、前記第1ダミービットラインに接
続されるドレインとを有するPMOSトランジスタ(P
M21)と、前記記録信号(WR)が印加されるゲート
と、ローレベルの電源電圧(Vss)が印加されるソー
スと、前記第2ダミービットに接続されるドレインとを
有するNMOSトランジスタ(NM22)とを含む、請
求項1記載の記憶素子のコラム開始信号発生装置。 - 【請求項3】 前記センス増幅感知部(60)は、前記
第2センス増幅部(50)で増幅された出力ダミーデー
タを所定レベルに至るまで感知する感知レベル調整部
(61)と、前記感知レベル調整部(61)の出力信号
レベルを変換するレベルシフタ(62)とを含む、請求
項1記載の記憶素子のコラム開始信号発生装置。 - 【請求項4】 前記感知レベル調整部(61)は、セン
スアンプの出力が印加されるゲート、ハイレベルの電源
電圧(Vcc)が印加されるソースおよび共通ノード
(N1)に接続されるドレインを有するPMOSトラン
ジスタ(PM10)と、前記センスアンプの出力が印加
されるゲート、共通ノード(N1)に接続されるドレイ
ンおよびNMOSトランジスタ(NM12)のドレイン
に接続されるソースを有するNMOSトランジスタ(N
M11)と、センスイネーブル信号が印加されるゲー
ト、ハイレベルの電源電圧(HVC)が印加されるソー
スおよび前記NMOSトランジスタ(NM11)のソー
スに接続されるドレインを有するNMOSトランジスタ
(NM12)とを含む、請求項3記載の記憶素子のコラ
ム開始信号発生装置。 - 【請求項5】 前記レベルシフタ(62)は、前記共通
ノード(N1)に接続されるゲート、ハイレベルの電源
電圧(Vcc)が印加されるソースおよび共通ノード
(N2)に接続されるドレインを有するPMOSトラン
ジスタ(PM13)と、前記共通ノード(N1)に接続
されるゲート、ハイレベルの電源電圧(HVC)が印加
されるソースおよび前記共通ノード(N2)に接続され
るドレインを有するNMOSトランジスタ(NM14)
と、ハイレベルの電源電圧(Vcc)が印加されるソー
ス、前記共通ノード(N2)に接続されるゲートおよび
共通ノード(N3)に接続されるドレインを有するPM
OSトランジスタ(PM15)と、ローレベルの電源電
圧(Vss)が印加されるソース、前記共通ノード(N
3)に接続されるドレインおよび共通ノード(N4)に
接続されるゲートを有するNMOSトランジスタ(NM
16)と、ハイレベルの電源電圧(Vcc)が印加され
るソース、前記ノード(N1)に接続されるゲートおよ
び前記共通ノード(N4)に接続されるドレインを有す
るPMOSトランジスタ(PM17)と、前記共通ノー
ド(N3)に接続されるゲート、ローレベルの電源電圧
(Vss)が印加されるソースおよび前記共通ノード
(N4)に接続されるドレインを有するNMOSトラン
ジスタ(NM18)とを備えた、請求項3または4記載
の記憶素子のコラム開始信号発生装置。 - 【請求項6】 前記感知レベル調整部(61)は、前記
PMOSトランジスタ(PM10),NMOSトランジ
スタ(NM11)およびNMOSトランジスタ(NM1
2)に加え、ゲートおよびドレインが前記PMOSトラ
ンジスタ(PM10)のソースに共通接続されたPMO
S(PM10−1)を含む、請求項3記載の記憶素子の
コラム開始信号発生装置。 - 【請求項7】 前記センス増幅感知部(60)は、前記
第1ダミービットラインに接続されたダミーセルと、前
記第2ダミービットラインに接続されたダミーセルとに
それぞれ記憶されたダミーデータを選択的に感知する、
請求項3記載の記憶素子のコラム開始信号発生装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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KR94P9561 | 1994-04-30 | ||
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