JPH0855475A - 記憶素子のコラム開始信号発生装置 - Google Patents
記憶素子のコラム開始信号発生装置Info
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- JPH0855475A JPH0855475A JP7105792A JP10579295A JPH0855475A JP H0855475 A JPH0855475 A JP H0855475A JP 7105792 A JP7105792 A JP 7105792A JP 10579295 A JP10579295 A JP 10579295A JP H0855475 A JPH0855475 A JP H0855475A
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Abstract
(57)【要約】
【目的】 センスアンプで不意に反転する作用を防止
し、記憶素子の動作速度を向上し得る記憶素子のコラム
開始信号発生装置を提供すること。 【構成】 ダミーデータをダミーセルに記憶した後セン
スアンプで増幅し、該増幅されたデータをダミーデータ
の判読時に感知し、該感知データが所定レベルに至ると
きコラム開始信号を発生するように記憶素子のコラム開
始信号発生装置を構成する。
し、記憶素子の動作速度を向上し得る記憶素子のコラム
開始信号発生装置を提供すること。 【構成】 ダミーデータをダミーセルに記憶した後セン
スアンプで増幅し、該増幅されたデータをダミーデータ
の判読時に感知し、該感知データが所定レベルに至ると
きコラム開始信号を発生するように記憶素子のコラム開
始信号発生装置を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、記憶素子のコラム開始
信号発生装置に関するものであり、特に、ダミーデータ
をダミーセルに記憶した後、センスアンプで増幅し、こ
の増幅データを感知して所定レベルに至るときコラム開
始信号を発生させ、センスアンプでの反転を防止して記
憶素子の動作速度を向上し得る記憶素子のコラム開始信
号発生装置に関するものである。
信号発生装置に関するものであり、特に、ダミーデータ
をダミーセルに記憶した後、センスアンプで増幅し、こ
の増幅データを感知して所定レベルに至るときコラム開
始信号を発生させ、センスアンプでの反転を防止して記
憶素子の動作速度を向上し得る記憶素子のコラム開始信
号発生装置に関するものである。
【０００２】
【従来の技術】一般に、記憶素子のメモリセルに記憶さ
れたデータを判読する場合、このメモリセルから出力し
たデータを出力バッファに伝送するコラムスイッチ（Ｙ
スイッチ）の駆動信号としてコラム開始信号ＣＳを使用
していた。そして、従来の記憶素子のコラム開始信号Ｃ
Ｓ発生装置においては、図４に示すように、複数のイン
バータＩＮ１−ＩＮ３を有する遅延部１が設けられ、入
力するセンスアンプイネーブル信号ＳＡＥがその遅延部
１で遅延され、コラム開始信号ＣＳが発生されるように
なっていた。すなわち、メモリセルの出力データがセン
スアンプで完全に感知されるものであると予想する時間
およびマージンだけ、その遅延部１によりセンスアンプ
イネーブル信号ＳＡＥが遅延され、コラム開始信号ＣＳ
が発生するようになっていた。
れたデータを判読する場合、このメモリセルから出力し
たデータを出力バッファに伝送するコラムスイッチ（Ｙ
スイッチ）の駆動信号としてコラム開始信号ＣＳを使用
していた。そして、従来の記憶素子のコラム開始信号Ｃ
Ｓ発生装置においては、図４に示すように、複数のイン
バータＩＮ１−ＩＮ３を有する遅延部１が設けられ、入
力するセンスアンプイネーブル信号ＳＡＥがその遅延部
１で遅延され、コラム開始信号ＣＳが発生されるように
なっていた。すなわち、メモリセルの出力データがセン
スアンプで完全に感知されるものであると予想する時間
およびマージンだけ、その遅延部１によりセンスアンプ
イネーブル信号ＳＡＥが遅延され、コラム開始信号ＣＳ
が発生するようになっていた。
【０００３】
【発明が解決しようとする課題】しかるに、このような
従来のコラム信号発生装置においては、メモリセルから
出力したデータがセンスアンプで完全に感知されるもの
であると予想される時間およびマージンだけ遅延部によ
りセンスアンプイネーブル信号ＳＡＥが遅延されて、コ
ラム開始信号ＣＳが発生するようになっている。このた
め、前述の予想したマージンが実際のマージンよりも小
さい場合は、前記センスアンプの動作が完全に進行され
ず、センスアンプのビットラインＢＬと相補的ビットラ
インＢＬＢ間の電圧差が大きくならないので、センスア
ンプの出力が反転するような不良状態が発生する。さら
に、予想したマージンが実際のマージンよりも大きい場
合は、前記遅延部１からコラム開始信号ＣＳがあまりに
も遅く発生し、それだけコラムスイッチが遅く駆動する
ため記憶素子の動作速度が遅くなるという不都合な点が
あった。
従来のコラム信号発生装置においては、メモリセルから
出力したデータがセンスアンプで完全に感知されるもの
であると予想される時間およびマージンだけ遅延部によ
りセンスアンプイネーブル信号ＳＡＥが遅延されて、コ
ラム開始信号ＣＳが発生するようになっている。このた
め、前述の予想したマージンが実際のマージンよりも小
さい場合は、前記センスアンプの動作が完全に進行され
ず、センスアンプのビットラインＢＬと相補的ビットラ
インＢＬＢ間の電圧差が大きくならないので、センスア
ンプの出力が反転するような不良状態が発生する。さら
に、予想したマージンが実際のマージンよりも大きい場
合は、前記遅延部１からコラム開始信号ＣＳがあまりに
も遅く発生し、それだけコラムスイッチが遅く駆動する
ため記憶素子の動作速度が遅くなるという不都合な点が
あった。
【０００４】そこで、このような問題点を解決するた
め、本発明者たちは研究を重ねた結果、次のような記憶
素子のコラム開始信号発生装置を提供しようとするもの
である。
め、本発明者たちは研究を重ねた結果、次のような記憶
素子のコラム開始信号発生装置を提供しようとするもの
である。
【０００５】
【課題を解決するための手段】この発明の目的は、ダミ
ーセルにダミーデータを記憶した後、センスアンプで増
幅し、該増幅データを感知して所定レベルに至るときコ
ラム開始信号を発生させ、センスアンプでの反転を防止
して記憶素子の動作速度を向上し得る、記憶素子のコラ
ム開始信号発生装置を提供することである。
ーセルにダミーデータを記憶した後、センスアンプで増
幅し、該増幅データを感知して所定レベルに至るときコ
ラム開始信号を発生させ、センスアンプでの反転を防止
して記憶素子の動作速度を向上し得る、記憶素子のコラ
ム開始信号発生装置を提供することである。
【０００６】このような発明の目的は、複数個のメモリ
セルを有しデータを記憶するメモリ部と、該メモリ部の
ワードラインおよびビットラインに接続されダミーデー
タを記憶する複数個のダミーセルを有するダミーデータ
記憶部と、該ダミーデータ記憶部に記録信号（ＷＲ）に
よりダミーデータを出力させるダミーデータ発生部と、
前記メモリ部の出力データを増幅して出力する複数個の
アンプを有する第１センス増幅部と、前記ダミーデータ
記憶部の選択されたダミーセルから出力するダミーデー
タを増幅して出力する第２センス増幅部と、該第２セン
ス増幅部の出力データを感知し所定レベルに至るときコ
ラム開始信号を出力するセンス増幅感知部と、該センス
増幅感知部の出力コラム開始信号をコラムデコーダの出
力信号と論理演算して出力する論理演算部と、該論理演
算部の出力信号によりスイッチングされるコラムスイッ
チング部と、該コラムスイッチング部の出力信号をバッ
ファし増幅して出力するバッファとを備えた、記憶素子
のコラム開始信号発生装置を構成することにより達成さ
れる。
セルを有しデータを記憶するメモリ部と、該メモリ部の
ワードラインおよびビットラインに接続されダミーデー
タを記憶する複数個のダミーセルを有するダミーデータ
記憶部と、該ダミーデータ記憶部に記録信号（ＷＲ）に
よりダミーデータを出力させるダミーデータ発生部と、
前記メモリ部の出力データを増幅して出力する複数個の
アンプを有する第１センス増幅部と、前記ダミーデータ
記憶部の選択されたダミーセルから出力するダミーデー
タを増幅して出力する第２センス増幅部と、該第２セン
ス増幅部の出力データを感知し所定レベルに至るときコ
ラム開始信号を出力するセンス増幅感知部と、該センス
増幅感知部の出力コラム開始信号をコラムデコーダの出
力信号と論理演算して出力する論理演算部と、該論理演
算部の出力信号によりスイッチングされるコラムスイッ
チング部と、該コラムスイッチング部の出力信号をバッ
ファし増幅して出力するバッファとを備えた、記憶素子
のコラム開始信号発生装置を構成することにより達成さ
れる。
【０００７】
【作用】記録信号がダミーデータ発生部に印加され、複
数個の第１ダミービットラインと相補的な第２ダミービ
ットラインとにそれぞれ接続された各ダミーセルに記憶
された後、それらダミーセルから出力するダミーデータ
がセンス増幅部で増幅され、該増幅されたデータは、ダ
ミーデータの判読時に感知され、該感知データが所定レ
ベルに至るときコラム開始信号が発生される。
数個の第１ダミービットラインと相補的な第２ダミービ
ットラインとにそれぞれ接続された各ダミーセルに記憶
された後、それらダミーセルから出力するダミーデータ
がセンス増幅部で増幅され、該増幅されたデータは、ダ
ミーデータの判読時に感知され、該感知データが所定レ
ベルに至るときコラム開始信号が発生される。
【０００８】
【実施例】以下本発明の実施例に対し図面を用いて詳細
に説明する。本発明に係る記憶素子のコラム開始信号発
生装置は、複数個のワードライン（ＷＬ１−ＷＬｎ）お
よび複数個のビットライン（ＢＬ１，ＢＬＢ１）（ＢＬ
２，ＢＬＢ２）…、各対のビットライン（（ＢＬ１，Ｂ
ＬＢ１）（ＢＬ２，ＢＬＢ２）…）にそれぞれ接続され
た各メモリセル（図示せず）データを記憶するメモリ部
１０と、このメモリ部１０の複数個のワードライン（Ｗ
Ｌ１，ＷＬｎ）および第１ダミービットラインＤＢＬま
たは第２ダミービットラインＤＢＬＢにそれぞれ接続さ
れダミーデータを記憶する複数個のダミーセルＤＣ１−
ＤＣｎを有したダミーデータ記憶部２０と、判読／記録
制御回路（図示せず）から印加される記録信号ＷＲによ
り前記ダミーデータ記憶部２０の第１ダミービットライ
ンＤＢＬに接続された複数個のダミーセル（ＤＣ１，Ｄ
Ｃ３，…ＤＣｎ）および第１ダミービットラインＤＢＬ
と相補的な第２ダミービットラインＤＢＬＢに接続され
た複数個のダミーセル（ＤＣ２，ＤＣ４，…ＤＣｎ）に
それぞれダミーデータを出力するダミーデータ発生部３
０と、前記メモリ部１０の各メモリセル（図示せず）か
ら出力するデータをそれぞれ所定レベルに増幅して出力
する複数個のセンスアンプ（Ｓ／Ａ１−Ｓ／Ａｎ）を有
した第１センス増幅部４０と、前記ダミーデータ記憶部
２０の各ダミーセル（ＤＣ１−ＤＣｎ）のうち選択され
たダミーセルＤＣから出力するダミーデータを増幅して
出力する第２センス増幅部５０と、前記第２センス増幅
部５０の出力データを感知し所定レベルに至るときコラ
ム開始信号ＣＳを出力するセンス増幅感知部６０と、前
記センス増幅部６０から出力するコラム開始信号ＣＳを
一方端側に受け他方端側にコラムデコーダ（図示せず）
の出力信号（ＣＤＳ１−ＣＤＳｎ）を受けて論理演算し
た後、出力する複数個のＮＤゲート（ＮＤ１−ＮＤｎ）
およびそれらＮＤゲート（ＮＤ１−ＮＤｎ）と対応して
接続されそれらＮＤゲート（ＮＤ１−ＮＤｎ）の出力信
号を反転しスイッチング制御信号にて出力する複数個の
ＮＲゲート（ＮＲ１−ＮＲｎ）を有した論理演算部７０
と、前記論理演算部７０の出力信号によりスイッチング
され前記センスアンプ（Ｓ／Ａ１−Ｓ／Ａｎ）の出力信
号を伝達する複数個のコラムスイッチ（ＣＳＷ１，ＣＳ
Ｗ２）…（ＣＳＷ２ｎ−１，ＣＳＷ２ｎ）を有したコラ
ムスイッチング部８０と、このコラムスイッチング部８
０の出力信号をバッファ増幅して出力するバッファ９０
とを備える。
に説明する。本発明に係る記憶素子のコラム開始信号発
生装置は、複数個のワードライン（ＷＬ１−ＷＬｎ）お
よび複数個のビットライン（ＢＬ１，ＢＬＢ１）（ＢＬ
２，ＢＬＢ２）…、各対のビットライン（（ＢＬ１，Ｂ
ＬＢ１）（ＢＬ２，ＢＬＢ２）…）にそれぞれ接続され
た各メモリセル（図示せず）データを記憶するメモリ部
１０と、このメモリ部１０の複数個のワードライン（Ｗ
Ｌ１，ＷＬｎ）および第１ダミービットラインＤＢＬま
たは第２ダミービットラインＤＢＬＢにそれぞれ接続さ
れダミーデータを記憶する複数個のダミーセルＤＣ１−
ＤＣｎを有したダミーデータ記憶部２０と、判読／記録
制御回路（図示せず）から印加される記録信号ＷＲによ
り前記ダミーデータ記憶部２０の第１ダミービットライ
ンＤＢＬに接続された複数個のダミーセル（ＤＣ１，Ｄ
Ｃ３，…ＤＣｎ）および第１ダミービットラインＤＢＬ
と相補的な第２ダミービットラインＤＢＬＢに接続され
た複数個のダミーセル（ＤＣ２，ＤＣ４，…ＤＣｎ）に
それぞれダミーデータを出力するダミーデータ発生部３
０と、前記メモリ部１０の各メモリセル（図示せず）か
ら出力するデータをそれぞれ所定レベルに増幅して出力
する複数個のセンスアンプ（Ｓ／Ａ１−Ｓ／Ａｎ）を有
した第１センス増幅部４０と、前記ダミーデータ記憶部
２０の各ダミーセル（ＤＣ１−ＤＣｎ）のうち選択され
たダミーセルＤＣから出力するダミーデータを増幅して
出力する第２センス増幅部５０と、前記第２センス増幅
部５０の出力データを感知し所定レベルに至るときコラ
ム開始信号ＣＳを出力するセンス増幅感知部６０と、前
記センス増幅部６０から出力するコラム開始信号ＣＳを
一方端側に受け他方端側にコラムデコーダ（図示せず）
の出力信号（ＣＤＳ１−ＣＤＳｎ）を受けて論理演算し
た後、出力する複数個のＮＤゲート（ＮＤ１−ＮＤｎ）
およびそれらＮＤゲート（ＮＤ１−ＮＤｎ）と対応して
接続されそれらＮＤゲート（ＮＤ１−ＮＤｎ）の出力信
号を反転しスイッチング制御信号にて出力する複数個の
ＮＲゲート（ＮＲ１−ＮＲｎ）を有した論理演算部７０
と、前記論理演算部７０の出力信号によりスイッチング
され前記センスアンプ（Ｓ／Ａ１−Ｓ／Ａｎ）の出力信
号を伝達する複数個のコラムスイッチ（ＣＳＷ１，ＣＳ
Ｗ２）…（ＣＳＷ２ｎ−１，ＣＳＷ２ｎ）を有したコラ
ムスイッチング部８０と、このコラムスイッチング部８
０の出力信号をバッファ増幅して出力するバッファ９０
とを備える。
【０００９】前記ダミーデータ発生部３０は、図２の
（Ａ）に示すように、記録信号ＷＲがインバータＩＮＴ
を通ってゲートに印加されソースにはハイレベルの電源
電圧Ｖｃｃが印加され前記第１ダミービットラインＤＢ
Ｌにドレインが接続されるＰＭＯＳトランジスタＰＭ２
１と、前記記録信号ＷＲがゲートに印加されソースには
ローレベルの電源電圧Ｖｓｓが印加されドレインが前記
第２ダミービットＤＢＬＢに接続されたＮＭＯＳトラン
ジスタＮＭ２２とを備える。
（Ａ）に示すように、記録信号ＷＲがインバータＩＮＴ
を通ってゲートに印加されソースにはハイレベルの電源
電圧Ｖｃｃが印加され前記第１ダミービットラインＤＢ
Ｌにドレインが接続されるＰＭＯＳトランジスタＰＭ２
１と、前記記録信号ＷＲがゲートに印加されソースには
ローレベルの電源電圧Ｖｓｓが印加されドレインが前記
第２ダミービットＤＢＬＢに接続されたＮＭＯＳトラン
ジスタＮＭ２２とを備える。
【００１０】前記センス増幅感知部６０は、図２（Ｂ）
に示すように、前記第２センス増幅部５０で増幅された
出力されたダミーデータを所定レベルに至るまで感知す
る感知レベル調整部６１と、該感知レベル調整部６１の
出力信号レベルを変換するレベルシフタ６２とを備え
る。
に示すように、前記第２センス増幅部５０で増幅された
出力されたダミーデータを所定レベルに至るまで感知す
る感知レベル調整部６１と、該感知レベル調整部６１の
出力信号レベルを変換するレベルシフタ６２とを備え
る。
【００１１】前記感知レベル調整部６１は、ゲートにセ
ンスアンプＳ／Ａの出力が印加されソースにハイレベル
の電源電圧Ｖｃｃが印加されドレインは共通ノードＮ１
に接続されるＰＭＯＳトランジスタＰＭ１０と、ゲート
に前記センスアンプＳ／Ａの出力が印加されドレインは
共通ノードＮ１に接続されソースがＮＭＯＳトランジス
タＮＭ１２のドレインに接続されるＮＭＯＳトランジス
タＮＭ１１と、センスアンプイネーブル信号ＳＡＥがゲ
ートに印加されハイレベルの電源電圧ＨＶＣがソースに
印加されドレインは前記ＮＭＯＳトランジスタＮＭ１１
のソースに接続されるＮＭＯＳトランジスタＮＭ１２と
を含む。
ンスアンプＳ／Ａの出力が印加されソースにハイレベル
の電源電圧Ｖｃｃが印加されドレインは共通ノードＮ１
に接続されるＰＭＯＳトランジスタＰＭ１０と、ゲート
に前記センスアンプＳ／Ａの出力が印加されドレインは
共通ノードＮ１に接続されソースがＮＭＯＳトランジス
タＮＭ１２のドレインに接続されるＮＭＯＳトランジス
タＮＭ１１と、センスアンプイネーブル信号ＳＡＥがゲ
ートに印加されハイレベルの電源電圧ＨＶＣがソースに
印加されドレインは前記ＮＭＯＳトランジスタＮＭ１１
のソースに接続されるＮＭＯＳトランジスタＮＭ１２と
を含む。
【００１２】前記レベルシフタ６２は、前記共通ノード
Ｎ１にゲートが接続されハイレベルの電源電圧Ｖｃｃが
ソースに印加されドレインが共通ノードＮ２に接続され
るＰＭＯＳトランジスタＰＭ１３と、前記共通ノードＮ
１にゲートが接続されソースはハイレベルの電源電圧Ｖ
ｃｃが印加され前記共通ノードＮ２にドレインが接続さ
れたＮＭＯＳトランジスタＮＭ１４と、ハイレベルの電
源電圧Ｖｃｃがソースに印加されゲートが前記共通ノー
ドＮ２に接続されドレインは共通ノードＮ３に接続され
るＰＭＯＳトランジスタＰＭ１５と、ローレベルの電源
電圧Ｖｓｓがソースに印加され前記共通ノードＮ３にド
レインが接続されゲートが共通ノードＮ４に接続される
ＮＭＯＳトランジスタＮＭ１６と、ハイレベルの電源電
圧Ｖｃｃがソースに印加され前記共通ノードＮ１にゲー
トが接続され前記共通ノードＮ４にドレインが接続され
たＰＭＯＳトランジスタＰＭ１７と、前記共通ノードＮ
３にゲートが接続されローレベルの電源電圧Ｖｓｓがソ
ースに印加され前記共通ノードＮ４にドレインが接続さ
れたＮＭＯＳトランジスタＮＭ１８とを含む。
Ｎ１にゲートが接続されハイレベルの電源電圧Ｖｃｃが
ソースに印加されドレインが共通ノードＮ２に接続され
るＰＭＯＳトランジスタＰＭ１３と、前記共通ノードＮ
１にゲートが接続されソースはハイレベルの電源電圧Ｖ
ｃｃが印加され前記共通ノードＮ２にドレインが接続さ
れたＮＭＯＳトランジスタＮＭ１４と、ハイレベルの電
源電圧Ｖｃｃがソースに印加されゲートが前記共通ノー
ドＮ２に接続されドレインは共通ノードＮ３に接続され
るＰＭＯＳトランジスタＰＭ１５と、ローレベルの電源
電圧Ｖｓｓがソースに印加され前記共通ノードＮ３にド
レインが接続されゲートが共通ノードＮ４に接続される
ＮＭＯＳトランジスタＮＭ１６と、ハイレベルの電源電
圧Ｖｃｃがソースに印加され前記共通ノードＮ１にゲー
トが接続され前記共通ノードＮ４にドレインが接続され
たＰＭＯＳトランジスタＰＭ１７と、前記共通ノードＮ
３にゲートが接続されローレベルの電源電圧Ｖｓｓがソ
ースに印加され前記共通ノードＮ４にドレインが接続さ
れたＮＭＯＳトランジスタＮＭ１８とを含む。
【００１３】このように構成された本発明に係る記憶素
子のコラム開始信号発生装置の作用を説明すると次のと
おりである。まず、図２（Ａ）に示すように、判読／記
録制御回路（図示せず）からハイレベルの記録信号ＷＲ
がダミーデータ発生部３０に印加されると、該記録信号
ＷＲはインバータＩＮＴを介してＰＭＯＳトランジスタ
ＰＭ１２のゲートに印加され、該ＰＭＯＳトランジスタ
ＰＭ２１がターンオンしてハイレベルの電源電圧Ｖｃｃ
はドレインを介して第１ダミービットラインＤＢＬに出
力され、同時に前記ハイレベルの記録信号ＷＲはＮＭＯ
ＳトランジスタＮＭ２２のゲートに印加されて該ＮＭＯ
ＳトランジスタＮＭ２２がターンオンされ、ローレベル
の電源電圧Ｖｓｓがドレインを介して第２ダミービット
ラインＤＢＬＢに出力される。
子のコラム開始信号発生装置の作用を説明すると次のと
おりである。まず、図２（Ａ）に示すように、判読／記
録制御回路（図示せず）からハイレベルの記録信号ＷＲ
がダミーデータ発生部３０に印加されると、該記録信号
ＷＲはインバータＩＮＴを介してＰＭＯＳトランジスタ
ＰＭ１２のゲートに印加され、該ＰＭＯＳトランジスタ
ＰＭ２１がターンオンしてハイレベルの電源電圧Ｖｃｃ
はドレインを介して第１ダミービットラインＤＢＬに出
力され、同時に前記ハイレベルの記録信号ＷＲはＮＭＯ
ＳトランジスタＮＭ２２のゲートに印加されて該ＮＭＯ
ＳトランジスタＮＭ２２がターンオンされ、ローレベル
の電源電圧Ｖｓｓがドレインを介して第２ダミービット
ラインＤＢＬＢに出力される。
【００１４】次いで、前記ダミーデータ記憶部２０は、
図１に示すように、ハイレベルの電源電圧Ｖｃｃを複数
個のダミーセル（ＤＣ１，ＤＣ３…ＤＣｎ）に記憶し、
ローレベルの電源電圧Ｖｓｓは複数個のダミーセル（Ｄ
Ｃ２，ＤＣ４…ＤＣｎ）にそれぞれ記憶される。このよ
うにダミーデータがそれぞれ複数個のダミーセル（ＤＣ
１…ＤＣｎ）に記憶された状態で、アドレスデコーディ
ング部（図示せず）の出力ワードライン選択信号（ＷＬ
Ｓ１−ＷＬＳｎ）およびパルス発生器（図示せず）の出
力ワードイネーブル信号ＷＬＥによりメモリ部１０のメ
モリセル（図示せず）に記憶されたデータが出力され、
第１センス増幅部４０で増幅された後コラムスイッチン
グ部８０に出力される。さらに、それらアドレスデコー
ディング部の出力ワードライン選択信号ＷＬＳ１−ＷＬ
Ｓｎおよびパルス発生器の出力ワードラインイネーブル
信号ＷＬＥにより前記ワードラインＷＬおよび第１ダミ
ービットラインＤＢＬに接続された複数個のダミーセル
（ＤＣ１，ＤＣ３…ＤＣｎ）またはそれらワードライン
ＷＬおよび第２ダミービットラインＤＢＬＢに接続され
た複数個のダミーセル（ＤＣ２，ＤＣ４…ＤＣｎ）のダ
ミーデータが選択して出力され、第２センス増幅部５０
で増幅された後、図３（Ａ）に示すようなセンスアンプ
信号がセンス増幅感知部６０に出力される。
図１に示すように、ハイレベルの電源電圧Ｖｃｃを複数
個のダミーセル（ＤＣ１，ＤＣ３…ＤＣｎ）に記憶し、
ローレベルの電源電圧Ｖｓｓは複数個のダミーセル（Ｄ
Ｃ２，ＤＣ４…ＤＣｎ）にそれぞれ記憶される。このよ
うにダミーデータがそれぞれ複数個のダミーセル（ＤＣ
１…ＤＣｎ）に記憶された状態で、アドレスデコーディ
ング部（図示せず）の出力ワードライン選択信号（ＷＬ
Ｓ１−ＷＬＳｎ）およびパルス発生器（図示せず）の出
力ワードイネーブル信号ＷＬＥによりメモリ部１０のメ
モリセル（図示せず）に記憶されたデータが出力され、
第１センス増幅部４０で増幅された後コラムスイッチン
グ部８０に出力される。さらに、それらアドレスデコー
ディング部の出力ワードライン選択信号ＷＬＳ１−ＷＬ
Ｓｎおよびパルス発生器の出力ワードラインイネーブル
信号ＷＬＥにより前記ワードラインＷＬおよび第１ダミ
ービットラインＤＢＬに接続された複数個のダミーセル
（ＤＣ１，ＤＣ３…ＤＣｎ）またはそれらワードライン
ＷＬおよび第２ダミービットラインＤＢＬＢに接続され
た複数個のダミーセル（ＤＣ２，ＤＣ４…ＤＣｎ）のダ
ミーデータが選択して出力され、第２センス増幅部５０
で増幅された後、図３（Ａ）に示すようなセンスアンプ
信号がセンス増幅感知部６０に出力される。
【００１５】次いで、該センス増幅感知部６０の感知レ
ベル調整部６１のＰＭＯＳトランジスタＰＭ１０および
ＮＭＯＳトランジスタＮＭ１１のゲートに共通に印加さ
れ、図３（Ｂ）に示すセンスアンプイネーブル信号ＳＡ
ＥがＮＭＯＳトランジスタＮＭ１２のゲートに印加され
る。この場合、図３（Ａ）に示したハイレベルの電源電
圧ＨＶＣ＝１／２ＶｃｃがＰＭＯＳトランジスタＰＭ１
０およびＮＭＯＳトランジスタＮＭ１１のゲートに印加
し、図３（Ｂ）に示したローレベルの電源電圧Ｖｓｓが
ＮＭＯＳトランジスタＮＭ１２のゲートに印加される
と、それらＰＭＯＳトランジスタＰＭ１０およびＮＭＯ
ＳトランジスタＮＭ１１はターンオンされ、ＮＭＯＳト
ランジスタＮＭ１２はターンオフされて、出力ノードＮ
１にはハイレベルの電源電圧Ｖｃｃが出力される。ここ
で、ＮＭＯＳトランジスタＮＭ１２はセンスアンプイネ
ーブル信号ＳＡＥがイネーブルするまでコラム開始信号
の発生を抑制させる。かつ、前記ハイレベルの電源電圧
ＶｃｃがＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳ
トランジスタＮＭ１１のゲートに印加され、ハイレベル
の電源電圧ＶｃｃがＮＭＯＳトランジスタＮＭ１２のゲ
ートに印加されると、前記ＰＭＯＳトランジスタＰＭ１
０はターンオフされ、ＮＭＯＳトランジスタＮＭ１１お
よびＮＭＯＳトランジスタＮＭ１２はターンオンして出
力ノードＮ１にはハイレベルの電源電圧ＨＶＣが出力さ
れ、図３（Ｃ）に示したノードＮ１の出力信号がレベル
シフタ６２に印加される。
ベル調整部６１のＰＭＯＳトランジスタＰＭ１０および
ＮＭＯＳトランジスタＮＭ１１のゲートに共通に印加さ
れ、図３（Ｂ）に示すセンスアンプイネーブル信号ＳＡ
ＥがＮＭＯＳトランジスタＮＭ１２のゲートに印加され
る。この場合、図３（Ａ）に示したハイレベルの電源電
圧ＨＶＣ＝１／２ＶｃｃがＰＭＯＳトランジスタＰＭ１
０およびＮＭＯＳトランジスタＮＭ１１のゲートに印加
し、図３（Ｂ）に示したローレベルの電源電圧Ｖｓｓが
ＮＭＯＳトランジスタＮＭ１２のゲートに印加される
と、それらＰＭＯＳトランジスタＰＭ１０およびＮＭＯ
ＳトランジスタＮＭ１１はターンオンされ、ＮＭＯＳト
ランジスタＮＭ１２はターンオフされて、出力ノードＮ
１にはハイレベルの電源電圧Ｖｃｃが出力される。ここ
で、ＮＭＯＳトランジスタＮＭ１２はセンスアンプイネ
ーブル信号ＳＡＥがイネーブルするまでコラム開始信号
の発生を抑制させる。かつ、前記ハイレベルの電源電圧
ＶｃｃがＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳ
トランジスタＮＭ１１のゲートに印加され、ハイレベル
の電源電圧ＶｃｃがＮＭＯＳトランジスタＮＭ１２のゲ
ートに印加されると、前記ＰＭＯＳトランジスタＰＭ１
０はターンオフされ、ＮＭＯＳトランジスタＮＭ１１お
よびＮＭＯＳトランジスタＮＭ１２はターンオンして出
力ノードＮ１にはハイレベルの電源電圧ＨＶＣが出力さ
れ、図３（Ｃ）に示したノードＮ１の出力信号がレベル
シフタ６２に印加される。
【００１６】次いで、前記ノードＮ１の出力信号がハイ
レベルの電源電圧Ｖｃｃ区間においては、ＮＭＯＳトラ
ンジスタＮＭ１４がターンオンして出力ノードＮ２のハ
イレベル電源電圧ＨＶＣがＰＭＯＳトランジスタＰＭ１
５のゲートに印加され、ＰＭＯＳトランジスタＰＭ１５
はターンオンして出力ノードＮ３のハイレベル電源電圧
ＶｃｃがＮＭＯＳトランジスタＮＭ１８のゲートに印加
され、出力ノードＮ４にはローレベルの電源電圧Ｖｓｓ
が出力される。かつ、該ノードＮ１の出力信号がハイレ
ベルの電源電圧ＨＶＣ区間においては、ＰＭＯＳトラン
ジスタＰＭ１３，ＮＭＯＳトランジスタＮＭ１４および
ＰＭＯＳトランジスタＰＭ１７がすべてターンオンされ
るが、出力ノードＮ２からはハイレベルの電源電圧Ｖｃ
ｃが出力され、ＰＭＯＳトランジスタＰＭ１５がターン
オフされ、ＰＭＯＳトランジスタＰＭ１７の出力ノード
Ｎ４にハイレベルの電源電圧が出力される。したがっ
て、前記レベルシフタ６２では、図３（Ｃ）に示した感
知レベル調整部６１の電圧幅（Ｖｃｃ−ＨＶＣ）が図３
（Ｄ）に示した電圧幅（Ｖｓｓ−Ｖｃｃ）に変換され、
コラム開始信号として論理演算部７０に出力される。
レベルの電源電圧Ｖｃｃ区間においては、ＮＭＯＳトラ
ンジスタＮＭ１４がターンオンして出力ノードＮ２のハ
イレベル電源電圧ＨＶＣがＰＭＯＳトランジスタＰＭ１
５のゲートに印加され、ＰＭＯＳトランジスタＰＭ１５
はターンオンして出力ノードＮ３のハイレベル電源電圧
ＶｃｃがＮＭＯＳトランジスタＮＭ１８のゲートに印加
され、出力ノードＮ４にはローレベルの電源電圧Ｖｓｓ
が出力される。かつ、該ノードＮ１の出力信号がハイレ
ベルの電源電圧ＨＶＣ区間においては、ＰＭＯＳトラン
ジスタＰＭ１３，ＮＭＯＳトランジスタＮＭ１４および
ＰＭＯＳトランジスタＰＭ１７がすべてターンオンされ
るが、出力ノードＮ２からはハイレベルの電源電圧Ｖｃ
ｃが出力され、ＰＭＯＳトランジスタＰＭ１５がターン
オフされ、ＰＭＯＳトランジスタＰＭ１７の出力ノード
Ｎ４にハイレベルの電源電圧が出力される。したがっ
て、前記レベルシフタ６２では、図３（Ｃ）に示した感
知レベル調整部６１の電圧幅（Ｖｃｃ−ＨＶＣ）が図３
（Ｄ）に示した電圧幅（Ｖｓｓ−Ｖｃｃ）に変換され、
コラム開始信号として論理演算部７０に出力される。
【００１７】次いで、論理演算部７０では、入力された
コラム開始信号ＣＳとコラムデコーダ（図示せず）から
の出力信号ＣＤＳ１−ＣＤＳｎとがＮＤゲートＮＤ１−
ＮＤｎにより論理演算され、各ＮＲゲートＮＲ１−ＮＲ
ｎで反転された後コラムスイッチング部８０に出力され
る。次いで、該コラムスイッチング部８０のコラムスイ
ッチ（ＣＳＷ１，ＣＳＷ２）…（ＣＳＷ２ｎ−１，ＣＳ
Ｗ２ｎ）は、前記コラム開始信号ＣＳおよびコラムデコ
ーダの出力信号ＣＤＳ１−ＣＤＳｎがすべてハイレベル
のときにオンされ、前記論理演算部７０の出力信号に該
当するコラムスイッチが駆動されるため、前記第１セン
ス増幅部４０で増幅された前記メモリ１０の記憶データ
は前記コラムスイッチング部８０を介してバッファ９０
に印加され、該バッファ９０でバッファ増幅された後出
力される。
コラム開始信号ＣＳとコラムデコーダ（図示せず）から
の出力信号ＣＤＳ１−ＣＤＳｎとがＮＤゲートＮＤ１−
ＮＤｎにより論理演算され、各ＮＲゲートＮＲ１−ＮＲ
ｎで反転された後コラムスイッチング部８０に出力され
る。次いで、該コラムスイッチング部８０のコラムスイ
ッチ（ＣＳＷ１，ＣＳＷ２）…（ＣＳＷ２ｎ−１，ＣＳ
Ｗ２ｎ）は、前記コラム開始信号ＣＳおよびコラムデコ
ーダの出力信号ＣＤＳ１−ＣＤＳｎがすべてハイレベル
のときにオンされ、前記論理演算部７０の出力信号に該
当するコラムスイッチが駆動されるため、前記第１セン
ス増幅部４０で増幅された前記メモリ１０の記憶データ
は前記コラムスイッチング部８０を介してバッファ９０
に印加され、該バッファ９０でバッファ増幅された後出
力される。
【００１８】また、この発明に係るセンス増幅感知部６
０の感知レベル調整部６１の他の実施例として次のよう
に構成して使用することもできる。すなわち、図２
（Ｃ）に示すように、前述した感知レベル調整部６１の
構造に、ゲートおよびドレインがＰＭＯＳトランジスタ
ＰＭ１０のソースに共通接続されたＰＭＯＳトランジス
タＰＭ１０−１を追加し、前記第２センス増幅部５０か
ら増幅して出力されるダミーデータの感知レベルをしき
い値電圧Ｖｔにより調節することもできる。
０の感知レベル調整部６１の他の実施例として次のよう
に構成して使用することもできる。すなわち、図２
（Ｃ）に示すように、前述した感知レベル調整部６１の
構造に、ゲートおよびドレインがＰＭＯＳトランジスタ
ＰＭ１０のソースに共通接続されたＰＭＯＳトランジス
タＰＭ１０−１を追加し、前記第２センス増幅部５０か
ら増幅して出力されるダミーデータの感知レベルをしき
い値電圧Ｖｔにより調節することもできる。
【００１９】
【発明の効果】以上説明したように、この発明に係る記
憶素子のコラム開始信号発生装置においては、ダミーデ
ータ発生部を利用してダミーデータをダミーセルに記憶
し、該ダミーセルの出力データをセンス増幅部で増幅
し、該センス増幅部の出力データをダミーデータの判読
時に感知して該データが所定レベルに至るときコラム開
始信号を発生するようになっているため、コラムスイッ
チが遅延されずに最適に動作され、センス増幅部の反転
作用が防止され、記憶素子の動作速度を向上し得るとい
う効果がある。
憶素子のコラム開始信号発生装置においては、ダミーデ
ータ発生部を利用してダミーデータをダミーセルに記憶
し、該ダミーセルの出力データをセンス増幅部で増幅
し、該センス増幅部の出力データをダミーデータの判読
時に感知して該データが所定レベルに至るときコラム開
始信号を発生するようになっているため、コラムスイッ
チが遅延されずに最適に動作され、センス増幅部の反転
作用が防止され、記憶素子の動作速度を向上し得るとい
う効果がある。
【図１】本発明に係る記憶素子のコラム開始信号発生装
置のブロック図である。
置のブロック図である。
【図２】本発明に係る記憶素子のコラム開始信号発生装
置の各部の詳細回路図であり、（Ａ）はダミーデータ発
生部の詳細回路図、（Ｂ）はセンス増幅感知部の詳細回
路図、および（Ｃ）は感知レベル調整部の他の実施例表
示回路図である。
置の各部の詳細回路図であり、（Ａ）はダミーデータ発
生部の詳細回路図、（Ｂ）はセンス増幅感知部の詳細回
路図、および（Ｃ）は感知レベル調整部の他の実施例表
示回路図である。
【図３】（Ａ）−（Ｄ）は、本発明に係るセンス増幅感
知部の入力信号タイミング表示図である。
知部の入力信号タイミング表示図である。
【図４】従来の記憶素子のコラム開始信号発生装置のブ
ロック図である。
ロック図である。
１０ メモリ部 ２０ ダミーデータ記憶部 ３０ ダミーデータ発生部 ４０ 第１センス増幅部 ５０ 第２センス増幅部 ６０ センス増幅感知部 ７０ 論理演算部 ８０ コラムスイッチング部 ９０ バッファ ６１ 感知レベル調整部 ６２ レベルシフタ ＷＬ１−ＷＬｎ ワードライン ＢＬ１−ＢＬｍ，ＢＬＢ１−ＢＬＢｍ ビットライン ＤＣ１−ＤＣｎ ダミーセル ＤＢＬ，ＤＢＬＢ ダミービットライン Ｓ／Ａ１−Ｓ／Ａｎ センスアンプ ＣＤＳ１−ＣＤＳｎ コラムデコーダ出力信号 ＣＳ コラム開始信号 ＮＤ１−ＮＤｎ ＮＤゲート ＮＲ１−ＮＲｎ ＮＲゲート ＣＳＷ１−ＣＳＷ２ｎ コラムスイッチ ＲＷ 記録信号 ＳＡＥ センスアンプイネーブル信号 Ｖｃｃ，Ｖｓｓ，ＨＶＣ 電源電圧 ＰＭ１０−ＰＭ２１ ＰＭＯＳトランジスタ ＩＮＴ インバータ Ｎ１−Ｎ４ ノード ＮＭ１１−ＮＭ２２ ＮＭＯＳトランジスタ
Claims (7)
- 【請求項１】 記憶素子のコラム開始信号発生装置であ
って、 複数個のワードラインおよび複数個のビットラインを有
し、各対のビットラインにそれぞれ接続された各メモリ
セルにデータを記憶するメモリ部（１０）と、 前記メモリ部（１０）の複数個のワードラインおよび第
１ダミービットラインまたは第２ダミービットラインに
それぞれ接続され、ダミーデータを記憶する複数個のダ
ミーセルを有したダミーデータ記憶部（２０）と、 判読／記録制御回路から印加される記録信号（ＷＲ）に
より前記ダミーデータ記憶部（２０）の複数個のダミー
セルにそれぞれダミーデータを出力するダミーデータ発
生部（３０）と、 前記メモリ部（１０）の各メモリセルから出力するデー
タを増幅して出力する複数個のセンスアンプを有する第
１センス増幅部（４０）と、 前記ダミーデータ記憶部（２０）の各ダミーセルのうち
選択されたダミーセルから出力するダミーデータを増幅
して出力する第２センス増幅部（５０）と、 前記第２センス増幅部（５０）の出力データを感知し所
定レベルに至るときコラム開始信号を出力するセンス増
幅感知部（６０）と、 前記センス増幅感知部（６０）の出力コラム開始信号を
コラムデコーダの出力信号と論理演算して出力する論理
演算部（７０）と、 前記論理演算部（７０）の出力信号によりスイッチング
されるコラムスイッチング部（８０）と、 前記コラムスイッチング部（８０）の出力信号をバッフ
ァ増幅して出力するバッファ（９０）とを備えた、記憶
素子のコラム開始信号発生装置。 - 【請求項２】 前記ダミーデータ発生部（３０）は、前
記記録信号（ＷＲ）がインバータ（ＩＮＴ）を介して印
加されるゲートと、ハイレベルの電源電圧（Ｖｃｃ）が
印加されるソースと、前記第１ダミービットラインに接
続されるドレインとを有するＰＭＯＳトランジスタ（Ｐ
Ｍ２１）と、前記記録信号（ＷＲ）が印加されるゲート
と、ローレベルの電源電圧（Ｖｓｓ）が印加されるソー
スと、前記第２ダミービットに接続されるドレインとを
有するＮＭＯＳトランジスタ（ＮＭ２２）とを含む、請
求項１記載の記憶素子のコラム開始信号発生装置。 - 【請求項３】 前記センス増幅感知部（６０）は、前記
第２センス増幅部（５０）で増幅された出力ダミーデー
タを所定レベルに至るまで感知する感知レベル調整部
（６１）と、前記感知レベル調整部（６１）の出力信号
レベルを変換するレベルシフタ（６２）とを含む、請求
項１記載の記憶素子のコラム開始信号発生装置。 - 【請求項４】 前記感知レベル調整部（６１）は、セン
スアンプの出力が印加されるゲート、ハイレベルの電源
電圧（Ｖｃｃ）が印加されるソースおよび共通ノード
（Ｎ１）に接続されるドレインを有するＰＭＯＳトラン
ジスタ（ＰＭ１０）と、前記センスアンプの出力が印加
されるゲート、共通ノード（Ｎ１）に接続されるドレイ
ンおよびＮＭＯＳトランジスタ（ＮＭ１２）のドレイン
に接続されるソースを有するＮＭＯＳトランジスタ（Ｎ
Ｍ１１）と、センスイネーブル信号が印加されるゲー
ト、ハイレベルの電源電圧（ＨＶＣ）が印加されるソー
スおよび前記ＮＭＯＳトランジスタ（ＮＭ１１）のソー
スに接続されるドレインを有するＮＭＯＳトランジスタ
（ＮＭ１２）とを含む、請求項３記載の記憶素子のコラ
ム開始信号発生装置。 - 【請求項５】 前記レベルシフタ（６２）は、前記共通
ノード（Ｎ１）に接続されるゲート、ハイレベルの電源
電圧（Ｖｃｃ）が印加されるソースおよび共通ノード
（Ｎ２）に接続されるドレインを有するＰＭＯＳトラン
ジスタ（ＰＭ１３）と、前記共通ノード（Ｎ１）に接続
されるゲート、ハイレベルの電源電圧（ＨＶＣ）が印加
されるソースおよび前記共通ノード（Ｎ２）に接続され
るドレインを有するＮＭＯＳトランジスタ（ＮＭ１４）
と、ハイレベルの電源電圧（Ｖｃｃ）が印加されるソー
ス、前記共通ノード（Ｎ２）に接続されるゲートおよび
共通ノード（Ｎ３）に接続されるドレインを有するＰＭ
ＯＳトランジスタ（ＰＭ１５）と、ローレベルの電源電
圧（Ｖｓｓ）が印加されるソース、前記共通ノード（Ｎ
３）に接続されるドレインおよび共通ノード（Ｎ４）に
接続されるゲートを有するＮＭＯＳトランジスタ（ＮＭ
１６）と、ハイレベルの電源電圧（Ｖｃｃ）が印加され
るソース、前記ノード（Ｎ１）に接続されるゲートおよ
び前記共通ノード（Ｎ４）に接続されるドレインを有す
るＰＭＯＳトランジスタ（ＰＭ１７）と、前記共通ノー
ド（Ｎ３）に接続されるゲート、ローレベルの電源電圧
（Ｖｓｓ）が印加されるソースおよび前記共通ノード
（Ｎ４）に接続されるドレインを有するＮＭＯＳトラン
ジスタ（ＮＭ１８）とを備えた、請求項３または４記載
の記憶素子のコラム開始信号発生装置。 - 【請求項６】 前記感知レベル調整部（６１）は、前記
ＰＭＯＳトランジスタ（ＰＭ１０），ＮＭＯＳトランジ
スタ（ＮＭ１１）およびＮＭＯＳトランジスタ（ＮＭ１
２）に加え、ゲートおよびドレインが前記ＰＭＯＳトラ
ンジスタ（ＰＭ１０）のソースに共通接続されたＰＭＯ
Ｓ（ＰＭ１０−１）を含む、請求項３記載の記憶素子の
コラム開始信号発生装置。 - 【請求項７】 前記センス増幅感知部（６０）は、前記
第１ダミービットラインに接続されたダミーセルと、前
記第２ダミービットラインに接続されたダミーセルとに
それぞれ記憶されたダミーデータを選択的に感知する、
請求項３記載の記憶素子のコラム開始信号発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94P9561 | 1994-04-30 | ||
| KR1019940009561A KR0127240B1 (ko) | 1994-04-30 | 1994-04-30 | 기억소자의 칼럼개시신호 발생장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855475A true JPH0855475A (ja) | 1996-02-27 |
| JP2960330B2 JP2960330B2 (ja) | 1999-10-06 |
Family
ID=19382300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7105792A Expired - Fee Related JP2960330B2 (ja) | 1994-04-30 | 1995-04-28 | 記憶素子のコラム開始信号発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5502681A (ja) |
| JP (1) | JP2960330B2 (ja) |
| KR (1) | KR0127240B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218236A (ja) * | 2002-01-16 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| US5596539A (en) * | 1995-12-28 | 1997-01-21 | Lsi Logic Corporation | Method and apparatus for a low power self-timed memory control system |
| JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
| KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
| KR100282707B1 (ko) * | 1997-12-29 | 2001-02-15 | 윤종용 | 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) |
| US6044024A (en) * | 1998-01-14 | 2000-03-28 | International Business Machines Corporation | Interactive method for self-adjusted access on embedded DRAM memory macros |
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| US5978280A (en) * | 1998-06-25 | 1999-11-02 | Cypress Semiconductor Corp. | Method, architecture and circuit for reducing and/or eliminating small signal voltage swing sensitivity |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
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| US7184328B2 (en) | 2004-10-18 | 2007-02-27 | Infineon Technologies Ag | DQS for data from a memory array |
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|---|---|---|---|---|
| JPH07153256A (ja) * | 1993-08-20 | 1995-06-16 | Hyundai Electron Ind Co Ltd | 半導体装置のコラムデコードイネーブル信号発生回路 |
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| US5335198A (en) * | 1993-05-06 | 1994-08-02 | Advanced Micro Devices, Inc. | Flash EEPROM array with high endurance |
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1994
- 1994-04-30 KR KR1019940009561A patent/KR0127240B1/ko not_active IP Right Cessation
-
1995
- 1995-04-26 US US08/428,987 patent/US5502681A/en not_active Expired - Lifetime
- 1995-04-28 JP JP7105792A patent/JP2960330B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153256A (ja) * | 1993-08-20 | 1995-06-16 | Hyundai Electron Ind Co Ltd | 半導体装置のコラムデコードイネーブル信号発生回路 |
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| JP2003218236A (ja) * | 2002-01-16 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0127240B1 (ko) | 1998-10-01 |
| US5502681A (en) | 1996-03-26 |
| JP2960330B2 (ja) | 1999-10-06 |
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|---|---|---|---|
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