JPH0271493A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0271493A JPH0271493A JP63224106A JP22410688A JPH0271493A JP H0271493 A JPH0271493 A JP H0271493A JP 63224106 A JP63224106 A JP 63224106A JP 22410688 A JP22410688 A JP 22410688A JP H0271493 A JPH0271493 A JP H0271493A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に半導体メモリ装置に関し、特に、そ
のセンスアンプの活性化に関する。
のセンスアンプの活性化に関する。
［従来の技術］
第５図は、一般に知られる、従来のダイナミックランダ
ムアクセスメモリ（以下ＤＲＡＭと称す）の−例を示す
ブロック図である。第５図を参照して、このＤＲＡＭは
、データ信号をストアするためのメモリセルを備えたメ
モリアレイ５８と、メモリセルを選択するためのアドレ
ス信号を受けるアドレスバッファ５４と、アドレス信号
をデコードするロウデコーダ５５およびカラムデコーダ
５６と、メモリアレイ５８にＩ妾続されメモリセルにス
トアされた信号を増幅して読出すセンスアンプ６３とを
含む。データ信号を人力するための入力バッファ５つお
よびデータ信号を出力するための出力バッファ６０は、
Ｉ１０ゲート５７を介してメモリアレイ５８に接続され
る。
ムアクセスメモリ（以下ＤＲＡＭと称す）の−例を示す
ブロック図である。第５図を参照して、このＤＲＡＭは
、データ信号をストアするためのメモリセルを備えたメ
モリアレイ５８と、メモリセルを選択するためのアドレ
ス信号を受けるアドレスバッファ５４と、アドレス信号
をデコードするロウデコーダ５５およびカラムデコーダ
５６と、メモリアレイ５８にＩ妾続されメモリセルにス
トアされた信号を増幅して読出すセンスアンプ６３とを
含む。データ信号を人力するための入力バッファ５つお
よびデータ信号を出力するための出力バッファ６０は、
Ｉ１０ゲート５７を介してメモリアレイ５８に接続され
る。
アドレスバッファ５４は、外部アドレス信号ｅｘｔ、Ａ
ＯないしＡ９またはリフレッシュカウンタ５３により発
生された内部アドレス信号ＱＯないしＱ８を受けるよう
に接続される。リフレッシュコントローラ５２は、クロ
ックジェネレータ５１に与えられたＲＡＳおよびＣＡＳ
信号のタイミングに応答してリフレッシュカウンタ５３
を駆動する。
ＯないしＡ９またはリフレッシュカウンタ５３により発
生された内部アドレス信号ＱＯないしＱ８を受けるよう
に接続される。リフレッシュコントローラ５２は、クロ
ックジェネレータ５１に与えられたＲＡＳおよびＣＡＳ
信号のタイミングに応答してリフレッシュカウンタ５３
を駆動する。
第６Ａ図は、第５図に示されたＤＲＡＭのメモリアレイ
５８の周辺回路を示す回路図である。また、第６Ｂ図は
、その動作を説明するためのタイミングチャートである
。これらは、たとえば、１９８５年に開催された国際固
体回路会議（ＩＳＳＣＣ８’５）のダイジェスト・オン
・テクニカルペーパースフ５２頁ないし２５３頁に示さ
れている。
５８の周辺回路を示す回路図である。また、第６Ｂ図は
、その動作を説明するためのタイミングチャートである
。これらは、たとえば、１９８５年に開催された国際固
体回路会議（ＩＳＳＣＣ８’５）のダイジェスト・オン
・テクニカルペーパースフ５２頁ないし２５３頁に示さ
れている。
第６Ａ図を参照して、ビット線ＢＬｊおよびワード線Ｗ
Ｌｉとの間にメモリセルＭが接続される。
Ｌｉとの間にメモリセルＭが接続される。
メモリセルＭは、データ信号をストアするためのキャパ
シタＣｓと、スイッチングのためのＮＭＯＳトランジス
タＱｓとを含む。センスアンプ６３は、ビット線ＢＬｊ
およびＢＬｊとの間に接続されたＣＭＯＳフリップフロ
ップを含む。このＣＭＯＳフリヅブフロップは、ＰＭＯ
ＳトランジスタＱ３およびＱ４により構成されたＰチャ
ネルセンスアンプと、ＮＭＯＳトランジスタＱ１および
Ｑ２により（Ｒ成されたＮチャネルセンスアンプとを含
む。このＣＭＯＳフリップフロップは、ＰＭＯＳトラン
ジスタＱｌｌおよびＮＭＯＳトランジスタＱ１２を介し
て電源Ｖｃｃおよび接地Ｖｓｓに接続される。トランジ
スタＱｌｌおよびＱ１２は、各々のゲートがセンストリ
ガ信号ＳｏおよびＳ。
シタＣｓと、スイッチングのためのＮＭＯＳトランジス
タＱｓとを含む。センスアンプ６３は、ビット線ＢＬｊ
およびＢＬｊとの間に接続されたＣＭＯＳフリップフロ
ップを含む。このＣＭＯＳフリヅブフロップは、ＰＭＯ
ＳトランジスタＱ３およびＱ４により構成されたＰチャ
ネルセンスアンプと、ＮＭＯＳトランジスタＱ１および
Ｑ２により（Ｒ成されたＮチャネルセンスアンプとを含
む。このＣＭＯＳフリップフロップは、ＰＭＯＳトラン
ジスタＱｌｌおよびＮＭＯＳトランジスタＱ１２を介し
て電源Ｖｃｃおよび接地Ｖｓｓに接続される。トランジ
スタＱｌｌおよびＱ１２は、各々のゲートがセンストリ
ガ信号ＳｏおよびＳ。
を受けるように接続される。イコライズ回路６１は、ビ
ット線ＢＬｊおよびＢＬｊ間に接続された、ＮＭＯＳト
ランジスタＱ５と、ＮＭＯＳｌ−ランジスタＱ６および
Ｑ７の直列接続とを含む。これらのトランジスタのゲー
トがイコライズ信号ＥＱを受けるように接続される。
ット線ＢＬｊおよびＢＬｊ間に接続された、ＮＭＯＳト
ランジスタＱ５と、ＮＭＯＳｌ−ランジスタＱ６および
Ｑ７の直列接続とを含む。これらのトランジスタのゲー
トがイコライズ信号ＥＱを受けるように接続される。
ビット線プリチャージ電圧（以下ＶａＬと称す）発生回
路６２がＮＭＯＳｌ−ランジスタＱＩＯを介してトラン
ジスタＱ６およびＱ７の接続点に接続される。Ｉ１０ゲ
ート５７は、ビット線ＢＬｊおよびＩ１０線間に接続さ
れたＮＭＯＳトランジスタＱ８と、ビット線ＢＬｊおよ
びＩ１０線間に接続されたＮＭＯＳトランジスタＱ９と
を含む。トランジスタＱ８およびＱ９はそれらのゲート
がカラムデコーダからの信号Ｙｊを受けるように接続さ
れる。信号発生回路６９は、これらの回路を制御するた
めの制御信号ＰＲ，ＥＱ、Ｓｏ、およびＳｏを発生する
ために設けられる。
路６２がＮＭＯＳｌ−ランジスタＱＩＯを介してトラン
ジスタＱ６およびＱ７の接続点に接続される。Ｉ１０ゲ
ート５７は、ビット線ＢＬｊおよびＩ１０線間に接続さ
れたＮＭＯＳトランジスタＱ８と、ビット線ＢＬｊおよ
びＩ１０線間に接続されたＮＭＯＳトランジスタＱ９と
を含む。トランジスタＱ８およびＱ９はそれらのゲート
がカラムデコーダからの信号Ｙｊを受けるように接続さ
れる。信号発生回路６９は、これらの回路を制御するた
めの制御信号ＰＲ，ＥＱ、Ｓｏ、およびＳｏを発生する
ために設けられる。
次に、第６Ａ図および第６Ｂ図を参照して、ＤＲＡＭの
読出動作およびリフレッシュ動作について説明する。
読出動作およびリフレッシュ動作について説明する。
まず、最初に信号発生回路６９からイコライズ信号ＥＱ
およびプリチャージ信号ＰＲが発生される。これらの信
号に応答して、トランジスタＱ１０、Ｑ５、Ｑ６、およ
びＱ７がオンし、ビット線対ＢＬｊおよびＢＬｊがイコ
ライズされてＶＢＬ（一般に電圧Ｖｃｃ／２）にもたら
される。ｎＳ信号が立丁がった後、信号ＥＱおよびＰＲ
が低レベルに変化する。これに続いて、ワード線信号Ｗ
Ｌｉが高レベルに変化し、メモリセルＭのスイッチング
トランジスタＱｓがオンする。ビット線ＢＬｊの電圧は
、メモリセルＭからの信号を受けて、その電圧がわずか
に変化する。これにより、Ｖａｔを有するビット線ＢＬ
ｊとビット線ＢＬｊとの間に微小な電圧差が生じる。
およびプリチャージ信号ＰＲが発生される。これらの信
号に応答して、トランジスタＱ１０、Ｑ５、Ｑ６、およ
びＱ７がオンし、ビット線対ＢＬｊおよびＢＬｊがイコ
ライズされてＶＢＬ（一般に電圧Ｖｃｃ／２）にもたら
される。ｎＳ信号が立丁がった後、信号ＥＱおよびＰＲ
が低レベルに変化する。これに続いて、ワード線信号Ｗ
Ｌｉが高レベルに変化し、メモリセルＭのスイッチング
トランジスタＱｓがオンする。ビット線ＢＬｊの電圧は
、メモリセルＭからの信号を受けて、その電圧がわずか
に変化する。これにより、Ｖａｔを有するビット線ＢＬ
ｊとビット線ＢＬｊとの間に微小な電圧差が生じる。
一方、このとき信号ＳｏおよびＳｏが変化し、センスア
ンプ６３が駆動される。これにより、ビット線間に生じ
た微小な電圧差がセンスアンプ６３により増幅される。
ンプ６３が駆動される。これにより、ビット線間に生じ
た微小な電圧差がセンスアンプ６３により増幅される。
この後、高レベルの信号Ｙｊを与えることにより、増幅
されたデータ信号がトランジスタＱ８およびＱ９を介し
てＩ１０線対に与えられる。
されたデータ信号がトランジスタＱ８およびＱ９を介し
てＩ１０線対に与えられる。
なお、リフレッシュ動作においては、前述のように増幅
されたデータ信号がＩ１０線対に与えられることなく、
再びメモリセルのキャパシタＣｓに与えられるのみとな
る。
されたデータ信号がＩ１０線対に与えられることなく、
再びメモリセルのキャパシタＣｓに与えられるのみとな
る。
第７図は、第５図に示されたメモリアレイ５８およびセ
ンスアンプ６３の領域とアドレス信号との対応関係を示
す概念図である。第７図に示されるように、メモリアレ
イ５８およびセンスアンプ６３を含む領域は、ロウアド
レス信号ＲＡａおよびカラムアドレス信号ＣＡ８の値に
対応して、４つの領域Ｉないし■に分けることができる
。したがって、たとえば、領域■中の成るメモリセルを
指定するためのアドレス信号は、“１”のロウアドレス
信号ＲＡ８と“１２のカラムアドレス信号ＣＡ８とを含
む。
ンスアンプ６３の領域とアドレス信号との対応関係を示
す概念図である。第７図に示されるように、メモリアレ
イ５８およびセンスアンプ６３を含む領域は、ロウアド
レス信号ＲＡａおよびカラムアドレス信号ＣＡ８の値に
対応して、４つの領域Ｉないし■に分けることができる
。したがって、たとえば、領域■中の成るメモリセルを
指定するためのアドレス信号は、“１”のロウアドレス
信号ＲＡ８と“１２のカラムアドレス信号ＣＡ８とを含
む。
第８図は、第７図に示された領域■および■を部分的に
示す回路図である。領域■には、ビット線対ＢＬおよび
ＢＬごとに接続された、メモリセルＭＡＩないしＭＡｎ
と、センスアンプＳＡＩないしＳＡｎとが設けられ、同
様に、領域■には、メモリセルＭＢＩないしＭＢｎと、
センスアンプＳＢＩないしＳＢｎとが設けられる。活性
化線ＳＮはトランジスタＱ１２を介して接地Ｖｓｓに接
続され、活性化線ＳＰはトランジスタＱｌｌを介して電
源ＶＣＣに接続される。各々のメモリセルおよびセンス
アンプは、Ｔ’ｓ ６ Ａ図に示されたものと同様の回
路構成を持つ。
示す回路図である。領域■には、ビット線対ＢＬおよび
ＢＬごとに接続された、メモリセルＭＡＩないしＭＡｎ
と、センスアンプＳＡＩないしＳＡｎとが設けられ、同
様に、領域■には、メモリセルＭＢＩないしＭＢｎと、
センスアンプＳＢＩないしＳＢｎとが設けられる。活性
化線ＳＮはトランジスタＱ１２を介して接地Ｖｓｓに接
続され、活性化線ＳＰはトランジスタＱｌｌを介して電
源ＶＣＣに接続される。各々のメモリセルおよびセンス
アンプは、Ｔ’ｓ ６ Ａ図に示されたものと同様の回
路構成を持つ。
この発明にとって特に興味のある先行技術の例は、特開
昭６１ ６８７９７に見られる。この先行技術では、カ
ラムアドレス信号に応答してセンスアンプの駆動能力を
異ならせるための例が見られる。
昭６１ ６８７９７に見られる。この先行技術では、カ
ラムアドレス信号に応答してセンスアンプの駆動能力を
異ならせるための例が見られる。
また、この発明にとって特に興味のある先行技術のもう
１つの例は、特開昭６１−２０２９７に見られる。この
先行技術では、複数のセンスアンプの各々をタイミング
のずれた信号で駆動する回路の例が見られる。ここでの
センスアンプの駆動はアドレス信号に応答することなく
ｉデなゎれる。
１つの例は、特開昭６１−２０２９７に見られる。この
先行技術では、複数のセンスアンプの各々をタイミング
のずれた信号で駆動する回路の例が見られる。ここでの
センスアンプの駆動はアドレス信号に応答することなく
ｉデなゎれる。
また、この発明にとって特に興味のある先行技術（Ｄ
例ｉ；Ｌ、１９８７年１０月に発行されたＩＥＥＥジャ
ーナル・オン・ソリッ°トステート・サーキッッ（ＶＯ
Ｌ、５Ｃ−２２，Ｎｏ、５）ｌ：見られる。この例では
、センスアンプの駆動能力がタイミングのずれた駆動信
号に応答して増加される。
例ｉ；Ｌ、１９８７年１０月に発行されたＩＥＥＥジャ
ーナル・オン・ソリッ°トステート・サーキッッ（ＶＯ
Ｌ、５Ｃ−２２，Ｎｏ、５）ｌ：見られる。この例では
、センスアンプの駆動能力がタイミングのずれた駆動信
号に応答して増加される。
さらに、この発明にとって興味のある先行技術の例は、
特開昭５９−２２３９９４に見られる。
特開昭５９−２２３９９４に見られる。
この例では、ビット線対のイコライズのターｔミング↑
制御が示される。
制御が示される。
［発明が解決しようとする課題］
第９図は、第８図に示されたセンスアンプが活性化され
るときの各信号の変化を示すタイミングチャートである
。第８図および第９図を参照して、たとえば、読出動作
において領域■中のメモリセル〜ｉＢ１のデータ信号が
読出されるとき、領域■および■中のすべてのセンスア
ンプＳＡＩないしＳＡｎおよびｓＢｌないしＳＢｎが活
性化される。
るときの各信号の変化を示すタイミングチャートである
。第８図および第９図を参照して、たとえば、読出動作
において領域■中のメモリセル〜ｉＢ１のデータ信号が
読出されるとき、領域■および■中のすべてのセンスア
ンプＳＡＩないしＳＡｎおよびｓＢｌないしＳＢｎが活
性化される。
すなわち、先に述べたように、トランジスタＱ１２およ
びＱｌｌがセンストリガ信号ｓＯおよび１０に応答して
オンする。領域■および■中のビット線対ＢＬおよびＢ
Ｌに現われた微小電圧がこれらのセンスアンプの活性化
により増幅される。領域■および■のすべてのセンスア
ンプが同時に活性化されるので、センスアンプにより消
費される電流Ｉｓが急激に上昇しピーク値１ａを示す。
びＱｌｌがセンストリガ信号ｓＯおよび１０に応答して
オンする。領域■および■中のビット線対ＢＬおよびＢ
Ｌに現われた微小電圧がこれらのセンスアンプの活性化
により増幅される。領域■および■のすべてのセンスア
ンプが同時に活性化されるので、センスアンプにより消
費される電流Ｉｓが急激に上昇しピーク値１ａを示す。
この消費電流Ｉｓの急激な増加は、電ｒｉ、電圧の低下
を引き起こし、また、電源電圧の低下によりセンスアン
プの感度の低下をも招く。
を引き起こし、また、電源電圧の低下によりセンスアン
プの感度の低下をも招く。
この発明は、上記のような課題を解決するためになされ
たもので、センスアンプの活性化により生ずる消費電流
のピーク値を減じることを目的とする。
たもので、センスアンプの活性化により生ずる消費電流
のピーク値を減じることを目的とする。
［課題を解決するための手段］
この発明に係る半導体メモリ装置は、メモリアレイがア
ドレス信号により指定されたメモリセルを含む第１のア
レイ領域とその指定されたメモリセルを含まない第２の
アレイ領域とを含み、第１のアレイ領域中のデータ信号
を増幅する第１の増幅手段と、第２のアレイ領域中のデ
ータ信号を増幅する第２の増幅手段と、アドレス信号に
応答して第１の増幅手段および第２の増幅手段をこの順
序で活性化する順次活性化手段とを含む。
ドレス信号により指定されたメモリセルを含む第１のア
レイ領域とその指定されたメモリセルを含まない第２の
アレイ領域とを含み、第１のアレイ領域中のデータ信号
を増幅する第１の増幅手段と、第２のアレイ領域中のデ
ータ信号を増幅する第２の増幅手段と、アドレス信号に
応答して第１の増幅手段および第２の増幅手段をこの順
序で活性化する順次活性化手段とを含む。
［作用コ
この発明における半導体メモリ装置では、アドレス信号
に応答して、まず、第１のアレイ領域中のデータ信号が
増幅され、次に、第２のアレイ領域中のデータ信号が増
幅される。このように、増幅動作か順次行なわれるので
、増幅のための消費電流のピーク値が減じられる。
に応答して、まず、第１のアレイ領域中のデータ信号が
増幅され、次に、第２のアレイ領域中のデータ信号が増
幅される。このように、増幅動作か順次行なわれるので
、増幅のための消費電流のピーク値が減じられる。
［発明の実施例］
第１図は、この発明の一実施例を示すＤ ＲＡ Ｍのブ
ロック図である。第１図を参照して、第５図に示された
従来のＤＲＡＭと比較して異なる点は、アドレスバッフ
ァ５４からロウアドレス信号ＲＡ８およびカラムアドレ
ス（二号ＣＡ８を受けるように接続された活性化信号発
生回路６４が新たに設けられていることである。センス
アンプ６３は、この活性化信号発生回路６４からの出力
信号φａないしφｄを受けるように接続される。
ロック図である。第１図を参照して、第５図に示された
従来のＤＲＡＭと比較して異なる点は、アドレスバッフ
ァ５４からロウアドレス信号ＲＡ８およびカラムアドレ
ス（二号ＣＡ８を受けるように接続された活性化信号発
生回路６４が新たに設けられていることである。センス
アンプ６３は、この活性化信号発生回路６４からの出力
信号φａないしφｄを受けるように接続される。
第２図は、第１図に示された活性化信号発生回路６４の
一例を示す回路図である。第２図を参照して、この活性
化信号発生回路６４は、４つのＮＯＲゲート１１ないし
１４と、各々のＮＯＲゲート１１ないし１４の出力に接
続されたインバータ２］ないし２４とを含む。ＮＯＲゲ
ート１１は、一方人力がカラムアドレス信号ＣＡ、を受
けるように接続され、他方人力がロウアドレス信号ＲＡ
８を受けるように接続される。同様にして、Ｎ。
一例を示す回路図である。第２図を参照して、この活性
化信号発生回路６４は、４つのＮＯＲゲート１１ないし
１４と、各々のＮＯＲゲート１１ないし１４の出力に接
続されたインバータ２］ないし２４とを含む。ＮＯＲゲ
ート１１は、一方人力がカラムアドレス信号ＣＡ、を受
けるように接続され、他方人力がロウアドレス信号ＲＡ
８を受けるように接続される。同様にして、Ｎ。
Ｒゲート１２ないし１４は、それぞれ、信号ＣＡ８およ
びＲＡ、 、信号ＣＡ８およびＲＡ６ 、信号ＣＡ８お
よびＲＡ６を受けるように接続される。
びＲＡ、 、信号ＣＡ８およびＲＡ６ 、信号ＣＡ８お
よびＲＡ６を受けるように接続される。
センスアンプを活性化するための出力信号φａないしφ
ｄがそれぞれインバータ２１ないし２４を介して出力さ
れる。これらの出力信号φａないしφｄは第１図に示さ
れたセンスアンプ６３に与えられる。
ｄがそれぞれインバータ２１ないし２４を介して出力さ
れる。これらの出力信号φａないしφｄは第１図に示さ
れたセンスアンプ６３に与えられる。
第３Ａ図および第３Ｂ図は、第１図に示されたメモリア
レイ５８およびセンスアンプ６３のｅ／Ｉ域Ｉないし■
を示す回路図である。たとえば、第３Ｂ図を参照して、
第８図に示された従来の回路と比較して異なる点は、領
域■中のセンスアンプＳＡ１ないしＳＡｎと領域■中の
センスアンプＳＢ１ないしＳＢｎとがそれぞれ異なった
活性化線ＳＰ１およびＳＦ３に接続されていることであ
る。
レイ５８およびセンスアンプ６３のｅ／Ｉ域Ｉないし■
を示す回路図である。たとえば、第３Ｂ図を参照して、
第８図に示された従来の回路と比較して異なる点は、領
域■中のセンスアンプＳＡ１ないしＳＡｎと領域■中の
センスアンプＳＢ１ないしＳＢｎとがそれぞれ異なった
活性化線ＳＰ１およびＳＦ３に接続されていることであ
る。
活性化線ＳＰＩはＰＭＯ５Ｉ−ランジスタＱ１′３およ
びＱ１４の並列接続を介して７ｔ３源Ｖｃｃに接続され
る。また、活性化線ｓＰ２はＰＭＯＳ）ランジスタＱ１
５およびＱ１６の並列接続を介して電源Ｖｃｃに接続さ
れる。トランジスタＱ１３のゲートは活性化信号発生回
路６４がらの出力信号φｄを受けるように接続され、ト
ランジスタＱ１５のゲートが出力１ｄ号φＣを受けるよ
うに接続される。トランジスタＱ１４およびＱ１６のゲ
ートはともにセンストリガ信号葺を受けるように接続さ
れる。
びＱ１４の並列接続を介して７ｔ３源Ｖｃｃに接続され
る。また、活性化線ｓＰ２はＰＭＯＳ）ランジスタＱ１
５およびＱ１６の並列接続を介して電源Ｖｃｃに接続さ
れる。トランジスタＱ１３のゲートは活性化信号発生回
路６４がらの出力信号φｄを受けるように接続され、ト
ランジスタＱ１５のゲートが出力１ｄ号φＣを受けるよ
うに接続される。トランジスタＱ１４およびＱ１６のゲ
ートはともにセンストリガ信号葺を受けるように接続さ
れる。
なお、領域Ｉおよび■は、第３Ｂ図に示されるように、
領域■および■と同様の回路構成を有し、回路６４から
出力信号φｂおよびφａを受けるように接続される。
領域■および■と同様の回路構成を有し、回路６４から
出力信号φｂおよびφａを受けるように接続される。
第４図は、第１図に示されたＤＲＡＭを動作させるため
の制御信号の変化を示すタイミングチャートである。第
４図を参照して、−例として、第３Ｂ図に示された領域
■中のメモリセルＭＢＩにストアされたデータ信号が読
出される場合について以下に説明する。
の制御信号の変化を示すタイミングチャートである。第
４図を参照して、−例として、第３Ｂ図に示された領域
■中のメモリセルＭＢＩにストアされたデータ信号が読
出される場合について以下に説明する。
まず、ＲＡＳ信号の立下がりに応答して、ロウアドレス
信号ＲＡａを取込むための信号ＲＡＤＥが立下がる。ｆ
ｄ号ＲＡＤＥに応答してロウアドレス信号ＲＡ８が取込
まれる。信号ＲＡ６の人力に応答してワード線駆動信号
ＷＤが立上がる。また、信号ＷＤの立上がりに応答して
、センスアンプを活性化するためのセンストリガ信号ｓ
ｏおよヒ芽０が出力される。
信号ＲＡａを取込むための信号ＲＡＤＥが立下がる。ｆ
ｄ号ＲＡＤＥに応答してロウアドレス信号ＲＡ８が取込
まれる。信号ＲＡ６の人力に応答してワード線駆動信号
ＷＤが立上がる。また、信号ＷＤの立上がりに応答して
、センスアンプを活性化するためのセンストリガ信号ｓ
ｏおよヒ芽０が出力される。
一方、信号ＷＤの立上がりに応答して、カラムアドレス
信号ＣＡ８を取込むための信号ＣＡＤＥが立上がる。信
号ＣＡＤＨに応答してカラムアドレス信号ＣＡ８が取込
まれる。信号でＡ８の入力に応答して領域■中のセンス
アンプを活性化するための信号φＣが立下がる。なお、
カラムデコーダの動作を開始させるための信号ＣＤＥは
、ＲＡＳ信号の立下がりおよびセンストリガ信号Ｓｏの
立上がりに応答して立下がる。
信号ＣＡ８を取込むための信号ＣＡＤＥが立上がる。信
号ＣＡＤＨに応答してカラムアドレス信号ＣＡ８が取込
まれる。信号でＡ８の入力に応答して領域■中のセンス
アンプを活性化するための信号φＣが立下がる。なお、
カラムデコーダの動作を開始させるための信号ＣＤＥは
、ＲＡＳ信号の立下がりおよびセンストリガ信号Ｓｏの
立上がりに応答して立下がる。
センスアンプを活性化するための信号の変化を時間の経
過の観点から見ると、まず、センストリガ信号Ｓｏが立
上がる。次に、信号φＣが立下がった後、信号ＳＯが立
下がる。第３Ｂ図を参照して、領域■および■のセンス
アンプＳＡＩないしＳＡｎおよびＳＢＩないしＳＢｎ中
のＮチャネルセンスアンプか信号Ｓｏの立上がりに応答
して活性化される。これとほぼ同時に、センスアンプＳ
Ｂ１ないしＳＢｎ中のＰチャネルセンスアンプが１、号
φＣの立下がりに応答して活性化される。したがって、
このとき（時刻ｔｌ）センスアンプの活性化のために消
費される電流Ｉｓは、第４図に示されるようにピーク値
１ｂを示す。
過の観点から見ると、まず、センストリガ信号Ｓｏが立
上がる。次に、信号φＣが立下がった後、信号ＳＯが立
下がる。第３Ｂ図を参照して、領域■および■のセンス
アンプＳＡＩないしＳＡｎおよびＳＢＩないしＳＢｎ中
のＮチャネルセンスアンプか信号Ｓｏの立上がりに応答
して活性化される。これとほぼ同時に、センスアンプＳ
Ｂ１ないしＳＢｎ中のＰチャネルセンスアンプが１、号
φＣの立下がりに応答して活性化される。したがって、
このとき（時刻ｔｌ）センスアンプの活性化のために消
費される電流Ｉｓは、第４図に示されるようにピーク値
１ｂを示す。
次に、時刻ｔ２において、領域■のセンスアンプＳＡＩ
ないしＳ Ａ ｎ中のＰチャネルセンスアンプが信号１
石の立下がりに応答して活性化される。
ないしＳ Ａ ｎ中のＰチャネルセンスアンプが信号１
石の立下がりに応答して活性化される。
したがって、このとき（時刻（２）電ｆｆｌ Ｉ Ｓは
ピク値１ｂを示す。電流ＩＳＯピーク値１ｂは、第９図
に示された従来のセンスアンプの活性化のためのトヒ流
Ｉｓのピーク値１ａと比較して、当然こ小さい。６ｆ１
域■および■中のセンスアンプＳＢ１ないしＳＢｎおよ
びＳＡＩないしＳＡｎが異なったタイミング（時刻ｔ１
およびｔ２）で順次活性化されるからである。
ピク値１ｂを示す。電流ＩＳＯピーク値１ｂは、第９図
に示された従来のセンスアンプの活性化のためのトヒ流
Ｉｓのピーク値１ａと比較して、当然こ小さい。６ｆ１
域■および■中のセンスアンプＳＢ１ないしＳＢｎおよ
びＳＡＩないしＳＡｎが異なったタイミング（時刻ｔ１
およびｔ２）で順次活性化されるからである。
センスアンプを活性化するための電流のピーク値を減じ
ることにより、電源電圧の低下を防ぐことができる。こ
れに加えて、センスアンプの感度の低下をも防ぐことが
できる。
ることにより、電源電圧の低下を防ぐことができる。こ
れに加えて、センスアンプの感度の低下をも防ぐことが
できる。
以上は、ＤＲＡＭの例について説明がなされたが、この
発明は、スタティックランダムアクセスメモリなど他の
甲導体メモリに適用可能である。
発明は、スタティックランダムアクセスメモリなど他の
甲導体メモリに適用可能である。
［発明の効果〕
以上のように、この発明では、アドレス信号に応答して
、指定されたメモリセルを含む領域と含まない領域の各
々の増幅手段を異なったタイミングで順次活性化する手
段を含むので、活性化のために消費される電流のピーク
値を減じることかできる。
、指定されたメモリセルを含む領域と含まない領域の各
々の増幅手段を異なったタイミングで順次活性化する手
段を含むので、活性化のために消費される電流のピーク
値を減じることかできる。
第１図は、この発明の一実施例を示すＤＲＡＭのブロッ
ク図である。第２図は、第１図に示された活性化信号発
生回路の例を示す回路図である。 第３Ａ図および第３Ｂ図は、第１図に示されたメモリア
レイおよびセンスアンプの別々に活性化される領域を示
す回路図である。第４図は、第１図に示されたＤ ＲＡ
Ｌｌの動作を説明するためのタイミングチャートであ
る。第５図は、従来のＤＲＡＭを示すブロフク図である
。第６Ａ図は、従来のビット線対に接続された回路を示
す回路図である。 第６Ｂ図は、第６Ａ図に示された回路の動作を説明する
だめのタイミングチャートである。第７図は、第５図に
示されたメモリアレイおよびセンスアンプ中の４つの８
ｆＩ域を示す概念図である。第８図は、第７図に示され
た領域■および■の一部を示す回路図である。第９図は
、第８図に示された回路の動作を説明するためのタイミ
ングチャートである。 図において、５４はアドレスノ＼ツファ、５８はメモリ
アレイ、６３はセンスアンプ、６４は活性化信号発生回
路である。 なお、図中、同一７１号は同一または相当部分を示す。 第２０ め３ＡｌｌＤ
ク図である。第２図は、第１図に示された活性化信号発
生回路の例を示す回路図である。 第３Ａ図および第３Ｂ図は、第１図に示されたメモリア
レイおよびセンスアンプの別々に活性化される領域を示
す回路図である。第４図は、第１図に示されたＤ ＲＡ
Ｌｌの動作を説明するためのタイミングチャートであ
る。第５図は、従来のＤＲＡＭを示すブロフク図である
。第６Ａ図は、従来のビット線対に接続された回路を示
す回路図である。 第６Ｂ図は、第６Ａ図に示された回路の動作を説明する
だめのタイミングチャートである。第７図は、第５図に
示されたメモリアレイおよびセンスアンプ中の４つの８
ｆＩ域を示す概念図である。第８図は、第７図に示され
た領域■および■の一部を示す回路図である。第９図は
、第８図に示された回路の動作を説明するためのタイミ
ングチャートである。 図において、５４はアドレスノ＼ツファ、５８はメモリ
アレイ、６３はセンスアンプ、６４は活性化信号発生回
路である。 なお、図中、同一７１号は同一または相当部分を示す。 第２０ め３ＡｌｌＤ
Claims (1)
- 【特許請求の範囲】 データ信号をストアするための複数のメモリセルを備
えたメモリアレイと、 前記メモリアレイ中のメモリセルを指定するためのアド
レス信号を受ける手段とを含み、 前記メモリアレイは、前記アドレス信号により指定され
たメモリセルを含む第１のアレイ領域とその指定された
メモリセルを含まない第２のアレイ領域とを含み、 前記メモリアレイの前記第１のアレイ領域に接続され、
前記第１のアレイ領域中のメモリセルにストアされたデ
ータ信号を増幅する第１の増幅手段と、 前記メモリアレイの前記第２のアレイ領域に接続され、
前記第２のアレイ領域中のメモリセルにストアされたデ
ータ信号を増幅する第２の増幅手段と、 前記第１および第２の増幅手段に接続され、アドレス信
号に応答して前記第１の増幅手段および前記第２の増幅
手段をこの順序で活性化する順次活性化手段とを含む、
半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224106A JPH0271493A (ja) | 1988-09-06 | 1988-09-06 | 半導体メモリ装置 |
| US07/313,680 US4916671A (en) | 1988-09-06 | 1989-02-22 | Semiconductor memory device having sense amplifier having improved activation timing thereof and operating method thereof |
| DE3908723A DE3908723A1 (de) | 1988-09-06 | 1989-03-16 | Halbleiterspeichereinrichtung mit leseverstaerkern mit verbesserter aktivierungszeitfolge und verfahren zum betreiben einer solchen halbleiterspeichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224106A JPH0271493A (ja) | 1988-09-06 | 1988-09-06 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271493A true JPH0271493A (ja) | 1990-03-12 |
Family
ID=16808634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224106A Pending JPH0271493A (ja) | 1988-09-06 | 1988-09-06 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4916671A (ja) |
| JP (1) | JPH0271493A (ja) |
| DE (1) | DE3908723A1 (ja) |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101554B2 (ja) * | 1988-11-29 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置およびそのデータ転送方法 |
| US5276649A (en) * | 1989-03-16 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device having staggered activation of column groups |
| EP0388176B1 (en) * | 1989-03-17 | 1996-01-10 | Matsushita Electronics Corporation | Semiconductor memory device |
| US5079742A (en) * | 1989-07-28 | 1992-01-07 | Texas Instruments Incorporated | Read-only-memory having sectional output lines with related memory elements responsive to early and late-occurring input signals |
| US5293338A (en) * | 1990-02-22 | 1994-03-08 | Sharp Kabushiki Kaisha | Peripheral circuit in a dynamic semiconductor memory device enabling a time-saving and energy-saving data readout |
| JP2981263B2 (ja) * | 1990-08-03 | 1999-11-22 | 富士通株式会社 | 半導体記憶装置 |
| TW212852B (ja) * | 1990-09-20 | 1993-09-11 | Siemens Ag | |
| JP2781651B2 (ja) * | 1990-10-15 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | Ｉｃメモリ回路 |
| US5475642A (en) * | 1992-06-23 | 1995-12-12 | Taylor; David L. | Dynamic random access memory with bit line preamp/driver |
| US5422781A (en) * | 1993-12-30 | 1995-06-06 | Intel Corporation | Sense amplifier timing method and apparatus for peak power production |
| JPH0969292A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 半導体記憶装置 |
| US5822262A (en) * | 1996-05-25 | 1998-10-13 | Texas Instruments Incorporated | Apparatus and method for a dynamic random access memory data sensing architecture |
| IL125604A (en) * | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6633499B1 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Method for reducing voltage drops in symmetric array architectures |
| US6430077B1 (en) | 1997-12-12 | 2002-08-06 | Saifun Semiconductors Ltd. | Method for regulating read voltage level at the drain of a cell in a symmetric array |
| US6633496B2 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Symmetric architecture for memory cells having widely spread metal bit lines |
| US6026042A (en) * | 1998-04-10 | 2000-02-15 | Micron Technology, Inc. | Method and apparatus for enhancing the performance of semiconductor memory devices |
| US6128226A (en) * | 1999-02-04 | 2000-10-03 | Saifun Semiconductors Ltd. | Method and apparatus for operating with a close to ground signal |
| US6233180B1 (en) | 1999-02-04 | 2001-05-15 | Saifun Semiconductors Ltd. | Device for determining the validity of word line conditions and for delaying data sensing operation |
| US6928001B2 (en) * | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
| US6396741B1 (en) * | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
| DE10041688B4 (de) * | 2000-08-24 | 2008-03-27 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen in mehreren Speicherzellenblöcken und Verfahren zum Betrieb eines solchen Speichers |
| US6614692B2 (en) | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
| US6677805B2 (en) * | 2001-04-05 | 2004-01-13 | Saifun Semiconductors Ltd. | Charge pump stage with body effect minimization |
| US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US6535434B2 (en) | 2001-04-05 | 2003-03-18 | Saifun Semiconductors Ltd. | Architecture and scheme for a non-strobed read sequence |
| US6448750B1 (en) | 2001-04-05 | 2002-09-10 | Saifun Semiconductor Ltd. | Voltage regulator for non-volatile memory with large power supply rejection ration and minimal current drain |
| US6636440B2 (en) | 2001-04-25 | 2003-10-21 | Saifun Semiconductors Ltd. | Method for operation of an EEPROM array, including refresh thereof |
| US6643181B2 (en) | 2001-10-24 | 2003-11-04 | Saifun Semiconductors Ltd. | Method for erasing a memory cell |
| US6885585B2 (en) * | 2001-12-20 | 2005-04-26 | Saifun Semiconductors Ltd. | NROM NOR array |
| US6975536B2 (en) | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
| US6700818B2 (en) | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6826107B2 (en) * | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| JP2004253038A (ja) * | 2003-02-19 | 2004-09-09 | Renesas Technology Corp | 半導体記憶装置 |
| US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| WO2005094178A2 (en) * | 2004-04-01 | 2005-10-13 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
| US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
| US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US20060036803A1 (en) * | 2004-08-16 | 2006-02-16 | Mori Edan | Non-volatile memory device controlled by a micro-controller |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7242618B2 (en) * | 2004-12-09 | 2007-07-10 | Saifun Semiconductors Ltd. | Method for reading non-volatile memory cells |
| US7535765B2 (en) | 2004-12-09 | 2009-05-19 | Saifun Semiconductors Ltd. | Non-volatile memory device and method for reading cells |
| CN1838323A (zh) | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 可预防固定模式编程的方法 |
| US8053812B2 (en) * | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8400841B2 (en) * | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| US7184313B2 (en) * | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
| US7786512B2 (en) | 2005-07-18 | 2010-08-31 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US20070036007A1 (en) * | 2005-08-09 | 2007-02-15 | Saifun Semiconductors, Ltd. | Sticky bit buffer |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US8116142B2 (en) * | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
| US7221138B2 (en) * | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
| US20070087503A1 (en) * | 2005-10-17 | 2007-04-19 | Saifun Semiconductors, Ltd. | Improving NROM device characteristics using adjusted gate work function |
| US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7638835B2 (en) * | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
| US20070255889A1 (en) * | 2006-03-22 | 2007-11-01 | Yoav Yogev | Non-volatile memory device and method of operating the device |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7605579B2 (en) | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
| US20080239599A1 (en) * | 2007-04-01 | 2008-10-02 | Yehuda Yizraeli | Clamping Voltage Events Such As ESD |
| US7590001B2 (en) | 2007-12-18 | 2009-09-15 | Saifun Semiconductors Ltd. | Flash memory with optimized write sector spares |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209095A (ja) * | 1987-02-24 | 1988-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958689A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59223994A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6120297A (ja) * | 1984-07-06 | 1986-01-29 | Toshiba Corp | 半導体メモリのセンスアンプ駆動信号供給回路 |
| US4627033A (en) * | 1984-08-02 | 1986-12-02 | Texas Instruments Incorporated | Sense amplifier with reduced instantaneous power |
| JPS6168797A (ja) * | 1984-09-11 | 1986-04-09 | Nec Corp | ダイナミックメモリ回路 |
| JPS6177198A (ja) * | 1984-09-21 | 1986-04-19 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-09-06 JP JP63224106A patent/JPH0271493A/ja active Pending
-
1989
- 1989-02-22 US US07/313,680 patent/US4916671A/en not_active Expired - Fee Related
- 1989-03-16 DE DE3908723A patent/DE3908723A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209095A (ja) * | 1987-02-24 | 1988-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3908723A1 (de) | 1990-03-15 |
| US4916671A (en) | 1990-04-10 |
| DE3908723C2 (ja) | 1993-07-15 |
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