JPH10162587A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】プレート駆動型の強誘電体メモリのアクセス時
間を短縮する。 【解決手段】メモリセルは、１つのＭＯＳトランジスタ
ＱＭと１つの強誘電体キャパシタＣＦＥからなり、ワー
ド線ＷＬに並行にプレート線ＰＬが配置される。ビット
線ＢＬを電源電位にプリチャージした後、ワード線ＷＬ
を活性化してメモリセルＭＣを読み出し、その後プレー
ト線ＰＬを駆動して、再書き込みを行う。このワード線
の駆動からプレート線の駆動までの間、プレート線ＰＬ
の他端をプレート電位安定回路ＰＳにより接地電圧に保
つ。これによりワード線駆動によるプレート線ＰＬの電
位変動を押さえ、この電位変動によるアクセス時間の増
大を防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリセ
ルを使用した不揮発性の強誘電体メモリに関する。

【０００２】

【従来の技術】不揮発性のメモリとして強誘電体メモリ
が注目されている。例えば、特開昭６３−２０１９９８
号（以下、第１の参考文献と呼ぶ）、特開平４−４２４
９８号（以下、第２の参考文献と呼ぶ）あるいはＶＬＳ
Ｉシンポジウム回路会議ダイジェスト、第４８頁から４
９頁、１９９６年（以下、第３の参考文献と呼ぶ）参
照。強誘電体メモリは、基本的には、印加される電界と
発生する分極電荷の間にヒステリシス特性を有する強誘
電体絶縁体を使用するメモリセルから構成されたメモリ
である。強誘電体メモリセルには、いろいろのタイプが
あるが、最も構造が簡単なメモリセルは、ＭＯＳトラン
ジスタと強誘電体絶縁膜を使用した強誘電体キャパシタ
との直列接続からなる１トランジスタ型のメモリセルで
ある。ＭＯＳトランジスタのゲートはワード線に接続さ
れ、そのドレインはビット線に接続され、そのソースは
強誘電体キャパシタの一端に接続され、強誘電体キャパ
シタの他端はプレート線に接続される。この強誘電体キ
ャパシタの分極はヒステリシスを有し、各メモリセル
は、外部からの印加電圧が０の状態での残留分極が正で
あるか負であるかにより、２値の情報を記憶する。強誘
電体絶縁膜としては、例えばＰＺＴが使用され、強誘電
体キャパシタの電極としては、酸化物であるＰＺＴの膜
を生成するときに電極表面が酸化されないように、例え
ば白金が使用される。

【０００３】各メモリセルへのデータの書き込みは、そ
のメモリセルを選択した状態で、すなわち、そのメモリ
セルに接続されたワード線を駆動してそのメモリセルの
ＭＯＳトランジスタをオンとした状態で、そのメモリセ
ルに接続されたビット線とプレート線に、書き込むべき
データに依存して電源電位あるいは接地電位を印加する
ことにより行われる。例えば、そのビット線に電源電位
を印加し、そのプレート線に接地電位を印加することに
より、第１のデータ、例えば１を書き込み、逆にそのビ
ット線に接地電位を印加し、そのプレート線に電源電位
を印加することにより、第２のデータ、例えば０を書き
込む。この例では、強誘電体キャパシタはそれが正の分
極状態にあるときにデータ０を記憶し、それが負の分極
状態にあるときにデータ１を記憶していると仮定してい
る。

【０００４】各メモリからのデータの読み出しには、ビ
ット線のプリチャージ電位に依存するいくつかの方法が
提案されている。最も原理的な方法は、ビット線を接地
電位にプリチャージした状態で、読み出すべきメモリセ
ルが接続されたワード線を駆動し、かつ、そのメモリセ
ルに接続されたプレート線を電源電位に向けて駆動し、
その結果としてそのメモリセルに接続されたビット線に
現れる電圧信号を検出することである。以下、この方法
をプレート線駆動型と呼ぶことがある。他の方法は、ビ
ット線を電源電位にプリチャージし、プレート線に接地
電位を印加した状態で、読み出すべきメモリセルに接続
されたワード線を駆動し、その結果としてそのメモリセ
ルに接続されたビット線に現れる電圧信号を検出するこ
とである。以下、この方法をプレート線非駆動型と呼ぶ
ことがある。いずれの方法によっても、ビット線上の信
号の検出に当たっては、そのビット線と対をなす今一つ
のビット線に基準信号を与え、それらの一対のビット線
の電圧を差動検出する方法が採られる。この基準信号を
生成するには、例えば、ダミーセルが使用される。

【０００５】この種の強誘電体メモリでは、読み出し時
には、読み出されたメモリセルの内容が破壊されること
があり、そのメモリセルに元の内容を再書き込みする必
要がある。上記プレート駆動型の読み出し方法を適用す
るメモリでは、あるメモリセルから読み出されたデータ
が１である場合（すなわち、そのメモリセルの強誘電体
キャパシタが負の分極状態にあった場合）、そのメモリ
セルは読み出し動作の後にその強誘電体キャパシタは正
の分極状態に変化し、元の記憶されたデータ１に代えて
０を記憶してしまう。このため、この読み出し動作の後
に再書き込みする必要がある。具体的には、読み出し動
作の完了後にアクセスされたメモリセルを選択した状態
でそのメモリセルのプレート線の電位を接地電位に下げ
ることにより、そのメモリセルにデータ１を書き込む。
同様に、上記プレート線非駆動型の読み出し方法を適用
するメモリでは、データ０を記憶したメモリセルが読み
出された場合には、このメモリセルの内容が破壊される
ために、そのメモリセルに接続されたプレート線を電源
電位に上げることにより、このメモリセルに新たにデー
タ０を再書き込みする必要がある。

【０００６】このようなメモリセルを複数配列してメモ
リを構成する場合に、それらのメモリセルとワード線お
よびプレート線との接続の仕方にはいくつかの方法があ
る。その一つは、同じワード線に接続された一群のメモ
リセルを共通のプレート線に接続することである。以下
では、簡単のためのこのタイプのプレート線をワード線
平行型と呼ぶことがある。他の方法は、同じビット線に
接続された一群のメモリセルを共通のプレート線に接続
することである。以下、このタイプのプレート線をビッ
ト線平行型と呼ぶことがある。

【０００７】例えば、上記第１の参考文献には、ワード
線平行型のプレート線を使用し、ビット線を接地電位Ｖ
ｓｓにプリチャージした状態でプレート線駆動型の読み
出し方法を適用するメモリと、ビット線平行型のプレー
ト線を使用し、ビット線を接地電位Ｖｓｓにプリチャー
ジした状態でプレート線駆動型の読み出し方法を適用す
るメモリが示されている。また、いずれの場合も読み出
し動作の完了後に全てのプレート線の電位を電源電位に
上げることにより再書き込みをする技術を示している。

【０００８】上記第２の参考文献には、ビット線平行型
のプレート線を使用し、ビット線を接地電位Ｖｓｓにプ
リチャージした状態でプレート線駆動型の読み出し方法
を適用するメモリと、ビット線平行型のプレート線を使
用し、ビット線を電源電位Ｖｃｃにプリチャージした状
態でプレート線非駆動型の読み出し方法を適用するメモ
リとを示している。前者のメモリでは、読み出し動作の
完了後に全てのプレート線の電位を接地電位に下げるこ
とにより再書き込みを実行している。後者の場合には、
読み出し動作の完了後に全てのプレート線の電位を電源
電位に上げることにより再書き込みを実行している。

【０００９】また、上記第３の参考文献には、ワード線
平行型のプレート線を使用し、ビット線を電源電位にプ
リチャージした状態でプレート線非駆動型の読み出し方
法を適用するメモリの動作速度のシミュレーション結果
が示され、このプレート線非駆動型の読み出し方法が高
速に適していると示されている。また、ここでも、読み
出し動作の完了後に全てのプレート線の電位を電源電位
に上げることにより再書き込みをしている。なお、プロ
シーディング オブ ザ １９９５ エロクトロニクス
ソサイエティ コンファランス オブ ＩＥＩＣＥ、
Ｃ５０９（以下、第４の参考文献と呼ぶ）には、ビット
線を電源電位の二分の一にプリチャージした上でメモリ
セルからデータを読み出す方法も提案されているが、低
電圧動作に向かないなどの欠点を有する。

【００１０】

【発明が解決しようとする課題】上記プレート駆動型の
読み出し方法では、読み出し動作開始時にプレート線を
駆動する。従って、このプレート線の立ち上がり時間が
メモリのアクセス時間を増大させる。とくに、ワード線
平行型のプレート線を使用した場合には、各プレート線
に接続された一群のメモリセルが選択されている状態で
それらのメモリセルの強誘電体キャパシタが同時にその
プレート線に接続される。強誘電体キャパシタに使用す
る強誘電体としては、例えばＰＺＴが使用されると、そ
の誘電率が大きい。このため、強誘電体キャパシタの容
量はワード線の容量に比べて２０倍あるいはそれ以上に
大きくなることが生じ、そのため、プレート線の容量が
ワード線のそれより増大する。さらに、強誘電体キャパ
シタの電極としては、酸化物であるＰＺＴの膜を生成す
るときに、電極表面が酸化されないように、例えば白金
が使用される。ワード線にはアルミニウムなどの比抵抗
の小さな導電体が使用されるが、白金の比抵抗は大き
く、プレート線の抵抗はワード線の抵抗よりかなり大き
くなる。従って、プレート線の立ち上がりがワード線に
比べてかなり遅くなる。従って、参考文献１に記載のよ
うに、ワード線平行型のプレートを使用したメモリでこ
のプレート線駆動型の読み出し方法を使用すると、アク
セス時間が著しく大きくなるという問題がある。

【００１１】一方、ビット線平行型のプレート線を使用
したメモリにおいては、ワード線とプレート線の間の容
量はそれほど大きくない。また各プレート線に接続され
た複数のメモリセルの一つのみが選択されるので、プレ
ート線自体の容量を増大するメモリセルは実質的に一つ
であると言える。このため、プレート線自体の容量は、
ワード線平行型のプレートの場合よりは小さいが、ワー
ド線と比較するとその立ち上がり時間が依然として遅
い。従って、ビット線平行型のプレート線を使用したメ
モリにおいてもプレート駆動型の読み出し方法ではアク
セス時間が問題となる。

【００１２】一方、プレート線非駆動型の読み出し方法
では、メモリ読み出し動作開始時にはプレート線は駆動
されないため、プレート線の立ち上がり時間はアクセス
時間に影響しないと言う利点がある。従って、ワード線
平行型のプレートを使用したメモリでもビット線平行型
のプレートを使用したメモリでもプレート線非駆動型の
読み出し方法がより小さいアクセス時間を有すると期待
される。事実、上記第３の参考文献では、ワード線平行
型のプレート線を使用し、ビット線を電源電位にプリチ
ャージした状態でプレート線非駆動型の読み出し方法が
高速に適していると示されている。

【００１３】しかし、本発明者等がメモリ動作のシミュ
レーションを行った結果、ワード線平行型のプレートを
有するメモリでプレート線非駆動型の読み出し方法を使
用した場合にもプレート線の大きなキャパシタ容量が依
然として問題であり、アクセス時間がほとんど減少しな
いことが分かった。すなわち、ワード線活性時に、プレ
ート線電位がメモリセルキャパシタを介してビット線電
位方向に変動する。変動したプレート線電位が回復する
までの時間は、プレート線を駆動する時間とほぼ同程度
になる。従って、プレート非駆動型の読み出し方法にお
いても、プレート駆動型の読み出し方法と同様にアクセ
ス時間の遅延が生じる。

【００１４】さらに、ビット線平行型のプレートを有す
るメモリにおいては、ワード線並行型のプレートを有す
るメモリよりもプレート線容量が低減される分、アクセ
ス時間は改善されることが予想される。しかし、読み出
し動作の後の再書き込みのためにプレート線を駆動する
ことにより生じる電力消費が大きいという問題は残る。
とくに、個人携帯端末等に使用する用途では、この消費
電力の改善が望ましい。

【００１５】従って、本発明の目的は、ワード線に平行
に設置されたプレート線を有し、プレート線を駆動しな
いでメモリセルを読み出すときのアクセス時間を短縮し
た強誘電体メモリを提供することである。

【００１６】さらに、本発明の他の目的は、ビット線に
平行に設置されたプレート線を有し、再書き込みのため
にプレート線を駆動したときに生じる消費電力を低減し
た強誘電体メモリを提供することである。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る強誘電体メモリは、ワード線に平行に
設置されたプレート線を有し、かつ、プレート線を駆動
しないでメモリセルを読み出す第１種の強誘電体メモリ
であり、複数のプレート線のそれぞれの他端に接続され
たプレート電位安定化回路を有する。このプレート電位
安定化回路は、ワード線駆動回路により一つのワード線
が駆動されてから、プレート線駆動回路により所定の電
源電位が印加されるまでの間、そのワード線に対応する
一つのプレート線に接地電位を印加して、プレート線の
電位変動を急減させ、それによりアクセス時間の増大を
防ぐ。

【００１８】上記目的を達成するために、本発明に係る
他の強誘電体メモリは、ビット線に平行に設置されたプ
レート線を有し、かつ、プレート線を駆動しないでメモ
リセルを読み出す第２種の強誘電体メモリであり、ビッ
ト線を電源電位にプリチャージするプリチャージ回路
と、プレート線駆動回路を有する。このプレート線駆動
回路は、有ワード線駆動回路によりいずれか一つのワー
ド線が駆動されている間、所定の接地電位を複数のプレ
ート線のそれぞれの一端に印加し、該駆動された一つの
ワード線に接続された一群のメモリセルの読み出し動作
の完了後に、該一群のメモリセルの内、再書き込みをす
べき少なくとも一部のメモリセルに接続された少なくと
も一部のビット線に対応する少なくとも一部のプレート
線に、再書き込みをするために所定の電源電位を印加す
るプレート線駆動回路を有する。このようなメモリは、
再書き込み時に駆動されるプレート線の数を減少するの
に適している。

【００１９】本発明に係る第２種の強誘電体メモリの具
体的な態様では、プレート線駆動回路は、該一群のメモ
リセルの内、再書き込みをすべき一部のメモリセルに再
書き込みをするために、該一部のメモリセルに接続され
た一部のプレート線に所定の電源電位を選択的に印加す
る回路を有する。これにより再書き込み時に駆動される
プレート線の数を減少する。

【００２０】本発明に係る第２種の強誘電体メモリの他
の望ましい態様では、新しく情報を書き込む際には予め
第１のビット反転回路により、まとめて読み書きするデ
ータ群の０、１信号の内、多い方を読み出し時に非破壊
となるような強誘電体分極方向に割り当てておく。この
とき、同時にどちらに割り当てたかを示すステータスビ
ットを併せてメモリに書き込み、読み出し時にこのステ
ータスビットが書き込みときビット反転したことを示す
ときに、読み出されたデータを第２のビット反転回路に
よりビット反転する。これにより再書き込み時に駆動さ
れるプレート線の数を減少する。

【００２１】本発明に係る第２種の強誘電体メモリのさ
らに他の望ましい態様では、第１の読み出し動作では、
ビット線を電源電位にプリチャージし、プレート線を接
地電位に保持した状態で、ワード線を駆動してメモリセ
ルを読み出し、その後プレート線を立ち上げて再書き込
みを行い、その後はプレート線を立ち下げないままワー
ド線を不活性化する第１の読み出し動作と、ビット線を
接地電圧にプリチャージし、プレート線を電源電位に保
持した状態で、ワード線を駆動してメモリセルを読み出
し、その後プレート線を接地電位に立ち下げて再書き込
みを行い、その後はプレート線を接地電位に保持したま
まワード線を不活性化する第２の読み出し動作とを交互
に行うように、ワード線駆動回路、プレート線駆動回
路、プリチャージ回路を制御する回路を有する。これに
より、プレート線の駆動回数が、読み出しのためのアク
セス回数の半分にできる。

【００２２】

【発明の実施の形態】以下、本発明に係る強誘電体メモ
リを図面に示したいくつかの実施の形態を参照してさら
に詳細に説明する。なお、以下においては、同じ参照番
号は同じものもしくは類似のものを表すものとする。ま
た、発明の第２の実施の形態以降においては、発明の第
１の実施の形態との相異点を主に説明するに止める。

【００２３】＜発明の実施の形態１＞図１は本発明に係
るワード線平行型のプレート線を使用した強誘電体メモ
リの概略回路図を示す。本実施の形態では、ワード線平
行型のプレート線が使用されているメモリにおいて、各
プレート線の、プレート駆動回路ＰＤから見た遠端にプ
レート電位安定回路ＰＳを設けた点に特徴がある。

【００２４】図において、２本のビット線ＢＬ、ＢＢの
対が、列方向に複数個配置され、複数のワード線ＷＬ
１、ＷＬ２、、ＷＬ２ｎー１、ＷＬ２ｎと一対のビット
線ＢＬ、ＢＢとの交点に強誘電体メモリセルＭＣが接続
され、一対のダミーワード線ＤＷＬ１、ＤＷＬ２と一対
のビット線ＢＬ、ＢＢとの交点にダミーメモリセルＤＣ
が接続され、これによりメモリアレイが構成されてい
る。但し、この実施の形態では、メモリセルＭＣは、偶
数番目のワード線と各対の一方のビット線ＢＬとの交点
および奇数番目のワード線と各対の他方のビット線ＢＢ
との交点にのみ配置され、ダミーセルＤＣも同様であ
る。すなわち、いわゆる折り返しビット線構成に従っ
て、メモリセルとダミーセルが配置されている。各ワー
ド線に対応するプレート線ＰＬ１、ＰＬ２、、、、ＰＬ
２ｎー１またはＰＬ２ｎが、そのワード線に平行に、か
つ、そのワード線に近接して設けられ、各プレート線は
対応するワード線に接続されたメモリセルに接続されて
いる。同様に、ダミーワード線ＤＰＬ１、ＤＰＬ２に対
応するダミープレート線ＤＰＬ１、ＤＰＬ２が、それぞ
れのダミーワード線に平行に、かつ、それに近接して設
けられている。それぞれのダミープレート線ＤＰＬ１，
ＤＰＬ２は、対応するダミーワード線ＤＷＬ１、ＤＷＬ
２に接続されたメモリセルに接続されている。各プレー
ト線ＰＬ１、ＰＬ２、、およびダミープレート線ＤＰＬ
１、ＤＰＬ２の一端にはプレート駆動回路ＰＤが接続さ
れ、他端には本実施の態様で特徴的なプレート電位安定
回路ＰＳが設けられている。このプレート電位安定回路
ＰＳは、ワード線が駆動されたときに、そのワード線に
対応するプレート線の電位を接地電位から変動するのを
防止するためのものである。具体的には、各プレート線
ＰＬ１、、、またはＰＬ２ｎまたはダミープレート線Ｄ
ＰＬ１またはＤＰＬ２に対応した複数のＮ型ＭＯＳトラ
ンジスタＱＰの並列接続からなり、各ＭＯＳトランジス
タＱＰは接地電位Ｖｓｓに接続され、それぞれのトラン
ジスタのドレインが対応するプレート線あるいはダミー
プレート線に接続され、それぞれのトランジスタのソー
スが接地電位Ｖｓｓに接続され、それらのトランジスタ
のゲートには制御信号Ｓ１が供給される。

【００２５】ワード線ＷＬ１、ＷＬ２、、、は、ワード
線ドライバＷＤにより駆動され、このワード線ドライバ
ＷＤは、外部から与えられる行アドレスに応答する行デ
コーダＣＤにより起動される。これらのワード線、プレ
ート線、ダミーワード線には他の複数対のビット線が交
叉するように設けられ、これらのワード線とそれらのビ
ット線対との交点に多数のメモリセルが接続されてい
る。図では簡単化のために一対のビット線とそれらに接
続されたメモリセルおよび周辺回路が示されている。

【００２６】各ビット線対ＢＬ、ＢＢには、そのビット
線対に対応して設けられたプリチャージ回路ＰＣＣ、セ
ンスアンプＳＡが接続され、各ビット線対は、出力スイ
ッチ用の一対のＮ型ＭＯＳトランジスタＱ２０、Ｑ２
１、センスラインＳＬを介してそのビット線対に対応す
るメインアンプＭＡに接続される。このメインアンプＭ
Ａには他のビット線対に対するセンスラインＳＬも接続
される。

【００２７】列デコーダＲＤは、複数対のビット線の
内、予め定められた数、例えば３２対のビット線を外部
から与えられる列アドレス信号により同時に選択し、そ
れらの選択されたビット線対のスイッチ用ＭＯＳトラン
ジスタＱ２０、Ｑ２１をオンする。この結果、読み出し
動作により選択された一つのワード線に接続された全て
のメモリセル、例えば、１２８個のメモリセルの記憶情
報が読み出された後、列アドレスで指定された３２列か
らの読み出し信号だけがメインアンプＭＡに並列に供給
される。

【００２８】メインアンプＭＡは、予め定められた数、
例えば３２個の図示しないメインアンプを有し、列デコ
ーダＲＤで選択された３２列からの読み出し信号を増幅
して、リードバッファＲＢを介して共通のデータ線２に
出力する。また、メインアンプＭＡは、線２、ライトバ
ッファＷＢを介して与えられる３２ビットの書き込みデ
ータを図示したメモリアレイに書き込むときにも使用さ
れる。

【００２９】各メモリセルＭＣは１個の強誘電体キャパ
シタＣＦＥと１個のＭＯＳトランジスタＱＭからなり、
ＭＯＳトランジスタＱＭのゲートにワード線ＷＬｉ（ｉ
＝１、２、、、または２ｎ）が、ソース及びドレインの
一方にビット線ＢＬ、他方に強誘電体キャパシタＣＦＥ
の一方の電極が結合されている。強誘電体キャパシタＣ
ＦＥの他方の電極はプレート線ＰＬｉに接続されてい
る。本実施の形態でも各メモリセルＭＣ内の強誘電体キ
ャパシタＣＦＥを構成する強誘電体はＰＺＴにより構成
され、そのキャパシタＣＦＥの電極は白金により構成さ
れる。各プレート線およびダミープレート線も白金によ
り構成される。

【００３０】ダミーセルＤＣは、メモリセルＭＣと類似
の構造を有し、各ビット線対の内、選択されたメモリセ
ルが接続されていない方のビット線に参照電位を発生さ
せるためのものであり、すでにいろいろの構造のダミー
セルが公知であり、ここでもそれらの一つを使用する。
他の参照電位を発生させる手段であってもよい。

【００３１】センスアンプＳＡもそれ自体公知であり、
トランジスタＱ１０からＱ１３により構成され、一対の
ビット線の電位を差動で増幅する。プリチャージ回路Ｐ
ＣＣは、Ｎ型ＭＯＳトランジスタ回路Ｑ２からＱ４より
構成される。この回路自体は公知である。

【００３２】プレート線駆動回路ＰＤは、図９（ａ）に
示す回路を使用する。この回路は、ワード線駆動パル
ス、例えばＷＬ１を遅延するｔｐ１遅延回路７１と，そ
の出力をさらに遅延するｔｐ２遅延回路７２と，これら
の遅延回路の出力が入力されるＮＡＮＤゲート７３と、
その出力が入力されるインバータ７４から構成されてい
る。 ｔｐ１遅延回路７１とｔｐ２遅延回路７２は、そ
れぞれ直列に接続された偶数段のインバータからなり、
遅延時間ｔｐ１，ｔｐ２だけの遅延時間を有する。プレ
ート線駆動回路ＰＤは、これらの回路の働きにより、ワ
ード線パルスＷＬ１がが入力されると、その時点から時
間ｔｐ１＋ｔｐ２後に入力パルスよりも時間ｔｐ２だけ
短いパルスを出力し、プレート線、例えばＰＬ１を駆動
する。 ｔｐ１遅延回路７１とｔｐ２遅延回路７２を構
成するインバータの段数を変更することにより、遅延時
間ｔｐ１、ｔｐ２を変え、プレート線駆動のタイミング
を調整することができる。

【００３３】Ｓ１信号発生回路ＳＧは、図９（ｂ）に示
すように、プリチャージ信号ＰＣが入力されるインバー
タ７５と、その出力を時間ｔｓだけ遅延するｔｓ遅延回
路７６と、これらのインバータ７５とｔｓ遅延回路７６
の出力が入力されるＡＮＤゲート７７と、その出力が入
力されるインバータ７８とから構成される。ｔｓ遅延回
路７６は、直列に接続された偶数段のインバータからな
る。こうして、この回路ＳＧの出力Ｓ１は、プリチャー
ジ信号ＰＣが電源電圧Ｖｃｃから接地電位Ｖｓｓに変化
してから時間ｔｓ後に、Ｎ型ＭＯＳトランジスタ回路Ｑ
Ｐの活性化電圧Ｖｃｈから接地電位Ｖｓｓに変化する。
さらに、プリチャージ信号ＰＣが接地電圧Ｖｓｓから電
源電位Ｖｃｃに変化すると同時に、接地電位Ｖｓｓから
Ｎ型ＭＯＳトランジスタ回路ＱＰの活性化電圧Ｖｃｈに
変化する。 ｔｐ遅延回路７６を構成するインバータの
段数を変更することにより、遅延時間ｔｐを変え、制御
信号Ｓ１のタイミングを調整することができる。

【００３４】本実施の形態で使用するいろいろの制御信
号を発生する制御回路があるが、ここでは簡単化のため
に図示していない。以下の説明および図２に示すタイム
チャートに従ってそれらの信号を生成するようにこの制
御回路を構成することは容易である。

【００３５】このメモリの読み出し動作は、以下に示す
通り、各ビット線を電源電位Ｖｃｃにプリチャージした
状態でプレート線非駆動型の読み出し動作を行う。この
とき、ワード線を駆動する間、プレート電位安定回路Ｐ
Ｓにより各プレート線のプレート駆動回路ＰＤと反対側
にある他端を接地電位に維持する点に特徴がある。

【００３６】まず、メモリアクセス開始前には、全ビッ
ト線ＢＬ、ＢＢ、、に接続されたプリチャージ回路ＰＣ
Ｃに供給されるプリチャージ信号ＰＣは電源電位Ｖｃｃ
に維持される。プリチャージ回路ＰＣＣは、対応するビ
ット線ＢＬ、ＢＢに接続された一対のＮ型ＭＯＳトラン
ジスタＱ２、Ｑ３と、それらのビット線対の電位を等し
くするためのＮ型ＭＯＳトランジスタＱ４とからなり、
これらのＭＯＳトランジスタはプリチャージ信号ＰＣが
電源電位のときにオンとなり、ビット線ＢＬ、ＢＢを電
源電位にプリチャージする。

【００３７】さらに、この期間にはプレート駆動回路Ｐ
Ｄは後に再書き込み動作を行うまでは駆動されず、全て
のプレート線ＰＬ１、ＰＬ２、、ダミープレート線ＤＰ
Ｌ１、ＤＰＬ２の一端を接地電位に保持する。さらに、
本実施の形態では、プレート電位安定回路ＰＳに供給さ
れる信号Ｓ１は読み出し動作が終了するまでは電源電位
ＶｃｃよりトランジスタＱＰの閾値Ｖｔｈ以上高い電位
（活性化電圧）Ｖｃｈに維持され、それによりプレート
電位安定回路ＰＳが全てのプレート線ＰＬ１、ＰＬ
２、、ダミーワード線ＤＷＬ１、ＤＷＬ２の他端を接地
電位Ｖｓｓに保持する。

【００３８】その後、プリチャージ信号ＰＣを接地電位
に下げプリチャージを終了する。この状態で、行デコー
ダＣＤはメモリアクセスアドレスを解読し、ワード線ド
ライバＷＤを駆動する。ワード線ドライバＷＤは、駆動
されると、上記アドレスが指定するワード線、例えばＷ
Ｌ１を駆動する。ワード線ＷＬ１が駆動されると、それ
に接続された一群のメモリセルが同時に読み出される。
これらのメモリセルの各々が接続されたビット線ＢＬと
対をなすビット線ＢＢに接続されたダミーセルＤＣも読
み出すために、ワード線ドライバＷＤはそのダミーセル
ＤＣに接続されたダミーワード線、今の例ではＤＷＬ２
も同時に駆動し、このダミーワード線ＤＷＬ２に接続さ
れた複数のダミーセルＤＣも読み出される。

【００３９】ワード線ＷＬ１を駆動した結果、それに接
続された複数のメモリセルＭＣの各々では、ＭＯＳトラ
ンジスタＱＭがオンとされ、このメモリセルの強誘電体
キャパシタＣＦＥの分極状態に依存する信号がそのメモ
リセルが接続されたビット線ＢＬに現れる。具体的に
は、ビット線ＢＬの容量と、強誘電体キャパシタＣＦＥ
の容量との間の容量分割で決まる信号電圧がビット線Ｂ
Ｂに読み出される。強誘電体キャパシタＣＦＥの容量
は、その分極状態に依存して異なるために、ビット線Ｂ
Ｂには強誘電体キャパシタＣＦＥの分極状態に依存して
異なる信号電圧が読み出されることになる。同様に、ビ
ット線ＢＢにはダミーセルＤＣから信号電圧が読み出さ
れる。ダミーセルＤＣは、メモリセルＭＣに記憶された
信号が１または０のときにそのメモリセルに接続された
ビット線ＢＬが採る二つの電位の中間の電位をそのビッ
ト線ＢＬと対をなすビット線ＢＢに与える。

【００４０】センスアンプＳＡは、起動されると、ビッ
ト線ＢＬ、ＢＢ上の信号電圧を差動で増幅する。こうし
て、ビット線ＢＢとＢＬの一方が電源電位Ｖｃｃに上昇
し、他方が接地電位Ｖｓｓに下降する。図２では、読み
出されたメモリセルＭＣに記憶されていた情報が０のと
きのビット線ＢＬ、ＢＢの電位の波形に０を付し、その
情報が１のときのビット線ＢＬ、ＢＢの電位の波形に１
を付している。なお、センスアンプＳＡの起動は、Ｎ型
ＭＯＳトランジスタＱ１０から１３に印加する起動信号
ＳＡＰ、ＳＡＮをそれぞれそれまでの接地電位Ｖｓｓ、
電源電位Ｖｃｃから電源電位Ｖｃｃ、接地電位Ｖｓｓに
切り換えることにより行う。

【００４１】センスアンプ動作が完了した時点で、列デ
コーダＲＤが、列アドレスに応答して、図１のメモリア
レイの全ての列の内、予め定められた数、例えば３２個
の列に対して設けられた列選択信号ＹＳをハイとし、そ
れによりそれらの選択された列の各々の一対の出力スイ
ッチ用ＭＯＳトランジスタＱ２０、Ｑ２１をオンとす
る。その結果、それぞれの列に対してセンスされた信号
がメインアンプＭＡ、読み出しバッファＲＢを介して信
号線２に出力される。

【００４２】本実施の形態では、ワード線ＷＬ１を駆動
している間も信号Ｓ１は高レベル（活性化電圧）Ｖｃｈ
に保持されるので、プレート電位安定回路ＰＳがワード
線ＷＬ１の他端を接地電位に維持する。このため、ワー
ド線ＷＬ１の活性化に伴って発生する、対応するプレー
ト線ＰＬ１の電位変動を抑える。これにより、ビット線
対ＢＬ、ＢＢに発生する信号電圧と参照電位との差、す
なわちセンス信号量を高速に確定させる。

【００４３】ワード線ＷＬ１が立ち上がったとき、ビッ
ト線ＢＬ１とプレート線ＰＬ１との間のメモリセルキャ
パシタＣＦＥを介してプレート線ＰＬ１の電位がビット
線電位方向に変動する。各メモリセルＭＣ内の強誘電体
キャパシタＣＦＥの絶縁体はＰＺＴにより構成され、そ
のキャパシタＣＦＥの電極は白金により構成され、各プ
レート線も白金により構成されるので、各プレート線の
抵抗と負荷容量は大きい。従って、プレート線ＰＬ１の
電位が局所的に変動したとき、その変動はすぐには収斂
しない。このため、プレート線ＰＬ１上に発生するノイ
ズは局所的に大きな値を保つことになる。プレート線Ｐ
Ｌ１の一端にはプレート駆動回路ＰＤが接続され、この
プレート駆動回路ＰＤはワード線ＷＬ１を駆動している
間プレート線ＰＬ１の一端の電位を接地電位に保持して
いる。しかし、プレート線の抵抗と負荷容量が大きいた
めに、プレート線ＰＬ１の他端近くに発生した電位変動
はすぐには収斂しない。このために、プレート線ＰＬ１
の他端近くに接続されたキャパシタＣＦＥに対してはす
ぐには電圧がかからず、ビット線ＢＬに読み出される信
号電位が確定するまで時間が掛かる。この電位が確定す
る前に上記センスアンプＳＡを起動すると、正しい信号
の検出ができない。従って、センスアンプＳＡの起動タ
イミングを遅らせる必要がある。このことは、メモリセ
ルのアドレスを入力してからデータが出力されるまでの
時間、すなわちアクセスタイムが大きくなることを意味
する。本実施の形態では、各プレート線の他端に接続し
てプレート電位安定回路ＰＳを使用することにより、プ
レート線に発生する電位変動を迅速に収斂させ、もって
ビット線の信号電圧を早期に確定させ、それだけセンス
アンプＳＡの起動を早める。それによりこのアクセス時
間を短縮できる。

【００４４】プレート電位安定回路ＰＳは各プレート線
に対して一つのＮ型ＭＯＳトランジスタのみを必要とす
るだけであり、この回路ＰＳを駆動するための信号線Ｓ
１も１本のみである。従って、プレート電位安定回路Ｐ
Ｓの面積は、プレート駆動回路ＰＤの面積と比較して小
さくて済む。従って、プレート電位安定回路ＰＳを追加
してもメモリチップの面積は特別には増大しない。

【００４５】なお、いずれかのメモリセルから読み出さ
れたビットが１のときには、読み出し動作の結果、その
メモリセルの内容は破壊されず、従って、再書き込みは
不要である。しかし、メモリセルから読み出されたビッ
トが０のときには、読み出し動作の結果、そのメモリセ
ルには値１が書き込まれ、読み出し動作後に値０を再書
き込みする必要がある。そのために、読み出しの完了後
にプレート駆動回路ＰＤによりプレート線ＰＬ１を駆動
し、アクセスされた一群のメモリセルＭＣへの情報の再
書き込みを行う。なお、信号Ｓ１はプレート線ＰＬ１を
駆動する以前にオフにしておく。そのタイミングとして
は、センス信号量への影響を避けるために、センスアン
プＳＡによる増幅を行った後が望ましい。

【００４６】こうして再書き込みを行った後、ワード線
ＷＬ１、ダミーワード線ＤＷ２を不活性化してプレート
線ＰＬ１を立ち下げ、センスアンプＳＡを不活性化し、
プリチャージ信号ＰＣを駆動してプリチャージを行う。
信号Ｓ１はプリチャージ期間中に再びオンにしておく。
以上で読み出しサイクルが終了する。

【００４７】以上から明らかなように、本実施の形態で
は、ワード線平行型のプレート線を有し、同じワード線
に接続された複数のメモリセルを同時に読み出せる構成
を有し、プレート線非駆動型の読み出しを行うのメモリ
において、ワード線駆動時にプレート線に発生する電位
変動によるアクセス時間の遅延を防止できる。

【００４８】なお、メモリセルへの書き込み動作のとき
には、線２、ライトバッファＷＢを介して与えられた３
２ビットのデータに従い、メインアンプＭＡは、このデ
ータを書き込むべき３２個のメモリセルが接続された、
３２列のビット線の内、情報１が読み出されたビット線
を電源電位Ｖｃｃに駆動し、情報０が読み出されたビッ
ト線を接地電位に駆動する。一方、ワード線駆動回路Ｗ
Ｄによりこれらのメモリセルが接続されたワード線を駆
動し、それらのメモリセルにそのメモリセルが接続され
たビット線の電位を書き込む。この間、プレート駆動回
路ＰＤは、選択されたワード線に対応するプレート線の
電位を接地電位に維持する。これにより情報１が書き込
まれる。次にプレート線の電位を電源電位に変える。こ
れにより情報０が書き込まれる。

【００４９】＜発明の実施の形態１の変形例＞ （１）プレート電位安定回路ＰＳとして、図３に示す回
路を用いることもできる。この回路では、各プレート線
あるいはダミープレート線に対応してＮ型ＭＯＳトラン
ジスタＱＳが設けられ、それらのトランジスタがシリー
ズに接続され、そのシリーズ接続の先頭のトランジスタ
および最後のトランジスタのソースもしくはドレインが
ともに接地電位Ｖｓｓに接続され、かつ、これらのトラ
ンジスタのゲートには制御信号Ｓ１が印加されるように
なっている。すなわち、この信号が高レベル（活性化電
圧）Ｖｃｈのときに、これらのトランジスタは全てオン
となり、全てのプレート線あるいはダミープレート線を
接地電位に維持する。

【００５０】非選択メモリセルに接続するプレート線あ
るいはダミープレート線の負荷容量が極めて小さい場
合、選択されたプレート線が、プレート電位安定回路Ｐ
ＳのＮ型ＭＯＳトランジスタＱＳを通して複数の非選択
のプレート線のプレート駆動回路に直接接続できると見
なすことができる。このため、図１に示したプレート電
位安定回路ＰＳと比較してＮ型ＭＯＳトランジスタＱＳ
を約１／２倍以下の面積で設計できる。従って、メモリ
チップ面積を削減することができる。

【００５１】（２）各プレート線の電位変動をさらに完
全に押さえるには、各プレート線の中間等の途中位置に
他の一つ又は複数のプレート電位安定回路ＰＳを設ける
ことが望ましい。とくに、同一のプレート線に接続され
たメモリセルを増大させる場合、プレート線の長さも長
くなる。このような場合には、これらの複数のプレート
電位安定回路ＰＳの使用が有効である。

【００５２】（３）実施の形態１で示した技術は、折り
返しビット線配置とは異なる他の形態のメモリセルの配
置にも適用できることは言うまでもない。

【００５３】＜発明の実施の形態２＞発明の実施の形態
１で記載したワード線平行型のプレートを有する強誘電
体メモリで問題となった、ワード線駆動時のプレート線
の駆動時間の増大によるアクセス時間の増大という問題
は、ビット線平行型のプレート線を有する強誘電体メモ
リでは、それほど問題とならない。強誘電体メモリでプ
レート線非駆動型の読み出しを行った場合には、先の実
施の形態に示したように、再書き込み時にプレート線を
駆動する必要があり、それによる消費電力が発生する。
このことは先の実施の形態で採用したワード線平行型の
プレートを有する強誘電体メモリでもビット線平行型の
プレート線を有する強誘電体メモリでも同じである。し
かし、本発明者は、ビット線平行型のプレート線を有す
る強誘電体メモリでは、この再書き込みのための消費電
力を低減できることを見い出した。以下、本実施の形態
およびその後の実施の形態において、この再書き込みの
ための消費電力を低減したいくつかの強誘電体メモリを
示す。

【００５４】図４において、プレート線ＰＬは各ビット
線対ＢＬ、ＢＢに対応してそれに平行に、かつ、それに
近接して設けられている。各プレート線ＰＬは、そのビ
ット線対に接続されている全てのメモリセルＭＣの強誘
電体キャパシタＣＦＥとダミーセルＤＣとに接続されて
いる。さらに、各プレート線ＰＬに対応して選択的プレ
ート線駆動回路ＰＤが設けられ、そのプレート線ＰＬの
一端に接続されている。

【００５５】本実施の態様でも、全ビット線は電源電位
Ｖｃｃにプリチャージされていると仮定する。従って、
本実施の形態によるメモリの動作は、図５のタイムチャ
ートに示されるように再書き込み時にプレート線ＰＬを
駆動するか否かを各列ごとに設けた選択的プレート駆動
回路ＰＤにより行う点で先の述べた実施の形態とは異な
る。

【００５６】強誘電体メモリにおいて、選択されたメモ
リセルＭＣを読み出した後にそのメモリセルに再書き込
みをする必要は、その読み出しによりそのメモリセルの
強誘電体キャパシタＣＦＥの強誘電性分極の方向が反転
したときのみでよい。ビット線平行型のプレート線を有
するメモリでは、同一のプレート線に接続された複数の
メモリの内、選択されたワード線に接続された一つのメ
モリセルのみが読み出される。従って、このメモリセル
が読み出しの後に再書き込みを要するか否かを判断し、
このメモリセルが読み出しの後に再書き込みを要すると
きのみ、再書き込みを実行するようにすることができ
る。これにより、再書き込みの回数を減じることがで
き、再書き込みのためのプレート線の駆動による消費電
力を減少できる。

【００５７】より具体的には、各プレート線に対して設
けられた選択的プレート駆動回路ＰＤは、そのプレート
線に接続されたメモリセルの読み出し動作によって、そ
のメモリセルＭＣ内の強誘電体キャパシタＣＦＥの強誘
電性分極の方向が反転したか否かを、再書き込み前にそ
のメモリセルが接続されたビット線ＢＬまたはＢＢの電
圧から判定する。そのメモリセルＭＣの強誘電性分極の
方向が反転したと判定したとき、すなわち図５で‘０’
情報を読み出したときのみ、そのプレート線ＰＬを駆動
し再書き込みを行う。この回路ＰＤは、ダミーワード線
ＤＷＬ１、ＤＷＬ２にそれぞれゲートが接続されたＮ型
ＭＯＳトランジスタＱＤ１、ＱＤ２の直列接続を有し、
それぞれのトランジスタは、ビット線ＢＬ、ＢＢにソー
スたはドレインが接続されている。それらのトランジス
タの接続点の電位の反転信号とタイミング信号ＰＥに応
答してＡＮＤゲート１４がプレート線ＰＬを駆動するか
否かを制御する。すなわち、再書き込み開始前に制御タ
イミング信号ＰＥが入力されると、ビット線対ＢＬ、Ｂ
Ｂの内、選択されたメモリセルが接続されているビット
線の電圧が接地電位であるときに限り、電源電位Ｖｃｃ
に向けてプレート線ＰＬを駆動する。選択されたメモリ
セルが接続するビット線は、ダミーワード線ＤＷＬ１、
ＤＷＬ２の内、駆動されていないダミーワード線に接続
されたダミーセルが接続するビット線に等しい。例え
ば、ビット線ＢＬに接続されたメモリセルが選択された
ときには、ダミーワード線ＤＷＬ２が駆動されているの
で、トランジスタＱＤ２がオンになる。したがって、ト
ランジスタＱＤ１，ＱＤ２はそれぞれ選択されたメモリ
セルがビット線ＢＬ、ＢＢに接続されているときに、ビ
ット線ＢＬ、ＢＢの電位を線１２を介してＡＮＤゲート
１４に供給し、ＡＮＤゲート１４は、この供給された電
位が接地電位のとき、すなわち、選択されたメモリセル
の読み出し信号が’０’を表すときに、プレート線ＰＬ
を駆動する。そうでないときには、駆動しない。従っ
て、選択的プレート駆動回路ＰＤは、一つのメモリセル
の読み出しに対して対応するプレートを駆動する回数
は、このような選択的な駆動をしない場合に比べて半分
になる。

【００５８】＜発明の実施の形態３＞本実施の形態で
は、実施の形態２と同様に、ビット線平行型のプレート
線を有し、再書き込みのための消費電力を実施の形態２
よりさらに小さな値に低減できる他の強誘電体メモリを
示す。すなわち、再書き込みを要しないデータが再書き
込みを要するデータより多くなるように書き込みデータ
を変換してメモリに書き込む。それにより再書き込みの
ために駆動されるプレート線の数を減らす。

【００５９】図６に示すメモリは、図４に示したメモリ
にビット変換回路３０Ａ、３０Ｂを付加したメモリであ
る。すなわち、メモリアレイ２０は、図４で示したメモ
リの内、メインアンプＭＡ、ライトバッファＷＢ、リー
ドバッファＲＢ以外のものと基本的に同じ構造を有す
る。但し、このメモリアに外部回路（例えば、ＣＰＵ）
から線２を介して送られてくる書き込みデータの長さは
実施の形態２で例示した３２ビットとする。また、この
メモリアレイ２０に同時に読み書きされるビット線対、
すなわち、外部より同時に読み書きされるデータのビッ
ト数はこの外部から供給される書き込みデータより１ビ
ット多い３３ビットとする。

【００６０】図４に関連して説明したように、このメモ
リアレイ２０に書き込まれたいずれかのビットが０のと
きには、このビットが読み出されたときには、そのビッ
トを記憶したメモリセルには値１が書き込まれ、読み出
し動作後に値０を再書き込みする必要がある。一方、書
き込まれたビットが１のときには、このビットがいずれ
かのメモリセルから読み出されても、そのメモリセルの
内容は破壊されず、従って、再書き込みは不要である。

【００６１】ビット変換回路３０Ａでは、書き込みデー
タの‘０’‘１’情報の個数を調べ、その数の多い方の
ビットの値が、メモリセルからの読み出し時に破壊され
る値（今の例では値０）を有するときには、その書き込
みデータの全ビットを反転し、書き込みデータの‘０’
‘１’情報の個数の内、多い方が読み出しとき破壊され
ない値（今の例では値１）を有するときあるいは‘０’
‘１’情報の個数が同じときには、その書き込みデータ
のいずれのビットを反転することなくそのまま出力す
る。結果として、このビット変換回路３０Ａは、読み出
し時に破壊される値を有するビットの数が破壊されない
値を有するビットの数より多くならないように、書き込
みデータを変換してメモリアレイ２０に供給する。併せ
てビット反転したか否かを示すステータスビットを生成
し、メモリアレイ２０に書き込みデータの一部として供
給する。

【００６２】具体的には、多数決回路３２が書き込みデ
ータの‘０’‘１’情報の個数を調べ、その数の多い方
のビットの値をステータスビットＳＴとして出力する。
このステータスビットＳＴが０のときに、書き込みデー
タを反転してメモリアレイ２０に書き込み、ステータス
ビットＳＴが１のときに、書き込みデータをそのままメ
モリアレイ２０に出力すればよい。ＥＸ−ＮＯＲ回路３
４は３２ビットの書き込みデータの各ビットに対応した
３２個のＥＸ−ＮＯＲゲートからなり、各ゲートには、
書き込みデータの内の１ビットとステータスビットＳＴ
とが入力される。その結果、ＥＸ−ＮＯＲ回路３４は、
ステータスビットＳＴが０のときには、書き込みデータ
の各ビットを反転した書き込みデータを生成してメモリ
アレイ２０に出力し、ステータスビットＳＴが１のとき
には、書き込みデータをそのままメモリアレイ２０に出
力する。ＥＸ−ＮＯＲ回路３４により反転されたまたは
反転されていない書き込みデータとそれに付加されたス
テータスビットＳＴとが新たに３３ビットの書き込みデ
ータとしてライトバッファＷＢを介してメモリアレイ２
０に書き込まれる。書き込まれたステータスビットＳＴ
は、書き込まれたデータが元の書き込みデータに対して
反転された書き込みデータであるか否かを示す。すなわ
ち、今の例では、ステータスビットＳＴが０のときに
は、書き込まれたデータが反転されたデータであること
を示す。このステータスビットＳＴは、この新たな書き
込みデータの中の所定のビット位置を有するビット、例
えば、第３３番目のビットとして同じワード線に接続さ
れた３３個のメモリセルに書き込まれる。

【００６３】このようにして書き込まれた３３ビットの
データがメモリアレイ２０から読み出されると、この読
み出しデータはメインアンプＭＡ、リードバッファＲＢ
を介してビット変換回路３０Ｂに供給される。この回路
３０Ｂは、ＥＸ−ＮＯＲ回路３８よりなる。このＥＸ−
ＮＯＲ回路３８は３２ビットの元の書き込みデータの各
ビットに対応した３２個のＥＸ−ＮＯＲゲートからな
り、各ゲートには、元の書き込みデータに対応する３２
ビットの内の１ビットとステータスビットＳＴとが入力
される。その結果、ＥＸ−ＮＯＲ回路３８はステータス
ビットＳＴが０のときには、読み出されたデータの各ビ
ットを反転して出力し、ステータスビットＳＴが１のと
きには、読み出されたデータの各ビットをそのまま出力
する。こうして、線２に供給された元の書き込みデータ
が読み出される。

【００６４】なお、この読み出し動作のときには、メモ
リアレイ２０内に含まれた、図４に示した各ビット線対
応の選択的プレート線駆動回路ＰＤは、そのビット線対
から読み出されたデータが値０を有するときのみ対応す
るプレート線を駆動するが、ビット変換回路３０Ａによ
る変換の結果、３２ビットの書き込みデータの内、実際
に再書き込みを要するビットの数がそうでないビットの
数よりは大きくはならないので、本実施の形態によれ
ば、実施の形態２よりも、実際に駆動されるプレートの
数が一般には少ない。それだけ、プレート駆動に伴う消
費電力を低減できる。なお、本実施の形態でも、一つの
ワード線に接続されるビット線対の数は３３より多いと
仮定しているので、上記３３ビットのデータの読み出し
のときには、これらの３３ビットのデータを記憶したメ
モリセル以外の他の複数のメモリセルも読み出される。
これらの他のメモリセルにも本実施の形態によりデータ
変換されたデータが書き込まれるので、それらの他の複
数のメモリセルに接続されたプレート線の内、再書き込
みのために駆動されるものの数は、実施の形態２よりは
一般には少ない。本実施の形態によれば、どのようなビ
ット分布を有する書き込みデータに対しても、各プレー
ト線の駆動回数を読み出しのためのメモリアクセスの回
数の１／２以下に減らすことができる。従って、消費電
力の低減が実現される。

【００６５】＜発明の実施の形態３の変形例＞上記ステ
ータスビットＳＴとして、書き込みデータのビットを反
転する必要があるときに１となり、そうでないときには
０となる信号を多数決回路３２により生成させることも
できる。すなわち、上のメモリの場合、多数決回路３２
が書き込みデータの‘０’‘１’情報の個数を調べ、そ
の数の多い方のビットの値を反転したものをステータス
ビットＳＴとして出力する。このステータスビットＳＴ
が１のときに、書き込みデータを反転してメモリアレイ
２０に書き込み、ステータスビットＳＴが０のときに、
書き込みデータをそのままメモリアレイ２０に出力すれ
ばよい。そのためにはＥＸ−ＮＯＲ回路３４の代わりに
ＥＸ−ＯＲ回路を使用すればよい。同様に、このように
して書き込まれたデータをメモリアレイ２０から読み出
した後は、ＥＸ−ＮＯＲ回路３８の代わりにＥＸ−ＯＲ
回路を使用すればよい。

【００６６】＜発明の実施の形態４＞本実施の形態で
も、再書き込み時に駆動されるプレート線の数を減少さ
せる他のメモリを示す。これまで示したいずれの実施の
形態でも、メモリ読み出し動作の後の再書き込み時にプ
レート線を駆動して場合には、再書き込み終了後にプレ
ート線の駆動を終了し、プレート線の電位を駆動前の元
の電位（具体的には接地電位）に戻していた。このため
に、各プレート線の駆動時における充電と、そのプレー
ト線の駆動停止時の放電の両方において、電力が消費さ
れる。とくに、プレート線の駆動時の消費電力が大き
い。本実施の形態では、一つのメモリ読み出し動作の後
の再書き込み時の終了後にはすぐに変化させず、各プレ
ート線の電位を次の再書き込みに変化させるようにす
る。これにより各プレート線は二つの読み出し動作に対
して一度駆動されるだけとなる。あるメモリ読み出し動
作のための再書き込み動作の終了後にプレート線を元の
駆動前の電位に戻さないことに伴い、次のメモリ読み出
し動作が正常に行えるようにするために、ビット線のプ
リチャージ電位をプレート線の電位と異なる電位になる
ようにプリチャージ電位を動的に変える。これにより読
み出し動作の後の再書き込みのためのプレート線の駆動
を読み出し動作ごとに行えばよいことになる。

【００６７】具体的には、図７に示すメモリでは、図４
に示したメモリの選択的プレート駆動回路ＰＤ、プリチ
ャージ回路ＰＣＣに代えて、それぞれ図７に示した動的
プレート駆動回路ＰＤおよび動的プリチャージ回路ＰＣ
Ｃを使用する。動的プレート駆動回路ＰＤは、メモリ読
み出し動作の最終の段階で行われた再書き込み時に対応
するプレートを駆動した後、その駆動されたプレートの
電位を次のメモリ読み出し動作の間も維持し、当該次の
メモリ読み出し動作のための再書き込み時に、維持され
た電位を駆動前の電位に戻す。図７に示した例では、動
的プレート駆動回路ＰＤは、ＪＫフリップフロップ回路
によって構成され、電源オン時には、Ｎ型トランジスタ
Ｑ５０、Ｑ５１、Ｑ５２をオフにし、 Ｎ型トランジス
タＱ５３，Ｑ５４，Ｑ５５をオンにする。さらに、初期
リセット回路により、Ｊ＝０、Ｋ＝１の状態でクロック
パルスＣＬＫを入力し、プレート線ＰＬを接地電位Ｖｓ
ｓにプリチャージする。その後、 トランジスタＱ５
０，Ｑ５１、Ｑ５２をオンにし、トランジスタＱ５３，
Ｑ５４，Ｑ５５をオフにして、ＹＳパルスが入力する度
に、プレート線ＰＬの電位が接地電位Ｖｓｓと電源電位
Ｖｃｃの間を遷移する。

【００６８】動的プリチャージ回路ＰＣＣでは、図に示
すように、対応するビット線ＢＬ、ＢＢにそれぞれソー
スが接続され、ともにゲートにプリチャージ信号ＰＣが
印加される二つのＮ型ＭＯＳトランジスタＱ３、Ｑ４が
それぞれのドレインにおいて相互に接続され、インバー
タ４０がプレート線ＰＬの電圧を反転してその接続点に
プレート駆動電圧を供給するように構成されている。従
って、この動的プリチャージ回路ＰＣＣは、プリチャー
ジ信号ＰＣが与えられた時点でのプレート線ＰＬの電位
に対して相補的な電位にビット線ＢＬ、ＢＢをプリチャ
ージすることになる。従って、メモリ読み出し動作が行
われるごとに、対応するビット線対のプリチャージ電位
が変化することになる。

【００６９】図８はいずれかのワード線、例えば、ＷＬ
１に接続された複数のメモリセルの読み出しが行われた
後に他のワード線、例えば、ＷＬ２に接続された複数の
メモリセルの読み出しが行われたときのタイムチャート
を示す。まず、電源オフの状態から各ビット線を電源電
位Ｖｃｃにプリチャージし、ワード線ＷＬ１およびダミ
ーワード線ＤＷＬ２を活性化して、このワード線に対し
て接続された複数のメモリセルの読み出しが行う。その
後再書き込みのために各プレート線ＰＬを立ち上げる。
ここまでの動作は実際の態様１、２等と同じである。そ
の後、プレート線を立ち上げたままワード線ＷＬ１、ダ
ミーワード線ＷＤＬ２を不活性にし、続いて、プリチャ
ージ信号ＰＣを入力して動的プリチャージ回路ＰＣＣの
働きによりビット線対ＢＬ、ＢＢを接地電圧Ｖｓｓに自
動的にプリチャージさせ、第１の読み出しサイクルを終
了する。

【００７０】この状態から、次の第２の読み出し動作を
始めるためにプリチャージ信号ＰＣをオフにし、他のワ
ード線ＷＬ２およびダミーワード線ＤＷＬ１を活性化
し、このワード線ＷＬ２に接続された複数のメモリセル
の読み出しを行う。図８には簡単化のためにダミーワー
ド線ＤＷＬ１の波形は示してない。この読み出し時に
は、これらのメモリセルの各々からの信号電圧によりビ
ット線ＢＬ、ＢＢの電位が、電源電位Ｖｃｃあるいは接
地電位Ｖｓｓに変化させられる点で、第１の読み出し動
作とは異なる。この後、各プレート線ＰＬを立ち下げる
ことによって再書き込み動作を行うことができる。その
後、ワード線ＷＬ２を不活性化し、各ビット線ＢＬまた
はＢＢを接地電圧Ｖｃｃにプリチャージしてこの第２の
読み出しサイクルを終了する。

【００７１】第２の読み出しサイクル終了時のビット線
ＢＬまたはＢＢとプレート線ＰＬの電圧関係は、第１の
読み出しサイクルのワード線を選択する直前の状態と同
一であるので、次のメモリセルを読み出すときには第１
の読み出しサイクルを実行することができる。以上のよ
うに、ビット線をＶｃｃにプリチャージした状態から読
み出す第１の読み出しサイクルとビット線をＶｓｓにプ
リチャージした状態から読み出す第２の読み出しサイク
ルとを順に繰り返す。なお、連続読み出し終了時にはプ
レート線電圧は接地電圧Ｖｓｓとする。この理由は、メ
モリセルの蓄積ノードのリークによる不揮発情報の破壊
を避けるためである。

【００７２】再書き込みのためＰＬを立ち上げるところ
までは図４で説明した動作の手順と、プレート電位安定
回路に関わる部分を除いて同一である。その後、選択ワ
ード線ＷＬ１及び選択ダミーワード線ＤＷＬ２を不活性
化し、センスアンプを不活性化する。

【００７３】以下、同様にしてこのメモリの他のメモリ
セルを第１の読み出しサイクル、第２の読み出しサイク
ルを繰り返すことにより読み出すことができる。これら
の読み出しサイクルの各々はメモリの外部から与えられ
る読み出し要求に応答して行われる。

【００７４】なお、第１読み出しサイクルの終了した時
点で各プレート線が電源電位に起動された状態で保持さ
れているとき、その第１読み出しサイクルの終了後、メ
モリセルの蓄積ノードのリーク時間と同程度以上の時間
間隔が経過するまでに、後続の読み出し要求が来ないで
第２読み出しサイクルを開始されないと、同一ビット線
対に属するメモリセルの不揮発記憶情報が破壊される。
このため、このように第１読み出しサイクルの終了した
時点で各プレート線が電源電位に起動された状態で保持
され、かつ、ある期間次の読み出し動作が起動されなか
ったときには、各プレート線ＰＬを立ち下げて接地電位
Ｖｓｓに戻しておく。その後に後続の読み出し要求が供
給されたときには、上記第１の読み出しサイクルから始
める。

【００７５】本実施の形態によれば、負荷の大きいプレ
ート線の駆動回数をメモリアクセス回数の１／２に減ら
すことができるため、消費電力の低減が実現される。ま
た、‘０’‘１’情報共に、強誘電性分極方向が反転す
る場合と反転しない場合の２通りの方法で読み出される
ので、各メモリセルの強誘電体キャパシタＣＦＥのイン
プリント現象に伴う誤動作を防ぐことができる。

【００７６】＜発明の実施の形態４の変形例＞図４に示
したプレート駆動回路ＰＤのように、そのプレート駆動
回路ＰＤに接続されたメモリセルに読み出し動作が行わ
れた結果、そのメモリセルの記憶情報が破壊されたか否
かを検出して、対応するプレート線を駆動するか否かを
制御する回路を、図７に示した動的プレート駆動回路Ｐ
Ｄに付加することもできる。このように改良された動的
プレート駆動回路は、読み出されたメモリセル読み出し
動作により破壊されなかったときには、その読み出し動
作の後の再書き込み時には、そのメモリセルに対して再
書き込み動作を行う必要はないので、そのメモリセルに
接続されたプレート線を駆動したりあるいはそのプレー
ト線の電位を駆動前の電位に戻すことを行わない。その
結果、このように改良された動的プレート駆動回路を使
用すると、各プレート線の駆動回数をメモリアクセス回
数の１／４以下に減らすことができ、一層の消費電力の
低減が実現される。

【００７７】

【発明の効果】本発明によれば、ワード線に平行に設置
されたプレート線を有し、プレート線を駆動しないでメ
モリセルを読み出すときのアクセス時間を短縮した強誘
電体メモリが得られる。

【００７８】さらに、本発明によれば、ビット線に平行
に設置されたプレート線を有し、再書き込みのためにプ
レート線を駆動したときに生じる消費電力を低減した強
誘電体メモリが得られる。

【図面の簡単な説明】

【図１】本発明に係る強誘電体メモリの概略回路図。

【図２】図１の装置のタイムチャート。

【図３】図１の装置に使用可能な他のプレート電位安定
回路の概略回路図。

【図４】本発明に係る他の強誘電体メモリの概略回路
図。

【図５】図４の装置のタイムチャート。

【図６】本発明に係るさらに他の強誘電体メモリの概略
回路図。

【図７】本発明に係るさらに他の強誘電体メモリの概略
回路図。

【図８】図７の装置のタイムチャート。

【図９】（ａ）は、図１の装置に使用可能なプレート線
駆動回路の概略回路図。（ｂ）は、図１の装置に使用可
能なＳ１信号発生回路の概略回路図。

【符号の説明】

ＰＬ…プレート線、ＷＬ…ワード線、ＢＬ、ＢＢ…ビッ
ト線、ＤＷＬ…ダミーワード線、ＤＰＬ…ダミープレー
ト線、ＭＣ…メモリセル、ＤＣ…ダミーセル、ＳＡ…セ
ンスアンプ、ＰＣ…プリチャージ回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 山田 孔司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 西本 順一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数のワード線と複数のビット線と、 それぞれ一つのトランジスタとそのトランジスタのソー
   スとドレインの一方に接続された強誘電体キャパシタと
   を有する複数のメモリセルであって、各メモリセルの該
   トランジスタのゲートは該複数のワード線の一つに接続
   され、そのトランジスタのソースとドレインの他方は、
   該複数のビット線の一つに接続されているものと、 それぞれ該複数のワード線の一つに対応して設けられ複
   数のプレート線であって、それぞれその対応するワード
   線に平行に配置され、該対応するワード線の一つに接続
   された一群のメモリセルの各々の該強誘電体キャパシタ
   の他端に接続されているものと、 該複数のビット線を所定の電源電位にプリチャージする
   プリチャージ回路と、 該複数のワード線の一つを読み出しのために駆動するワ
   ード線駆動回路と、 該複数のビット線に接続され、各ビット線に接続された
   メモリセルから読み出された信号を検出するためのセン
   ス回路と、 該複数のプレート線のそれぞれの一端に接続され、該ワ
   ード線駆動回路によりいずれか一つのワード線が駆動さ
   れている間、所定の接地電位を各プレート線の該一端に
   印加し、該駆動された一つのワード線に接続された該一
   群のメモリセルに対する読み出し動作の完了後に、該駆
   動されたワード線に接続された該一群のメモリセルに再
   書き込みするために、該駆動されたワード線に対応する
   一つのプレート線の該一端に該所定の電源電位を印加す
   るプレート線駆動回路と、 上記複数のプレート線のそれぞれの他端に接続され、上
   記ワード線駆動回路により該一つのワード線が駆動され
   てから、該プレート線駆動回路により該所定の電源電位
   が印加されるまでの間、該対応する一つのプレート線に
   該接地電位を印加するプレート線電位安定化回路とを有
   する強誘電体メモリ。
2. 【請求項２】上記プレート電位安定化回路は、それぞれ
   該複数のプレート線に対応する直列接続された複数の接
   地用のＭＯＳトランジスタを含み、 各接地用のＭＯＳトランジスタのソース及びドレインの
   一方が、対応するプレート線に接続され、該複数の接地
   用のＭＯＳトランジスタの両端に位置する二つのドレイ
   ンまたはソースが接地電位に接続され、 該複数の接地用のトランジスタのゲートは該複数のプレ
   ート線を接地させるための信号が印加される共通の信号
   線に接続されている請求項１記載の強誘電体メモリ。
3. 【請求項３】上記プレート電位安定化回路は、それぞれ
   該複数のプレート線に対応する複数の接地用のＭＯＳト
   ランジスタを含み、 各接地用のＭＯＳトランジスタのソース及びドレインの
   一方が対応するプレート線に接続され、 各接地用のＭＯＳトランジスタのソース及びドレインの
   他方が共通の信号線を介して接地電位に接続され、 該複数の接地用のトランジスタのゲートは該複数のプレ
   ート線を接地させるための信号が印加される共通の信号
   線に接続されている請求項１記載の強誘電体メモリ。
4. 【請求項４】複数のワード線と複数のビット線と、 それぞれ一つのトランジスタとそのトランジスタのソー
   スとドレインの一方に接続された強誘電体キャパシタと
   を有する複数のメモリセルであって、各メモリセルの該
   トランジスタのゲートは該複数のワード線の一つに接続
   され、そのトランジスタのソースとドレインの他方は、
   該複数のビット線の一つに接続されているものと、 それぞれ該複数のビット線の一つに対応して設けられ複
   数のプレート線であって、それぞれは、その対応するビ
   ット線に平行に配置され、該対応するビット線の一つに
   接続された一群のメモリセルの各々の該強誘電体キャパ
   シタの他端に接続されているものと、 該複数のビット線を所定の電源電位にプリチャージする
   プリチャージ回路と、 該複数のワード線の一つを読み出しのために駆動するワ
   ード線駆動回路と、 該複数のビット線に接続され、各ビット線に接続された
   メモリセルから読み出された信号を検出するためのセン
   ス回路と、 該複数のプレート線のそれぞれの一端に接続され、それ
   らのプレート線を駆動するプレート線駆動回路とを有
   し、 該プレート線駆動回路は、該ワード線駆動回路によりい
   ずれか一つのワード線が駆動されている間、所定の接地
   電位を該複数のプレート線のそれぞれの一端に印加し、
   該駆動された一つのワード線に接続された該一群のメモ
   リセルの読み出し動作の完了後に、該一群のメモリセル
   の内、再書き込みをすべき少なくとも一部のメモリセル
   に再書き込みをするために、該少なくとも一部のメモリ
   セルに接続された少なくとも一部のプレート線に所定の
   電源電位を印加する回路を有する強誘電体メモリ。
5. 【請求項５】複数のワード線と複数のビット線と、 それぞれ一つのトランジスタとそのトランジスタのソー
   スとドレインの一方に接続された強誘電体キャパシタと
   を有する複数のメモリセルであって、各メモリセルの該
   トランジスタのゲートは該複数のワード線の一つに接続
   され、そのトランジスタのソースとドレインの他方は、
   該複数のビット線の一つに接続されているものと、 それぞれ該複数のビット線の一つに対応して設けられ複
   数のプレート線であって、それぞれは、その対応するビ
   ット線に平行に配置され、該対応するビット線の一つに
   接続された一群のメモリセルの各々の該強誘電体キャパ
   シタの他端に接続されているものと、 該複数のビット線を所定の電源電位にプリチャージする
   プリチャージ回路と、 該複数のワード線の一つを読み出しのために駆動するワ
   ード線駆動回路と、 該複数のビット線に接続され、各ビット線に接続された
   メモリセルから読み出された信号を検出するためのセン
   ス回路と、 該複数のプレート線のそれぞれの一端に接続され、それ
   らのプレート線の一部を選択的に駆動するプレート線駆
   動回路とを有し、 該プレート線駆動回路は、該ワード線駆動回路によりい
   ずれか一つのワード線が駆動されている間、所定の接地
   電位を該複数のプレート線のそれぞれの一端に印加し、
   該駆動された一つのワード線に接続された該一群のメモ
   リセルの読み出し動作の完了後に、該一群のメモリセル
   の内、再書き込みをすべき一部のメモリセルに再書き込
   みをするために、該一部のメモリセルに接続された一部
   のプレート線に所定の電源電位を選択的に印加する回路
   を有する強誘電体メモリ。
6. 【請求項６】上記所定の電源電位を選択的に印加する上
   記回路は、該駆動された一つのワード線に接続された該
   一群のメモリセルの各々から読み出された信号に依存し
   て、そのメモリセルに接続されたビット線に対応するプ
   レート線に再書き込みをするために該所定の電源電位を
   印加するか否かを制御する回路を有する請求項５記載の
   強誘電体メモリ。
7. 【請求項７】上記複数のビット線は、それぞれ互いに平
   行に配置された二つのビット線からなる複数対のビット
   線からなり、 該複数のメモリセルの各々が、いずれか一つのワード線
   といずれか一つのビット線対との間の一対の交点の一方
   において、該一対のビット線の一方とそのワード線に接
   続されるように、該複数のメモリセルが配置され、 該センス回路は、それぞれ一つのビット線対に対応して
   設けられた複数のセンスアンプからなり、 該複数のプレート線の各々は、いずれか一対のビット線
   に共通に設けられ、該共通の一対のビット線に接続され
   た複数のメモリセルに接続され、 上記所定の電源電位を印加する上記回路は、それぞれ一
   つのビット線対に対応して設けられた複数の駆動回路か
   らなり、 各駆動回路は、該駆動された一つのワード線に接続され
   た該一群のメモリセルの読み出し動作の完了後の、その
   駆動回路が対応する一対のビット線の内、上記駆動され
   た一つのワード線に接続されたメモリセルが接続された
   ビット線以外の他のビット線の電位に依存して、その駆
   動回路に対応するプレート線に再書き込みをするために
   該所定の電源電位を印加するか否かを制御する回路を有
   する請求項６記載の強誘電体メモリ。
8. 【請求項８】上記所定の電源電位を印加する上記回路
   は、該駆動された一つのワード線に接続された該一群の
   メモリセルの読み出し動作の完了後の、各メモリセルが
   接続されたビット線の電位に依存して、そのメモリセル
   に接続されたビット線に対応するプレート線に再書き込
   みをするために該所定の電源電位を印加するか否かを制
   御する回路を有する請求項５記載の強誘電体メモリ。
9. 【請求項９】書き込みデータの複数ビットの内、値が１
   であるビットの数と値が０であるビットの数の内、予め
   定めた多い方の数もしくは少ない方の数の一方を構成す
   るビットの値を検出する回路と、 該検出回路により検出された値が、該書き込みデータの
   内、再書き込みを要する値を有するビットの数がそうで
   ない値を有するビットの数より多いことを示すとき、該
   書き込みデータの各ビットを反転して出力し、そうでな
   いときには、該書き込みデータをそのまま出力する第１
   のビット反転回路と、 該ビット反転回路により出力された書き込みデータと該
   検出回路により検出されたビット値を、該複数のメモリ
   セルの内、同一のワード線に接続された一群のメモリセ
   ルに書き込むように、該ワード線駆動回路、該プレート
   線駆動回路、該センス回路とを駆動する回路と、 該ビット反転回路により出力された該書き込みデータと
   該検出回路により検出されたビットの値が該一群のメモ
   リセルに記憶されたデータが読み出され、該センス回路
   から出力されたときに、該読み出されたデータに含まれ
   る該検出回路により検出された上記ビットの値が、該読
   み出されたデータに含まれる書き込みデータが上記ビッ
   ト反転回路によりビット反転されたデータであることを
   示すときに、該読みだされたデータに書き込みデータを
   ビット反転して読み出しデータとして出力し、そうでな
   いときには読み出されたデータに含まれた書き込みデー
   タをそのまま出力する第２のビット反転回路をさらに有
   する請求項５記載の強誘電体メモリ。
10. 【請求項１０】複数のワード線と複数のビット線と、 それぞれ一つのトランジスタとそのトランジスタのソー
    スとドレインの一方に接続された強誘電体キャパシタと
    を有する複数のメモリセルであって、各メモリセルの該
    トランジスタのゲートは該複数のワード線の一つに接続
    され、そのトランジスタのソースとドレインの他方は、
    該複数のビット線の一つに接続されているものと、 それぞれ該複数のビット線の一つに対応して設けられ複
    数のプレート線であって、それぞれは、その対応するビ
    ット線に平行に配置され、該対応するビット線の一つに
    接続された一群のメモリセルの各々の該強誘電体キャパ
    シタの他端に接続されているものと、 該複数のビット線を所定の電源電位もしくは所定の接地
    電位にプリチャージするプリチャージ回路と、 該複数のワード線の一つを駆動するワード線駆動回路
    と、 該複数のビット線に接続され、各ビット線に接続された
    メモリセルから読み出された信号を検出するためのセン
    ス回路と、 該複数のプレート線のそれぞれの一端に接続され、それ
    らのプレート線を駆動するプレート線駆動回路と、 各ビット線を電源電位にプリチャージした後、各プレー
    ト線を接地電圧に保持した状態で、読み出すべき一群の
    メモリセルが接続されたワード線を所定の電源電位に向
    けて駆動し、該駆動により該一群のメモリセルの読み出
    しが完了後、該一群のメモリセルの内、再書き込みをす
    べき少なくとも一部のメモリセルに再書き込みするため
    に、該一部のメモリセルに接続された少なくとも一部の
    プレート線に該所定の電源電位を印加し、該一部のメモ
    リセルへの再書き込みの終了後、該ワード線の駆動を終
    了し、かつ、該一部のプレート線を該所定の電源電位に
    保持する第１の読み出し動作と、各ビット線を接地電位
    にプリチャージした後、各プレート線を該電源電位に保
    持した状態で、読み出すべき一群のメモリセルが接続さ
    れたワード線を該電源電位に向けて駆動し、該駆動によ
    り該一群のメモリセルの読み出しが完了後、該一群のメ
    モリセルの内、再書き込みをすべき少なくとも一部のメ
    モリセルに再書き込みするために、該一部のメモリセル
    に接続された少なくとも一部のプレート線に該接地電位
    を印加し、該一部のメモリセルへの再書き込みの終了
    後、該ワード線の駆動を終了し、かつ、該一部のプレー
    ト線を該接地電位に保持する第２の読み出し動作とを交
    互に行うように、該ワード線駆動回路、該プレート線駆
    動回路、該プリチャージ回路を制御する回路とを有する
    強誘電体メモリ。
11. 【請求項１１】該制御回路は、該第１の読み出し動作に
    おいては、該一群のメモリセルの内、再書き込みをすべ
    き一部のメモリセルに再書き込みするために、該一部の
    メモリセルに接続された一部のプレート線に該所定の電
    源電位を印加し、該一群のメモリセルの内、再書き込み
    をする必要がない他の一部のメモリセルに接続された他
    の一部のプレート線の電位を該接地電位に維持し、該第
    ２の読み出し動作においては、該一群のメモリセルの
    内、再書き込みをすべき一部のメモリセルに再書き込み
    するために、該一部のメモリセルに接続された一部のプ
    レート線を該所定の接地電位に保持し、該一群のメモリ
    セルの内、再書き込みをする必要がない他の一部のメモ
    リセルに接続された他の一部のプレート線の電位を該電
    源電位に維持するように、該プレート線駆動回路を制御
    する回路を有する請求項１０記載の強誘電体メモリ。
12. 【請求項１２】該制御回路は、該第１の読み出し動作に
    おいては、該一群のメモリセルの内、再書き込みをすべ
    き一部のメモリセルに再書き込みするために、該複数の
    プレート線に該所定の電源電位を印加し、該第２の読み
    出し動作においては、該一群のメモリセルの内、再書き
    込みをすべき一部のメモリセルに再書き込みするため
    に、該複数のプレート線を該所定の接地電位に保持する
    ように、該プレート線駆動回路を制御する回路を有する
    請求項１０記載の強誘電体メモリ。
13. 【請求項１３】該制御回路は、外部から順次与えられる
    複数の読み出し要求に応答して上記該第１の読み出し動
    作と上記第２の読み出し動作を交互に実行されるよう
    に、該ワード線駆動回路、該プレート線駆動回路、該プ
    リチャージ回路を制御し、かつ、第１の読み出し動作の
    終了後所定の時間が経過したときに後続の読み出し要求
    が供給されなかったときには、上記電源電位に保持され
    ているプレート線を接地電位に保持するように上記プレ
    ート線駆動回路を制御し、その後に供給された読み出し
    要求に応答して、上記第１の読み出し動作を起動するよ
    うに、該ワード線駆動回路、該プレート線駆動回路、該
    プリチャージ回路とを制御する回路を有する請求項１０
    記載の強誘電体メモリ。