JP2021177442A - 強誘電体メモリの中のマルチレベルストレージ - Google Patents

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Abstract

【課題】強誘電体メモリの読み出し信頼度の向上を図る。【解決手段】メモリアレイ１００において、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適当な強誘電体メモリセル１０５の読み出し第１の時間にワードライン１１０を活性化させる。ワードラインを活性化させた後に、ワードラインと電子的に通信しているセンスコンポーネント１２５をディジットライン１１５から絶縁（アイソレート）する。センスコンポーネント１２５を絶縁した後に、センスコンポーネント１２５を活性化させ、センスコンポーネント１２５から誘電体電荷を捕獲し、第２の時間にワードライン１１０を活性化させる。【選択図】図１

Description

[相互参照]
特許に関する本出願は、２０１７年６月６日に出願された「Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｓｔｏｒａｇｅ ｉｎ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ」という標題のＰＣＴ出願第ＰＣＴ／ＵＳ２０１７／０３６１４８号の優先権を主張しており、それは、２０１６年６月２７日に出願された「Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｓｔｏｒａｇｅ ｉｎ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ」という標題のＫａｗａｍｕｒａによる米国特許出願第１５／１９４，１７８号の優先権を主張しており、そのそれぞれは、その譲受人に譲渡されており、そのそれぞれは、その全体が参照により本明細書に明示的に組み込まれている。
以下のものは、概して、メモリデバイスに関し、より具体的には、複数の電荷を使用した、強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作に関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、およびデジタルディスプレイなどのような、さまざまな電子デバイスの中に情報を記憶するために幅広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、２つの状態を有しており、それは、ロジック「１」またはロジック「０」によって示されることが多い。他のシステムでは、３つ以上の状態が記憶され得る。記憶されている情報にアクセスするために、電子デバイスは、メモリデバイスの中に記憶されている状態を読み出す（または、センシングする）ことが可能である。情報を記憶するために、電子デバイスは、メモリデバイスの中に状態を書き込む（または、プログラムする）ことが可能である。
ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、およびその他を含む、さまざまなタイプのメモリデバイスが存在している。メモリデバイスは、揮発性であっても、不揮発性であってもよい。不揮発性のメモリ、たとえば、フラッシュメモリは、外部電源がなくても、長い期間にわたって、データを記憶することが可能である。揮発性のメモリデバイス、たとえば、ＤＲＡＭは、それらが外部電源によって定期的にリフレッシュされない場合には、時間の経過とともに、それらの記憶された状態を喪失する可能性がある。バイナリメモリデバイスは、たとえば、充電されたまたは放電されたキャパシタを含むことが可能である。しかし、充電されたキャパシタは、漏洩電流を通して、時間の経過とともに放電される可能性があり、記憶された情報の喪失を結果として生じさせる。揮発性のメモリの特定の特徴は、より高速の読み出しまたは書き込み速度などのような、性能利点を提供することが可能であり、一方、不揮発性のメモリの特徴、たとえば、定期的なリフレッシュなしにデータを記憶する能力などは、有利である可能性がある。
ＦｅＲＡＭは、揮発性のメモリと同様のデバイスアーキテクチャを使用することが可能であるが、ストレージデバイスとしての強誘電体キャパシタの使用に起因して、不揮発性の特性を有することが可能である。したがって、ＦｅＲＡＭデバイスは、他の不揮発性のおよび揮発性のメモリデバイスと比較して、改善された性能を有することが可能である。いくつかのＦｅＲＡＭは、異なるメモリ状態を生成させようとして、１つのストレージメカニズムのセンスウィンドウを何回もスプリットすることに依存しているが、それを行うために、信頼性が低くなる可能性があり、また、より複雑なコンポーネントおよび動作を必要とする可能性がある。
本明細書における開示は、以下の図を参照し、以下の図を含む。
本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、例示的なメモリアレイを図示する図である。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、メモリセルの例示的な回路を図示する図である。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、強誘電体メモリセルのための例示的なヒステリシスプロットを図示する図である。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、強誘電体メモリセルのための例示的なヒステリシスプロットを図示する図である。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、強誘電体メモリセルのセンシング技法のためのタイミングダイアグラムを図示する図である。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、強誘電体メモリセルのセンシング技法のためのタイミングダイアグラムを図示する図である。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、例示的な強誘電体メモリアレイのブロック図である。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、メモリアレイを含むシステムを図示する図である。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための方法を図示するフローチャートである。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための方法を図示するフローチャートである。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための方法を図示するフローチャートである。 本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための方法を図示するフローチャートである。
強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための技法、方法、および装置が説明されている。いくつかの例では、センシングは、メモリセルに関連付けられる複数の電荷に基づくことが可能であり、また、強誘電体メモリセルの誘電体に関連付けられる第１の電荷、および、強誘電体メモリセルの分極に関連付けられる第２の電荷に関連することが可能である。これらの２つの電荷のセンシングは、複数のメモリ状態を生成させるために、１つのストレージタイプ（たとえば、分極に関連付けられる電荷）のセンスウィンドウを複数のセグメントにスプリットすることに関連付けられる問題および欠点を回避することが可能である。それに加えて、場合によっては、絶縁されているセンスアンプを使用するときに、２つのセンシングサイクルは、強誘電体セルから３つのメモリレベルをセンシングするように実施され得る。１つの例として、１つのレベルは、誘電体関連の電荷に基づくことが可能であり、２つのレベルは、分極関連の電荷に基づくことが可能である。別の例として、２つのレベルが、誘電体関連の電荷に基づくことが可能であり、１つのレベルが、分極関連の電荷に基づくことが可能である。強誘電体メモリのためのマルチレベルアクセシング（たとえば、書き込み、読み出し）、センシング、および他の動作は、極性に基づいて、分極関連の電荷と誘電体関連の電荷との間のメモリレベルをスプリットすることを促進させ、それは、センシングの間に３つの状態のそれぞれを差別化する信頼性を増加させる。
いくつかの例では、メモリセルは、少なくとも、メモリセルの１つのパーツ（たとえば、誘電体エレメント）に関連付けられる第１の電荷、および、メモリセルの第２のパーツ（たとえば、分極エレメント）に関連付けられる第２の電荷を蓄積することが可能である。センシングは、１つまたは複数の回路コンポーネントを開始させ、第２の電荷（または、第２の電荷の第２の部分）が依然としてメモリセルの中に蓄積されている間に、メモリセルから第１の電荷（または、蓄積された電荷の第１の部分）を移送することに基づくことが可能である。場合によっては、ワードラインは、誘電体に関連する第１の電荷をメモリセルからセンスコンポーネントへ移送するように活性化され得る。場合によっては、センスコンポーネントは、第１の電荷を受け取ることが可能であり、次いで、第１の時間において第１の電荷をセンシングするために、絶縁された後に活性化され得る。センシングされた第１の電荷は、ラッチの中に蓄積され得る。また、センシングは、ワードラインを活性化させ、第１の電荷が蓄積されている間に、メモリセルの分極に関連する第２の電荷を移送することに基づくことが可能である。場合によっては、センスコンポーネントは、メモリセルの分極デバイスに関連付けられる第２の電荷を受け取ることが可能であり、センスコンポーネントは、第２の時間において第２の電荷をセンシングするように活性化され得る。場合によっては、センシングされた第２の電荷は、１つもしくは複数の条件に基づいて、自動的に再蓄積されるかもしくは書き換えられ得、または、１つもしくは複数の動作に基づくことが可能である。
いくつかの例では、分極関連の電荷および誘電体関連の電荷を使用することは、３つの状態のメモリセルを提供する。このタイプのセルを使用することは、２つの状態（たとえば、分極に関連するもの）が不揮発性であることを可能にし、また、１つの状態（たとえば、誘電体に関連するもの）が揮発性であることを可能にすることができる。不揮発性のビットは、パワーダウンまたは非動作状態などのような、第１の状態の間に使用され得、揮発性のビットは、セルのメモリサイズを拡張するための動作状態などのような、第２の状態の間に使用され得る。場合によっては、分極関連の電荷は、プラスの極性またはマイナスの極性を含むことが可能である。場合によっては、誘電体関連の電荷は、プラスの極性またはマイナスの極性を含むことが可能であり、場合によっては、電荷のそれぞれは、同じ極性または異なる極性を有することが可能である。場合によっては、このタイプのメモリセルを使用することは、デュアルストレージ方法または技法を可能にし、それは、それぞれ、メモリセルの誘電体または分極に関連付けられ得る異なる電荷に基づくことが可能である。いくつかの例では、揮発性のストレージ（たとえば、誘電体関連の）および不揮発性のストレージ（たとえば、分極関連の）の両方は、同じ物理的なセルの中で行われることが可能であり、本開示の態様にしたがって、コンパクトなストレージ、および、より効率的な処理および動作を可能にする。アクセシング、センシング、およびその他（下記に説明されているようなもの）を含む、マルチレベル動作において、両方のストレージモードが使用され得る。より詳細に下記に説明されているように、組み合わせられた揮発性のストレージおよび不揮発性のストレージは、ＤＲＡＭタイプメモリ（たとえば、揮発性のメモリタイプ）およびＦｅＲＡＭタイプメモリ（たとえば、不揮発性のメモリタイプ）をセルの中に組み込むこと、ならびに、本開示の態様にしたがったそれぞれのタイプに関連付けられる関連の動作に基づくことが可能である。
上記に導入されている本開示の特徴は、メモリアレイの文脈において、さらに下記に説明されている。次いで、特定の例は、強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作に関して説明されている。本開示のこれらの特徴および他の特徴は、複数の電荷に基づく強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作に関連する装置ダイアグラム、システムダイアグラム、およびフローチャートによってさらに図示されており、また、それを参照して説明されている。
図１は、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、例示的なメモリアレイ１００を図示している。また、メモリアレイ１００は、電子メモリ装置と称され得る。メモリアレイ１００は、メモリセル１０５を含み、メモリセル１０５は、異なる状態を記憶するようにプログラム可能である。それぞれのメモリセル１０５は、状態０および状態１として示される２つの状態を記憶するようにプログラム可能であり得る。場合によっては、メモリセル１０５は、３つ以上のロジック状態（たとえば、３つ以上の値）を記憶するように構成されている。メモリセル１０５は、キャパシタを含み、プログラム可能な状態を表す電荷を蓄積することが可能である。たとえば、充電されたキャパシタおよび充電されていないキャパシタは、それぞれ、２つのロジック状態を表すことが可能である。ＤＲＡＭアーキテクチャは、一般に、そのような設計を使用することが可能であり、用いられるキャパシタは、線形の電気的な分極特性を有する誘電材料を含むことが可能である。対照的に、強誘電体メモリセルは、誘電材料として強誘電体を有するキャパシタを含むことが可能である。強誘電体キャパシタの電荷の異なるレベルは、異なるロジック状態を表すことが可能である。場合によっては、強誘電体キャパシタは、誘電体に関連付けられる第１の電荷（または、電荷の第１の部分）、および、分極に関連付けられる第２の電荷（または、電荷の第２の部分）を蓄積することが可能である。強誘電体材料は、非線形の分極特性を有している。強誘電体メモリセル１０５のいくつかの詳細および利点が、下記に考察されている。
読み出しおよび書き込みなどのような動作は、適当なアクセスライン１１０およびディジットライン１１５を活性化または選択することによって、メモリセル１０５の上で実施され得る。また、アクセスライン１１０は、ワードライン１１０とも称され得、ディジットライン１１５は、ビットライン１１５とも称され得る。ワードライン１１０またはディジットライン１１５を活性化または選択することは、それぞれのラインに電圧を印加することを含むことが可能である。ワードライン１１０およびディジットライン１１５は、導電材料から作製されている。たとえば、ワードライン１１０およびディジットライン１１５は、金属（たとえば、銅、アルミニウム、金、タングステンなど）、金属合金、または他の導電材料などから作製され得る。図１の例によれば、メモリセル１０５のそれぞれの行は、単一のワードライン１１０に接続されており、メモリセル１０５のそれぞれの列は、単一のディジットライン１１５に接続されている。
１つのワードライン１１０および１つのディジットライン１１５を活性化させることによって（たとえば、ワードライン１１０またはディジットライン１１５に電圧を印加することによって）、単一のメモリセル１０５が、それらの交点においてアクセスされ得る。メモリセル１５０にアクセスすることは、メモリセル１０５を読み出すかまたは書き込むことを含むことが可能である。ワードライン１１０およびディジットライン１１５の交点は、メモリセルのアドレスと称され得る。いくつかの例では、読み出し動作は、強誘電体メモリからの複数のレベルをセンシングすることを含むことが可能である。これらの動作は、誘電体電荷がセンスアンプの中に受け入れられることによって、センスアンプを絶縁および活性化させることによって、ならびに、電荷をラッチの中に蓄積することによって、メモリセルからの誘電体電荷をセンシングすることを含むことが可能である。また、これらの動作は、分極電荷がセンスアンプの中に受け入れられることによって、および、センスアンプを活性化させることによって、メモリセルからの分極電荷をセンシングすることを含むことが可能である。いくつかの例では、メモリセルからの誘電体電荷および分極電荷の極性に少なくとも部分的に基づいて、読み出し動作は、強誘電体メモリからの複数のレベルをセンシングすることを含むことが可能である。いくつかの例では、メモリセルからの誘電体電荷および分極電荷の極性に少なくとも部分的に基づいて、読み出し動作が実施され得る。いくつかの例では、この読み出し動作は、セルにアクセスし、最初に、誘電体電荷の極性を決定し、決定された誘電体電荷極性を記憶し、セル（すなわち、同じセルまたは異なるセル）にアクセスし、メモリセルからの分極電荷を決定し、次いで、本開示のさまざまな態様において説明されているように、読み出しに基づいて、１つまたは複数の他のアクションを開始させることを含むことが可能である。場合によっては、異なる電荷関連の情報の読み出し動作は、同時に、重なり合うインターバルで、直列に、連続的なインターバルで、または並列に実施され得る。
いくつかのアーキテクチャでは、セルのロジック記憶デバイス、たとえば、キャパシタは、選択コンポーネントによってディジットラインから電気的に絶縁され得る。ワードライン１１０は、選択コンポーネントに接続され得、また、選択コンポーネントを制御することが可能である。たとえば、選択コンポーネントは、トランジスタであることが可能であり、ワードライン１１０は、トランジスタのゲートに接続され得る。ワードライン１１０を活性化させることは、メモリセル１０５のキャパシタとその対応するディジットライン１１５との間に、電気的な接続または閉じた回路を結果として生じさせる。ディジットラインは、次いで、メモリセル１０５を読み出すかまたは書き込むかのいずれかのためにアクセスされ得る。いくつかの例では、ワードライン１１０は、センシングを促進させるために複数回活性化され得る。場合によっては、ワードライン１１０は、第１の時間に、第１のタイプの第１の電荷（たとえば、誘電体電荷）のセンシングを促進させるために、および、第２の時間に、第２のタイプの第２の電荷（たとえば、分極電荷）のセンシングを促進させるために活性化され得る。場合によっては、第１の時間および第２の時間は、時間的に非連続的でありまたは分離され得る。
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。いくつかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受け取り、受け取られた行アドレスに基づいて、適当なワードライン１１０を活性化させる。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受け取り、適当なディジットライン１１５を活性化させる。たとえば、メモリアレイ１００は、複数のワードライン１１０（ＷＬ＿１からＷＬ＿Ｍのラベルを付されている）、および、複数のディジットライン１１５（ＤＬ＿１からＤＬ＿Ｎのラベルを付されている）を含むことが可能であり、ここで、ＭおよびＮは、アレイサイズに依存している。したがって、ワードライン１１０およびディジットライン１１５（たとえば、ＷＬ＿２およびＤＬ＿３）を活性化させることによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
アクセスすると、メモリセル１０５が、センスコンポーネント１２５によって読み取られ（または、センシングされ）、メモリセル１０５の記憶された状態を決定することが可能である。たとえば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、第１の電荷（たとえば、誘電体電荷）をその対応するディジットライン１１５の上へ放電することが可能である。別の例として、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、第２の電荷（たとえば、分極電荷）をその対応するディジットライン１１５の上へ放電することが可能である。強誘電体キャパシタを放電することは、強誘電体キャパシタにバイアシングする（ｂｉａｓｉｎｇ）（または、電圧を印加する）ことに基づくことが可能である。放電することは、ディジットライン１１５の電圧の変化を誘発させることが可能であり、センスコンポーネント１２５は、メモリセル１０５の記憶された状態を決定するために、それを基準電圧（図示せず）と比較することが可能である。たとえば、ディジットライン１１５が、基準電圧よりも高い電圧を有している場合には、センスコンポーネント１２５は、メモリセル１０５の中の記憶された状態が第１の事前定義されたロジック値に関連していることを決定することが可能である。場合によっては、この第１の値は、状態１を含むことが可能であり、または、別の値であることが可能であり、その別の値は、３つ以上の値（たとえば、１セル当たり３つの状態、または、１セル当たり１．５ビット）を記憶することを可能にするマルチレベルセンシングに関連付けられた他のロジック値を含む。いくつかの例では、事前定義されたエンコーディングロジック値は、本開示の態様を参照して説明されているように、メモリセルに書き込むために、および、メモリセルから読み出すために、メモリセル状態の中へマッピングされ得る。センスコンポーネント１２５は、さまざまなトランジスタまたは増幅器を含むことが可能であり、信号の差を検出および増幅するようになっており、それは、ラッチングと称され得る。次いで、メモリセル１０５の検出されたロジック状態は、列デコーダ１３０を通して、出力１３５として出力され得る。
いくつかの例では、信号の差を検出および増幅することは（すなわち、ラッチング）、第１の時間においてセンスコンポーネント１２５の中でセンシングされる第１の電荷をラッチングする（ｌａｔｃｈｉｎｇ）ことを含むことが可能である。この第１の電荷の１つの例は、メモリセル１０５に関連付けられた誘電体電荷をラッチングすることを含むことが可能である。例として、センスコンポーネント１２５は、メモリセル１０５に関連付けられた誘電体電荷をセンシングすることが可能である。センシングされた誘電体電荷は、センスコンポーネント１２５の中のラッチの中にラッチングされ得るか、または、センスコンポーネント１２５と電子的に通信している別々のラッチの中にラッチングされ得る。いくつかの例では、信号の差を検出および増幅すること（すなわち、ラッチング）は、第２の時間においてセンスコンポーネント１２５の中でセンシングされる第２の電荷をラッチングすることを含むことが可能である。この第２の電荷の１つの例は、メモリセル１０５に関連付けられた分極電荷を含むことが可能である。例として、センスコンポーネント１２５は、メモリセル１０５に関連付けられた分極電荷をセンシングすることが可能である。センシングされた分極電荷は、センスコンポーネント１２５の中のラッチの中にラッチングされ得るか、または、センスコンポーネント１２５と電子的に通信している別々のラッチの中にラッチングされ得る。他の場合には、この第２の電荷は、ラッチングされるのではなく、書き換えられて、メモリセルに戻される。
メモリセル１０５は、関連のワードライン１１０およびディジットライン１１５を活性化させることによって、設定され得る（または、書き込まれ得る）。上記に考察されているように、ワードライン１１０を活性化させることは、メモリセル１０５の対応する行をそれらのそれぞれのディジットライン１１５に電気的に接続する。ワードライン１１０が活性化されている間に関連のディジットライン１１５を制御することによって、メモリセル１０５が書き込まれ得る。すなわち、状態が、メモリセル１０５の中に記憶され得る。列デコーダ１３０は、データ（たとえば、入力１３５）がメモリセル１０５に書き込まれることを承認することが可能である。強誘電体メモリセル１０５は、強誘電体キャパシタを横切って電圧を印加することによって書き込まれ得る。このプロセスは、より詳細に下記に考察されている。いくつかの例では、メモリセル１０５は、読み出し動作の後に、（たとえば、ライトバック動作に基づいて）複数の電荷を含むように書き込まれ得る。場合によっては、メモリセル１０５は、読み出し動作の後に、セルから（または、代替的に、場合によっては、他のセルから）読み出されたデータをライトバックするために書き込まれ得るか、または、データをリフレッシュするために書き込まれ得る。場合によっては、書き込み動作は、第１の電荷（たとえば、分極電荷）および第２の電荷（たとえば、誘電体電荷）をメモリセル１０５に書き込むことを含むことが可能である。場合によっては、１つの電荷をメモリセル１０５に書き込むことは、１つまたは複数の他のコンポーネント（たとえば、センス増幅器）の電圧に対するセルプレートの電圧に基づくことが可能である。場合によっては、第１の電荷（たとえば、分極電荷）をメモリセルに書き込むことは、第２の電荷（たとえば、誘電体電荷）をメモリセルに書き込むことの前に、重なり合うインターバルの間に、または、それと同時に、行われることが可能である。場合によっては、書き込み動作は、メモリセル１０５の分極状態、誘電体状態、もしくは、その両方を設定することに基づくことが可能であるか、または、セルもしくはコンポーネント選択を使用して１つまたは複数のディジットをフリップさせることによることが可能である。
いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることは、記憶されたロジック状態を劣化させるかまたは破壊することが可能であり、書き換え動作またはリフレッシュ動作は、オリジナルのロジック状態をメモリセル１０５に戻すように実施され得る。たとえば、ＤＲＡＭでは、キャパシタは、センス動作の間に部分的にまたは完全に放電され得、記憶されたロジック状態を破損させる。したがって、ロジック状態は、センス動作の後に、書き換えられ得る。追加的に、単一のワードライン１１０を活性化させることは、行の中のすべてのメモリセルの放電を結果として生じさせる可能性がある。したがって、行の中のいくつかのまたはすべてのメモリセル１０５が、書き換えられる必要がある可能性がある。
いくつかのメモリアーキテクチャ（ＤＲＡＭを含む）は、それらが外部電源によって定期的にリフレッシュされない場合には、時間の経過とともに、それらの記憶された状態を喪失する可能性がある。たとえば、充電されたキャパシタは、時間の経過とともに、漏洩電流を通して放電される可能性があり、記憶された情報の喪失を結果として生じさせる。これらのいわゆる揮発性のメモリデバイスのリフレッシュレートは、比較的に高いことが可能であり（たとえば、ＤＲＡＭアレイに関して、１秒当たり数十のリフレッシュ動作）、それは、かなりの電力消費を結果として生じさせる可能性がある。ますます大きいメモリアレイが用いられるにつれて、増加した電力消費は、特に、電池などのような、有限の電源に依存するモバイルデバイスに関して、メモリアレイの配備または動作（たとえば、電力供給、熱発生、材料限界など）を阻止する可能性がある。下記に考察されているように、強誘電体メモリセル１０５は、他のメモリアーキテクチャに対して改善された性能を結果として生じさせ得る有益な特性を有することが可能である。
たとえば、強誘電体メモリセル１０５は、誘電体電荷および分極電荷などのような、複数の電荷のストレージを可能にすることが可能である。これらの異なる状態を記憶することは、関連のセンスウィンドウをセグメント化または分割する必要なしに、電荷に基づいて、マルチレベルアクセシング、センシング、および他の動作を可能にすることができる。たとえば、場合によっては、強誘電体メモリセル１０５は、誘電体関連の電荷および分極関連の電荷を蓄積することが可能であり、それらは、対応する極性をそれぞれ有しており、それは、「＋」または「−」の符号によって指定され得る。さまざまな動作を実施することによって、極性およびそれぞれの電荷の値が、センシングおよび決定され得、マルチレベルストレージおよびセンシングを可能にする。場合によっては、このストレージおよびセンシングは、異なる極性または同じ極性を有する誘電体関連の電荷および分極関連の電荷に基づくことが可能である。
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、およびセンスコンポーネント１２５などのような、さまざまなコンポーネントを通して、メモリセル１０５の動作（たとえば、読み出す、書き込む、書き換える、リフレッシュするなど）を制御することが可能である。メモリコントローラ１４０は、所望のワードライン１１０およびディジットライン１１５を活性化させるために、行アドレス信号および列アドレス信号を発生させることが可能である。また、メモリコントローラ１４０は、メモリアレイ１００の動作の間に使用されるさまざまな電圧レベルを提供および制御することが可能である。一般的に、本明細書で考察されている印加される電圧の振幅、形状、または持続期間は、調節または変化させられ得、メモリアレイ１００を動作させるためのさまざまな動作に関して異なっていることが可能である。そのうえ、メモリアレイ１００の中の１つの、複数の、またはすべてのメモリセル１０５は、同時にアクセスされ得る。たとえば、メモリアレイ１００の複数のまたはすべてのセルは、リセット動作の間に同時にアクセスされ得、リセット動作において、すべてのメモリセル１０５、または、メモリセル１０５のグループは、単一のロジック状態に設定される。
図２は、例示的な回路２００を図示しており、回路２００は、メモリセル１０５を含み、本開示のさまざまな例による強誘電体メモリのマルチレベルアクセシング、センシング、および他の動作をサポートする。回路２００は、メモリセル１０５−ａ、ワードライン１１０−ａ、ディジットライン１１５−ａ、およびセンスコンポーネント１２５−ａを含み、それらは、それぞれ、図１を参照して説明されているような、メモリセル１０５、ワードライン１１０、ディジットライン１１５、およびセンスコンポーネント１２５の例であることが可能である。メモリセル１０５−ａは、ロジックストレージコンポーネント、たとえば、第１のプレート（セルプレート２３０）および第２のプレート（セルボトム２１５）を有するキャパシタ２０５などを含むことが可能である。セルプレート２３０およびセルボトム２１５は、それらの間に位置決めされている強誘電体材料を通して容量的に連結され得る。セルプレート２３０およびセルボトム２１５の配向は、メモリセル１０５−ａの動作を変化させることなく反転され得る。また、回路２００は、選択コンポーネント２２０および基準信号２２５を含む。図２の例では、セルプレート２３０は、プレートライン２１０を介してアクセスされ得、セルボトム２１５は、ディジットライン１１５−ａを介してアクセスされ得る。上記に説明されているように、さまざまな状態が、キャパシタ２０５を充電または放電することによって記憶され得る。
キャパシタ２０５の記憶された状態は、回路２００の中に表されているさまざまなエレメントを動作させることによって、読み出されまたはセンシングされ得る。キャパシタ２０５は、ディジットライン１１５−ａと電子的に通信していることが可能である。たとえば、選択コンポーネント２２０が非活性化されているときに、キャパシタ２０５は、ディジットライン１１５−ａから絶縁され得、また、選択コンポーネント２２０が活性化されているときに、キャパシタ２０５は、ディジットライン１１５−ａに接続され得る。選択コンポーネント２２０を活性化させることは、メモリセル１０５−ａを選択することと称され得る。
場合によっては、選択コンポーネント２２０は、トランジスタであり、その動作は、トランジスタゲートに電圧を印加することによって制御され、トランジスタゲートにおいて、電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワードライン１１０−ａは、選択コンポーネント２２０を活性化させることが可能である。たとえば、ワードライン１１０−ａに印加される電圧が、トランジスタゲートに印加され、キャパシタ２０５をディジットライン１１５−ａと接続する。代替的な実施形態では、選択コンポーネント２２０およびキャパシタ２０５の位置が切り替えられ得、選択コンポーネント２２０がプレートライン２１０とセルプレート２３０との間に接続されるようになっており、かつ、キャパシタ２０５がディジットライン１１５−ａと選択コンポーネント２２０の他の端子との間にあるようになっている。この実施形態では、選択コンポーネント２２０は、キャパシタ２０５を通してディジットライン１１５−ａと電子的に通信しているままであることが可能である。この構成は、読み出し動作および書き込み動作に関して、代替的なタイミングおよびバイアシングに関連付けられ得る。
メモリセル１０５−ａの動作時に、固定されたまたは一定の電圧が、プレートライン２１０を使用してセルプレート２３０に印加され得る。たとえば、固定された電圧は、センスコンポーネント１２５−ａに供給される電圧の半分であることが可能である。すなわち、プレートライン２１０に印加される電圧は、固定された電圧にあるままであることが可能であり、上記に説明されているように変化させられなくてもよい。この動作は、「固定式のセルプレート」と称され得る。強誘電体メモリセル１０５−ａを読み出すために、ディジットライン１１５−ａは、事実上グランドされており、その後に、ワードライン１１０−ａに電圧を印加する前に、事実上のグランドから絶縁され得る。上記のように、強誘電体メモリセル１０５−ａを選択することは、キャパシタ２０５を横切る電圧差を結果として生じさせることが可能である。その理由は、プレートライン２１０が有限の電圧に保持されており、ディジットライン１１５−ａが事実上グランドされていたからである。結果として、ディジットライン１１５−ａの電圧は、変化することが可能であり、たとえば、なんらかの有限の値になることが可能である。場合によっては、この誘発された電圧は、センスコンポーネント１２５−ａにおいて、基準電圧と比較され得る。
キャパシタ２０５のプレート間の強誘電体材料に起因して、および、より詳細に下記に考察されているように、キャパシタ２０５は、ディジットライン１１５−ａに接続すると、放電しないことが可能である。１つの方式では、強誘電体キャパシタ２０５によって記憶されたロジック状態をセンシングするために、ワードライン１１０−ａは、メモリセル１０５−ａを選択するようにバイアシングされ得、電圧がプレートライン２１０に印加され得る。場合によっては、ディジットライン１１５−ａは、事実上グランドされており、次いで、プレートライン２１０およびワードライン１１０−ａにバイアシングする前に、事実上のグランドから絶縁される（すなわち、「フローティング」）。プレートライン２１０にバイアシングすることは、キャパシタ２０５を横切る電圧差（たとえば、プレートライン２１０電圧−マイナス−ディジットライン１１５−ａ電圧）を結果として生じさせることが可能である。電圧差は、キャパシタ２０５の上に蓄積された電荷の変化を生み出すことが可能であり、ここで、蓄積された電荷の変化の大きさは、キャパシタ２０５の初期状態に依存し得、たとえば、初期状態が事前定義されたロジック値を記憶したかどうか（たとえば、状態１、状態０、３つ以上の可能な値のうちの１つ、記憶された初期状態が誘電体電荷および／または分極電荷を含むかどうか）に依存し得る。これは、キャパシタ２０５の上に蓄積されている電荷に基づいて、ディジットライン１１５−ａの電圧の変化を誘発させることが可能である。セルプレート２３０への電圧を変化させることによるメモリセル１０５−ａの動作は、「移動式のセルプレート」と称され得る。
ディジットライン１１５−ａの電圧の変化は、その固有のキャパシタンスに依存することが可能であり、電荷がディジットライン１１５−ａを通って流れるときに、いくつかの有限の電荷が、ディジットライン１１５−ａの中に蓄積され得、結果として生じる電圧は、固有のキャパシタンスに依存する。固有のキャパシタンスは、ディジットライン１１５−ａの物理的な特質（寸法を含む）に依存することが可能である。ディジットライン１１５−ａは、多くのメモリセル１０５を接続することが可能であり、したがって、ディジットライン１１５−ａは、無視することができないキャパシタンス（たとえば、ピコファラド（ｐＦ）のオーダー）を結果として生じさせる長さを有する可能性がある。次いで、結果として生じるディジットライン１１５−ａの電圧は、メモリセル１０５−ａの中に記憶されたロジック状態を決定するために、センスコンポーネント１２５−ａによって基準（たとえば、基準ラインの電圧）に対して比較され得る。
他のセンシングプロセスも使用され得る。たとえば、センシングは、メモリセル（たとえば、メモリセル１０５−ａ）に関連付けられる複数の電荷に基づくことが可能である。場合によっては、メモリセル１０５−ａは、少なくとも、メモリセルの１つのパーツまたは態様に関連付けられる第１の電荷、および、メモリセルの第２のパーツまたは態様に関連付けられる第２の電荷を蓄積することが可能である。場合によっては、第１の電荷は、メモリセルの誘電体に関連付けられ得る。場合によっては、第２の電荷は、メモリセルの分極に関連付けられ得る。また、他の例および変形例も企図されている。
センシングは、１つまたは複数の回路コンポーネントを活性化させることに基づいており、第２の電荷が依然としてメモリセル１０５−ａの中に蓄積されている間に、第１の電荷をメモリセル１０５−ａから移送させることを開始することが可能である。場合によっては、ワードライン１１０−ａは、第１の電荷（たとえば、誘電体電荷など）をメモリセルからセンスコンポーネント１２５−ａ（たとえば、センス増幅器）へ移送させるように活性化され得る。場合によっては、センスコンポーネント１２５−ａは、メモリセルの誘電体に関連付けられる第１の電荷を受け取ることが可能であり、センス増幅器は、第１の時間において、第１の電荷をセンシングするように活性化され得る。センシングされた第１の電荷は、センスコンポーネント１２５−ａの中に、または、センスコンポーネント１２５−ａと電子的に通信しているコンポーネントの中に蓄積され得る。場合によっては、センシングされた誘電体電荷は、１つまたは複数のラッチの中に蓄積され得る。
また、センシングは、１つまたは複数の回路コンポーネントを活性化させることに基づいており、第１の電荷が１つまたは複数のコンポーネントの中に蓄積されている間に、第２の電荷をメモリセル１０５−ａから移送させることを開始することが可能である。場合によっては、ワードライン１１０−ａは、第２の電荷（たとえば、分極電荷など）をメモリセルからセンスコンポーネント１２５−ａ（たとえば、センス増幅器）へ移送させるように活性化され得る。場合によっては、センスコンポーネント１２５−ａは、メモリセルの分極に関連付けられる第２の電荷を受け取ることが可能であり、センス増幅器は、第２の時間において、第２の電荷をセンシングするように活性化され得る。センシングされた第２の電荷は、センスコンポーネント１２５−ａの中に、または、センスコンポーネント１２５−ａに関連するコンポーネントの中に蓄積され得る。場合によっては、センシングされた第２の電荷は、１つまたは複数のラッチの中に蓄積され得る。他の場合には、センシングされた第２の電荷は、蓄積されなくてもよく、単に、センスコンポーネント１２５−ａからメモリセルに再蓄積されるかまたは書き換えられてもよい（たとえば、クイックレスポンス出力に関連する）。
センスコンポーネント１２５−ａは、さまざまなトランジスタまたは増幅器を含み、信号の差を検出および増幅することが可能であり、それは、ラッチングと称され得る。センスコンポーネント１２５−ａは、センス増幅器を含むことが可能であり、センス増幅器は、ディジットライン１１５−ａの電圧および基準信号２２５を受け取って比較し、基準信号２２５は、基準電圧であることが可能である。センス増幅器出力は、比較に基づいて、より高い（たとえば、プラス）またはより低い（たとえば、マイナスまたはグランド）供給電圧へと駆動され得る。たとえば、ディジットライン１１５−ａが基準信号２２５よりも高い電圧を有する場合には、センス増幅器出力は、プラスの供給電圧へと駆動され得る。場合によっては、センス増幅器は、追加的に、ディジットライン１１５−ａを供給電圧へ駆動することが可能である。次いで、センスコンポーネント１２５−ａは、センス増幅器の出力、および／または、ディジットライン１１５−ａの電圧をラッチすることが可能であり、それは、メモリセル１０５−ａの中に記憶された状態、たとえば、状態１、３つの可能な値のうちの第１のものを決定するために使用され得る。代替的に、ディジットライン１１５−ａが基準信号２２５よりも低い電圧を有する場合には、センス増幅器出力は、マイナスの電圧またはグランド電圧へと駆動され得る。センスコンポーネント１２５−ａは、同様に、センス増幅器出力をラッチし、メモリセル１０５−ａの中に記憶された状態、たとえば、状態０、３つの可能な値のうちの第２のものまたは第３のものを決定することが可能である。次いで、メモリセル１０５−ａのラッチングされたロジック状態が、たとえば、図１を参照した出力１３５として、列デコーダ１３０を通して出力され得る。
固定式のセルプレート方式に関して、メモリセル１０５−ａに書き込むことは、選択コンポーネント２２０を活性化させること、および、ディジットライン１１５−ａを使用してセルボトム２１５をバイアシングすることを含むことが可能である。場合によっては、セルプレート２３０の固定された電圧の大きさは、センスコンポーネント１２５−ａの供給電圧間の値であることが可能であり、センスコンポーネント１２５−ａは、ディジットライン１１５−ａの電圧を、高いまたは低い（たとえば、グランドのまたはマイナスの）供給電圧に等しい電圧へ駆動するために使用され得る。たとえば、分極値に関連する第１の事前定義されたロジック値（たとえば、状態０、または、３つ以上の可能な値のうちの第１の事前定義されたロジック値）を書き込むために、セルボトム２１５が低くされ得、すなわち、ディジットライン１１５−ａの電圧は、低い供給電圧へと駆動され得る。そのうえ、分極値に関連する第２の事前定義されたロジック値（たとえば、状態１、または、３つ以上の可能な値のうちの第２の事前定義されたロジック値）を書き込むために、セルボトム２１５が高くされ得、たとえば、ディジットライン１１５−ａの電圧は、高い供給電圧へと駆動され得る。
メモリセル１０５−ａに書き込むために、電圧が、キャパシタ２０５を横切って印加され得る。さまざまな方法が使用され得る。１つの例では、選択コンポーネント２２０は、キャパシタ２０５をディジットライン１１５−ａに電気的に接続するために、ワードライン１１０−ａを通して活性化され得る。電圧は、（プレートライン２１０を通して）セルプレート２３０の電圧および（ディジットライン１１５−ａを通して）セルボトム２１５の電圧を制御することによって、キャパシタ２０５を横切って印加され得る。状態０（または、３つ以上の可能な値のうちの第１の事前定義されたロジック値）を書き込むために、セルプレート２３０が高くされ得、すなわち、プラスの電圧がプレートライン２１０に印加され得、また、セルボトム２１５が低くされ得、たとえば、事実上グランドするか、または、マイナスの電圧をディジットライン１１５−ａに印加する。反対のプロセスが、状態１（または、３つ以上の可能な値のうちの第１の事前定義されたロジック値）を書き込むために実施され、ここでは、セルプレート２３０が低くされ、セルボトム２１５が高くされている。
図３Ａおよび図３Ｂは、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートするメモリセルに関して、ヒステリシス曲線３００−ａ（図３Ａ）および３００−ｂ（図３Ｂ）によって、非線形の電気的な特性の例を図示している。ヒステリシス曲線３００−ａおよび３００−ｂは、それぞれ、例示的な強誘電体メモリセルの書き込みプロセスおよび読み出しプロセスを図示している。ヒステリシス曲線３００は、強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）の上に蓄積された電荷Ｑを電圧差Ｖの関数として示している。
強誘電体材料は、同時の電気的な分極によって特徴付けられており、すなわち、それは、電界がないときに、非ゼロの電気的な分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびストロンチウムビスマスタンタレート（ＳＢＴ）を含む。本明細書で説明されている強誘電体キャパシタは、これらの強誘電体材料または他の強誘電体材料を含むことが可能である。強誘電体キャパシタの中の電気的な分極は、強誘電体材料の表面において正味の電荷を結果として生じさせ、キャパシタ端子を通して反対の電荷を引き付ける。したがって、電荷は、強誘電体材料のインターフェースおよびキャパシタ端子において蓄積される。電気的な分極は、比較的に長い時間にわたって、外部から印加される電界がないときに維持され得るので、いつまでも続く電荷漏洩は、たとえば、ＤＲＡＭアレイの中に用いられるキャパシタと比較して、著しく減少され得る。これは、いくつかのＤＲＡＭアーキテクチャに関して上記に説明されているようなリフレッシュ動作を実施する必要性を低減させることが可能である。
ヒステリシス曲線３００は、キャパシタの単一の端子の視点から理解され得る。例として、強誘電体材料がマイナスの分極を有する場合には、プラスの電荷が端子に蓄積する。同様に、強誘電体材料がプラスの分極を有する場合には、マイナスの電荷が端子に蓄積する。追加的に、ヒステリシス曲線３００の中の電圧は、キャパシタを横切る電圧差を表しており、また、方向性があることが理解されるべきである。たとえば、プラスの電圧は、対象の端子（たとえば、セルプレート２３０）にプラスの電圧を印加することによって、および、第２の端子（たとえば、セルボトム２１５）をグランド（または、おおよそゼロボルト（０Ｖ））に維持することによって、実現され得る。マイナスの電圧は、対象の端子をグランドに維持することによって、および、プラスの電圧を第２の端子に印加することによって、印加され得る。すなわち、プラスの電圧は、対象の端子をマイナスに分極させるように印加され得る。同様に、２つのプラスの電圧、２つのマイナスの電圧、または、プラスの電圧およびマイナスの電圧の任意の組み合わせが、適当なキャパシタ端子に印加され、ヒステリシス曲線３００に示されている電圧差を発生させることが可能である。
ヒステリシス曲線３００−ａに示されているように、強誘電体材料は、ゼロ電圧差によってプラスの分極またはマイナスの分極を維持することが可能であり、２つの可能な充電された状態、すなわち、電荷状態３０５および電荷状態３１０を結果として生じさせる。図３の例によれば、電荷状態３０５は、状態０を表すことが可能であり、電荷状態３１０は、状態１を表すことが可能である。いくつかの例では、それぞれの電荷状態のロジック値は、メモリセルを動作させるための他の方式を収容するために逆にされ得る。いくつかの例では、電荷状態３０５は、本開示のさまざまな態様に関して説明されているように、マルチレベル動作に基づいて、３つ以上の可能な値のうちの第１の事前定義されたロジック値を表している。いくつかの例では、電荷状態３１０は、本開示のさまざまな態様に関して説明されているように、マルチレベル動作に基づいて、３つ以上の可能な値のうちの第２の事前定義されたロジック値を表している。場合によっては、他のロジック値エンコーディングが、合計の利用可能なマルチレベル状態（たとえば、誘電体電荷関連の状態および分極電荷関連の状態）に基づいて可能である（たとえば、非バイナリ）。
ロジック０または１（または、３つ以上の可能な値のうちの第１の事前定義されたロジック値）は、電圧を印加することにより強誘電体材料の電気的な分極を制御することによって、したがって、キャパシタ端子の上の電荷を制御することによって、メモリセルに書き込まれ得る。たとえば、キャパシタを横切って正味のプラスの電圧３１５を印加することは、電荷状態３０５−ａが到達されるまで、電荷蓄積を結果として生じさせる。電圧３１５を除去すると、電荷状態３０５−ａは、それがゼロ電位において電荷状態３０５に到達するまで、経路３２０を辿る。同様に、電荷状態３１０は、正味のマイナスの電圧３２５を印加することによって書き込まれ、それは、電荷状態３１０−ａを結果として生じさせる。マイナスの電圧３２５を除去した後に、電荷状態３１０−ａは、それがゼロ電圧において電荷状態３１０に到達するまで、経路３３０を辿る。また、電荷状態３０５および３１０は、残留分極（Ｐｒ）値と称され得、それは、すなわち、外部バイアス（たとえば、電圧）を除去したときに残る分極（または、電荷）である。抗電圧（ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇｅ）は、電荷（または分極）がゼロになる電圧である。
場合によっては、強誘電体メモリセルは、メモリセルに関連付けられた分極に関連付けられた電荷を含むことが可能であり、また、メモリセルに関連付けられた誘電体に関連付けられた電荷を含むことが可能である。したがって、いくつかの例では、単一の強誘電体メモリセルは、２つの関連の電荷を有することが可能であり、１つは、誘電体に関連しており、１つは、分極に関連している。場合によっては、これらの電荷のそれぞれの極性は、同じであることが可能である。他の場合には、これらの電荷のそれぞれの極性（すなわち、プラスの符号または値、マイナスの符号または値）は、異なっていてもよい。
いくつかの例では、サイクルは、セルの中の複数の状態のうちの１つを有することによって始まることが可能である。それぞれの状態は、誘電体極性および分極極性に関係することが可能である。１つの例として、電荷状態３０５−ｃは、プラスの誘電体極性およびプラスの分極極性の例であることが可能である。別の例として、電荷状態３０５−ｂ（または、３０５）は、プラスの誘電体極性およびプラスの分極極性の例であることが可能である。加えて、別の例として、電荷状態３６０は、マイナスの誘電体極性およびプラスの分極極性の例であることが可能である。別の例として、電荷状態３１０−ｂ（または、３１０）は、プラスの誘電体極性およびマイナスの分極極性の例であることが可能である。１つまたは複数の極性を含む他の例が企図されており、それは、誘電体に関連付けられた第１の電荷の極性、および、分極に関連付けられた第２の電荷の極性が、同じ極性、異なる極性、非マイナスの極性、または他の組み合わせになっているものを含む。
強誘電体キャパシタの記憶された状態を読み出す（または、センシングする）ために、電圧が、キャパシタを横切って印加され得る。それに応答して、蓄積された電荷Ｑが変化し、変化の程度は、初期の電荷状態に依存する。すなわち、最終的な蓄積された電荷（Ｑ）は、電荷状態３０５−ｂまたは電荷状態３１０−ｂのいずれが初期に記憶されているかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な分極の記憶された電荷状態３０５−ｂおよび３１０−ｂを図示している。電圧３３５は、図２を参照して考察されているように、キャパシタを横切って印加され得る。他の場合には、固定された電圧が、セルプレートに印加され得る。プラスの電圧として示されているが、電圧３３５はマイナスであってもよい。電圧３３５に応答して、電荷状態３０５−ｂは、経路３４０を辿ることが可能である。同様に、電荷状態３１０−ｂが初期に記憶されていた場合には、それは経路３４５を辿る。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、特定のセンシング方式および回路を含む、複数の要因に依存する。
場合によっては、最終的な電荷は、メモリセルに接続されているディジットラインの固有のキャパシタンスに依存することが可能である。たとえば、キャパシタがディジットラインに電気的に接続されており、電圧３３５が印加される場合には、ディジットラインの電圧は、その固有のキャパシタンスに起因して上昇することが可能である。したがって、センスコンポーネントにおいて測定される電圧は、電圧３３５に等しくない可能性があり、その代わりに、ディジットラインの電圧に依存することが可能である。したがって、ヒステリシス曲線３００−ｂの上の最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジットラインのキャパシタンスに依存することが可能であり、ロードライン分析を通して決定され得る。すなわち、電荷状態３０５−ｃおよび３１０−ｃは、ディジットラインキャパシタンスに関して定義され得る。結果として、キャパシタの電圧、電圧３５０または電圧３５５は、異なっていてもよく、また、キャパシタの初期状態に依存することが可能である。
ディジットライン電圧を基準電圧と比較することによって、キャパシタの初期状態が決定され得る。ディジットライン電圧は、電圧３３５とキャパシタを横切る最終的な電圧（電圧３５０または電圧３５５）との間の差、すなわち、（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であることが可能である。記憶されたロジック状態（すなわち、ディジットライン電圧が基準電圧よりも高いかまたは低いか）を決定するために、基準電圧は、その大きさが２つの可能なディジットライン電圧の２つの可能な電圧の間にあるように発生させられ得る。たとえば、基準電圧は、２つの量、すなわち、（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であることが可能である。センスコンポーネントによって比較すると、センシングされたディジットライン電圧は、基準電圧よりも高くなっているかまたは低くなっているかが決定され得、強誘電体メモリセルの記憶されたロジック値（すなわち、状態０、状態１、３つ以上の可能な値の事前定義されたロジック値）が決定され得る。
強誘電体キャパシタの記憶された状態を読み出す（または、センシングする）ために、電圧は、キャパシタを横切って印加され得、または、キャパシタと電子的に通信しているワードラインが、１つまたは複数の異なる時間において活性化され得る。それに応答して、１つまたは複数の蓄積された電荷（それは、キャパシタの異なるコンポーネントまたはエレメントに関連付けられ得る）は、センスコンポーネントへ移送され、センスコンポーネントによって受け取られ得る。たとえば、第１の電荷は、印加された電圧または活性化されたワードラインに基づいて、第１の時間において、読み出され得る（または、センシングされ得る）。第２の電荷は、印加された電圧または活性化されたワードラインに基づいて、第２の時間において、読み出され得る（または、センシングされ得る）。いくつかの例では、第２の時間は、第１の時間の前または後であることが可能である。他の場合には、第１の時間および第２の時間は、連続的であることが可能であり、または、少なくとも部分的に重なり合うことが可能である。
上記に考察されているように、強誘電体キャパシタを使用していないメモリセルを読み出すことは、記憶されたロジック状態を劣化させるかまたは破壊する可能性がある。しかし、強誘電体メモリセルは、読み出し動作の後に、初期のロジック状態を維持することが可能である。たとえば、電荷状態３０５−ｂが記憶されている場合には、電荷状態は、読み出し動作の間に、電荷状態３０５−ｃへ経路３４０を辿ることが可能であり、電圧３３５を除去した後に、電荷状態は、反対方向に経路３４０を辿ることによって、初期の電荷状態３０５−ｂに戻ることが可能である。場合によっては、この電荷が初期の電荷状態３０５−ｂに戻ることは、本開示の態様において説明されているような複数のセンシング動作に基づいて行われることが可能である。場合によっては、初期の電荷状態３０５−ｂは、その後のアクセスまたは他の動作が、初期の電荷状態３０５−ｂに基づいて、正しいデータムまたは基準を見出すことを確実にすることが可能である。追加的に、同様の動作および電荷戻りアクションが、１つまたは複数の他の充電された状態（たとえば、誘電体充電された状態、電荷状態３０５−ｃ）に関して、実施または開始され得る。場合によっては、これらの電荷が初期状態に戻ること（たとえば、３０５−ｂ、３０５−ｃ）のうちの少なくともいくつかは、本開示の態様によって説明されているような１つまたは複数のリフレッシュ動作に基づいて行われることが可能である。
図４Ａおよび図４Ｂは、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、強誘電体メモリセルのセンシング技法のためのタイミングダイアグラム４００−ａを図示している。
図４Ａに示されているように、タイミングダイアグラム４００−ａは、軸線４０５において電圧を示しており、軸線４１０において時間を示している。したがって、さまざまなコンポーネントの電圧が、時間の関数として、タイミングダイアグラム４００−ａの上に表され得る。たとえば、タイミングダイアグラム４００−ａは、ワードライン電圧４１５、等化電圧（ｅｑｕａｌｉｚａｔｉｏｎ ｖｏｌｔａｇｅ）４２０−ａおよび４２０−ｂ、ならびに、絶縁電圧４２５を含む。また、タイミングダイアグラム４００−ａは、供給電圧４４５（ＶＣＣ）、ＰＳＡ＿Ｆ電圧４３０−ａ、ＮＳＡ電圧４３０−ｂ、センス増幅器ノード電圧４３５−ａおよび４３５−ｂ、センス増幅器供給電圧４５０、中間電圧４５５、ならびに、センス増幅器ディジットライン電圧４４０−ａおよび４４０−ｂを含むことが可能である。タイミングダイアグラム４００−ａは、なかでも、図５を参照して説明されているブロック図５００に示されているコンポーネントの例示的な動作を示している。図４Ａは、なかでも、図２、図５、および図６を含む他の図のコンポーネントを参照して、ここで説明されている。１つの例として、ＳＡ＿Ｎｏｄｅ＿ＡおよびＳＡ＿Ｎｏｄｅ＿Ｂは、センスコンポーネント（たとえば、センス増幅器）の中に含有されているラインまたはエレメントであることが可能である。いくつかの例では、アイソレータ（たとえば、スイッチ）が、センスコンポーネント（たとえば、センス増幅器）とメモリセル（たとえば、強誘電体メモリセル）との間に位置決めされ得、ディジットラインからのセンスコンポーネントの絶縁を促進させることが可能である。別の例として、イコライザ（たとえば、等化デバイス、線形等化（ＬＥＱ）デバイス）が、センスコンポーネント（たとえば、センス増幅器）とメモリセル（たとえば、強誘電体メモリセル）との間に位置決めされ得、ディジットラインの電圧の等化を促進させ、１つまたは複数の動作の間に、メモリセルを横切る設計電圧差を促進させる。ゼロに接近する電圧は、表現を容易にするために、軸線４１０からオフセットされている可能性がある。場合によっては、これらの電圧は、ゼロに等しいか、または、おおよそゼロに等しい可能性がある。また、図４Ａは、インターバル４６０、４６５、４７０、４７５、４８０、および４８５を含む。これらの例示的なインターバルは、タイミングダイアグラム４００−ａに示されている動作を論じるために提供されている。しかし、他の例では、これらのインターバルおよび関連の動作のタイミングは、異なる用途に基づいて、修正または変化され得る。
タイミングダイアグラム４００−ａを論じる際に、電圧および時間に関する説明は、別段の記述がない限り、概算である可能性がある。特定の電圧を有するコンポーネントを説明することは、正確である可能性があり、または、コンポーネントは、その値を近似する電圧を有している可能性がある。そのうえ、タイミングダイアグラム４００−ａは、図示および説明を容易にするために、概算の特定の値として電圧を示している。用途に基づく修正または変形が企図されていることを当業者は認識するべきである。
特定の動作が、タイミングダイアグラム４００−ａに示されているものの前に行われる可能性があり、このダイアグラムは、示されている動作および情報のみに限定されない。たとえば、上記に考察されているような固定式のセルプレート技法が使用され得、そこでは、セルプレートは、時間に関して、１つまたは複数の回路コンポーネントに関連する電圧を有している。１つの例として、セルプレート電圧は、第１の値（たとえば、ＶＭＳＡ／２）であることが可能である。場合によっては、セルプレート電圧は、おおよそ一定であることが可能であり、時間の経過に伴う軽微な変動を計算に入れる。他の場合には、セルプレート電圧は、時間の経過とともに変化することが可能である。いくつかの例では、セルプレート、ターゲットディジット、および基準ディジットのそれぞれは、第１の期間の間に同様の電圧をそれぞれ有することが可能である。場合によっては、この電圧は、第１の値（たとえば、ＶＭＳＡ／２）であることが可能である。
第１に、図４Ａに示されている上部のタイミング動作（グループＡ）が考察される。インターバル４６０の間に、ワードライン電圧４１５は、初期の値（たとえば、ＶＮＷＬ）において始まることが可能であり、それは、場合によっては、グランド電圧であることが可能である。等化電圧４２０−ａおよび４２０−ｂを有する１つまたは複数のイコライザまたは等化デバイスは、初期に、ＶＣＣ電圧において始まることが可能であり、第１のイコライザに関する等化電圧（ＥＱ＿Ａ）は、ＶＣＣからグランドへ移行し、それに続いて、第２のイコライザに関する等化電圧（ＥＱ＿Ｂ）が、ＶＣＣからグランドへ移行することが可能である。いくつかの例では、第１のイコライザは、ターゲットディジットラインに関する等化デバイスであることが可能であり、第２のイコライザは、基準ディジットラインに関する等化デバイスであることが可能である。絶縁電圧４２５（ＩＳＯ＿Ａ／Ｂ）は、このインターバルの間に、ＶＣＣＰにおいて一定に保持され得る。いくつかの例では、絶縁電圧４２５は、もう１つのアイソレータまたは絶縁デバイスの電圧に対応することが可能である。
インターバル４６５の間に、ワードラインが第１の時間に活性化されることに応答して、ワードライン電圧４１５は、第１の時間においてＶＣＣＰへ増加させられ得る。このワードライン活性化は、強誘電体メモリセルの誘電体に関連付けられる電荷の移送または出力を開始させることが可能である。このワードライン活性化は、強誘電体メモリセルの中に記憶されている情報の移送または出力を開始させることが可能である。場合によっては、このワードライン活性化は、センスアンプを活性化させることに関連することが可能であり、これらの動作のうちの少なくとも１つに基づいて、強誘電体メモリセルの中に記憶された情報が、移送または出力され得る。いくつかの例では、絶縁電圧４２５は、このインターバルの間に、ＶＣＣＰから基準電圧またはグランド電圧へ減少することが可能である。これは、ゲートまたは他のコンポーネントを介してアイソレータを開始させることによって、センスコンポーネントを絶縁することに対応することが可能である。
インターバル４７０の間に、ワードラインが非活性化されることに応答して、ワードライン電圧４１５は、ＶＣＣＰから基準電圧またはグランド電圧へ減少させられる。場合によっては、インターバル４７０の始まりにおいて、ＤＬ＿ＡおよびＤＬ＿Ｂは、ＥＱ＿ＡおよびＥＱ＿Ｂがグランド電圧からＶＣＣへ移行するときに、グランド電圧へ移行することが可能である。場合によっては、このワードライン非活性化は、強誘電体メモリセルに関連付けられる電荷（たとえば、誘電体電荷）の移送を制限する。いくつかの例では、絶縁電圧４２５は、このインターバルの間に一定のままであることが可能である。いくつかの例では、等化電圧４２０−ａおよび４２０−ｂのうちの少なくとも１つ（そうでない場合には、その両方）が、このインターバルの間にＶＣＣへ増加することが可能である。インターバル４７０の始まりにおいて、場合によっては、これは、ターゲットディジットラインの事前充電を開始させるために電圧を増加させることに関連することが可能であり、ターゲットディジットラインが、グループＣに関して下記に考察されているように、等化電圧４２０−ａおよび４２０−ｂに基づいて、特定の電圧を有するようになっている。
インターバル４７５の間に、絶縁電圧４２５は、ＶＣＣＰへ増加することが可能である。いくつかの例では、これは、ゲートまたは他のコンポーネントを介してアイソレータをデイニシエートさせる（ｄｅｉｎｉｔｉａｔｅ）ことによって、センスコンポーネントを絶縁解除する（ｄｅｉｓｏｌａｔｅ）ことに対応することが可能である。ワードラインが第２の時間において活性化されることに応答して、ワードライン電圧４１５は、第２の時間においてＶＣＣＰへ増加され得る。このワードライン活性化は、強誘電体メモリセルの分極に関連付けられる電荷の移送を開始させることが可能である。いくつかの例では、等化電圧４２０−ａおよび４２０−ｂに対応する１つまたは複数のイコライザまたは等化デバイスは、初期に、ＶＣＣ電圧において始まることが可能であり、第１のイコライザに関する等化電圧（ＥＱ＿Ａ）は、ＶＣＣからグランドへ移行し、それに続いて、第２のイコライザに関する等化電圧（ＥＱ＿Ｂ）が、ＶＣＣからグランドへ移行する。場合によっては、ワードライン電圧４１５、等化電圧４２０−ａおよび４２０−ｂ、ならびに、絶縁電圧４２５は、このインターバルの残りにわたって、一定のままであることが可能である。代替的に、他の例では、これらの電圧のうちの少なくともいくつかは、このインターバルの間に変化することが可能である。
インターバル４８０の間に、いくつかの例では、等化電圧４２０−ａおよび４２０−ｂのうちの少なくとも１つが、このインターバルの間にＶＣＣへ増加することが可能である。場合によっては、ワードライン電圧４１５および絶縁電圧４２５は、一定のままであることが可能である。
インターバル４８５の間に、ワードライン電圧４１５は、ＶＣＣＰからＶＮＷＬまたはグランド電圧へ減少させられる。このワードライン非活性化は、強誘電体メモリセルに関連付けられる電荷の移送を制限する。いくつかの例では、絶縁電圧４２５ならびに等化電圧４２０−ａおよび４２０−ｂは、このインターバルの間に一定のままであることが可能である。
第２に、図４Ａに示されている中間のタイミング動作（グループＢ）が考察される。ＮＳＡ信号は、高イネーブル信号を含むことが可能であり、高イネーブル信号は、グランド供給を提供し、異なるパラメータに基づいて、グランドへとセンスコンポーネント電圧を開始させる助けとなる。場合によっては、ＮＳＡ信号は、グランド供給に対するディジット電圧デルタの増幅を開始させる。ＰＳＡ＿Ｆは、低イネーブル信号を含むことが可能であり、低イネーブル信号は、増加された値へとセンスコンポーネント電圧を開始させる助けとなる。
いくつかの例では、ＮＳＡ電圧４３０−ｂおよびＰＳＡ＿Ｆ電圧４３０−ａは、関連していることが可能である。場合によっては、図４Ａに示されているように、電圧４３０−ａおよび４３０−ｂは、逆相関していることが可能である。たとえば、インターバル４７０の間に、ＮＳＡ電圧４３０−ｂは、グランド電圧または基準電圧から高い電圧パワーレール値（たとえば、ＶＭＳＡ）へ増加することが可能である。示されているように、１つまたは複数のコンポーネントの動作に基づいて、ＮＳＡ電圧４３０−ｂおよびＰＳＡ＿Ｆ電圧４３０−ａは、同様のレートで、および、同様の時間において、増加および減少することが可能である。場合によっては、これらの電圧のうちの１つは、他のものに基づいて、増加もしくは減少することが可能であり、または、その両方が、同様の時間において、同じ期間の間に、もしくは同時に、変化することが可能である。
第３に、図４Ａに示されている下部のタイミング動作（グループＣ）が考察される。いくつかの例では、タイミング動作は、なかでも、１つまたは複数の電荷のうちの１つまたは複数の極性に基づくことが可能である。単なる１つの例として、タイミング動作が、図４ＡのグループＣに示され得、それは、第１の極性（たとえば、マイナスの極性）を有する第１の電荷、および、異なる極性（たとえば、プラスの極性）を有する第２の電荷に基づくことが可能である。場合によっては、強誘電体メモリセルの誘電体に関連付けられる第１の電荷は、マイナスの極性を有することが可能であり、強誘電体メモリセルの分極に関連付けられる第２の電荷は、プラスの極性を有することが可能である。そのうえ、図４Ａを参照して示されて説明されている対応するタイミング動作のうちの少なくともいくつかは、これらの電荷の極性に基づくことが可能である。
これらのタイミング動作は、センスコンポーネントノード（たとえば、内部ノード）のエレメント、および、センスコンポーネントの中に少なくとも部分的に位置付けされているディジットライン（たとえば、第１のターゲットディジットライン、第２の基準ディジットライン）に関連することが可能である。いくつかの例では、図４Ａに示されているように、センスコンポーネントノードの第１のエレメントに関連する電圧（たとえば、４３５−ａ）は、ＳＡ＿Ｎｏｄｅ＿Ａに対応することが可能であり、センスコンポーネントノードの第２のエレメントに関連する電圧（たとえば、４３５−ｂ）は、ＳＡ＿Ｎｏｄｅ＿Ｂに対応することが可能である。いくつかの例では、図４Ａに示されているように、センスコンポーネントノードの第１のディジットラインに関する電圧（たとえば、４４０−ａ）は、ＤＬ＿Ａに対応することが可能であり、センスコンポーネントノードの第２のディジットラインに関連する電圧（たとえば、４４０−ｂ）は、ＤＬ＿Ｂに対応することが可能である。
中間電圧４５５の１つの例は、ＶＭＳＡ４５０よりも小さいがグランドよりも大きい値を含むことが可能である。場合によっては、中間電圧４５５は、ＶＭＳＡ４５０に関連することが可能であり、たとえば、ＶＭＳＡ／２またはなんらかの他の値になっている。場合によっては、中間電圧４５５は、１つもしくは複数のセルプレートの電圧に関連付けられる電圧であるか、または、それに関連していることが可能である。
インターバル４６０の間に、１つまたは複数のイコライザまたは等化デバイスが非活性化され得（上記に説明されているように、たとえば、ＥＱ＿Ａおよび／またはＥＱ＿Ｂ）、それは、ディジットライン電圧４４０−ａまたはディジットライン電圧４４０−ｂが、中間電圧４５５（たとえば、ＶＭＳＡ／２）において、または、おおよそ中間電圧４５５（たとえば、ＶＭＳＡ／２）において、活性化された電圧供給源なしに、（たとえば、フロートするために）おおよそ一定の電圧を有することを可能にすることができる。場合によっては、ディジットライン電圧４４０−ａまたはディジットライン電圧４４０−ｂは、１つまたは複数の動作または条件に基づいて、このフローティング電圧から減少することが可能である。
インターバル４６５の間に、ディジットライン電圧４４０−ａは、ＶＩから減少することが可能であり、一定またはおおよそ一定のままである。場合によっては、ディジットライン電圧４４０−ｂは、ＷＬの活性化、および、ＷＬの増加した電圧（たとえば、ワードライン電圧４１５）に少なくとも部分的に基づいて減少することが可能である。場合によっては、ＤＬ＿ＡおよびＤＬ＿Ｂは、中間電圧４５５（たとえば、ＶＭＳＡ／２）の下方に、活性化された電圧供給源なしに、（たとえば、フロートするために）おおよそ一定の電圧を有することが可能である。
インターバル４７０の間に、ＳＡ＿Ｎｏｄｅ＿ＡおよびＳＡ＿Ｎｏｄｅ＿Ｂは、センスコンポーネントへ移送されてセンスコンポーネントによって受け取られた電荷をセンシングするように活性化され得る。いくつかの例では、これは、ワードラインが活性化された後、非活性化された後、または、その両方の後であることが可能である。いくつかの例では、ノード電圧４３５−ａは、基準電圧またはグランド電圧へ減少することが可能である。いくつかの例では、ノード電圧４３５−ｂは、高い電圧パワーレール値（たとえば、ＶＭＳＡ）へ増加することが可能であり、それは、センスコンポーネント（たとえば、センス増幅器）の動作電圧であることが可能である。いくつかの例では、移送された電荷は、他の動作の間または後に出力され得る。たとえば、電荷（たとえば、誘電体電荷）は、初期に、センスコンポーネントにおいて受け取られ得、センシングされた初期の値（たとえば、状態１、状態０）は、他の動作（たとえば、強誘電体メモリセルの分極に関連付けられる電荷または条件をセンシングまたは決定することなど）が実施されている間に移送され得る。場合によっては、電荷（たとえば、誘電体電荷）は、それがセンシングされた後に、自動的にまたは即座に移送され得る。場合によっては、電荷（たとえば、誘電体電荷）は、場合によっては、強誘電体メモリセルの分極に関連付けられる第２の電荷が決定またはセンシングされる前に、その間に、またはその後に、移送され得る。これは、他の動作（たとえば、強誘電体メモリセルの分極に関連付けられる第２の電荷のセンシング）が実施されている間に、同時に行われるかまたは少なくとも重なり合う電荷（たとえば、誘電体電荷）の移送に基づいて、より高速に処理することを可能にすることができる。
いくつかの例では、電荷（たとえば、誘電体電荷）のセンシングに基づいて、ライトバック動作またはリフレッシュ動作が実施され得る。場合によっては、揮発性のメモリまたは揮発性のメモリエレメントが使用されているときに、リフレッシュすることは、揮発性のメモリセルの放電を回避するために実施されることが必要である可能性がある。インターバル４７０および４７５に示されているように、電荷がセンシングされた後に、この電荷は、書き換えられ（自動的に、ラッチもしくは他のデバイスの中に蓄積された後に、または、別の条件に基づいて）、センシングされた値または状態をメモリセルにライトバックするか、または、（たとえば、揮発性のメモリまたはメモリエレメントの使用に基づいて）記憶された値または状態をリフレッシュすることが可能である。場合によっては、図４Ａの異なるインターバルに示されている動作の一部分だけが、本明細書で考察されている本開示の態様に基づいて、（なかでも）インターバル４６０〜４７５の動作を含む、ライトバック動作またはリフレッシュ動作の一部として実施され得る。
インターバル４７５の間に、ノード電圧４３５−ｂ、ディジットライン電圧４４０−ｂ、およびディジットライン電圧４４０−ａのうちの少なくともいくつかが、基準電圧またはグランド電圧へ減少することが可能である。場合によっては、これは、絶縁電圧（たとえば、絶縁電圧４２５）が増加することに基づくことが可能であり、それは、ゲートまたは他のコンポーネントを介してアイソレータをデイニシエートさせることによって、センスコンポーネントを絶縁解除することに関連することが可能である。場合によっては、これは、センスアンプを活性化させることに基づくことが可能であり、それは、センス増幅器ノード電圧４３５−ａおよび４３５−ｂに少なくとも部分的に対応することが可能である。
また、インターバル４７５の間に、ディジットライン電圧４４０−ｂおよびディジットライン電圧４４０−ａは、時間の経過とともに増加することが可能である。場合によっては、この増加は、図４Ａに示されているように、非一定のまたは階段状のものであることが可能である。場合によっては、この増加は、ワードラインの活性化、または、ＮＳＡ信号およびＰＳＡ＿Ｆ信号に関連する１つもしくは複数のコンポーネント（たとえば、ＰＳＡ＿Ｆ電圧４３０−ａ、ＮＳＡ電圧４３０−ｂ）の活性化および非活性化に基づくことが可能である。示されているように、インターバル４７５の間に、ディジットライン電圧４４０−ｂおよびディジットライン電圧４４０−ａは、それぞれ、増加および減少する。場合によっては、これらの変化は、ディジットライン（たとえば、ＤＬ＿Ａ、ＤＬ＿Ｂ）へ移送する強誘電体電荷に基づくことが可能である。場合によっては、ディジットライン電圧４４０−ｂは、高い電圧パワーレール値（たとえば、ＶＭＳＡ）へ増加することが可能であり、ディジットライン電圧４４０−ａは、基準電圧（たとえば、グランド電圧）へ減少することが可能である。
いくつかの例では、メモリセルからの電荷（たとえば、誘電体電荷）および分極関連の電荷の極性に少なくとも部分的に基づいて、書き込み動作が実施され得る。いくつかの例では、この書き込み動作は、セルにアクセスし、（インターバル４６５および／または他のインターバルに関連して上記に説明されているように）第１の時間において誘電体電荷の極性を決定すること、決定された誘電体電荷極性を記憶すること、セルにアクセスし、（インターバル４７５および／または他のインターバルに関連して上記に説明されているように）メモリセルからの分極関連の電荷を決定すること、ならびに、決定された誘電体電荷極性および分極電荷をセルに書き込むことを含むことが可能である。場合によっては、決定された誘電体電荷極性および分極電荷を書き込むことは、これらの値がそれから決定された同じ第１のセルに関して行われることが可能であり、また、第１のセル、他のセル、またはなんらかの組み合わせと電子的に通信していることが可能である異なるセルに関して行われることが可能である。場合によっては、この書き込み動作は、第１の時間において、決定された誘電体電荷極性をメモリセルに書き込むこと、および、第２の時間において、決定された分極電荷をメモリセルに書き込むことを含むことが可能である。いくつかの例では、これらの第１および第２の時間は、他の動作に基づいて、同時に起こるか、重なり合っているか、連続的であるか、または、時間的に分離され得る。他の実施形態では、本開示の態様を参照して説明されているような、マルチレベルセンシングおよびアクセシングは、誘電体電荷および分極電荷、ならびに／または、任意の関連の１つもしくは複数の極性のなんらかの組み合わせに基づいて、少なくとも３つのロジック値のセンシングを可能にすることができ、また、マルチレベルのメモリ情報の少なくともいくつか（または、すべて）を同じセルにライトバックすることを可能にすることができる。代替的にまたは追加的に、場合によっては、誘電体電荷および分極電荷、ならびに／または、任意の関連の１つもしくは複数の極性のなんらかの組み合わせに基づいた、マルチレベルの書き込みは、マルチレベルのメモリ情報を初期に含有するメモリセルとは異なる第２の別個のメモリセルに、マルチレベルのメモリ情報を書き込むことを促進させることが可能である。
いくつかの例では、インターバル４６０、４６５、４７０、および、インターバル４７５の第１の部分の間に行われる動作は、強誘電体メモリセルの誘電体に関連付けられる第１の電荷をセンスコンポーネントにおいてセンシングすることに関連することが可能である。いくつかの例では、インターバル４７５の第２の部分の間に行われる動作は、強誘電体メモリセルの分極に関連付けられる第２の電荷をセンスコンポーネントにおいてセンシングすることに関連することが可能である。
インターバル４８０および４８５の間に、ディジットライン電圧４４０−ａは、中間電圧４５５へ増加することが可能であり、ディジットライン電圧４４０−ｂは、中間電圧４５５へ減少することが可能である。いくつかの例では、これらの電圧変化は、上記に考察されているように、ＷＬを非活性化させること、および、対応するワードライン電圧（たとえば、ワードライン電圧４１５）の減少に基づくことが可能である。いくつかの例では、インターバル４８０および４８５の間に行われる動作は、強誘電体メモリセルの誘電体に関連付けられる第１の電荷、および、強誘電体メモリセルの分極に関連付けられる第２の電荷のうちの少なくとも１つを再蓄積することに関連することが可能である。
図４Ｂに示されているように、タイミングダイアグラム４００−ｂは、軸線４０５において電圧を示しており、軸線４１０において時間を示している。したがって、さまざまなコンポーネントの電圧が、時間の関数として、タイミングダイアグラム４００−ｂの上に表され得る。たとえば、タイミングダイアグラム４００−ｂは、ワードライン電圧４１５、等化電圧４２０−ａおよび４２０−ｂ、ならびに、絶縁電圧４２５を含む。また、タイミングダイアグラム４００−ａは、供給電圧４４５（ＶＣＣ）、ＰＳＡ＿Ｆ電圧４３０−ａ、ＮＳＡ電圧４３０−ｂ、センス増幅器ノード電圧４３５−ａおよび４３５−ｂ、センス増幅器供給電圧４５０、中間電圧４５５、ならびに、センス増幅器ディジットライン電圧４４０−ａおよび４４０−ｂを含むことが可能である。タイミングダイアグラム４００−ｂは、なかでも、図５を参照して説明されているブロック図５００に示されているコンポーネントの例示的な動作を示している。図４Ｂは、なかでも、図２、図５、および図６を含む他の図のコンポーネントを参照して、ここで説明されている。１つの例として、ＳＡ＿Ｎｏｄｅ＿ＡおよびＳＡ＿Ｎｏｄｅ＿Ｂは、センスコンポーネント（たとえば、センス増幅器）の中に含有されているラインであることが可能である。いくつかの例では、アイソレータ（たとえば、スイッチ）が、センスコンポーネント（たとえば、センス増幅器）とメモリセル（たとえば、強誘電体メモリセル）との間に位置決めされ得、ディジットラインからのセンスコンポーネントの絶縁を促進させることが可能である。別の例として、イコライザ（たとえば、等化デバイス、線形等化（ＬＥＱ）デバイス）が、センスコンポーネント（たとえば、センス増幅器）とメモリセル（たとえば、強誘電体メモリセル）との間に位置決めされ得、ディジットラインの電圧の等化を促進させ、１つまたは複数の動作の間に、メモリセルを横切る設計電圧差を促進させる。ゼロに接近する電圧は、表現を容易にするために、軸線４１０からオフセットされている可能性がある。場合によっては、これらの電圧は、ゼロに等しいか、または、おおよそゼロに等しい可能性がある。また、図４Ｂは、インターバル４６０、４６５、４７０、４７５、４８０、および４８５を含む。これらの例示的なインターバルは、タイミングダイアグラム４００−ｂに示されている動作を論じるために提供されている。しかし、他の例では、これらのインターバルおよび関連の動作のタイミングは、異なる用途に基づいて、修正または変化され得る。
タイミングダイアグラム４００−ｂを論じる際に、電圧および時間に関する説明は、別段の記述がない限り、概算である可能性がある。特定の電圧を有するコンポーネントを説明することは、正確である可能性があり、または、コンポーネントは、その値を近似する電圧を有している可能性がある。そのうえ、タイミングダイアグラム４００−ｂは、図示および説明を容易にするために、概算の特定の値として電圧を示している。用途に基づく修正または変形が企図されていることを当業者は認識するべきである。
特定の動作が、タイミングダイアグラム４００−ｂに示されているものの前に行われる可能性があり、このダイアグラムは、示されている動作および情報のみに限定されない。図４Ａを参照して上記に考察されているように、さまざまなセルプレート技法が使用され得る。
別段の記述がない限り、図４Ａに関する説明および開示は、図４Ｂにも該当する。しかし、特定の用途では、図４Ｂに関連する説明または動作は、図４Ａに関する説明および開示から逸脱することが可能であり、それは、具体的に企図されている。簡略にするために、図４ＢのグループＡおよびグループＢに関する考察は、ここでは繰り返されておらず、図４Ａに関する考察と同様であることが可能である。同様の特徴、開示、および説明が、図４ＢのグループＡおよびグループＢに該当し得る。
ここで、図４Ｂに示されている下部のタイミング動作（グループＣ）が考察される。いくつかの例では、タイミング動作は、なかでも、１つまたは複数の電荷のうちの１つまたは複数の極性に基づくことが可能である。単なる１つの例として、タイミング動作が、図４ＢのグループＣに示され得、それは、第１の極性（たとえば、プラスの極性）を有する第１の電荷、および、第２の極性（たとえば、プラスの極性、マイナスの極性）を有する第２の電荷に基づくことが可能である。場合によっては、センス増幅器における強誘電体メモリセルの誘電体に関連付けられる第１の電荷は、プラスの極性を有することが可能であり、センス増幅器における強誘電体メモリセルの分極に関連付けられる第２の電荷は、マイナスの極性を有することが可能である。場合によっては、センス増幅器における強誘電体メモリセルの誘電体に関連付けられる第１の電荷は、プラスの極性を有することが可能であり、センス増幅器における強誘電体メモリセルの分極に関連付けられる第２の電荷は、プラスの極性を有することが可能である。他の例では、他の極性値および組み合わせが使用され得る。そのうえ、図４Ｂを参照して示されて説明されている対応するタイミング動作は、これらの電荷の極性に基づくことが可能である。
これらのタイミング動作は、センスコンポーネントノード（たとえば、内部ノード）のエレメント、および、センスコンポーネントの中に少なくとも部分的に位置付けされているディジットライン（たとえば、第１のターゲットディジットライン、第２の基準ディジットライン）に関連することが可能である。より具体的には、いくつかの例では、図４Ａに示されているように、センスコンポーネントノードの第１のエレメントに関連する電圧は、センスコンポーネント（たとえば、センス増幅器）の中に含有されているディジットラインに関連するＳＡ＿ＮＯＤＥ＿Ａに対応することが可能であり、センスコンポーネントノードの第２のエレメントに関連する電圧は、センスコンポーネント（たとえば、センス増幅器）の中に含有されているディジットラインに関連するＳＡ＿ＮＯＤＥ＿Ｂに対応することが可能である。いくつかの例では、図４Ａに示されているように、センスコンポーネントノードの第１のディジットラインに関する電圧は、ＤＬ＿Ａに対応することが可能であり、センスコンポーネントノードの第２のディジットラインに関連する電圧は、ＤＬ＿Ｂに対応することが可能である。
インターバル４６０の間に、１つまたは複数のイコライザまたは等化デバイスが非活性化され得（上記に説明されているように、たとえば、ＥＱ＿Ａおよび／またはＥＱ＿Ｂ）、それは、ディジットライン電圧４４０−ａおよびディジットライン電圧４４０−ｂが、中間電圧４５５（たとえば、ＶＭＳＡ／２）において、または、おおよそ中間電圧４５５（たとえば、ＶＭＳＡ／２）において、活性化された電圧供給源なしに、（たとえば、フロートするために）おおよそ一定の電圧を有することを可能にする。場合によっては、ディジットライン電圧４４０−ａまたはディジットライン電圧４４０−ｂは、減少することが可能である。場合によっては、中間電圧４５５は、ＤＬ＿ＡおよびＤＬ＿Ｂに関する事前充電電圧である。
インターバル４６５の間に、ディジットライン電圧４４０−ｂおよびディジットライン電圧４４０−ａは、ＷＬの活性化、および、ＷＬの増加した電圧（たとえば、ワードライン電圧４１５）に少なくとも部分的に基づいて、おおよそ一定のままであることが可能である。ＤＬ＿ＡおよびＤＬ＿Ｂは、それぞれ中間電圧４５５（たとえば、ＶＭＳＡ／２）に関連して、活性化された電圧供給源なしに、（たとえば、フロートするために）おおよそ一定の電圧を有することが可能である。
インターバル４７０の間に、ＳＡ＿ＮＯＤＥ＿ＡおよびＳＡ＿ＮＯＤＥ＿Ｂは、センスコンポーネントへ移送されてセンスコンポーネントによって受け取られた電荷をセンシングするように活性化され得る。いくつかの例では、これは、ワードラインが活性化および／または非活性化された後であることが可能である。いくつかの例では、ノード電圧４３５−ａは、基準電圧またはグランド電圧へ減少することが可能である。いくつかの例では、ノード電圧４３５−ｂは、高い電圧パワーレール値（たとえば、ＶＭＳＡ）へ増加することが可能であり、それは、センスコンポーネントの電圧に関連することが可能である。
インターバル４７５の間に、ノード電圧４３５−ａ、ディジットライン電圧４４０−ｂ、およびディジットライン電圧４４０−ａのうちの少なくともいくつかが、グランド電圧へ減少することが可能である。場合によっては、電荷（たとえば、分極電荷）移送は、第２の時間にワードラインを活性化させる前に、ディジットライン電圧４４０−ｂおよびディジットライン電圧４４０−ａがグランド電圧へ減少することに基づいて、促進され得る。場合によっては、ディジットライン電圧の減少は、絶縁電圧（たとえば、絶縁電圧４２５）が増加することに基づくことが可能であり、それは、ゲートまたは他のコンポーネントを介してアイソレータをデイニシエートさせることによって、センスコンポーネントを絶縁解除することに対応することが可能である。また、インターバル４７５の間に、ディジットライン電圧４４０−ｂおよびディジットライン電圧４４０−ａは、時間の経過とともに増加することが可能である。場合によっては、この増加は、図４Ｂに示されているように、非一定のまたは階段状のものであることが可能である。場合によっては、この増加は、ワードライン（たとえば、ワードライン電圧４１５）の活性化、または、ＮＳＡおよびＰＳＡ＿Ｆに関連する１つもしくは複数のコンポーネント（たとえば、ＰＳＡ＿Ｆ電圧４３０−ａ、ＮＳＡ電圧４３０−ｂ）の活性化および非活性化に基づくことが可能である。示されているように、インターバル４７５の間に、ディジットライン電圧４４０−ａおよびディジットライン電圧４４０−ｂは、それぞれ、増加および減少することが可能であり、ここで、ディジットライン電圧４４０−ａは、高い電圧パワーレール値（たとえば、ＶＭＳＡ）へ増加することが可能であり、ディジットライン電圧４４０−ｂは、基準電圧（たとえば、グランド電圧）へ減少することが可能である。
いくつかの例では、インターバル４６０、４６５、４７０、および、インターバル４７５の第１の部分の間に行われる動作は、強誘電体メモリセルの誘電体に関連付けられる第１の電荷をセンスコンポーネントにおいてセンシングすることに関連することが可能である。いくつかの例では、インターバル４７５の第２の部分の間に行われる動作は、強誘電体メモリセルの分極に関連付けられる第２の電荷をセンスコンポーネントにおいてセンシングすることに関連することが可能である。いくつかの例では、インターバル４７０の間に行われる動作は、強誘電体メモリセルの誘電体に関連付けられる第１の電荷を再蓄積することに関連することが可能である。
インターバル４８０および４８５の間に、ディジットライン電圧４４０−ａは、中間電圧４５５へ増加することが可能であり、ディジットライン電圧４４０−ｂは、中間電圧４５５へ減少することが可能である。いくつかの例では、これらの電圧変化は、上記に考察されているように、ワードラインを非活性化させること、および、対応するワードライン電圧（たとえば、ワードライン電圧４１５）の減少に基づくことが可能である。いくつかの例では、インターバル４８０および４８５の間に行われる動作は、強誘電体メモリセルの誘電体に関連付けられる第１の電荷を再蓄積することに関連することが可能である。
図５は、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、メモリアレイ１００−ａのブロック図５００を示している。メモリアレイ１００−ａは、電子メモリ装置と称され得、メモリコントローラ１４０−ａおよびメモリセル１０５−ｂを含むことが可能であり、それは、図１および図２を参照して説明されているメモリコントローラ１４０およびメモリセル１０５の例であることが可能である。メモリコントローラ１４０−ａは、バイアシングコンポーネント５１０およびタイミングコンポーネント５１５を含むことが可能であり、なかでも、図１〜図３および図６に説明されているように、メモリアレイ１００−ａを動作させることが可能である。メモリコントローラ１４０−ａは、ワードライン１１０−ｂ、ディジットライン１１５−ｂ、センスコンポーネント１２５−ｂ、プレートライン２１０−ａ、アイソレータ５３０、およびイコライザ５３５と電子的に通信していることが可能であり、それらは、なかでも、図１、図２、図４Ａ、図４Ｂを参照して説明されている、ワードライン１１０、ディジットライン１１５、センスコンポーネント１２５、プレートライン２１０、絶縁電圧４２５を有するアイソレータまたは絶縁デバイス、等化電圧４２０−ａおよび４２０−ｂを有するイコライザまたは等化デバイスの例であることが可能である。また、メモリアレイ１００−ａは、基準コンポーネント５２０およびラッチ５２５を含むことが可能である。メモリアレイ１００−ａのコンポーネントは、互いに電子的に通信していることが可能であり、なかでも、図１〜図３、図４Ａ、および図４Ｂを参照して説明されている機能を果たすことが可能である。場合によっては、基準コンポーネント５２０、センスコンポーネント１２５−ｂ、ラッチ５２５、および他のコンポーネントは、メモリコントローラ１４０−ａのコンポーネントであることが可能である。
メモリコントローラ１４０−ａは、ワードライン１１０−ｂ、プレートライン２１０−ａ、またはディジットライン１１５−ｂを、それらのさまざまなノードに電圧を印加することによって活性化させるように構成され得る。たとえば、バイアシングコンポーネント５１０は、上記に説明されているように、電圧を印加し、メモリセル１０５−ｂを動作させ、メモリセル１０５−ｂを読み出すかまたは書き込むように構成され得る。場合によっては、メモリコントローラ１４０−ａは、図１を参照して説明されているように、行デコーダ、列デコーダ、または、その両方を含むことが可能である。これは、メモリコントローラ１４０−ａが１つまたは複数のメモリセル１０５にアクセスすることを可能にすることができる。また、バイアシングコンポーネント５１０は、センスコンポーネント１２５−ｂに関する基準信号を発生させるために、基準コンポーネント５２０に対する電位差を提供することが可能である。追加的に、バイアシングコンポーネント５１０は、センスコンポーネント１２５−ｂの動作に関する電位を提供することが可能である。
場合によっては、メモリコントローラ１４０−ａは、タイミングコンポーネント５１５を使用してその動作を実施することが可能である。たとえば、タイミングコンポーネント５１５は、読み出しおよび書き込みなどのような、本明細書で考察されているメモリ機能を果たすために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワードライン選択またはプレートバイアシングのタイミングを制御することが可能である。場合によっては、タイミングコンポーネント５１５は、バイアシングコンポーネント５１０の動作を制御することが可能である。
いくつかの例では、電子メモリ装置は、本開示の中の他の図および説明のなかでも、図５を参照して説明されている。いくつかの例では、この装置は、強誘電体メモリセルと、強誘電体メモリセルと電子的に通信しているワードラインと、ディジットラインを介して強誘電体メモリセルと電子的に通信しているセンス増幅器と、強誘電体メモリセル、ワードライン、およびセンス増幅器と電子的に通信しているコントローラとを含むことが可能である。いくつかの例では、コントローラは、ワードラインを活性化させ、誘電体電荷をセンス増幅器へ移送し、センス増幅器を絶縁させ、ワードラインを非活性化させ、第１の時間にセンス増幅器を活性化させ、ワードラインを活性化させて分極電荷をセンス増幅器へ移送し、第２の時間にセンス増幅器を活性化させるように動作可能であり得る。
いくつかの例では、コントローラは、また、追加的なまたはより少ない動作を実施するために動作可能であり得る。いくつかの例では、このコントローラは、センス増幅器と電子的に通信しているラッチの中の誘電体電荷のストレージを開始させるように動作可能であり得る。いくつかの例では、このコントローラは、誘電体電荷もしくは分極電荷またはその両方に少なくとも部分的に基づいて、強誘電体メモリセルへのライトバック動作を開始させるように動作可能であり得る。いくつかの例では、このコントローラは、電荷センス増幅器もしくはラッチまたはその両方の中に位置付けされている電荷に少なくとも部分的に基づいて、強誘電体メモリセルへのライトバック動作を開始させるように動作可能であり得る。
基準コンポーネント５２０は、センスコンポーネント１２５−ｂのための基準信号を発生させるために、さまざまなコンポーネントを含むことが可能である。基準コンポーネント５２０は、基準信号を作り出すように構成されている回路を含むことが可能である。場合によっては、基準コンポーネント５２０は、他の強誘電体メモリセル１０５であることが可能である。いくつかの例では、基準コンポーネント５２０は、図３を参照して説明されているように、２つのセンス電圧の間の値を有する電圧を出力するように構成され得る。または、基準コンポーネント５２０は、事実上のグランド電圧（すなわち、おおよそ０Ｖ）を出力するように設計され得る。
センスコンポーネント１２５−ｂは、（ディジットライン１１５−ｂを通した）メモリセル１０５−ｂからの信号と、基準コンポーネント５２０からの基準信号とを比較することが可能である。ロジック状態（たとえば、３つ以上の可能な値のうちの第１の事前定義されたロジック値）を決定するときに、センスコンポーネントは、次いで、ラッチ５２５の中に出力を記憶することが可能であり、ラッチ５２５において、それは、メモリアレイ１００−ａがその一部である電子デバイスの動作にしたがって使用され得る。
センスコンポーネント１２５−ｂは、１つまたは複数のノード（たとえば、内部ノード）、および、センスコンポーネントの中に少なくとも部分的に位置付けされている１つまたは複数のディジットライン（たとえば、第１のターゲットディジットライン、第２の基準ディジットライン）を含むことが可能である。いくつかの例では、上記に考察されているように、ならびに、図４Ａおよび図４Ｂに示されてように、センスコンポーネントノードの第１のエレメントに関連する電圧は、ＳＡ＿ＮＯＤＥ＿Ａに対応することが可能であり、センスコンポーネントノードの第２のエレメントに関連する電圧は、ＳＡ＿ＮＯＤＥ＿Ｂに対応することが可能である。いくつかの例では、上記に考察されているように、ならびに、図４Ａおよび図４Ｂに示されてように、センスコンポーネントノードの第１のディジットラインに関連する電圧は、ＤＬ＿Ａに対応することが可能であり、センスコンポーネントノードの第２のディジットラインに関連する電圧は、ＤＬ＿Ｂに対応することが可能である。いくつかの例では、簡単化されたセンスコンポーネントが使用され得、それは、より複雑な実装形態またはレイアウトを必要とせず、他の代替例（たとえば、オンピッチの多重化されたセンス増幅器）に関連付けられる追加的なコストおよび制約を回避する。場合によっては、この簡単化されたセンスコンポーネントは、ＤＲＡＭメモリ用途の中で使用されているものと同様であることが可能である。
いくつかの例では、強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートする、メモリアレイまたは他の装置は、バランスの取れたセンスコンポーネントレイアウトを含むことが可能である。場合によっては、このバランスの取れたセンスコンポーネントレイアウトは、アレイの端部に、１つまたは複数のアイソレータを位置決めし、対応するアイソレータの外側に、１つまたは複数のイコライザを位置決めすることを含むことが可能である。場合によっては、独特の特性を有する強誘電体キャパシタが、強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作を促進させるために使用され得る。他の特性の中でも、このキャパシタは、１つまたは複数の電圧（たとえば、１．２Ｖ動作）において、低い誘電体漏洩、高い誘電体キャパシタンス、および／または、高い分極キャパシタンスを提供することが可能である。場合によっては、これらの特性のうちの１つまたは複数（たとえば、キャパシタンス）は、おおよそ５フェムトファラドから２０フェムトファラドの間の値を有することが可能であるが、他の変形例も企図されている。
アイソレータ５３０は、メモリアレイ１００−ａの１つまたは複数のコンポーネントとの電子通信からセンスコンポーネント１２５−ｂを絶縁するために、１つまたは複数のコンポーネントを含むことが可能である。場合によっては、アイソレータ５３０は、電子がセンスコンポーネント１２５−ｂへ流れること、および、電子がセンスコンポーネント１２５−ｂから流れることを防止するスイッチもしくは別のコンポーネントであるか、または、それを含むことが可能である。場合によっては、アイソレータ５３０は、メモリコントローラ１４０−ａからの１つまたは複数の信号によって活性化され、メモリアレイ１００−ａの１つまたは複数のコンポーネント、たとえば、ディジットライン１１５−ｂ、イコライザ５３５、またはその他から、センスコンポーネント１２５−ｂを絶縁することが可能である。場合によっては、アイソレータ５３０は、センスコンポーネント１２５−ｂがメモリセル１０５−ｂから第１の電荷を受け取った後に、センスコンポーネント１２５−ｂを絶縁することが可能である。この絶縁は、センスコンポーネント１２５−ｂが強誘電体メモリセルの誘電体に関連付けられる第１の電荷を受け取ることに基づくことが可能であり、第１の電荷を絶縁し、それを保存し、図４Ａおよび図４Ｂの中のタイミング機能に説明されているかまたはそれに基づく他の機能を開始させる。
イコライザ５３５は、メモリアレイ１００−ａの１つまたは複数のコンポーネントの電圧を等化する（ｅｑｕａｌｉｚｅ）ために、１つまたは複数のコンポーネントを含むことが可能である。場合によっては、イコライザ５３５は、等化デバイスもしくはＬＥＱデバイスであるか、または、それを含むことが可能である。イコライザ５３５は、１つまたは複数のディジットラインの電圧に影響を与え、第１のレベルにし、１つまたは複数の動作の間に、強誘電体キャパシタを横切る設計電圧差を促進させることが可能である。１つの例では、制御信号（たとえば、線形等化信号）は、スイッチングコンポーネントに印加される線形等化電圧を増加または減少させることによって、イコライザ５３５を活性化または非活性化させるために使用され得る。場合によっては、イコライザ５３５は、所定の値においてディジットライン電圧を保持するために使用され得、または、ディジットラインが使用されていない間に、ディジットラインの電圧がフロートすることを防止することが可能である。
イコライザ５３５は、１つもしくは複数のスイッチもしくはトランジスタ（たとえば、電界効果トランジスタ（ＦＥＴ））であるか、または、それを含むことが可能である。図４Ａおよび図４Ｂを参照して示されて説明されているように、イコライザ５３５は、センスコンポーネントディジットライン（たとえば、ＤＬ＿Ａ、ＤＬ＿Ｂ）のうちの１つまたは複数の動作、および、メモリセルまたはメモリアレイの他のコンポーネントに影響を与えることが可能である。場合によっては、イコライザ５３５は、メモリコントローラ１４０−ａからの１つまたは複数の信号によって活性化され、メモリアレイ１００−ａの１つまたは複数のコンポーネントを等化することが可能である。場合によっては、イコライザ５３５は、ターゲットディジットを第１の電圧値（たとえば、グランド）へ事前充電するために活性化され得、イコライザ５３５は、アイソレータ５３０とは独立して動作することが可能である。場合によっては、図４Ａおよび図４Ｂに説明されているもの、または、図４Ａおよび図４Ｂの中のタイミング動作に対応するものを含む、他の動作の中でも、センスコンポーネント（たとえば、センスコンポーネント１２５−ｂ）が絶縁されている間に、イコライザ５３５は、ターゲットディジットを第１の電圧値へチャージすることが可能である。
いくつかの例では、１つまたは複数の動作は、強誘電体メモリのマルチレベルアクセシング、センシング、および他の動作のために実施され得る。以下のものは、例示的な方法および技法を説明しているが、これらの方法および技法は、並べ替えられ、修正され、もしくは、変化させられ得、または、組み合わせられるかもしくは省略されるいくつかの動作を有することが可能である。説明されているように、これらの動作は、実施され得、また、なかでも図２〜図６の中の考察、タイミング動作、および、コンポーネントに関連することが可能である。
いくつかの例では、メモリアレイ（たとえば、メモリアレイ１００−ａ）のいくつかのコンポーネントは、ＶＭＳＡ／２の初期の電圧へバイアシングされ得る。これらのコンポーネントは、なかでも、セルプレート、ターゲットディジットライン、および基準ディジットラインを含むことが可能である。場合によっては、ターゲットディジットラインは、時間に関してフロートする（たとえば、電圧供給源または電圧ドライバが除去されるようにする）ことが可能であり、基準ディジットラインは、初期の値の下方の（たとえば、ＶＭＳＡ／２の下方の）基準電圧へ引き寄せられ得る。次いで、場合によっては、ワードライン（たとえば、ワードライン１１０−ｂ）が活性化され得、それは、強誘電体メモリセル（たとえば、メモリセル１０５−ｂ）の誘電体に関連付けられる第１の電荷が、メモリセルからターゲットディジットラインの上へ移送されること、および、センスコンポーネント（たとえば、センスコンポーネント１２５−ｂ）によって受け取られることを少なくとも部分的に引き起こすことが可能である。
場合によっては、第１の電荷を受け取った後に、センスコンポーネントは、（たとえば、アイソレータ５３０などのようなアイソレータを使用して）絶縁され得る。場合によっては、この絶縁は、１つまたは複数の絶縁ゲートをターンオフすることに基づくことが可能である。次いで、場合によっては、センスコンポーネントは、センス増幅器ノードに関連するディジットラインを分離するために活性化され得る（たとえば、発火される）。結果として、第１の閾値を上回る誘電体電荷を有するディジットは、その電圧をＶＭＳＡへ増加させることとなり、第１の閾値を下回る誘電体電荷を有するディジットは、その電圧をグランドへ減少させることとなる。場合によっては、異なるディジットに関連する異なるセルまたは他のコンポーネントは、異なる極性を保持または記憶することが可能である。たとえば、場合によっては、ＶＭＳＡ電圧ディジットに関連するセルは、１つの分極タイプ（たとえば、プラスの）を保持することが可能である。場合によっては、グランド電圧ディジットに関連するセルは、１つまたは複数の分極タイプ（たとえば、プラスの、マイナスの）を保持することが可能である。場合によっては、第１の電荷は、１つまたは複数のラッチ（たとえば、５２５）の中に保持または蓄積され得、それは、センスコンポーネントの中に含有され得るか、または、センスコンポーネントと電子的に通信していることが可能である。
別の例として、および、本開示の態様を参照して考察されているように、メモリセルは、少なくとも１つの状態が揮発性であること（たとえば、誘電体情報に関連する）、および、少なくとも１つの状態が不揮発性であること（たとえば、分極に関連する）を可能にすることができる。場合によっては、メモリセルは、誘電体電荷に関連する２つの状態（たとえば、充電された状態、または、放電された状態）が揮発性であることを可能にすることができ、また、強誘電体コンポーネントの分極に関連する１つの状態が不揮発性であることを可能にすることができる。
上記に考察されているように、これは、揮発性のストレージに基づく動作を可能にすることができ、それは、分極関連の電荷などのような、他のマルチレベルのメモリ情報に関連する追加的な動作を潜在的に実施しながら、第１のセンシングされた電荷（たとえば、誘電体）に基づいて、即座に、自動的に、または、その他の方法で、情報の第１のビットを提供することを可能にする。いくつかの代替例では、分極関連の電荷および誘電体関連の電荷を使用することは、３つの状態のメモリセルを提供する。場合によっては、このタイプのセルを使用することは、２つの状態（たとえば、分極に関連するもの）が不揮発性であり、１つの状態（たとえば、誘電体に関連するもの）が揮発性であることを可能にする。
場合によっては、追加的な情報（たとえば、揮発性のメモリストレージおよび情報に関連する）が、別々のメモリアレイまたはメモリセルの１つまたは複数のコンポーネントから、メモリアレイ１００−ａの１つまたは複数のコンポーネントへ、アップロードまたは通信され得る。たとえば、場合によっては、異なるメモリセルが、２つの１つまたは複数の不揮発性のビット（たとえば、パワーダウンの間に）を記憶することが可能である。場合によっては、２つのセルのうちの少なくとも１つは、１つの揮発性のビットを記憶することが可能であり、１つの揮発性のビットは、メモリセルのうちの１つに基づくことが可能であり、または、別のメモリセルもしくは他のアレイコンポーネントから移送もしくは通信され得、異なるメモリセルの間で揮発性のメモリビットを共有することを可能にする。
マルチレベルアクセシング、センシング、読み出し、および／または書き込みに関連する技法の１つの例として、以下の表は、２つの異なるセルに関して、さまざまなエンコーディングシナリオを説明している。この例では、１つまたは複数のセルに関連した、第１の電荷（たとえば、誘電体）に関連する異なるセンシングされた値、ならびに、第２の電荷（たとえば分極電荷）に関連する異なるセンシングされた値および極性が示されている。１つのセル状態（たとえば、「ｃ」）は、誘電体電荷の状態、または／および、センシングされた誘電体電荷が充電されるかもしくは放電されるかに関係することが可能である。別のセル状態（たとえば、「ｄ」）は、分極電荷の状態、および、センシングされた分極電荷が充電されるかもしくは放電されるかに関係することが可能であり、ならびに、分極電荷に関連付けられる分極（たとえば、＋または−）に関係することが可能である。いくつかの例では、少なくとも１つのビットが、不揮発性であることが可能であり、少なくとも１つのビットが、揮発性であることが可能である。本開示のさまざまな態様によるさまざまなエンコーディングシナリオは、以下を含むことが可能である。
Figure 2021177442
いくつかの例では、本開示の態様によって説明されているように、セルにアクセスするときに、最も重要なビットは、任意の他の動作が実施される前に、１つまたは複数の動作（たとえば、ライトバック、リフレッシュ）に関して、即座にまたは瞬間的に利用可能であることが可能であり（たとえば、２つのセルのうちの１つが、誘電体充電された状態にあるときに）、また、最も重要なビットは、他の動作が実施されている間に、出力または移送され得る。場合によっては、センスコンポーネント（たとえば、センス増幅器）が活性化されるとすぐに、最も重要なビットが、即座に、容易に、または瞬間的に、利用可能であることが可能である。
場合によっては、ワードラインが非活性化され得、それは、センスコンポーネントが絶縁されている間に行われることが可能である。次いで、場合によっては、ターゲットディジットは、アイソレータから分離された（たとえば、アイソレータの外側にある）グランドへ事前充電され得る。場合によっては、この事前充電は、１つまたは複数のイコライザまたはＬＥＱデバイス（たとえば、イコライザ５３５）によって実施され得る。アイソレータに対するイコライザのこの位置決めは、メモリセルの分極に関連付けられる電荷を移送するための活性化のために、動作がディジットラインを準備すると同時に、絶縁されたセンスコンポーネントを介して実施されるセンシング動作を可能にすることができる。
場合によっては、次いで、セルプレートは、第１の電圧（たとえば、ＶＭＳＡ／２）から、より高い第２の電圧（たとえば、ＶＭＳＡ）へ、活性化され得る（たとえば、発火される）。イコライザが１つまたは複数のディジットを基準電圧（たとえば、グランド）へ保持するかまたはバイアシングする間に、セルプレートを活性化させることが実施され得る。場合によっては、このようにセルプレートを活性化させることは、第２の電荷を増加させることが可能であり、第２の電荷は、強誘電体メモリセルから出力されることとなる。代替的に、場合によっては、セルプレート電圧は、第２の電荷に関連する動作の間にＶＭＳＡ／２に維持され得、複数のセルプレートは、一緒に接続されるかまたは「結び付け」られ得、それは、なかでも、セルプレートノイズを低減させることが可能である。
場合によっては、センスコンポーネントは非活性化され得、センスコンポーネントは絶縁解除され得（たとえば、再び取り付けられる）、また、１つのイコライザ（たとえば、ターゲット関連のＬＥＱ）も非活性化され得る。それに加えて、ワードラインは、第２の時間に活性化され得、基準電圧は、基準ディジット電圧へ駆動され得る。
代替的に、場合によっては、セルプレートがＶＭＳＡ／２からＶＭＳＡへ駆動され、セルプレートがグランドを基準とされる場合には、セルプレートは、ＶＭＳＡからＶＭＳＡ／２へパルス状に戻され得、ＶＭＳＡ／２におけるまたはおおよそＶＭＳＡ／２における基準が使用され得る。場合によっては、この代替的な動作は、電圧をグランドへ戻すように駆動する必要なしに、ＶＭＳＡ／２の基準電圧を使用することを可能にすることができ、それは、電力を節約し、他の利点を提供する。
場合によっては、第２の時間にディジットラインを活性化させることは、強誘電体メモリセル（たとえば、メモリセル１０５−ｂ）の分極に関連付けられる第２の電荷が、メモリセルからターゲットディジットラインの上へ移送されること、および、センスコンポーネントによって受け取られることを少なくとも部分的に引き起こすことが可能である。次いで、場合によっては、センスコンポーネントは、第２の時間に活性化され（たとえば、発火され）、センス増幅器ノードに関連するディジットを分離することが可能である。結果として、第１の極性（たとえば、マイナスの）を備えた分極関連の電荷を有するディジットは、ディジットライン電圧を第１の値（たとえば、ＶＭＳＡ）へ駆動することとなり、第２の極性（たとえば、プラスの）を備えた分極関連の電荷を有するディジットは、ディジットライン電圧を第２の値（たとえば、グランド）へ駆動することとなる。
いくつかの例では、セルプレート電圧がＶＭＳＡ／２においてまたはＶＭＳＡ／２の近くに保持されていたとすれば（上記に説明されているように）、メモリセルからターゲットディジットラインの上へ移送されている分極電荷は、メモリセルの分極を再記憶していることとなる。しかし、セルプレートがＶＭＳＡへ駆動されたとすれば（上記に説明されているように）、いくつかのメモリロジック状態または値が、再記憶された可能性があり、他のものは、再記憶されなかった可能性がある。１つの例として、セルプレートがＶＭＳＡへ駆動されたとすれば、分極関連の電荷に関連する第１の記憶されたロジカル状態または値（たとえば、１）に対応する分極は、再記憶された可能性があるが、分極関連の電荷に関連する第２の記憶されたロジカル状態または値（たとえば、ロジック値０、３つ以上の可能な値のうちの第１の事前定義されたロジック値）に対応する分極は、再記憶されなかった可能性がある。および、場合によっては、第２の記憶されたロジカル状態または値に対応する分極を再記憶またはライトバックするために、第１の値から第２の値へ（たとえば、ＶＭＳＡからグランドへ）、次いで、中間値（たとえば、ＶＭＳＡ／２）へ電圧を駆動するセルプレート電圧パルスは、第２の記憶されたロジカル状態または値の分極を再記憶またはライトバックすることが可能である。本開示の態様によれば、１つまたは複数の書き込み動作が、関連の期間の間に行われることが可能である。たとえば、場合によっては、第１の電荷（たとえば、誘電体電荷）に関連付けられる情報、および、第２の電荷（たとえば、分極関連の電荷）に関連付けられる情報は、オリジナルメモリセルへ（および／または、場合によっては、別のメモリセルへ）それぞれライトバックされ得る。これらの書き込み動作は、同時に、直列に、連続的に、並列に、重なり合う期間の間に、または、なんらかの他の関係に基づいて行われることが可能である。場合によっては、第１の電荷または第２の電荷のうちの少なくとも１つがメモリセルへライトバックされるかは、キャパシタの放電された状態に依存することが可能である。いくつかの例では、キャパシタが放電される場合には、電荷のライトバック動作が行われることが可能である。他の動作では、キャパシタが放電されない場合には、電荷のライトバック動作が行われないことが可能である。代替的にまたは追加的に、所定の期間が経過したが、キャパシタが放電されない場合には、電荷のライトバック動作が、キャパシタをリフレッシュするために行われることが可能である。
場合によっては、事前充電動作の前に、第１の電荷を保持または蓄積するラッチは、第１の電荷の極性に依存する電圧レベルへターゲットディジットを駆動するように活性化され得る。たとえば、第１の電荷を保持または蓄積するラッチは、第１の電荷の第１の極性（たとえば、プラスの）に基づいて、より高い第１の電圧レベル（たとえば、ＶＭＳＡ／２）へターゲットディジットを駆動するように活性化され得る。代替的に、第１の電荷を保持または蓄積するラッチは、第１の電荷の第１の極性（たとえば、マイナスの）に基づいて、より低い第２の電圧レベル（たとえば、グランド）へターゲットディジットを駆動するように活性化され得る。
次いで、第１の電荷および第２の電荷のそれぞれがメモリセルに再蓄積またはライトバックされた後に、ワードラインが非活性化され得、ディジットラインは、同様のまたは同じ電圧値またはレベル（たとえば、ＶＭＳＡ／２）へ持って行かれ得る。場合によっては、書き込み動作は、メモリセルの分極状態、誘電体状態、またはその両方を設定することに基づくことが可能であり、または、セルまたはコンポーネント選択を使用して１つまたは複数のディジットをフリップさせることによることが可能である。
いくつかの例では、電子メモリ装置は、本開示の中の他の図および説明のなかでも、図５を参照して説明されている。いくつかの例では、この装置は、誘電体電荷および分極電荷を蓄積するための強誘電体キャパシタと、ディジットラインを介して強誘電体キャパシタと電子的に通信しているセンス増幅器と、誘電体電荷を蓄積するためのラッチとを含むことが可能であり、ラッチは、センス増幅器と電子的に通信している。他の例では、この装置は、他のコンポーネントを含むことが可能であるか、または、これらのエレメントのうちのいくつかを省略することが可能である。場合によっては、装置は、ディジットラインとセンス増幅器との間の電子通信経路の中に位置決めされている少なくとも１つのイコライザを含むことが可能である。
場合によっては、装置は、ディジットラインとセンス増幅器との間の電子通信経路の中に位置決めされている少なくとも１つのアイソレータを含むことが可能である。場合によっては、少なくとも１つのイコライザおよび少なくとも１つのアイソレータは、互いに独立して動作するように構成されている。他の場合には、少なくとも１つのイコライザおよび少なくとも１つのアイソレータは、互いに依存して動作するように構成されている。
図６は、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作をサポートするシステム６００を図示している。システム６００は、デバイス６０５を含み、デバイス６０５は、プリント回路基板であるかまたはプリント回路基板を含むことが可能であり、さまざまなコンポーネントを接続するかまたは物理的にサポートするようになっている。デバイス６０５は、メモリアレイ１００−ｂを含み、メモリアレイ１００−ｂは、図１および図５を参照して説明されているメモリアレイ１００の例であることが可能である。さまざまな例では、デバイス６０５は、コンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、モバイルフォン、ウェアラブルデバイス（たとえば、スマートウォッチ、心拍数モニター）、または、別のタイプのポータブル電子デバイスなどであることが可能である。メモリアレイ１００−ｂは、メモリコントローラ１４０−ｂおよび１つまたは複数のメモリセル１０５−ｃを含有することが可能であり、それらは、図１および図５を参照して説明されているメモリコントローラ１４０の例、ならびに、図１、図２、および図５を参照して説明されているメモリセル１０５の例であることが可能である。また、デバイス６０５は、プロセッサ６１０、ＢＩＯＳコンポーネント６１５、１つまたは複数の周辺コンポーネント６２０、および入力／出力制御コンポーネント６２５を含むことが可能である。デバイス６０５のコンポーネントは、バス６３０を通して互いに電子的に通信していることが可能である。
プロセッサ６１０は、メモリコントローラ１４０−ｂを通してメモリアレイ１００−ｂを動作させるように構成され得る。場合によっては、プロセッサ６１０は、図１および図５を参照して説明されているメモリコントローラ１４０または１４０−ａの機能を果たすことが可能である。他の場合には、メモリコントローラ１４０−ｂは、プロセッサ６１０の中へ一体化され得る。プロセッサ６１０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、もしくは、他のプログラマブルロジックデバイス、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェアコンポーネントであることが可能であり、または、それは、これらのタイプのコンポーネントの組み合わせであることが可能であり、プロセッサ６１０は、本明細書で説明されているさまざまな機能を果たすことが可能であり、それは、強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作を開始させるかまたは促進させる、少なくともいくつかの動作を含む。プロセッサ６１０は、たとえば、メモリアレイ１００−ｂの中に記憶されているコンピュータ可読のインストラクションを実行し、デバイス６０５にさまざまな機能またはタスクを果たさせるように構成され得る。
ＢＩＯＳコンポーネント６１５は、ファームウェアとして動作させられるベーシック入力／出力システム（ＢＩＯＳ）を含むソフトウェアコンポーネントであることが可能であり、それは、システム６００のさまざまなハードウェアコンポーネントを初期化および走らせることが可能である。また、ＢＩＯＳコンポーネント６１５は、プロセッサ６１０とさまざまなコンポーネント、たとえば、周辺コンポーネント６２０、入力／出力制御コンポーネント６２５などとの間のデータフローを管理することが可能である。ＢＩＯＳコンポーネント６１５は、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、または、任意の他の不揮発性のメモリの中に記憶されたプログラムまたはソフトウェアを含むことが可能である。
１つまたは複数の周辺コンポーネント６２０のそれぞれは、任意の入力もしくは出力デバイス、または、そのようなデバイスのためのインターフェース（それは、デバイス６０５の中へ一体化されている）であることが可能である。例は、ディスクコントローラ、サウンドコントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、シリアルポートもしくはパラレルポート、または、周辺カードスロット、たとえば、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）もしくはアクセラレイテッドグラフィックスポート（ＡＧＰ）スロットなどを含むことが可能である。
入力／出力制御コンポーネント６２５は、プロセッサ６１０と１つまたは複数の周辺コンポーネント６２０、入力デバイス６３５、または出力デバイス６４０との間のデータ通信を管理することが可能である。また、入力／出力制御コンポーネント６２５は、デバイス６０５の中へ一体化されていない周辺機器を管理することが可能である。場合によっては、入力／出力制御コンポーネント６２５は、外部周辺機器への物理的な接続またはポートを表すことが可能である。
入力６３５は、デバイス６０５の外部にあるデバイスまたは信号を表すことが可能であり、それは、デバイス６０５またはそのコンポーネントへの入力を提供する。これは、ユーザーインターフェース、または、他のデバイスとのインターフェース、もしくは、他のデバイス間のインターフェースを含むことが可能である。場合によっては、入力６３５は、１つもしくは複数の周辺コンポーネント６２０を介してデバイス６０５とインターフェース接続する周辺機器であることが可能であり、または、入力／出力制御コンポーネント６２５によって管理され得る。
出力６４０は、デバイス６０５または任意のそのコンポーネントから出力を受け取るように構成されている、デバイス６０５の外部にあるデバイスまたは信号を表すことが可能である。出力６４０の例は、ディスプレイ、オーディオスピーカ、プリンティングデバイス、別のプロセッサ、またはプリント回路基板などを含むことが可能である。場合によっては、出力６４０は、周辺コンポーネント６２０を介してデバイス６０５とインターフェース接続する周辺機器であることが可能であり、または、入力／出力制御コンポーネント６２５によって管理され得る。
メモリコントローラ１４０−ｂ、デバイス６０５、およびメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路から構成され得る。これは、さまざまな回路エレメント、たとえば、導電ライン、トランジスタ、キャパシタ、インダクター、抵抗器、増幅器、または、他のアクティブエレメントもしくはインアクティブエレメントを含むことが可能であり、それは、本明細書で説明されている機能を実施するように構成されている。
いくつかの例では、メモリアレイ１００−ｂは、強誘電体メモリセルと電子的に通信しているワードラインを活性化させ、ディジットラインを介して強誘電体メモリセルと電子的に通信しているセンス増幅器に誘電体電荷を移送するための手段を含むことが可能である。いくつかの例では、メモリアレイ１００−ｂは、センス増幅器を絶縁するための手段を含むことが可能である。いくつかの例では、メモリアレイ１００−ｂは、ワードラインを非活性化させるための手段を含むことが可能である。いくつかの例では、メモリアレイ１００−ｂは、第１の時間にセンス増幅器を活性化させるための手段を含むことが可能である。いくつかの例では、メモリアレイ１００−ｂは、ワードラインを活性化させ、センス増幅器へ分極電荷を移送するための手段を含むことが可能である。いくつかの例では、メモリアレイ１００−ｂは、第２の時間にセンス増幅器を活性化させるための手段を含むことが可能である。
いくつかの例では、メモリアレイ１００−ｂは、ラッチの中の誘電体電荷のストレージを開始させるための手段を含むことが可能であり、ラッチは、センス増幅器と電子的に通信している。いくつかの例では、メモリアレイ１００−ｂは、誘電体電荷もしくは分極電荷、またはその両方に少なくとも部分的に基づいて、強誘電体メモリセルへのライトバック動作を開始させるための手段を含むことが可能である。
いくつかの例では、メモリアレイ１００−ｂは、センス増幅器もしくはラッチ、またはその両方の中に位置付けされている電荷に少なくとも部分的に基づいて、強誘電体メモリセルへのライトバック動作を開始させるための手段を含むことが可能である。いくつかの例では、メモリアレイ１００−ｂは、第２の時間にセンス増幅器を活性化させる前に、強誘電体メモリセルに誘電体電荷を書き込むための手段を含むことが可能である。
いくつかの例では、メモリアレイ１００−ｂは、第１の期間の間に第１の電荷の受け取りを開始させるための手段を含むことが可能である。いくつかの例では、メモリアレイ１００−ｂは、第２の期間の間に第２の電荷の受け取りを開始させるための手段を含むことが可能であり、第１の期間は、第２の期間と重なり合っている。
図７は、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための方法７００を図示するフローチャートを示している。方法７００の動作は、図１、図５、および図６を参照して説明されているような、メモリアレイ１００によって実装され得る。たとえば、方法７００の動作は、図１および図５を参照して説明されているようなメモリコントローラ１４０によって実施され得る。いくつかの例では、メモリコントローラ１４０は、１組のコードを実行し、メモリアレイ１００の機能的エレメントを制御し、下記に説明されている機能を果たすことが可能である。追加的にまたは代替的に、メモリコントローラ１４０は、特殊用途のハードウェアを使用して、下記に説明されている機能を果たすことが可能である。
ブロック７０５において、方法は、図１〜図６を参照して説明されているように、センス増幅器において、強誘電体メモリセルの誘電体に関連付けられる第１の電荷を受け取ることを含むことが可能である。いくつかの例では、１つまたは複数の回路コンポーネントを開始させることは、メモリセルから第１の電荷（たとえば、キャパシタの誘電体コンポーネントに関連する電荷）を移送することが可能である。この移送は、第１の電荷の移送の後に、別個の第２の電荷がメモリセルの中に蓄積されている間に行われることが可能である。場合によっては、ワードラインは、単独で、または、他のコンポーネントと組み合わせて、メモリセルから第１の電荷を移送するように活性化され得、第１の電荷は、センスコンポーネント（たとえば、センス増幅器）において受け取られ得る。特定の例では、ブロック７０５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック７１０において、方法は、図１〜図６を参照して説明されているように、第１の時間においてセンス増幅器を活性化させることを含むことが可能である。場合によっては、センスコンポーネントは、メモリセルの誘電体に関連付けられる第１の電荷を受け取ることが可能であり、センス増幅器は、第１の時間において第１の電荷をセンシングするように活性化され得る。この第１の時間は、メモリセルの誘電体に関連付けられる電荷がセンシングコンポーネントによって受け取られた後に、起こることが可能である。いくつかの例では、第１の時間においてセンス増幅器を活性化させた後に、センシングされた第１の電荷は、センスコンポーネント自身の中に、または、センスコンポーネントと通信しているコンポーネントの中に蓄積され得る。場合によっては、センシングされた第１の電荷は、センスコンポーネントの中に含まれているか、または、センスコンポーネントと電子的に通信している、１つまたは複数のラッチの中に蓄積され得る。特定の例では、ブロック７１０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック７１５において、方法は、図１〜図６を参照して説明されているように、センス増幅器において、強誘電体メモリセルの分極に関連付けられる第２の電荷を受け取ることを含むことが可能である。また、センシングは、メモリセル１０５−ａから第２の電荷を移送するために１つまたは複数の回路コンポーネントを開始させることに基づくことが可能である。場合によっては、メモリセルからの第２の電荷の移送、および、センスコンポーネントによる受け取りは、メモリセルからの第１の電荷の移送の後に行われることが可能である。場合によっては、メモリセルからの第２の電荷の移送、および、センスコンポーネントによる受け取りは、第１の電荷が１つまたは複数の回路コンポーネントの中に蓄積されている間に行われることが可能である。場合によっては、ワードラインは、メモリセルからセンスコンポーネント（たとえば、センス増幅器）へ第２の電荷を移送するように活性化され得る。特定の例では、ブロック７１５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック７２０において、方法は、図１〜図６を参照して説明されているように、第１の時間の後の第２の時間においてセンス増幅器を活性化させることを含むことが可能である。場合によっては、センスコンポーネントは、メモリセルの分極デバイスに関連付けられる第２の電荷を受け取ることが可能であり、センス増幅器は、第２の時間において第２の電荷をセンシングするように活性化され得る。いくつかの例では、第２の時間においてセンス増幅器を活性化させた後に、センシングされた第２の電荷は、センスコンポーネント自身の中に、または、センスコンポーネントと電子的に通信しているコンポーネントの中に蓄積され得る。
場合によっては、センシングされた第２の電荷は、センスコンポーネントの中に含まれているか、または、センスコンポーネントと電子的に通信している、１つまたは複数のラッチの中に蓄積され得る。代替的に、場合によっては、第２の電荷は、蓄積されなくてもよく、１つまたは複数のメモリセルに書き込まれるかまたは書き換えられ得る。たとえば、第１の電荷（たとえば、強誘電体メモリの誘電体に関連付けられる）は蓄積され得るが、第２の電荷は蓄積されなくてもよい。その代わりに、第２の電荷は、メモリセルに自動的に書き込まれ得、メモリセルは、第２の電荷がそこから移送されたメモリセルを含む。
場合によっては、第２の電荷がメモリセルに自動的に書き込まれるか（または書き込まれないか）は、１つまたは複数の他の電圧と比較されたセルプレートの電圧の値に基づくことが可能である。場合によっては、第２の電荷をメモリセルに書き込むことは、セルプレートパルス（たとえば、センスコンポーネント電圧から、グランドへの、および、センスコンポーネント電圧の半分などのような中間電圧への、パルス）に基づくことが可能である。場合によっては、第２の電荷が自動的に書き込まれた（たとえば、再蓄積された）かどうかは、メモリ値または状態に基づくことが可能である。
たとえば、セルプレート電圧に基づいて、１の値を有するメモリセルの分極は、自動的に再記憶されるかまたは書き換えられ得、一方、０の値を有するメモリセルの分極は、自動的に再記憶されなくてもまたは書き換えられなくてもよい。特定の例では、ブロック７２０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
場合によっては、方法および動作は、２つの別個のメモリセルに関連する動作に関連することが可能である。いくつかの例では、これらの動作は、同時に、重なり合う期間の間に、直列に、別々の時間において、他の関係に基づいて、または、いくつかの組み合わせで実施され得る。そのうえ、第１のメモリセルを参照して本開示において説明されている動作および態様は、また、２つ以上のメモリセルを参照する動作にも該当し、本開示の態様のこの拡張が企図されている。場合によっては、第１のメモリ装置は、第２の強誘電体メモリセルの誘電体および／または分極に関連付けられる１つまたは複数の電荷を受け取ることが可能である。場合によっては、誘電体および／または分極に関連付けられる１つまたは複数の電荷は、第１のコンポーネントによって受け取られ得る。このコンポーネントの例は、それに限定されないが、第２のセンス増幅器を含むことが可能である。誘電体および／または分極に関連付けられる１つまたは複数の電荷を受け取った後に、第２のセンス増幅器が活性化され得る。（たとえば、第２の強誘電体メモリセルの）第２のセンス増幅器を活性化させた後に、第２のメモリセルは、第２のセンス増幅器を活性化させることに少なくとも部分的に基づいて、第２の強誘電体メモリセルの中に記憶されている情報を出力することが可能である。この出力されたまたは移送された情報は、第１のメモリセルのコンポーネント（または、アレイ、装置、もしくはシステムの別のデバイスもしくはコンポーネント）によって受け取られ得、１つまたは複数の動作が実施され得る。
装置が説明されている。いくつかの例では、装置は、センス増幅器において、強誘電体メモリセルの誘電体に関連付けられる第１の電荷を受け取るための手段と、第１の時間においてセンス増幅器を活性化させるための手段と、センス増幅器において、強誘電体メモリセルの分極に関連付けられる第２の電荷を受け取るための手段と、第１の時間の後の第２の時間においてセンス増幅器を活性化させるための手段とを含むことが可能である。いくつかの例では、第１の電荷を受け取ることは、第１の期間の間に行われることが可能であり、第２の電荷を受け取ることは、第２の期間の間におこることが可能であり、第１の期間は、第２の期間と重なり合っている。いくつかの例では、第１の電荷は、第１の極性を有することが可能であり、第２の電荷は、第１の電荷の反対の第２の極性を有することが可能である。いくつかの例では、第１の電荷および第２の電荷は、同じ極性を有することが可能である。
いくつかの例では、装置は、第１の電荷を受け取った後に、センス増幅器を絶縁するための手段を含むことが可能である。いくつかの例では、装置は、ワードラインを活性化させ、センス増幅器において第１の電荷を受け取ることを少なくとも部分的に開始させるための手段を含むことが可能である。いくつかの例では、装置は、第１の時間においてセンス増幅器を活性化させることに基づいて、ラッチにおいて第１の電荷を蓄積するための手段を含むことが可能である。いくつかの例では、装置は、第２の時間にセンス増幅器を活性化した後に、第１の電荷を強誘電体メモリセルに書き込むための手段を含むことが可能である。いくつかの例では、装置は、第１の時間にセンス増幅器を活性化させることに基づいて、強誘電体メモリセルの中に記憶されている情報を出力するための手段を含むことが可能であり、情報を出力することは、第２の電荷を受け取ることと重なり合っている。
いくつかの例では、装置は、第２の時間にセンス増幅器を活性化させる前に、第１の電荷を強誘電体メモリセルに書き込むための手段を含むことが可能である。いくつかの例では、装置は、第２のセンス増幅器において、第２の強誘電体メモリセルの誘電体に関連付けられる電荷を受け取るための手段と、第２のセンス増幅器を活性化させるための手段と、第２のセンス増幅器を活性化させることに基づいて、第２の強誘電体メモリセルの中に記憶されている情報を出力するための手段とを含むことが可能である。
いくつかの例では、装置は、第１の時間においてセンス増幅器を活性化した後に、ワードラインを非活性化させるための手段と、少なくとも１つのイコライザを使用してターゲットディジットラインを事前充電するための手段とを含むことが可能である。いくつかの例では、装置は、センス増幅器を非活性化させるための手段と、ディジットラインからセンス増幅器を絶縁解除するための手段と、ワードラインを活性化させ、センス増幅器において第２の電荷を受け取ることを少なくとも部分的に開始させるための手段とを含むことが可能である。いくつかの例では、センス増幅器を絶縁した後に、センス増幅器を活性化させるための手段は、センス増幅器の中のディジットライン間の電圧差を増加させるための手段を含むことが可能である。
いくつかの例では、装置は、センス増幅器第２の時間において活性化されているときに、セルプレートの電圧がセンス増幅器の基準電圧以下であるかどうかを決定するための手段と、決定に基づいて、第２の時間の後に強誘電体メモリセルに第２の電荷を書き込むための手段とを含むことが可能である。いくつかの例では、装置は、第２の時間の後に強誘電体メモリセルに第１の電荷を書き込むための手段を含むことが可能である。いくつかの例では、装置は、第１の期間の間に第１の電荷を書き込むための手段と、第１の期間と重なり合う第２の期間の間に、第２の電荷を書き込むための手段とを含むことが可能である。
図８は、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための方法８００を図示するフローチャートを示している。方法８００の動作は、図１、図５、および図６を参照して説明されているような、メモリアレイ１００によって実装され得る。たとえば、方法８００の動作は、図１および図５を参照して説明されているようなメモリコントローラ１４０によって実施され得る。いくつかの例では、メモリコントローラ１４０は、１組のコードを実行し、メモリアレイ１００の機能的エレメントを制御し、下記に説明されている機能を果たすことが可能である。追加的にまたは代替的に、メモリコントローラ１４０は、特殊用途のハードウェアを使用して、下記に説明されている機能を果たすことが可能である。
ブロック８０５において、方法は、図１〜図６を参照して説明されているように、センス増幅器において、強誘電体メモリセルの誘電体に関連付けられる第１の電荷を受け取ることを含むことが可能である。特定の例では、ブロック８０５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。場合によっては、強誘電体メモリセルから１つまたは複数の他のコンポーネント（たとえば、センスコンポーネント）へ第１の電荷を移送することに基づいて、キャパシタまたはストレージエレメントは、誘電的に充電され得、その電荷は、（たとえば、キャパシタがバイアシングされた後に１つまたは複数の方法を使用してキャパシタを絶縁することに基づいて）維持され得る。いくつかの例では、キャパシタが他のコンポーネントまたはエレメントから絶縁されているので、キャパシタは、（たとえば、ＤＲＡＭタイプの挙動と同様に）電荷の漏洩のみに基づいて放電することが可能である。他の例では、強誘電体メモリセルから１つまたは複数の他のコンポーネント（たとえば、センスコンポーネント）へ第１の電荷を移送することに基づいて、キャパシタまたはストレージエレメントは、（書き込み（プログラミング）動作の一部として）誘電的に放電され得る。２つの可能な状態の間の差（誘電体充電された状態と誘電体放電された状態との間の差）は、キャパシタが放電されているか（たとえば、誘電体電荷を除去する）または放電されていないか（たとえば、誘電体電荷を残している）に基づくことが可能である。誘電体電荷が初期に放電されていない場合には（たとえば、意図的な動作に基づいて）、セルは、メモリの揮発性の性質に起因して、放電された状態へゆっくりとリークすることが可能である。場合によっては、および、本開示の態様に説明されているように、セルは、放電された状態に到達する前に、（たとえば、センシングの後に、所定の期間の後に、１つまたは複数の動作に基づいて、自動的にまたは即座に）リフレッシュされ得る。
ブロック８１０において、方法は、第１の電荷を受け取った後に、センス増幅器を絶縁することを含むことが可能である。場合によっては、センス増幅器は、なかでも図３および図６を参照して説明されているように、センスコンポーネントであるか、または、センスコンポーネントの一部として含まれ得る。場合によっては、センス増幅器を絶縁することは、絶縁コンポーネントがセンス増幅器への電子フローを防止することを可能にすることを含むことが可能である。場合によっては、センス増幅器を絶縁することは、スイッチまたは別のコンポーネントを介してオープン回路を生成させることを含むことが可能である。センス増幅器のこの絶縁は、第１の電荷の移送の後の時間に基づいて、センスコンポーネントにおいて第１の電荷を受け取った後の時間に基づいて、１つもしくは複数の他のコンポーネントからの信号、なんらかの組み合わせ、または、他の情報もしくは動作に基づいて、実施され得る。特定の例では、ブロック８１０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック８１５において、方法は、図１〜図６を参照して説明されているように、第１の時間においてセンス増幅器を活性化させることを含むことが可能である。特定の例では、ブロック８１５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック８２０において、方法は、センス増幅器を非活性化させることと、ディジットライン（それは、ワードラインを間接的に絶縁することが可能である）からセンス増幅器を絶縁解除することと、ワードラインを活性化させ、センス増幅器において第２の電荷を受け取ることを開始させることとを含むことが可能である。いくつかの例では、第１の電荷を受け取り、およびセンスコンポーネントを使用して第１の電荷をセンシングした後に、センスコンポーネント（たとえば、センス増幅器が非活性化され得る）が読み出しまたはセンシングを停止する。これは、センスコンポーネントまたは別のコンポーネントの中の第１の電荷に基づいて、第１の電荷または電荷を蓄積またはラッチングすることに基づくことが可能である。場合によっては、センス増幅器は、ワードラインから絶縁解除され得る。これは、場合によっては、センス増幅器を非活性化させることに基づいて、または、少なくともセンス増幅器が非活性化された後に、行われることが可能である。
代替的に、センス増幅器は絶縁解除され得、センス増幅器を非活性化させることは、絶縁解除に基づくことが可能である。場合によっては、センス増幅器を絶縁解除することは、電子がセンスアンプへ現在流れることができるように、電子フローを可能にすることを含むことが可能である。場合によっては、センス増幅器を絶縁解除する期間または別の条件に基づいて、ワードラインが活性化され、センス増幅器への第２の電荷の移送、および、センス増幅器における第２の電荷の受け取りを開始させる。ワードラインを活性化させることは、場合によっては、メモリセル自身または別の場所から電荷を移送するために、ワードラインを活性化させることを含むことが可能である。場合によっては、第２の電荷を受け取ることを開始させるために、ワードラインを活性化させることは、所与の読み出し動作、所与のサイクル、または他の期間の間の、ワードラインの第２の活性化であることが可能である。特定の例では、ブロック８２０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック８２５において、方法は、図１〜図６を参照して説明されているように、センス増幅器において、強誘電体メモリセルの分極に関連付けられる第２の電荷を受け取ることを含むことが可能である。特定の例では、ブロック８２５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック８３０において、方法は、図１〜図６を参照して説明されているように、第１の時間の後の第２の時間において、センス増幅器を活性化させることを含むことが可能である。特定の例では、ブロック８３０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
場合によっては、なかでも図７および図８に説明されているものに関連する追加的な動作が実施され得る。たとえば、方法は、センス増幅器において第１の電荷を受け取ることを少なくとも部分的に開始させるために、ワードラインを活性化させることを含むことが可能である。場合によっては、方法は、第１の時間においてセンス増幅器を活性化させることに少なくとも部分的に基づいて、ラッチにおいて第１の電荷を蓄積することを含むことが可能である。場合によっては、また、方法は、第２の時間においてセンス増幅器を活性化させた後に、強誘電体メモリセルに第１の電荷を書き込むことを含むことが可能である。場合によっては、強誘電体メモリセルに第１の電荷を書き込むことに基づいて、キャパシタまたはストレージエレメントは、（たとえば、キャパシタがバイアシングされた後に１つまたは複数の方法を使用してキャパシタを絶縁することに基づいて）誘電的に充電され得る。いくつかの例では、キャパシタが他のコンポーネントまたはエレメントから絶縁されているので、キャパシタは、電荷の漏洩のみに基づいて放電することが可能である。他の例では、強誘電体メモリセルに第１の電荷を書き込むことに基づいて、キャパシタまたはストレージエレメントは、（書き込み／プログラミング動作の一部として）誘電的に放電され得る。
場合によっては、第１の充電されたまたは放電された状態、（たとえば、誘電体に関連する）をセンシングすることによって、充電された状態または放電された状態に対応するロジック値（たとえば、値１、値０、他の値）が決定され得る。第１の充電されたまたは放電された状態に少なくとも部分的に基づいて、追加的なロジック値または追加的なビット情報が、状態の分極に基づいて決定され得る。１つの例として、放電された状態の場合には、追加的な（０．５ビット）情報が、放電された状態に関連する分極（＋／−）を読み出すことに基づいて決定され得る。いくつかの例では、第１の充電されたまたは放電された状態（たとえば、値１、値０、他の値）に関連する、センシングされたまたは決定されたロジック値が、移送されるかまたは出力され得る。場合によっては、この移送または出力は、１つまたは複数のその後の動作の間に、たとえば、ここで説明されているような分極情報または状態をセンシングまたは決定する間などに、行われることが可能である。場合によっては、この移送または出力は、本開示の態様によって説明されているように、その後の動作の間に行われることが可能である。
他の場合には、方法は、第１の時間においてセンス増幅器を活性化させた後に、ワードラインを非活性化させること、および、少なくとも１つのイコライザを使用してターゲットディジットラインを事前充電することを含むことが可能である。いくつかの例では、センス増幅器を絶縁した後にセンス増幅器を活性化させることは、センス増幅器の中のディジットライン間の電圧差を増加させることを含むことが可能である。特定の例では、第１の電荷は、第１の極性を有しており、第２の電荷は、第１の電荷の反対の第２の極性を有している。他の例では、第１の電荷および第２の電荷は、同じ極性を有している。
場合によっては、方法は、センス増幅器が第２の時間において活性化されているときに、セルプレートの電圧がセンス増幅器の基準電圧以下であるかどうかを決定することと、決定に少なくとも部分的に基づいて、第２の時間の後に強誘電体メモリセルに第２の電荷を書き込むこととを含むことが可能である。場合によっては、方法は、第２の時間の後に強誘電体メモリセルに第１の電荷を書き込むことを含むことが可能である。他の場合には、方法は、決定および／または他の動作に少なくとも部分的に基づいて、第２の時間の後に強誘電体メモリセルに第１の電荷を書き込むことを含むことが可能である。いくつかの例では、第１の電荷は、さまざまな値（たとえば、プラスの、ヌルなど）を有することが可能である。この値は、実施される動作の文脈に依存することが可能であり、それは、本開示の態様による他の例の中でも、たとえば、破壊読み出しおよびマイナスの分極の再記憶、または、プラスの分極状態の中の放電された誘電体状態の文脈を含む。
図９は、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための方法９００を図示するフローチャートを示している。方法９００の動作は、図１、図５、および図６を参照して説明されているような、メモリアレイ１００によって実装され得る。たとえば、方法９００の動作は、図１および図５を参照して説明されているようなメモリコントローラ１４０によって実施され得る。いくつかの例では、メモリコントローラ１４０は、１組のコードを実行し、メモリアレイ１００の機能的エレメントを制御し、下記に説明されている機能を果たすことが可能である。追加的にまたは代替的に、メモリコントローラ１４０は、特殊用途のハードウェアを使用して、下記に説明されている機能を果たすことが可能である。
ブロック９０５において、方法は、図１〜図６を参照して説明されているように、第１の時間にワードラインを活性化させることを含むことが可能である。場合によっては、この活性化させることは、メモリセルの誘電体に関連付けられる第１の電荷をセンスコンポーネントへ移送することを開始させることが可能である。特定の例では、ブロック９０５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック９１０において、方法は、図１〜図６を参照して説明されているように、ワードラインを活性化させた後に、ワードラインに電子的に通信しているセンス増幅器を絶縁することを含むことが可能である。場合によっては、この絶縁することは、センスコンポーネントの中に受け取られた、メモリの誘電体に関連付けられる電荷を、劣化から保存または保護することが可能である。また、場合によっては、この絶縁することは、絶縁されている１つまたは複数のコンポーネントの外部にあるコンポーネントの上で、または、そのコンポーネントによって、他の動作を実施することを促進させることが可能である。特定の例では、ブロック９１０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック９１５において、方法は、図１〜図６を参照して説明されているように、センス増幅器を絶縁した後に、センス増幅器を活性化させることを含むことが可能である。場合によっては、この活性化させることは、第１の電荷のセンシングおよびその後の捕獲を促進させることが可能である。特定の例では、ブロック９１５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック９２０において、方法は、図１〜図６を参照して説明されているように、センス増幅器から誘電体電荷を捕獲することを含むことが可能である。場合によっては、この捕獲することは、センス増幅器を活性化させることに基づくことが可能であり、また、ラッチによって促進させられるかまたは実施され得、ラッチは、センス増幅器から分離された状態になっていることが可能であり、または、センス増幅器と電子的に通信していることが可能である。特定の例では、ブロック９２０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック９２５において、方法は、図１〜図６を参照して説明されているように、第２の時間にワードラインを活性化させることを含むことが可能である。場合によっては、この活性化させることは、メモリセルの分極に関連付けられる第２の電荷をセンスコンポーネントへ移送することを開始させることが可能である。場合によっては、第２の電荷は、第１の電荷と同じ極性または異なる極性を有することが可能である。特定の例では、ブロック９２５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
装置が説明されている。いくつかの例では、装置は、第１の時間にワードラインを活性化させるための手段と、ワードラインを活性化させた後に、ワードラインと電子的に通信しているセンス増幅器を絶縁するための手段と、センス増幅器を絶縁した後に、センス増幅器を活性化させるための手段と、センス増幅器から誘電体電荷を捕獲するための手段と、第２の時間にワードラインを活性化させるための手段とを含むことが可能である。
いくつかの例では、装置は、第２の時間にワードライン活性化させた後に、第２の時間にセンス増幅器を活性化させるための手段を含むことが可能である。いくつかの例では、装置は、センス増幅器が絶縁されている間に、第１の時間の後にワードラインを非活性化させるための手段を含むことが可能である。いくつかの例では、装置は、第２の時間にワードラインを活性化させた後に、分極電荷を決定するための手段を含むことが可能である。
図１０は、本開示のさまざまな例による強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作のための方法１０００を図示するフローチャートを示している。方法１０００の動作は、図１、図５、および図６を参照して説明されているような、メモリアレイ１００によって実装され得る。たとえば、方法１０００の動作は、図１および図５を参照して説明されているようなメモリコントローラ１４０によって実施され得る。いくつかの例では、メモリコントローラ１４０は、１組のコードを実行し、メモリアレイ１００の機能的エレメントを制御し、下記に説明されている機能を果たすことが可能である。追加的にまたは代替的に、メモリコントローラ１４０は、特殊用途のハードウェアを使用して、下記に説明されている機能を果たすことが可能である。
ブロック１００５において、方法は、図１〜図６を参照して説明されているように、第１の時間にワードラインを活性化させることを含むことが可能である。特定の例では、ブロック１００５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック１０１０において、方法は、図１〜図６を参照して説明されているように、ワードラインを活性化させた後に、ワードラインに電子的に通信しているセンス増幅器を絶縁することを含むことが可能である。特定の例では、ブロック１０１０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック１０１５において、方法は、図１〜図６を参照して説明されているように、センス増幅器を絶縁した後にセンス増幅器を活性化させることと、センス増幅器が絶縁されている間に、第１の時間の後にワードラインを非活性化させることとを含むことが可能である。場合によっては、このワードラインを非活性化させることは、第１の電荷がセンス増幅器によって受け取られることに基づくことが可能であり、また、センス増幅器がワードラインから絶縁されていることに基づくことが可能である。この時間においてワードラインを非活性化させることは、他の動作が実施されることを可能にし、また、その後の時間にワードラインを活性化させることが他の動作を促進させることを可能にする。特定の例では、ブロック１０１５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック１０２０において、方法は、図１〜図６を参照して説明されているように、センス増幅器から誘電体電荷を捕獲することを含むことが可能である。場合によっては、誘電体電荷は、初期に、センスコンポーネントにおいて受け取られ得、また、場合によっては、それがセンシングされた後に、自動的にまたは即座に移送され得る。場合によっては、電荷（たとえば、誘電体電荷）は、場合によっては、強誘電体メモリセルの分極に関連付けられる第２の電荷が決定されるかもしくはセンシングされる前に、その間に、またはその後に、移送され得る。特定の例では、ブロック１０２０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック１０２５において、方法は、図１〜図６を参照して説明されているように、第２の時間にワードラインを活性化させることを含むことが可能である。特定の例では、ブロック１０２５の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
ブロック１０３０において、方法は、図１〜図６を参照して説明されているように、第２の時間にワードラインを活性化させた後に、第２の時間にセンス増幅器を活性化させることと、第２の時間にワードラインを活性化させた後に、分極電荷を決定することとを含むことが可能である。場合によっては、第２の時間にワードラインを活性化させた後に、第２の時間にセンス増幅器を活性化させることは、メモリセルに関連付けられる分極電荷などのような、第２の電荷のセンシングを促進させることが可能であり、第２の電荷は、センスコンポーネントへ移送された。場合によっては、第２の時間にワードラインを活性化させた後に、分極電荷を決定することは、センスコンポーネントの中で分極電荷をセンシングすることに基づくことが可能である。場合によっては、分極電荷は、自動的に再蓄積され得るか、もしくは、メモリセルにライトバックされ得、または、代替的に、１つまたは複数の動作に基づいて、再蓄積されるかもしくはライトバックされ得る。特定の例では、ブロック１０３０の動作は、図１〜図２および図４〜図６を参照して説明されているように、センス増幅器、ワードライン、またはキャパシタによって、実施されるかまたは促進させられ得る。
したがって、方法７００、８００、９００、および１０００は、強誘電体メモリセルを動作させる方法であることが可能であり、また、強誘電体メモリのためのマルチレベルアクセシング、センシング、および他の動作を提供することが可能である。方法７００、８００、９００、および１０００は、可能な実装形態を説明しており、また、動作およびステップは、再配置され得るか、または、その他の方法で修正され得、他の実装形態が可能であるようになっていることが留意されるべきである。いくつかの例では、方法７００、８００、９００、および１０００のうちの２つ以上からの特徴は、組み合わせられ得、または、それらの方法からの特徴は、省略されるか、並べ替えられるか、もしくは、その他の方法で修正され得る。
本明細書における説明は、例を提供しており、特許請求の範囲に記述された範囲、適用可能性、または例の限定ではない。本開示の範囲から逸脱することなく、考察されているエレメントの機能および配置に関して変更が行われ得る。さまざまな例は、必要に応じて、さまざまな手順またはコンポーネントを省略するか、置換するか、または追加することが可能である。また、いくつかの例に関して説明されている特徴は、他の例の中に組み合わせられ得る。
本明細書において記述されている説明は、添付の図面とともに、例示的な構成を説明しており、実装され得るかまたは特許請求の範囲の中にあるすべての例を表しているわけではない。本明細書で使用されているように、「例」、「例示的な」、および「実施形態」という用語は、「例、実例、または図示としての役割を果たしている」ことを意味しており、「好適である」または「他の例よりも有利である」ことは意味していない。詳細な説明は、説明されている技法の理解を提供する目的のために、具体的な詳細を含む。しかし、これらの技法は、これらの具体的な詳細なしに実践され得る。いくつかの場合では、周知の構造体およびデバイスは、説明されている例の概念を曖昧にすることを回避するために、ブロック図の形態で示されている。
添付の図において、同様のコンポーネントまたは特徴は、同じ参照ラベルを有している可能性がある。さらに、同じタイプのさまざまなコンポーネントは、ダッシュによる参照ラベル、および、同様のコンポーネントの間を区別する第２のラベルを続けることによって、区別され得る。第１の参照ラベルが明細書において使用されているときに、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの任意のものに適用可能である。
本明細書で説明されている情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明の全体を通して参照され得る、データ、インストラクション、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光学場もしくは光学粒子、または、それらの任意の組み合わせによって表され得る。いくつかの図面は、単一の信号として信号を図示している可能性がある。しかし、信号は、信号のバスを表している可能性があり、ここで、バスは、さまざまなビット幅を有することが可能であることが当業者によって理解されることとなる。
本明細書で使用されているように、「事実上のグランド」という用語は、おおよそゼロボルト（０Ｖ）の電圧に保持されているが、グランドと直接的に接続されていない、電気回路のノードを表している。したがって、事実上のグランドの電圧は、一時的に変動し、定常状態においておおよそ０Ｖに戻ることが可能である。事実上のグランドは、演算増幅器および抵抗器から構成される電圧分圧器などのような、さまざまな電子的な回路エレメントを使用して実装され得る。また、他の実装形態も可能である。「事実上グランドしている」または「事実上グランドされている」は、おおよそ０Ｖに接続されていることを意味している。
「電子通信」という用語は、コンポーネント間の電子フローをサポートする、コンポーネント間の関係を表している。これは、コンポーネント間の直接的な接続を含むことが可能であり、または、中間コンポーネントを含むことが可能である。電子通信中のコンポーネントは、（たとえば、励起された回路の中で）電子もしくは信号をアクティブに交換することが可能であり、または、（たとえば、励起されていない回路の中で）電子または信号をアクティブに交換しないことも可能であるが、回路が励起されると、電子または信号を交換するように構成されて動作可能であり得る。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続されている２つのコンポーネントは、スイッチの状態（すなわち、開または閉）にかかわらず、電子的に通信している。
「絶縁されている」という用語は、電子がそれらの間を現在流れることができない、コンポーネント間の関係を表している。コンポーネント同士は、それらの間にオープン回路が存在する場合には、互いから絶縁されている。たとえば、スイッチによって物理的に接続されている２つのコンポーネントは、スイッチが開いているときに、互いから絶縁され得る。
本明細書で使用されているように、「短絡」という用語は、対象の２つのコンポーネントの間の単一の媒介コンポーネントの活性化を介して、導電性経路がコンポーネント間に確立される、コンポーネント間の関係を表している。たとえば、第２のコンポーネントに対して短絡された第１のコンポーネントは、２つのコンポーネントの間のスイッチが閉じられているときに、第２のコンポーネントと電子を交換することが可能である。したがって、短絡は、電子的に通信しているコンポーネント（または、ライン）間の電荷のフローを可能にする動的な動作であることが可能である。
メモリアレイ１００を含む、本明細書で考察されているデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどのような、半導体基板の上に形成され得る。場合によっては、基板は、半導体ウエハーである。他の場合には、基板は、シリコン・オン・インシュレータ（ＳＯＩ）基板、たとえば、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイヤ（ＳＯＳ）など、または、別の基板の上の半導体材料のエピタキシャル層であることが可能である。基板または基板のサブ領域の導電性は、それに限定されないが、リン、ホウ素、またはヒ素を含む、さまざまな化学種を使用するドーピングを通して制御され得る。ドーピングは、イオン注入によって、または、任意の他のドーピング手段によって、基板の初期の形成または成長の間に実施され得る。
本明細書で考察されている１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことが可能であり、ソース、ドレイン、およびゲートを含む、３端子デバイスを含むことが可能である。端子は、たとえば金属などの導電材料を通して他の電子素子に接続され得る。ソースおよびドレインは、導電性であることが可能であり、高濃度にドープされた、たとえば、縮退した半導体領域を含むことが可能である。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分離され得る。チャネルがｎ−タイプである場合には（すなわち、大部分のキャリアが電子である）、ＦＥＴは、ｎ−タイプＦＥＴと称され得る。チャネルがｐ−タイプである場合には（すなわち、大部分のキャリアが正孔である）、ＦＥＴは、ｐ−タイプＦＥＴと称され得る。チャネルは、絶縁ゲート酸化膜によってキャップされ得る。チャネル導電性は、ゲートに電圧を印加することによって制御され得る。たとえば、プラスの電圧またはマイナスの電圧をそれぞれｎ−タイプＦＥＴまたはｐ−タイプＦＥＴに印加することは、チャネルが導電性になることを結果として生じさせることが可能である。トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されるときに、トランジスタは、「オン」になるかまたは「活性化され」得る。トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されるときに、トランジスタは、「オフ」になるかまたは「非活性化され」得る。
本明細書における開示に関連して説明されているさまざまな例示目的のブロック、コンポーネント、およびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ、または、他のプログラマブルロジックデバイス、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェアコンポーネント、または、本明細書で説明されている機能を果たすように設計されているそれらの任意の組み合わせによって、実装または実施され得る。汎用プロセッサは、マイクロプロセッサであることが可能であるが、代替例では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであることが可能である。また、プロセッサは、コンピューティングデバイスの組み合わせ（たとえば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアを併用する１つもしくは複数のマイクロプロセッサ、または、任意の他のそのような構成）として実装され得る。
本明細書で説明されている機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、または、それらの任意の組み合わせの中で実装され得る。プロセッサによって実行されるソフトウェアの中で実装される場合には、機能は、１つまたは複数のインストラクションまたはコードとして、コンピュータ可読の媒体の上に記憶され得るか、または、コンピュータ可読の媒体を経由して送信され得る。他の例および実装形態が、本開示の範囲および添付の特許請求の範囲の中にある。たとえば、ソフトウェアの性質に起因して、上記に説明されている機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、または、これらのいずれかの組み合わせを使用して実装され得る。また、機能を実装する特徴は、さまざまな位置において物理的に位置付けされ得、それは、機能の一部分が異なる物理的な場所で実装されるように分配されることを含む。また、本明細書で使用されているように（特許請求の範囲の中で使用されることを含む）、アイテムのリスト（たとえば、「の少なくとも１つ」または「のうちの１つまたは複数」などのような語句によって前置きされているアイテムのリスト）の中で使用されているような「または」は、包含的なリストを示しており、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するようになっている。
コンピュータ可読の媒体は、非一時的なコンピュータストレージ媒体および通信媒体の両方を含み、通信媒体は、１つの場所から別の場所へのコンピュータプログラムの移送を促進させる任意の媒体を含む。非一時的なストレージ媒体は、汎用または専用コンピュータによってアクセスされ得る任意の利用可能な媒体であることが可能である。例として、限定ではないが、非一時的なコンピュータ可読の媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、または、任意の他の非一時的な媒体を含むことが可能であり、任意の他の非一時的な媒体は、インストラクションまたはデータ構造体の形態の所望のプログラムコード手段を担持または記憶するために使用され得、また、汎用もしくは特殊用途のコンピュータ、または、汎用もしくは特殊用途のプロセッサによってアクセスされ得る。
また、任意の接続は、コンピュータ可読の媒体と適正に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタルサブスクライバライン（ＤＳＬ）、または、ワイヤレス技術、たとえば、赤外線、無線、およびマイクロ波などを使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合には、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタルサブスクライバライン（ＤＳＬ）、または、ワイヤレス技術、たとえば、赤外線、無線、およびマイクロ波などは、媒体の定義の中に含まれている。本明細書で使用されているように、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、ＣＤ、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピディスクおよびＢｌｕ−ｒａｙディスクを含み、ここで、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、一方、ディスク（ｄｉｓｃ）は、レーザによってデータを光学的に再生する。また、上記のものの組み合わせは、コンピュータ可読の媒体の範囲の中に含まれている。
本明細書における説明は、当業者が本開示を作製または使用することを可能にするために提供されている。本開示に対するさまざまな修正は、当業者に容易に明らかになることとなり、本明細書において定義されている基本的な原理は、本開示の範囲から逸脱することなく、他の変形例にも適用され得る。したがって、本開示は、本明細書で説明されている例および設計に限定されるべきではなく、本明細書で開示されている原理および新規な特徴と一貫する最も広い範囲に一致させられるべきである。

Claims (20)

  1. 第１の等化デバイス又は第２の等化デバイスの内の少なくとも１つの等化デバイスを非活性化することであって、前記第１の等化デバイスは第１のデジット線と結合され、前記第２の等化デバイスは第２のデジット線と結合され、前記少なくとも１つの等化デバイスを非活性化することは、前記第１のデジット線及び前記第２のデジット線を同じ第１の電圧にセットすることと関連付けられることと、
    前記第１のデジット線又は前記第２のデジット線と強誘電体メモリセルを結合するためにワード線を活性化することと、
    前記第１のデジット線又は前記第２のデジット線を介してセンスコンポーネントに電荷を転送することと、
    転送された前記電荷をセンシングするために前記センスコンポーネントの１つ以上のノードを活性化することと、
    前記１つ以上のノードを活性化することに少なくとも部分的に基づいて、転送された前記電荷と関連付けられた論理値を判定することと
    を含む、方法。
  2. 前記第１のデジット線、前記第２のデジット線、又は前記センスコンポーネントのノードの内の少なくとも１つの電圧をグランド電圧に減少させることによって、前記センスコンポーネントを絶縁解除すること
    を更に含む、請求項１に記載の方法。
  3. 前記ワード線を非活性化することを更に含み、前記ワード線を非活性化することは、前記第１のデジット線及び前記第２のデジット線を同じ前記第１の電圧にリセットすることと関連付けられる、
    請求項１に記載の方法。
  4. 転送された前記電荷をセンシングすることに少なくとも部分的に基づいてライトバック又はリフレッシュ動作を実施すること
    を更に含む、請求項１に記載の方法。
  5. 転送された前記電荷の極性に少なくとも部分的に基づいて書き込み動作を実施すること
    を更に含む、請求項１に記載の方法。
  6. 前記センスコンポーネントの前記１つ以上のノードを活性化することは、
    前記センスコンポーネントのノードの電圧を基準電圧又はグランド電圧に減少させること
    を更に含む、請求項１に記載の方法。
  7. 前記センスコンポーネントの前記１つ以上のノードを活性化することは、
    前記センスコンポーネントのノードの電圧をパワーレールの電圧に増加させること
    を更に含む、請求項１に記載の方法。
  8. 前記電荷を前記センスコンポーネントに転送することと重なる又は同時のタイムフレームの間に第２の電荷をセンシングすること
    を更に含む、請求項１に記載の方法。
  9. 転送される前記電荷は、前記強誘電体メモリセルの誘電体電荷又は分極電荷を含む、請求項１に記載の方法。
  10. 前記論理値は、転送された前記電荷の種類及び転送された前記電荷の極性に少なくとも部分的に基づいた論理値のセットの内の１つである、請求項１に記載の方法。
  11. 強誘電体メモリセルと、
    前記強誘電体メモリセルと選択的に結合可能な第１のデジット線及び第２のデジット線と、
    前記第１のデジット線及び前記第２のデジット線と結合されるセンスコンポーネントと、
    前記第１のデジット線、前記第２のデジット線、及び前記センスコンポーネントと結合されるコントローラであって、前記コントローラは、
    第１の等化デバイス又は第２の等化デバイスの内の少なくとも１つの等化デバイスを非活性化することであって、前記第１の等化デバイスは前記第１のデジット線と結合され、前記第２の等化デバイスは前記第２のデジット線と結合され、前記少なくとも１つの等化デバイスを非活性化することは、前記第１のデジット線及び前記第２のデジット線を同じ第１の電圧にセットすることと関連連付けられることと、
    前記第１のデジット線又は前記第２のデジット線と前記強誘電体メモリセルを結合するためにワード線を活性化することと、
    前記第１のデジット線又は前記第２のデジット線を介して前記センスコンポーネントに電荷を転送することと、
    転送された前記電荷をセンシングするために前記センスコンポーネントの１つ以上のノードを活性化することと、
    前記１つ以上のノードを活性化することに少なくとも部分的に基づいて、転送された前記電荷と関連付けられた論理値を判定することと
    を装置にさせるように動作可能である、前記コントローラと
    を含む、装置。
  12. 前記コントローラは、
    前記第１のデジット線、前記第２のデジット線、又は前記センスコンポーネントのノードの内の少なくとも１つの電圧をグランド電圧に減少させることによって、前記センスコンポーネントを絶縁解除すること
    を前記装置にさせるように更に動作可能である、請求項１１に記載の装置。
  13. 前記コントローラは、
    前記ワード線を非活性化することを前記装置にさせるように更に動作可能であり、前記ワード線を非活性化することは、前記第１のデジット線及び前記第２のデジット線を同じ前記第１の電圧にリセットすることと関連付けられる、
    請求項１１に記載の装置。
  14. 前記コントローラは、
    転送された前記電荷をセンシングすることに少なくとも部分的に基づいてライトバック又はリフレッシュ動作を実施すること
    を前記装置にさせるように更に動作可能である、請求項１１に記載の装置。
  15. 前記コントローラは、
    転送された前記電荷の極性に少なくとも部分的に基づいて書き込み動作を実施すること
    を前記装置にさせるように更に動作可能である、請求項１１に記載の装置。
  16. 前記センスノードの前記１つ以上のノードを活性化するために、前記コントローラは、
    前記センスコンポーネントのノードの電圧を基準電圧又はグランド電圧に減少させること
    を前記装置にさせるように更に動作可能である、請求項１１に記載の装置。
  17. 前記センスコンポーネントの前記１つ以上のノードを活性化するために、前記コントローラは、
    前記センスコンポーネントのノードの電圧をパワーレールの電圧に増加させること
    を前記装置にさせるように更に動作可能である、請求項１１に記載の装置。
  18. 前記コントローラは、
    前記電荷を前記センスコンポーネントに転送することと重なる又は同時のタイムフレームの間に第２の電荷をセンシングすること
    を前記装置にさせるように更に動作可能である、請求項１１に記載の装置。
  19. 前記論理値は、転送された前記電荷の種類及び転送された前記電荷の極性に少なくとも部分的に基づいた論理値のセットの内の１つである、請求項１に記載の方法。
  20. 強誘電体メモリセルと、
    前記強誘電体メモリセルと結合される第１のデジット線及び第２のデジット線と、
    前記第１のデジット線と結合される第１の等化デバイス、及び前記第２デジットと結合される第２の等化デバイスであって、前記第１の等化デバイス又は前記第２の等化デバイスの内の少なくとも１つの等化デバイスは、前記第１のデジット線及び前記第２のデジット線を同じ第１の電圧にセットするために非活性化されるように構成される、前記第１の等化デバイス及び前記第２の等化デバイスと、
    前記第１のデジット線又は前記第２のデジット線と前記強誘電体メモリセルを結合するように動作可能なワード線と、
    前記第１のデジット線及び前記第２のデジット線と結合されるセンスコンポーネントであって、前記センスコンポーネントは、前記第１のデジット線又は前記第２のデジットを介して転送された電荷を受け取るように動作可能であり、前記センスコンポーネントは、転送された前記電荷をセンシングするように動作可能な１つ以上のノードを含み、装置は、前記センスコンポーネントの前記１つ以上のノードを活性化することに少なくとも部分的に基づいて、転送された前記電荷と関連付けられた論理値を判定するように動作可能である、前記センスコンポーネントと
    を含む、装置。
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