JP2008135136A - 強誘電体メモリおよび強誘電体メモリの動作方法 - Google Patents

Abstract

【課題】 強誘電体キャパシタのインプリントの発生および特性の劣化を防止し、強誘電体メモリの信頼性を向上する。
【解決手段】 不揮発性の判定記憶部は、ノーマルメモリセルに記憶されているデータが真であるか偽であるかを示す判定データを記憶する。反転制御回路は、所定の確率で反転信号を有効レベルに設定する。書き込み回路は、反転信号が有効レベルを示すときに、ノーマルメモリセルに再書き込みすべきデータと逆の論理のデータを書き込み、判定記憶部に偽を示す判定データを書き込む。所定の頻度で逆データが再書き込みされるため、読み出し動作が繰り返し実行される場合にも、インプリントの発生を防止できる。さらに、再書き込み動作による強誘電体キャパシタの分極反転が頻繁に繰り返されることが防止されるため、分極反転による強誘電体キャパシタの劣化を最小限にできる。
【選択図】 図１

Description

本発明は、強誘電体キャパシタで構成されるメモリセルを有する強誘電体メモリに関する。

強誘電体メモリは、強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。

１つのメモリセルで２値を記憶する強誘電体メモリでは、論理値の一方（例えば、論理１）を記憶するメモリセルは、読み出し動作により残留分極値が反転する。このため、残留分極値を元に戻すために読み出し動作後に再書き込み動作が必要である。一方、論理値の他方（例えば、論理０）を記憶するメモリセルは、読み出し動作後に残留分極値が反転しない。一般に、残留分極値が読み出し動作後に反転しない論理値がメモリセルに記憶されている場合、読み出し動作を繰り返すことにより、インプリントが発生する。インプリントは、強誘電体キャパシタに常に一方向の電圧（ストレス）が印加されることにより、強誘電体キャパシタの特性が劣化し、強誘電体キャパシタの特性を示すヒステリシスループが電圧軸方向にシフトする現象である。

インプリントによる強誘電体キャパシタの特性の劣化を防止するために、読み出し動作毎にメモリセルから読み出した論理値と逆の論理値をメモリセルに再書き込みする手法が提案されている（例えば、特許文献１参照）。また、分極反転による強誘電体キャパシタの特性の劣化（キャパシタ膜の疲労）を防止するために、複数の記憶領域を選択的に切り替えて、各強誘電体メモリセルのアクセス回数が減らす手法が提案されている（例えば、特許文献２参照）。さらに、強誘電体メモリセルと揮発性メモリセルに同じデータを記憶し、強誘電体メモリセルのアクセス回数を減らす手法が提案されている（例えば、特許文献３参照）。
特開平７−２２６０８６号公報 特開平１０−２１６８９号公報 特開平６−２１５５８９号公報

しかしながら、再書き込み動作毎にメモリセルに記憶される論理値が反転する場合、強誘電体キャパシタの残留分極値の極性は読み出し動作毎に反転する。分極状態の反転が繰り返されることで、インプリントは防止できるが、ヒステリシスループは徐々に小さくなる。これにより、強誘電体キャパシタの特性は劣化し、残留分極は減少する。すなわち、強誘電体メモリセルの読み出しマージンは減少する。

一方、強誘電体メモリセルのアクセス回数を減らすために冗長の記憶領域を設ける場合、メモリセルの数が２倍以上になる。このため、強誘電体メモリのチップサイズは大幅に増加する。

本発明の目的は、強誘電体キャパシタのインプリントの発生および特性の劣化を防止し、強誘電体メモリの信頼性を向上することである。

ノーマルメモリセルは、強誘電体キャパシタを有し、外部端子を介して書き込まれるデータを記憶する。不揮発性の判定記憶部は、ノーマルメモリセルに記憶されているデータが真であるか偽であるかを示す判定データを記憶する。動作制御回路は、ノーマルメモリセルおよび判定記憶部に対する書き込み動作と、読み出し動作と、読み出し動作中の後半に実行される再書き込み動作とを制御する。反転制御回路は、反転信号を出力するとともに、少なくとも再書き込み動作時に０より大きく１より小さい所定の確率で反転信号を有効レベルに設定する。書き込み回路は、少なくとも再書き込み動作時に、反転信号が有効レベルを示すときに、ノーマルメモリセルに再書き込みすべきデータと逆の論理のデータを書き込み、判定記憶部に偽を示す判定データを書き込む。書き込み回路は、反転信号が有効レベルを示さないときに、ノーマルメモリセルに再書き込みすべき論理のデータを書き込み、判定記憶部に真を示す判定データを書き込む。データ復元回路は、読み出し動作時に、判定記憶部から偽を示す判定データが読み出されたときに、ノーマルメモリセルから読み出したデータの論理を反転して出力し、判定記憶部から真を示す判定データが読み出されたときに、ノーマルメモリセルから読み出したデータを出力する。

本発明では、所定の頻度で逆データが再書き込みされるため、読み出し動作が繰り返し実行される場合にも、インプリントの発生を防止できる。さらに、再書き込み動作による強誘電体キャパシタの分極反転が頻繁に繰り返されることが防止されるため、分極反転による強誘電体キャパシタの劣化を最小限にできる。

本発明では、強誘電体キャパシタのインプリントの発生および特性の劣化を防止でき、強誘電体メモリの信頼性を向上できる。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。特に断らない限り、同じ符号は、同じ回路あるいは信号を示す。

図１は、本発明の第１の実施形態を示している。強誘電体メモリは、メモリコアＣＯＲＥ、動作制御回路ＯＰＣ、反転制御回路ＩＮＶ、データ出力回路ＤＯＵＴおよびデータ入力回路ＤＩＮを有している。メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、ライトアンプＷＡ、ＤＷＡ（書き込み回路）、リファレンスメモリセルＲＭＣおよびデータ復元回路ＲＳＴＲを有している。図１では、発明に必要な最小限の回路のみを示している。このため、メモリセルＭＣを選択するためのアドレス信号に関係する回路は記載していない。例えば、強誘電体メモリは、単体の半導体チップとして形成され、ワークメモリとして携帯機器等のシステムに搭載される。あるいは、強誘電体メモリは、無線タグに搭載される。

メモリセルアレイＡＲＹは、ノーマルメモリセルＭＣおよび判定メモリセルＤＭＣ（判定記憶部）を有している。ノーマルメモリセルＭＣは、データ端子Ｉ／Ｏを介して強誘電体メモリの外部から供給されるデータを記憶する。判定メモリセルＤＭＣは、ノーマルメモリセルＭＣに記憶されているデータが真（正しい）か偽（反転されている）かを示す判定データＤＤＴを記憶する。各メモリセルＭＣ、ＤＭＣは、１つの転送トランジスタＴＲおよび１つの強誘電体キャパシタＦＣを有する。この種のメモリセルは、１Ｔ１Ｃタイプを称される。図中、強誘電体キャパシタに付けた矢印の向きは、分極状態を示している。例えば、矢印の先端側の電極は、正にチャージされている。転送トランジスタＴＲは、ソース、ドレインの一方をビット線ＢＬ（またはＤＢＬ）に接続し、ソース、ドレインの他
方を強誘電体キャパシタＦＣの一端に接続し、ゲートをワード線ＷＬに接続している。強誘電体キャパシタＦＣの他端は、プレート線ＰＬに接続されている。

なお、判定メモリセルＤＭＣは、構造（大きさ、形状）および電気的特性をノーマルメモリセルＭＣのそれらと同じに設計してもよく、構造および電気的特性をノーマルメモリセルＭＣのそれらと相違させてもよい。例えば、メモリセルＭＣ、ＤＭＣが同じ構造および特性を有する場合、共通のワード線ＷＬおよびプレート線ＰＬがメモリセルＭＣ、ＤＭＣに接続される。メモリセルＭＣ、ＤＭＣが異なる構造および異なる特性を有する場合、独立したワード線ＷＬおよびプレート線ＰＬがメモリセルＭＣ、ＤＭＣにそれぞれ接続される。さらに、メモリセルＤＭＣは、強誘電体キャパシタＦＣ以外の不揮発性の要素を用いて構成されてもよい。

一般的に、強誘電体メモリでは、１つのワード線ＷＬに複数のメモリセルＭＣが接続される。この場合、例えば、各ワード線ＷＬに接続される複数のメモリセルＭＣに対応して、１つの判定メモリセルＤＭＣが配置される。さらに、複数のワード線に接続される複数のメモリセルＭＣに対応して、１つの判定メモリセルＤＭＣが配置されてもよい。判定メモリセルＤＭＣは、少なくとも１つのメモリセルＭＣに対応して形成される。

プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＰＣＮＴを受けているときに、ビット線ＢＬ（またはＤＢＬ）を接地線に接続する。各センスアンプＳＡは、メモリセルＭＣ（またはＤＭＣ）からビット線ＢＬ（またはＤＢＬ）に読み出された信号量と、リファレンスメモリセルＲＭＣから読み出された基準の信号量の差とを増幅する。

ライトアンプＷＡは、データ入力回路ＤＩＮを介して供給される書き込みデータ信号ＷＤＴをメモリセルＭＣに書き込む書き込み動作時に、書き込みデータ信号ＷＤＴを増幅し、増幅した信号をノーマルビット線ＢＬに出力する。また、ライトアンプＷＡは、読み出し動作の後半に実行されるデータの再書き込み動作時に、センスアンプＳＡで増幅されたノーマルビット線ＢＬ上の読み出しデータ信号ＲＤＴを反転信号ＲＶＳに応じて反転し、ノーマルビット線ＢＬに出力する。例えば、読み出しデータ信号ＲＤＴは、反転信号ＲＶＳが高論理レベル時に反転され、反転信号ＲＶＳが低論理レベルの時に反転されない。

ライトアンプＤＷＡは、書き込み動作時に、低論理レベルを判定ビット線ＤＢＬに出力する。また、ライトアンプＤＷＡは、再書き込み動作時に、センスアンプＳＡで増幅された判定ビット線ＤＢＬ上の判定データ信号ＤＤＴを反転信号ＲＶＳに応じて反転し、ビット線ＢＬに出力する。例えば、判定データ信号ＤＤＴは、反転信号ＲＶＳが高論理レベル時に反転され、反転信号ＲＶＳが低論理レベルの時に反転されない。各リファレンスメモリセルＲＭＣは、各センスアンプＳＡに接続されている。例えば、リファレンスメモリセルＲＭＣは、特性が変化しないようにするために、メモリセルＭＣよりも大きいサイズの強誘電体キャパシタを有している。

動作制御回路ＯＰＣは、コマンド端子ＣＭＤを介して供給されるコマンド信号ＣＭＤに応じて、強誘電体メモリの書き込み動作および読み出し動作を制御するための制御信号をメモリコアＣＯＲＥに出力する。コマンド信号ＣＭＤは、読み出しコマンド、書き込みコマンドまたはスタンバイコマンドのいずれかを示す。スタンバイコマンドは、アクセスコマンド（読み出しコマンドまたは書き込みコマンド）が供給されていないときのコマンドである。強誘電体メモリの動作モードは、スタンバイコマンドを受けている間、スタンバイモードに設定される。読み出し動作は、データの読み出し後の再書き込み動作を含む。

反転制御回路ＩＮＶは、乱数生成器ＲＮＤおよびＡＮＤゲート（論理回路）を有している。乱数生成器ＲＮＤは、複数ビットの信号線のそれぞれに、例えば、２分の１の確率で
高論理レベル（第１論理レベル）の乱数信号ＲＮを出力する。乱数信号ＲＮの生成周期は、例えば、後述する図５の書き込み動作ＷＲＯＰおよび読み出し動作ＲＤＯＰのサイクルにほぼ等しい。乱数生成器ＲＮＤの詳細は、後述する図４に示す。ＡＮＤゲートは、全ての乱数信号ＲＮが高論理レベルのときに、反転信号ＲＶＳを高論理レベル（有効レベル）に活性化し、乱数信号ＲＮのいずれかが低論理レベルのときに、反転信号ＲＶＳを低論理レベル（無効レベル）に非活性化する。

例えば、乱数信号ＲＮが２ビットで構成されるとき、反転信号ＲＶＳが高論理レベルになる確率は、０．２５である。一般的には、乱数信号ＲＮのビット数を”ｎ”とすると、反転信号ＲＶＳが高論理レベルになる確率は、２のｎ乗分の１になる。乱数信号ＲＮのビット数は、１ビット以上であればよい。なお、高論理レベルの乱数信号ＲＮを出力する確率は、２分の１に限定されず、０より大きく１より小さい所定の確率であればよい。また、高論理レベルの反転信号ＲＶＳが高論理レベルに設定される確率は、０．２５に限定されず、０より大きく１より小さい確率であればよい。

データ復元回路ＲＳＴＲは、ＥＯＲ回路で構成される。データ復元回路ＲＳＴＲは、強誘電体メモリの読み出し動作時に、ビット線ＢＬを介して読み出される読み出しデータ信号ＲＤＴの論理と、判定ビット線ＤＢＬを介して読み出される判定データ信号ＤＤＴの論理のＥＯＲ演算を実行し、演算結果をデータ出力回路ＤＯＵＴに出力する。データ出力回路ＤＯＵＴは、読み出し動作時に、データ復元回路ＲＳＴＲからの読み出しデータ信号をデータ端子Ｉ／Ｏ（外部端子）に出力する。

高論理レベルの判定データ信号ＤＤＴは、ノーマルメモリセルＭＣに記憶されているデータが偽（反転されている）であることを示す。低論理レベルの判定データ信号ＤＤＴは、ノーマルメモリセルＭＣに記憶されているデータが真（正しい）であることを示す。このため、判定データ信号ＤＤＴが高論理レベルのとき、読み出しデータ信号ＲＤＴの論理を反転した信号がデータ端子Ｉ／Ｏに出力される。判定データ信号ＤＤＴが低論理レベルのとき、読み出しデータ信号ＲＤＴの論理は反転されずにデータ端子Ｉ／Ｏに出力される。データ入力回路ＤＩＮは、強誘電体メモリの書き込み動作時に、データ端子Ｉ／Ｏに供給される書き込みデータ信号ＷＤＴをライトアンプＷＡに出力する。

なお、図１に示した構成は、本発明を実現するための最小の構成を示している。例えば、強誘電体メモリが８ビットのデータ端子Ｉ／Ｏを有する場合、８個のデータ出力回路ＤＯＵＴ、８個のデータ入力回路ＤＩＮ、８個のデータ復元回路ＲＳＴＲ、少なくとも８本のノーマルビット線ＢＬ、および各ノーマルビット線ＢＬに接続されるセンスアンプＳＡ、ライトアンプＷＡが必要である。判定メモリセルＤＭＣ、判定ビット線ＤＢＬおよび判定ビット線ＤＢＬに接続されるセンスアンプＳＡ、ライトアンプＤＷＡは、メモリセルアレイＡＲＹ内に少なくとも１つあればよい。

図２は、図１に示したライトアンプＷＡの詳細を示している。ライトアンプＷＡは、ラッチＬＴ、ＥＯＲゲート、およびスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を有している。スイッチＳＷ１−ＳＷ４は、例えば、ＣＭＯＳトランスミッションゲートで構成される。スイッチＳＷ１、ＳＷ２は、再書き込み動作時に高論理レベルに活性化される再書き込みイネーブル信号ＲＥＷＲＥＮに同期してオンする。スイッチＳＷ３は、書き込み動作時に高論理レベルに活性化される書き込みイネーブル信号ＷＲＥＮに同期してオンする。スイッチＳＷ４は、書き込み動作中または再書き込み動作中にオンするライトアンプイネーブル信号ＷＡＥＮに同期してオンする。

書き込み動作では、スイッチＳＷ３、ＳＷ４を介して書き込みデータ信号ＷＤＴがビット線ＢＬに供給され、メモリセルＭＣに書き込まれる。読み出し動作では、センスアンプ
ＳＡで増幅されたビット線ＢＬ上の読み出しデータ信号ＲＤＴは、スイッチＳＷ１を介してラッチＬＴにラッチされる。ＥＯＲゲートは、読み出し動作中の再書き込み動作において、ラッチＬＴの出力と反転信号ＲＶＳのＥＯＲ演算を実行し、演算結果をスイッチＳＷ２、ＳＷ４を介してビット線ＢＬに出力する。反転信号ＲＶＳが高論理レベル（有効レベル）のときに、ビット線ＢＬ上に読み出された読み出しデータ信号ＲＤＴの論理レベルが反転され、反転された信号がビット線ＢＬを介してメモリセルＭＣに書き込まれる。また、反転信号ＲＶＳが低論理レベル（無効レベル）のときに、ビット線ＢＬ上に読み出された読み出しデータ信号ＲＤＴの論理レベルが、ビット線ＢＬを介してメモリセルＭＣに再び書き込まれる。

図３は、図１に示したライトアンプＤＷＡの詳細を示している。ライトアンプＤＷＡは、図２のライトアンプＷＡのスイッチＳＷ３の代わりにｎＭＯＳトランジスタＮＭ１を有している。ｎＭＯＳトランジスタＮＭ１は、スイッチＳＷ４の入力ノードを接地線に接続するスイッチとして機能する。その他の構成は、ライトアンプＷＡと同じである。ｎＭＯＳトランジスタＮＭ１は、書き込み動作時に高論理レベルに活性化される書き込みイネーブル信号ＷＲＥＮに同期してオンする。ｎＭＯＳトランジスタＮＭ１のオンにより、判定ビット線ＤＢＬは、スイッチＳＷ４を介して接地線に接続される。すなわち、書き込み動作では、低論理レベルのデータ信号が判定メモリセルＤＭＣに常に書き込まれる。

読み出し動作中の再書き込み動作では、図２に示したライトアンプＷＡと同様に、反転信号ＲＶＳが高論理レベル（有効レベル）のときに、判定ビット線ＤＢＬ上に読み出された判定データ信号ＤＤＴの論理レベルが反転され（偽を示す）、反転された信号が判定ビット線ＤＢＬを介して判定メモリセルＤＭＣに書き込まれる。また、反転信号ＲＶＳが低論理レベル（無効レベル）のときに、判定ビット線ＤＢＬ上に読み出された判定データ信号ＤＤＴの論理レベル（真を示す）が、判定ビット線ＤＢＬを介して判定メモリセルＤＭＣに再び書き込まれる。なお、後述する図６に示すように、再書き込み動作では、判定メモリセルＤＭＣに書き込まれる論理レベルは、常に反転信号ＲＶＳの論理レベルと同じである。このため、ライトアンプＤＷＡからスイッチＳＷ１、ラッチＬＴおよびＥＯＲゲートを削除して、反転信号ＲＶＳをスイッチＳＷ２に直接供給してもよい。

図４は、図１に示した反転制御回路ＩＮＶの詳細を示している。反転制御回路ＩＮＶは、図１に示した乱数生成器ＲＮＤ、ＡＮＤゲートと、パルス生成回路ＰＬＳ、出力スイッチＯＳＷおよび出力ラッチＯＬＴとを有している。乱数生成器ＲＮＤは、乱数信号ＲＮのビットにそれぞれ対応する複数の温度センサＴＳＮＳを有している。通常、温度センサＴＳＮＳは、チップ温度を示す複数ビットの温度信号ＴＥＭＰを出力する。この実施形態では、乱数信号ＲＮは、温度センサＴＳＮＳが出力する温度信号ＴＥＭＰの最下位ビットよりさらに下位のビット（無効ビット）を用いて生成される。無効ビットは、温度センサＴＳＮＳの有効桁数（精度）から外れている。このため、その値（高論理レベルまたは低論理レベル）は、チップ温度とは無関係なランダムな値である。また、乱数信号ＲＮが高論理レベルまたは低論理レベルになる確率は、等しい（＝０．５）。これにより、上述したように、反転信号ＲＶＳが高論理レベルになる確率は、乱数信号ＲＮのビット数を”ｎ”とするときに、２のｎ乗分の１になる。乱数信号ＲＮの生成周期は、例えば、図示しないタイマにより制御され、タイマの周期に等しく設定される。

なお、反転制御回路ＩＮＶ内に形成される乱数生成器ＲＮＤの数は、少なくとも１つでよい。反転制御回路ＩＮＶが１つの乱数生成器ＲＮＤを有する場合、反転信号ＲＶＳが高論理レベルになる確率は、０．５である。また、強誘電体メモリがクロック同期式の場合、乱数信号ＲＮは、クロックに同期して生成されてもよい。

パルス生成回路ＰＬＳは、読み出しコマンド信号ＲＤＣ、書き込みコマンド信号ＷＲＣ
またはスタンバイコマンド信号ＳＴＢＣの供給の開始に同期して出力制御パルスＯＵＴＰを生成する。読み出しコマンド信号ＲＤＣ、書き込みコマンド信号ＷＲＣまたはスタンバイコマンド信号ＳＴＢＣは、コマンド信号ＣＭＤをデコードすることにより生成される。読み出しコマンド信号ＲＤＣは、読み出し動作を実行するときに高論理レベルに活性化される。書き込みコマンド信号ＷＲＣは、書き込み動作を実行するときに高論理レベルに活性化される。スタンバイコマンド信号ＳＴＢＣは、アクセスコマンド信号（読み出しコマンド信号ＲＤＣまたは書き込みコマンド信号ＷＲＣ）が供給されていないときに、高論理レベルに活性化される。

出力スイッチＯＳＷは、出力制御パルスＯＵＴＰが低論理レベルのときにオンし、ＡＮＤゲートの出力を出力ラッチＯＬＴの入力に接続する。出力ラッチＯＬＴは、出力制御パルスＯＵＴＰが低論理レベルの期間にＡＮＤゲートから出力される信号の論理レベルをラッチし、ラッチした信号を反転信号ＲＶＳとして出力する。なお、乱数信号ＲＮが強誘電体メモリの動作サイクルに同期して出力される場合、パルス生成回路ＰＬＳ、出力スイッチＯＳＷおよび出力ラッチＯＬＴは不要である。

図５は、第１の実施形態の動作の一例を示している。この例では、書き込みコマンドＷＲＣおよび読み出しコマンドＲＤＣが順次供給され、書き込み動作ＷＲＯＰおよび読み出し動作ＲＤＯＰが実行される。書き込み動作ＷＲＯＰおよび読み出し動作ＲＤＯＰは、図１に示した動作制御回路ＯＰＣにより制御される。

書き込み動作ＷＲＯＰでは、書き込みコマンドＷＲＣとともに、書き込みデータＷＤＴが供給される（図５（ａ））。プリチャージ制御信号ＰＣＮＴが非活性化され、ビット線ＢＬ、ＤＢＬと接地線との接続が解除される（図５（ｂ））。次に、ワード線ＷＬおよびプレート線ＰＬが活性化され（図５（ｃ））、強誘電体キャパシタＦＣの残留分極に応じた電荷（電圧）がビット線ＢＬ、ＤＢＬに読み出される（図５（ｄ））。同時に、リファレンスメモリセルＲＭＣから基準の電荷（電圧）が読み出される。次に、センスアンプＳＡが動作を開始し（図５（ｅ））、ビット線ＢＬ、ＤＢＬ上の電圧が増幅される（図５（ｆ））。

次に、図示しないコラムスイッチＣＬがオンし（図５（ｇ））、書き込みデータ信号ＷＤＴはライトアンプＷＡに供給される。この後、書き込みイネーブル信号ＷＲＥＮおよびライトアンプイネーブル信号ＷＡＥＮが活性化される（図５（ｈ、ｉ））。書き込みデータ信号ＷＤＴは、ビット線ＢＬに供給され、その論理値がメモリセルＭＣに書き込まれる（図５（ｊ））。また、図３で説明したように、低論理レベルＬのデータ信号が判定メモリセルＤＭＣに書き込まれる（図５（ｋ））。

読み出し動作ＲＤＯＰでは、プリチャージ制御信号ＰＣＮＴ、ワード線ＷＬ、プレート線ＰＬ、コラムスイッチＣＬ、センスアンプＳＡおよびライトアンプイネーブル信号ＷＡＥＮの動作タイミングは、書き込み動作ＷＲＯＰと同じである。また、センスアンプＳＡが動作し、ビット線ＢＬ、ＤＢＬ上の電圧が増幅されるまでの動作は、書き込みデータ信号ＷＤＴが供給されないことを除き、書き込み動作ＷＲＯＰと同じである。

読み出し動作ＲＤＯＰでは、メモリセルＭＣ、ＤＭＣからビット線ＢＬ、ＤＢＬ上に読み出された読み出しデータ信号ＲＤＴおよび判定データ信号ＤＤＴの電圧がセンスアンプＳＡで増幅された後、ライトアンプイネーブル信号ＷＡＥＮが活性化される前に、再書き込みイネーブル信号ＲＥＷＲＥＮが活性化される（図５（ｌ））。再書き込みイネーブル信号ＲＥＷＲＥＮの活性化期間は、再書き込み動作ＲＥＷＲの期間を示す。そして、反転信号ＲＶＳが高論理レベルＨの場合、ビット線ＢＬ、ＤＢＬ上の読み出しデータ信号ＲＤＴおよび判定データ信号ＤＤＴが反転され、メモリセルＭＣ、ＤＭＣにそれぞれ書き込ま
れる（図５（ｍ））。反転信号ＲＶＳが低論理レベルＬの場合、ビット線ＢＬ、ＤＢＬ上で増幅された読み出しデータ信号ＲＤＴおよび判定データ信号ＤＤＴが、反転されずにメモリセルＭＣ、ＤＭＣにそれぞれ再び書き込まれる。

上述したように、判定メモリセルＤＭＣから読み出される判定データ信号ＤＤＴの低論理レベルは、読み出しデータ信号ＲＤＴが真であることを示し、判定データ信号ＤＤＴの高論理レベルは、読み出しデータ信号ＲＤＴが偽である（＝反転されている）ことを示す。このように、判定メモリセルＤＭＣは、ノーマルメモリセルＭＣに記憶されているデータが真であるか偽であるかを示す判定データ信号ＤＤＴを記憶する不揮発性の判定記憶部として機能する。

次に、データ復元回路ＲＳＴＲにより、ノーマルビット線ＢＬ上の読み出しデータ信号の論理と、判定ビット線ＤＢＬ上の判定データ信号ＤＤＴの論理とがＥＯＲ演算され、演算結果が読み出しデータ信号ＲＤＴとしてデータ端子Ｉ／Ｏに出力される（図５（ｎ））。

図６は、第１の実施形態の動作の概要を示している。図中の下向きの矢印は、データ信号のメモリセルＭＣ、ＤＭＣへの書き込みを示す。図中の上向きの矢印は、データ信号のメモリセルＭＣ、ＤＭＣからの読み出しを示す。読み出し動作ＲＤＯＰは、読み出しデータ信号の出力動作ＯＵＴと再書き込み動作ＲＥＷＲとで構成される。

書き込み動作ＷＲＯＰでは、データ端子Ｉ／Ｏから供給されるデータ信号（高論理レベル（論理１）または低論理レベル（論理１））は、ライトアンプＷＡで増幅され、メモリセルＭＣに書き込まれる。ライトアンプＤＷＡは、常に論理０の信号を増幅し、増幅した信号を判定メモリセルＤＭＣに書き込む。この実施形態の書き込み動作ＷＲＯＰでは、反転信号ＲＶＳは使用されない。また、書き込み動作ＷＲＯＰでは、メモリセルＭＣ、ＤＭＣに書き込まれる信号の論理は、書き込み動作ＷＲＯＰの最初にセンスアンプＳＡで増幅された信号の論理と関係ない。

読み出し動作ＲＤＯＰは、メモリセルＭＣ、ＤＭＣから読み出されるデータ信号の論理”００”、”１０”、”０１”、”１１”（図中の出力動作ＯＵＴの欄）に応じて４種類に分類される。メモリセルＤＭＣから読み出される判定データ信号ＤＤＴが論理１の場合、読み出しデータ信号ＲＤＴは偽であり、論理レベルを反転する必要がある。メモリセルＤＭＣから読み出される判定データ信号ＤＤＴが論理０の場合、読み出しデータ信号ＲＤＴは真であり、論理レベルを反転する必要はない。

メモリセルＭＣ、ＤＭＣから読み出されたデータ信号は、センスアンプＳＡで増幅された後、ＥＯＲ演算が実行され、データ端子Ｉ／Ｏに出力される（出力動作ＯＵＴ）。出力動作ＯＵＴでは、反転信号ＲＶＳは使用されない。次に、ライトアンプＷＡ、ＤＷＡによりメモリセルＭＣ、ＤＭＣから読み出されたデータ信号と反転信号ＲＶＳとのＥＯＲ演算がそれぞれ実行され、演算結果がメモリセルＭＣ、ＤＭＣに再書き込みされる（再書き込み動作ＲＥＷＲ）。

図７は、強誘電体キャパシタＦＣのヒステリシス特性を示している。図の左側のヒステリシスループは、インプリントが発生していない正常な状態を示している。図の右側のヒステリシスループは、インプリントが発生した状態を示している。図の右側に破線で示したヒステリシスループは、図の左側のヒステリシスループと同じである。横軸は、強誘電体キャパシタＦＣに印加される電圧Ｖを示し、縦軸は、誘電分極値Ｐを示している。電圧Ｖは、ビット線ＢＬ（またはＤＢＬ）の電圧ＶＢＬに対するプレート線ＰＬの電圧ＶＰＬ（ＶＢＬ−ＶＰＬ）を示す。図７では、ノーマルメモリセルＭＣの動作を説明する。判定
メモリセルＤＭＣの動作は、ビット線ＢＬを判定ビット線ＤＢＬに読み替えることで説明される。

論理０の書き込みは、ビット線ＢＬが０Ｖに設定され、プレート線ＰＬが電圧Ｖ１に設定されることで実行される。このとき、強誘電体キャパシタＦＣの分極値は、点ａを経由して点ｂ（白丸）まで変化する。一方、論理１の書き込みは、ビット線ＢＬが電圧Ｖ１に設定され、プレート線ＰＬが０Ｖに設定されることで実行される。このとき、強誘電体キャパシタＦＣの分極値は、点ｃを経由して点ｄ（黒丸）まで変化する。

メモリセルＭＣからデータを読み出すとき、プレート線ＰＬは、電圧Ｖ１に設定される。強誘電体キャパシタＦＣから発生する電荷量は、論理０では、点ａの分極値Ｐａと残留分極値Ｐ０の差に対応するＱ０である。論理１では、点ａの分極値Ｐａと残留分極値Ｐ１の差に対応するＱ１である。リファレンスメモリセルＲＭＣの残留分極値は、値Ｐ０と値Ｐ１の間に設定される。このため、読み出し動作ＲＤＯＰおよび書き込み動作ＷＲＯＰにおいてリファレンスメモリセルＲＭＣから発生する電荷量は、ＱＲである。センスアンプＳＡは、電荷量の差（ＱＲ−Ｑ０またはＱＲ−Ｑ１）に対応する電圧差を増幅することにより、メモリセルＭＣからデータを読み出す。

例えば、メモリセルＭＣに論理０が書き込まれた後、メモリセルＭＣに記憶された論理０が繰り返し読み出された場合、強誘電体キャパシタＦＣの分極状態は、点ａと点ｂの間を常に移動する。これにより、強誘電体キャパシタに常に一方向の電圧（ストレス）が印加されるため、インプリントが発生する。ヒステリシスループは、図の右側に示したように、電圧Ｖの低い側に向けて歪む。これにより、論理１の残留分極値Ｐ１とリファレンスメモリセルＲＭＣの残留分極値（電圧軸Ｖ上に相当する）との差が小さくなる。この結果、インプリントが進行したメモリセルＭＣでは、論理１を書き込んだ場合の読み出しマージン（ＱＲ−Ｑ１）が小さくなり、電源電圧の変動やノイズ等により誤動作が発生しやすくなる。すなわち、論理１の期待値に対して論理０が読み出される。

本発明では、論理０の読み出し動作が繰り返し実行される場合にも、メモリセルＭＣに再書き込みされる論理値は、所定の頻度で反転する。このため、論理０が繰り返し読み出されることを防止でき、インプリントの発生を防止できる。さらに、反転制御回路ＩＮＶの動作により、論理値は、再書き込み動作毎に反転することはない。強誘電体キャパシタＦＣの分極反転が頻繁に繰り返されることが防止されるため、分極反転による強誘電体キャパシタＦＣの劣化を最小限にできる。この結果、強誘電体メモリの信頼性を向上できる。

特に、１Ｔ１ＣタイプのメモリセルＭＣでは、データ信号の読み出しマージンは、ヒステリシスループの特性の変化の影響を受けやすい。このため、本発明を１Ｔ１Ｃタイプのメモリセルを有する強誘電体メモリに適用することにより顕著な効果を得ることができる。一方、各メモリセルが２つの転送トランジスタＴＲと２つの強誘電体キャパシタＦＣにより構成される２Ｔ２Ｃタイプでは、強誘電体キャパシタ対に相補のデータ信号が記憶される。２Ｔ２Ｃタイプのメモリセルの読み出し動作では、強誘電体キャパシタ対の残留分極値の差（点ｄ−点ｂ）に対応する電荷量（Ｑ１−Ｑ０）が増幅され、読み出しデータが読み出される。このため、２Ｔ２Ｃタイプのメモリセルでは、インプリントが進行したときの読み出しマージンの低下量は、１Ｔ１Ｃタイプのメモリセルに比べて少ない。

以上、第１の実施形態では、０より大きく１より小さい所定の確率で反転信号ＲＶＳを生成し、所定の頻度で読み出しデータ信号ＲＤＴの論理を反転して再書き込みすることにより、読み出し動作ＲＤＯＰが繰り返し実行される場合にも、インプリントの発生を防止できる。また、再書き込み動作ＲＥＷＲによる強誘電体キャパシタＦＣの分極反転が頻繁
に繰り返されることが防止されるため、分極反転による強誘電体キャパシタＦＣの劣化を最小限にできる。この結果、強誘電体メモリの信頼性を向上できる。

図８は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、乱数生成器ＲＮＤが第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。判定メモリセルＤＭＣは、少なくとも１つのメモリセルＭＣに対応して形成される。

各乱数生成器ＲＮＤは、読み出しイネーブル信号ＲＤＥＮの活性化期間のみ動作して、乱数信号ＲＮを生成する。各乱数生成器ＲＮＤは、読み出しイネーブル信号ＲＤＥＮの非活性化中に動作を停止し、乱数信号線ＲＮを接地線に接続する。読み出しイネーブル信号ＲＤＥＮは、読み出し動作の要求を示すコマンド信号ＣＭＤ（読み出しコマンド信号）に応答して動作制御回路ＯＰＣから出力される。

図９は、第２の実施形態の動作の一例を示している。第１の実施形態（図５）と同じ動作については、詳細な説明を省略する。メモリセルＭＣ、ＤＭＣに入出力されるデータ信号の論理は、上述した図６と同じである。

読み出しコマンド信号ＲＤＣは、読み出し動作期間ＲＤＯＰに活性化される（図９（ａ））。乱数生成器ＲＮＤは、読み出しイネーブル信号ＲＤＥＮの非活性化中に動作を停止し、乱数生成器ＲＮＤの出力を接地線に接続する。乱数生成器ＲＮＤを必要なときのみ動作させることにより、強誘電体メモリの消費電力を削減できる。反転制御回路ＩＮＶは、読み出しイネーブル信号ＲＤＥＮの非活性化中に低論理レベルの乱数信号ＲＮを受ける。したがって、反転制御回路ＩＮＶは、読み出し動作期間ＲＤＯＰのみ高論理レベルＨまたは低論理レベルＬの反転信号ＲＶＳを出力し（図９（ｂ））、他の期間に低論理レベルＬの反転信号ＲＶＳを出力する（図９（ｃ））。この実施形態では、反転信号ＲＶＳは、再書き込みイネーブル信号ＲＥＷＲＥＮより前に活性化される読み出しイネーブル信号ＲＤＥＮに同期して、余裕を持って生成される。このため、ライトアンプＷＡ、ＤＷＡでの再書き込み動作ＲＥＷＲは余裕を持って開始される。すなわち、再書き込み動作ＲＥＷＲを短時間で実行できる。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、乱数生成器ＲＮＤの動作頻度を低くすることにより、強誘電体メモリの消費電力を削減できる。

図１０は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、乱数生成器ＲＮＤが第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。判定メモリセルＤＭＣは、少なくとも１つのメモリセルＭＣに対応して形成される。

各乱数生成器ＲＮＤは、読み書きイネーブル信号ＲＷＥＮの活性化期間のみ動作して、乱数信号ＲＮを生成する。読み書きイネーブル信号ＲＷＥＮは、読み出し動作または書き込み動作の要求を示すコマンド信号ＣＭＤ（読み出しコマンドＲＤＣまたは書き込みコマンドＷＲＣ）に応答して動作制御回路ＯＰＣから出力される。乱数信号ＲＮが高論理レベル（有効レベル）に活性化される確率は、第１の実施形態と同様に、０より大きく１より小さい値に設定されている。各乱数生成器ＲＮＤは、読み書きイネーブル信号ＲＷＥＮの非活性化中に動作を停止し、乱数生成器ＲＮＤの出力を接地線に接続する。これにより、乱数信号ＲＮは低論理レベル（無効レベル）に固定される。反転制御回路ＩＮＶは、読み
出し動作時および書き込み動作時に０より大きく１より小さい所定の確率で反転信号ＲＶＳを有効レベルに設定する。

図１１は、図１０に示したライトアンプＷＡの詳細を示している。この実施形態のライトアンプＷＡは、第１の実施形態のライトアンプＷＡからスイッチＳＷ２を削除し、スイッチＳＷ３の出力をラッチＬＴの入力に接続することにより構成されている。ＥＯＲ回路は、スイッチＳＷ１を介して供給される読み出しデータＲＤＴ（再書き込みデータ）だけでなく、データ端子Ｉ／Ｏで受ける書き込みデータＷＤＴを受け、反転信号ＲＶＳとの論理演算を実行する。すなわち、ライトアンプＷＡは、ノーマルメモリセルＭＣから読み出された読み出しデータ信号ＲＤＴまたは強誘電体メモリの外部から供給される書き込みデータ信号ＷＤＴと、反転信号ＲＶＳとのＥＯＲ論理を演算し、演算により得られた論理値をスイッチＳＷ４およびビット線ＢＬを介してノーマルメモリセルＭＣに書き込む。

図１２は、図１０に示したライトアンプＤＷＡの詳細を示している。この実施形態のライトアンプＤＷＡの回路構成は、図１１のライトアンプＷＡと同じである。ライトアンプＷＡ、ＤＷＡに同じ設計データを使用することにより、設計効率は向上する。スイッチＳＷ４の出力は、判定ビット線ＤＢＬに接続され、スイッチＳＷ１は、判定データ信号ＤＤＴをラッチＬＴに伝達する。ＥＯＲ回路は、スイッチＳＷ１を介して供給される判定データ信号ＤＤＴ（再書き込みデータ）だけでなく、データ端子Ｉ／Ｏで受ける書き込みデータＷＤＴを受け、反転信号ＲＶＳとの論理演算を実行する。すなわち、ライトアンプＤＷＡは、判定メモリセルＤＭＣから読み出された判定データ信号ＤＤＴまたは強誘電体メモリの外部から供給される書き込みデータＷＤＴと、反転信号ＲＶＳとのＥＯＲ論理を演算し、演算により得られた論理値をスイッチＳＷ４およびビット線ＢＬを介してノーマルメモリセルＭＣに書き込む。

なお、後述する図１４に示すように、書き込み動作ＷＲＯＰおよび再書き込み動作ＲＥＷＲでは、判定メモリセルＤＭＣに書き込まれる論理レベルは、常に反転信号ＲＶＳの論理レベルと同じである。このため、スイッチＳＷ１、ラッチＬＴおよびＥＯＲゲートを削除して、反転信号ＲＶＳをスイッチＳＷ４に直接供給してもよい。

図１３は、第３の実施形態の動作の一例を示している。第１および第２の実施形態（図５および図９）と同じ動作については、詳細な説明を省略する。この実施形態では、書き込み動作ＷＲＯＰ中および読み出し動作ＲＤＯＰ中に活性化される読み書きイネーブル信号ＲＷＥＮに応答して高論理レベルＨまたは低論理レベルＬの反転信号ＲＶＳが生成される（図１３（ａ、ｂ））。これにより、読み出し動作ＲＤＯＰだけでなく、書き込み動作ＷＲＯＰにおいても、反転信号ＲＶＳに応じた判定データ信号ＤＤＴが判定メモリセルＤＭＣに書き込まれる。

図１４は、第３の実施形態の動作の概要を示している。書き込み動作ＷＲＯＰでは、反転信号ＲＶＳに応じた判定データ信号ＤＤＴがライトアンプＤＷＡで増幅され、判定メモリセルＤＭＣに書き込まれる。書き込み動作ＷＲＯＰ中のその他の動作および読み出し動作ＲＤＯＰは、上述した図６と同じである。

以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アクセス動作ＷＲＯＰ、ＲＤＯＰが実行されないスタンバイ期間に乱数生成器ＲＮＤの動作が停止されるため、強誘電体メモリのスタンバイ電流を削減できる。ライトアンプＷＡ、ＤＷＡの回路を共通にできるため、設計効率を向上できる。この結果、強誘電体メモリの開発コストを削減できる。

図１５は、本発明の第４の実施形態を示している。第１の実施形態で説明した要素と同
一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、強誘電体メモリのより具体的な例を示している。強誘電体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して形成され、例えば、ワークメモリとして携帯電話等の携帯機器（システム）に搭載され、あるいは、無線タグに搭載される。

強誘電体メモリは、コマンドバッファ１０、コマンドデコーダ１２、動作制御回路１４、アドレスバッファ１６、ロウアドレスデコーダ１８、コラムアドレスデコーダ２０、データ入出力バッファ２２、メモリコアＣＯＲＥおよび第１の実施形態の反転制御回路ＩＮＶを有している。

コマンドバッファ１０は、チップセレクト信号、アウトプットイネーブル信号、ライトイネーブル信号等のコマンド信号ＣＭＤをコマンド端子ＣＭＤを介して受信し、コマンドデコーダ１２に出力する。コマンドデコーダ１２は、コマンド信号ＣＭＤを解読し、解読結果を動作制御回路１４に出力する。コマンドの種類として、メモリセルＭＣに記憶されているデータを読み出す読み出しコマンドＲＤＣ、メモリセルＭＣにデータを書き込む書き込みコマンドＷＲＣおよびメモリセルＭＣをアクセスしないスタンバイコマンドＳＴＢＣがある。

例えば、チップセレクト信号が活性化され、ライトイネーブル信号が非活性化されるとき、読み出しコマンドＲＤＣが認識される。このとき、アウトプットイネーブル信号が活性化されることにより、読み出しデータ信号ＲＤＴがデータ端子Ｉ／Ｏに出力される。チップセレクト信号およびライトイネーブル信号が活性化されるとき、書き込みコマンドＷＲＣが認識される。このとき、データ端子Ｉ／Ｏで受けた書き込みデータ信号ＷＤＴがメモリセルＭＣに書き込まれる。チップセレクト信号が非活性化されるとき、スタンバイコマンドＳＴＢＣが認識される。

動作制御回路１４は、第１の実施形態の動作制御回路ＯＰＣに対応する回路である。動作制御回路１４は、コマンドデコーダ１２の出力に応じて、メモリコアＣＯＲＥに読み出し動作ＲＤＯＰおよび書き込み動作ＷＲＯＰを実行するために、ワードドライバＷＤ、プレートドライバＰＤ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、ライトアンプＷＡ、コラムスイッチＣＳＷおよびデータ入出力バッファ２２等の動作を制御する制御信号を生成する。

アドレスバッファ１６は、アドレス信号ＡＤをアドレス端子ＡＤを介して受信し、受信したアドレス信号ＡＤの上位ビットおよび下位ビットを、それぞれロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレスデコーダ１８は、ロウアドレス信号ＲＡＤをデコードしてデコード信号ＲＤＥＣを生成し、ワードドライバＷＤに出力する。コラムアドレスデコーダ２０は、コラムアドレス信号ＣＡＤをデコードしてデコード信号ＣＤＥＣを生成し、コラムスイッチＣＳＷに出力する。

データ入出力バッファ２２は、第１の実施形態のデータ出力回路ＤＯＵＴおよびデータ入力回路ＤＩＮに対応する回路である。データ入出力バッファ２２は、動作制御回路１４からの制御信号（図示せず）に応じてデータ端子Ｉ／Ｏで受ける書き込みデータ信号ＷＤＴをコラムスイッチＣＳＷに出力し、またはコラムスイッチＣＳＷを介して受ける読み出しデータ信号ＲＤＴをデータ端子Ｉ／Ｏに出力する。データ端子Ｉ／Ｏの数は、例えば、８ビットである。

メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、ワードドライバＷＤ、プレートドライバＰＤ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、リファレンスメモリセルＲＭＣ、ライトアンプＷＡ、ＤＷＡ、データ復元回路ＲＳＴＲおよびコラムスイッチＣＳＷを有
している。プリチャージ回路ＰＲＥ、センスアンプＳＡ、ライトアンプＷＡ、リファレンスメモリセルＲＭＣおよびデータ復元回路ＲＳＴＲは、それぞれ第１の実施形態のプリチャージ回路ＰＲＥ、センスアンプＳＡ、ライトアンプＷＡ、リファレンスメモリセルＲＭＣおよびデータ復元回路ＲＳＴＲを繰り返し配置して構成され、第１の実施形態と同じタイミングで動作する。ワードドライバＷＤ、プレートドライバＰＬおよびコラムスイッチＣＳＷの動作タイミングは、上述した図５の符号ＷＬ、ＰＬ、ＣＬの動作タイミングと同じである。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣ、ＤＭＣと、図の横方向に並ぶメモリセルＭＣ、ＤＭＣの列に接続された複数のワード線ＷＬおよびプレート線ＰＬと、図の縦方向に並ぶメモリセルＭＣに接続された複数のビット線ＢＬと、図の縦方向に並ぶ判定メモリセルＤＭＣに接続された判定ビット線ＤＢＬとを有している。メモリセルＭＣ、ＤＭＣは、１Ｔ１Ｃタイプであり、互いに同じ構造および電気的特性を有している。

この実施形態では、図の横方向に配列されるメモリセルＭＣ、ＤＭＣは、共通のワード線ＷＬおよびプレート線ＰＬに接続される。換言すれば、１つのワード線ＷＬに接続される所定数（例えば、１０２４個）のノーマルメモリセルＭＣで構成されるメモリセルグループ（１ワード）毎に１つ判定メモリセルＤＭＣが形成される。複数のノーマルメモリセルＭＣ毎に判定メモリセルＤＭＣを形成することにより、判定メモリセルＤＭＣの数を最小限にできる。このため、強誘電体メモリのチップサイズを小さくできる。また、判定メモリセルＤＭＣをワード線ＷＬ毎に形成することにより、メモリセルアレイＡＲＹ内に判定メモリセルＤＭＣを容易にレイアウトできる。すなわち、本発明を実現するために、従来のレイアウトを大幅に変更する必要はない。この結果、強誘電体メモリの開発期間を短縮できる。

ワードドライバＷＤは、読み出し動作ＲＤＯＰ中および書き込み動作ＷＲＯＰ中に、動作制御回路１４からの制御信号に応答して、アドレス信号ＡＤ（デコード信号ＲＤＥＣ）に対応するワード線ＷＬを選択する。選択されたワード線ＷＬに接続されたメモリセルＭＣ、ＤＭＣの強誘電体キャパシタＦＣは、ビット線ＢＬ、ＤＢＬにそれぞれ接続される。すなわち、アドレス信号ＡＤによりワード線ＷＬの１つが選択されたときに、ノーマルメモリセルＭＣだけでなく、判定メモリセルＤＭＣも必ずアクセスされる。

データ復元回路ＲＳＴＲは、共通の判定メモリセルＤＭＣから出力される判定データ信号ＤＤＴを受けて読み出しデータ信号ＲＤＴの復元動作を実行する。したがって、１つのワード線ＷＬに接続される全てのメモリセルＭＣは、書き込みデータ信号ＷＤＴと同じ論理値（真のデータ）を記憶し、あるいは、書き込みデータ信号ＷＤＴと反対の論理値（偽のデータ）を記憶する。換言すれば、１つのワード線ＷＬに接続される複数のメモリセルＭＣに、真のデータと偽のデータが混在して記憶されることはない。データ復元回路ＲＳＴＲは、例えば、ビット線ＢＬ毎に形成される。

コラムスイッチＣＳＷは、デコード信号ＣＤＥＣに応じてオンし、データ復元回路ＲＳＴＲの出力をデータバス線ＤＢに接続する。なお、コラムスイッチＣＳＷをビット線ＢＬに接続し、コラムスイッチＣＳＷの出力をデータ復元回路ＲＳＴＲの入力に接続してもよい。この場合、データ復元回路ＲＳＴＲの数は、データ端子Ｉ／Ｏの数と同じ８個でよい。

図１６は、図１５に示したメモリセルアレイＡＲＹの要部を示している。メモリセルＭＣは、１ビットの情報を保持するために１つの転送トランジスタＴＲと１つの強誘電体キャパシタＦＣとで構成される（１Ｔ１Ｃタイプ）。強誘電体キャパシタＦＣの一端は、転
送トランジスタＴＲを介してビット線ＢＬ（Ｅ）またはＢＬ（Ｏ）に接続される。強誘電体キャパシタＦＣの他端は、プレート線ＰＬに接続される。転送トランジスタＴＲのゲートは、ワード線ＷＬ（Ｅ）またはＷＬ（Ｏ）に接続されている。

ビット線対ＢＬ（Ｅ）、ＢＬ（Ｏ）に接続されるリファレンスメモリセルＲＭＣは、強誘電体キャパシタからなるリファレンスキャパシタＲＦＣと、２つのｎＭＯＳトランジスタＭ１、Ｍ２とを有している。リファレンスキャパシタＲＦＣは、論理０を記憶する強誘電体キャパシタＦＣの容量値と、論理１を記憶する強誘電体キャパシタＦＣの容量値の中間の容量値を有している。ｎＭＯＳトランジスタＭ１は、リファレンスワード線ＲＷＬ（Ｏ）が高レベルのときに、リファレンスキャパシタＦＣＲをビット線ＢＬ（Ｅ）に接続する。ｎＭＯＳトランジスタＭ２は、リファレンスワード線ＲＷＬ（Ｅ）が高レベルのときに、リファレンスキャパシタＦＣＲをビット線ＢＬ（Ｏ）に接続する。

以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、複数のメモリセルＭＣ毎に１つの判定メモリセルＤＭＣを形成することにより、強誘電体メモリのチップサイズを小さくできる。また、各ワード線ＷＬに同じ構造のメモリセルＭＣ、ＤＭＣを接続することにより、従来のメモリセルアレイＡＲＹのレイアウトを大幅に変更することなく、判定メモリセルＤＭＣを容易にレイアウトできる。この結果、強誘電体メモリの開発期間を短縮できる。

図１７は、本発明の第５の実施形態における反転制御回路ＩＮＶを示している。この反転制御回路ＩＮＶは、第２の実施形態の反転制御回路ＩＮＶの代わりに使用される。反転制御回路ＩＮＶを除く構成は、第２の実施形態と同じである。

反転制御回路ＩＮＶは、シフトレジスタＳＦＴにより構成されている。シフトレジスタＳＦＴは、直列に接続された４つの記憶段ＳＴＧを有している。各記憶段ＳＴＧは、入力端子ＩＮ、出力端子ＯＵＴ、リセット端子ＲＳＴ、ロード端子ＬＤおよびクロック端子ＣＫを有している。記憶段ＳＴＧは、クロック端子ＣＫで受ける読み出しイネーブル信号ＲＤＥＮの反転信号の立ち上がりエッジ（＝ＲＤＥＮ信号の立ち下がりエッジ）に同期して入力端子ＩＮの論理レベルを受け、受けた論理レベルを出力端子ＯＵＴに出力する。また、記憶段ＳＴＧは、リセット端子ＲＳＴで受けるパワーオンリセット信号ＰＯＮＲＳＴの高論理レベルの期間に、ロード端子ＬＤで受ける論理レベルを記憶し、記憶した論理レベルを出力端子ＯＵＴに出力する。パワーオンリセット信号ＰＯＮＲＳＴは、強誘電体メモリに電源電圧の供給が開始されたときに、所定の期間だけ高論理レベルに変化する信号である。このように、この実施形態では、簡易な論理回路により反転制御回路ＩＮＶが構成される。

記憶段ＳＴＧのうち初段のロード端子ＬＤは、電源線ＶＣＣに接続されている。その他の記憶段のロード端子ＬＤは、接地線ＶＳＳに接続されている。このため、反転信号ＲＶＳは、強誘電体メモリのパワーオン後、３回目の読み出し動作ＲＤＯＰの完了に応答して体論理レベルから高論理レベル（反転レベル）に変化する。そして、３回目までの再書き込み動作ＲＥＷＲでは、メモリセルＭＣ、ＤＭＣから読み出されたデータ信号と同じ論理の信号がメモリセルＭＣ、ＤＭＣに再書き込みされる。４回目の再書き込み動作ＲＥＷＲにおいて、メモリセルＭＣ、ＤＭＣから読み出されたデータ信号と反対の論理のデータ信号がメモリセルＭＣ、ＤＭＣに書き込まれる。この後、読み出し動作が４回実行される毎に、再書き込み動作ＲＥＷＲにおいて反転データがメモリセルＭＣ、ＤＭＣに書き込まれる。すなわち、この実施形態では、反転データがメモリセルＭＣ、ＤＭＣに書き込まれる確率は、０．２５である。

なお、読み出しイネーブル信号ＲＤＥＮの代わりに読み書きイネーブル信号ＲＷＥＮを
供給し、第３の実施形態の反転制御回路ＩＮＶの代わりに使用してもよい。さらに、読み出しイネーブル信号ＲＤＥＮの代わりにタイマからの出力信号を供給し、第１の実施形態の反転制御回路ＩＮＶの代わりに使用してもよい。この場合、タイマからの出力信号の周期は、例えば、強誘電体メモリの書き込み動作ＷＲＯＰおよび読み出し動作ＲＤＯＰのサイクルにほぼ等しく設定される。あるいは、強誘電体メモリがクロック同期式の場合、読み出しイネーブル信号ＲＤＥＮの代わりに、クロック信号またはクロック信号の周波数を分周したクロック信号を供給してもよい。この場合、反転制御回路ＩＮＶに供給されるクロック信号の周期は、強誘電体メモリの書き込み動作ＷＲＯＰおよび読み出し動作ＲＤＯＰのサイクルにほぼ等しく設定される。

以上、第５の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、簡易な論理回路により反転制御回路ＩＮＶを構成できる。この結果、強誘電体メモリのチップサイズを小さくできる。また、反転制御回路ＩＮＶの論理規模が小さいため、反転制御回路ＩＮＶの消費電力を小さくでき、強誘電体メモリの消費電力を小さくできる。

なお、上述した実施形態では、本発明を強誘電体メモリチップに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、強誘電体メモリコアが搭載されるシステムＬＳＩやシステムチップに適用してもよい。

第２の実施形態では、読み出しイネーブル信号ＲＤＥＮの非活性化中に、乱数生成器ＲＮＤの動作を停止する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、強誘電体メモリが、チップセレクト端子等のアクセスを有効にする端子を有する場合、チップセレクト端子に供給されるチップセレクト信号の非活性化中に乱数生成器ＲＮＤの動作を停止してもよい。この場合にも、強誘電体メモリのスタンバイ電流を削減できる。

第４の実施形態では、第１の実施形態の反転制御回路ＩＮＶを用いる例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２、第３の実施形態の反転制御回路ＩＮＶを用いて発明を実現してもよい。

第４の実施形態では、ワード線ＷＬ毎に判定メモリセルＤＭＣを形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリセルアレイＡＲＹに１つの判定メモリセルＤＭＣを形成してもよい。この場合、読み出し動作毎に、全てのメモリセルＭＣのデータを反転信号ＲＶＳに応じて再書き込みする必要がある。このため、１回の読み出しコマンドで全てのメモリセルＭＣがアクセスされるシステムに適用すると有効である。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
強誘電体キャパシタを有し、外部端子を介して書き込まれるデータを記憶する複数のノーマルメモリセルと、
前記ノーマルメモリセルに記憶されているデータが真であるか偽であるかを示す判定データを記憶する不揮発性の判定記憶部と、
前記ノーマルメモリセルおよび前記判定記憶部に対する書き込み動作と、読み出し動作と、読み出し動作中の後半に実行される再書き込み動作とを制御する動作制御回路と、
反転信号を出力するとともに、少なくとも前記再書き込み動作時に０より大きく１より小さい所定の確率で反転信号を有効レベルに設定する反転制御回路と、
少なくとも前記再書き込み動作時に、前記反転信号が有効レベルを示すときに、前記ノーマルメモリセルに再書き込みすべきデータと逆の論理のデータを書き込み、前記判定記
憶部に偽を示す判定データを書き込み、前記反転信号が有効レベルを示さないときに、前記ノーマルメモリセルに再書き込みすべき論理のデータを書き込み、前記判定記憶部に真を示す判定データを書き込む書き込み回路と、
読み出し動作時に、前記判定記憶部から偽を示す判定データが読み出されたときに、前記ノーマルメモリセルから読み出したデータの論理を反転して出力し、前記判定記憶部から真を示す判定データが読み出されたときに、前記ノーマルメモリセルから読み出したデータを出力するデータ復元回路とを備えていることを特徴とする強誘電体メモリ。
（付記２）
付記１記載の強誘電体メモリにおいて、
前記書き込み回路は、前記ノーマルメモリセルから読み出された読み出しデータと前記反転信号とのＥＯＲ論理を演算し、演算結果を前記ノーマルメモリセルに再書き込みすることを特徴とする強誘電体メモリ。
（付記３）
付記１記載の強誘電体メモリにおいて、
前記反転制御回路は、前記反転信号を所定の確率で有効レベルに設定するために前記読み出し動作期間のみ動作し、他の期間に前記反転信号を無効レベルに固定することを特徴とする強誘電体メモリ。
（付記４）
付記１記載の強誘電体メモリにおいて、
前記反転制御回路は、前記再書き込み動作時および前記書き込み動作に０より大きく１より小さい所定の確率で前記反転信号を有効レベルに設定することを特徴とする強誘電体メモリ。
（付記５）
付記４記載の強誘電体メモリにおいて、
前記反転制御回路は、前記反転信号を所定の確率で有効レベルに設定するために前記書き込み動作期間および前記読み出し動作期間のみ動作し、他の期間に前記反転信号を無効レベルに固定することを特徴とする強誘電体メモリ。
（付記６）
付記４記載の強誘電体メモリにおいて、
前記書き込み回路は、前記ノーマルメモリセルから読み出された読み出しデータまたは強誘電体メモリの外部から供給される書き込みデータと、前記反転信号とのＥＯＲ論理を演算し、演算結果を前記ノーマルメモリセルに書き込むことを特徴とする強誘電体メモリ。
（付記７）
付記１記載の強誘電体メモリにおいて、
前記判定記憶部は、所定数の前記ノーマルメモリセル毎に形成されていることを特徴とする強誘電体メモリ。
（付記８）
付記７記載の強誘電体メモリにおいて、
前記所定数のノーマルメモリセルに接続されたワード線を備え、
前記判定記憶部は、前記ノーマルメモリセルと同じ構造を有し、前記ワード線に接続された判定メモリセルで構成されていることを特徴とする強誘電体メモリ。
（付記９）
付記１記載の強誘電体メモリにおいて、
前記反転制御回路は、
０より大きく１より小さい所定の確率で第１論理レベルを有する乱数信号を出力する少なくとも１つの乱数生成器と、
前記乱数生成器の全てが第１論理レベルを有する乱数信号を出力するときに、前記反転信号を有効レベルに設定する論理回路とを備えていることを特徴とする強誘電体メモリ。（付記１０）
付記１記載の強誘電体メモリにおいて、
前記ノーマルメモリセルは、１つの転送トランジスタと１つの前記強誘電体キャパシタとで構成されることを特徴とする強誘電体メモリ。
（付記１１）
強誘電体キャパシタを有し、外部端子を介して書き込まれるデータを記憶する複数のノーマルメモリセルと、前記ノーマルメモリセルに記憶されているデータが真であるか偽であるかを示す判定データを記憶する不揮発性の判定記憶部とを備えた強誘電体メモリの動作方法であって、
少なくとも読み出し動作中の後半に実行される再書き込み動作時に、０より大きく１より小さい所定の確率で反転信号を有効レベルに設定し、
少なくとも前記再書き込み動作時に、前記反転信号が有効レベルを示すときに、前記ノーマルメモリセルに再書き込みすべきデータと逆の論理のデータを書き込み、前記判定記憶部に偽を示す判定データを書き込み、
前記反転信号が有効レベルを示さないときに、前記ノーマルメモリセルに再書き込みすべき論理のデータを書き込み、前記判定記憶部に真を示す判定データを書き込み、
読み出し動作時に、前記判定記憶部から偽を示す判定データが読み出されたときに、前記ノーマルメモリセルから読み出したデータの論理を反転して出力し、前記判定記憶部から真を示す判定データが読み出されたときに、前記ノーマルメモリセルから読み出したデータを出力することを特徴とする強誘電体メモリの動作方法。
（付記１２）
付記１１記載の強誘電体メモリの動作方法において、
前記ノーマルメモリセルから読み出された読み出しデータと前記反転信号とのＥＯＲ論理を演算し、演算結果を前記ノーマルメモリセルに再書き込みすることを特徴とする強誘電体メモリの動作方法。
（付記１３）
付記１１記載の強誘電体メモリの動作方法において、
前記読み出し動作期間のみ前記反転信号を所定の確率で有効レベルに設定し、他の期間に前記反転信号を無効レベルに固定することを特徴とする強誘電体メモリの動作方法。
（付記１４）
付記１１記載の強誘電体メモリの動作方法において、
前記再書き込み動作時および前記書き込み動作に０より大きく１より小さい所定の確率で前記反転信号を有効レベルに設定することを特徴とする強誘電体メモリの動作方法。
（付記１５）
付記１４記載の強誘電体メモリの動作方法において、
前記書き込み動作期間および前記読み出し動作期間のみ前記反転信号を所定の確率で有効レベルに設定し、他の期間に前記反転信号を無効レベルに固定することを特徴とする強誘電体メモリの動作方法。
（付記１６）
付記１４記載の強誘電体メモリの動作方法において、
前記ノーマルメモリセルから読み出された読み出しデータまたは強誘電体メモリの外部から供給される書き込みデータと、前記反転信号とのＥＯＲ論理を演算し、演算結果を前記ノーマルメモリセルに再書き込みすることを特徴とする強誘電体メモリの動作方法。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、強誘電体キャパシタで構成されるメモリセルを有する強誘電体メモリに適用可能である。

本発明の第１の実施形態を示すブロック図である。 図１に示したライトアンプＷＡの詳細を示すブロック図である。 図１に示したライトアンプＤＷＡの詳細を示すブロック図である。 図１に示した反転制御回路の詳細を示すブロック図である。 第１の実施形態の動作の一例を示すタイミング図である。 第１の実施形態の動作の概要を示す説明図である。 強誘電体キャパシタＦＣのヒステリシス特性を示す説明図である。 本発明の第２の実施形態を示すブロック図である。 第２の実施形態の動作の一例を示すタイミング図である。 本発明の第３の実施形態を示すブロック図である。 図１０に示したライトアンプＷＡの詳細を示すブロック図である。 図１０に示したライトアンプＤＷＡの詳細を示すブロック図である。 第３の実施形態の動作の一例を示すタイミング図である。 第３の実施形態の動作の概要を示す説明図である。 本発明の第４の実施形態を示すブロック図である。 図１５に示したメモリセルアレイの要部を示す回路図である。 本発明の第５の実施形態における反転制御回路を示す回路図である。

符号の説明

ＡＲＹ‥メモリセルアレイ；ＣＯＲＥ‥メモリコア；ＤＩＮ‥データ入力回路；ＤＭＣ‥判定メモリセル；ＤＯＵＴ‥データ出力回路；ＤＷＡ‥ライトアンプ；ＩＮＶ‥反転制御回路；ＭＣ‥ノーマルメモリセル；ＯＰＣ‥動作制御回路；ＰＲＥ‥プリチャージ回路；ＲＭＣ‥リファレンスメモリセル；ＲＳＴＲ‥データ復元回路；ＲＶＳ‥反転信号；ＳＡ‥センスアンプ；ＷＡ‥ライトアンプ

Claims (10)

1. 強誘電体キャパシタを有し、外部端子を介して書き込まれるデータを記憶する複数のノーマルメモリセルと、
   前記ノーマルメモリセルに記憶されているデータが真であるか偽であるかを示す判定データを記憶する不揮発性の判定記憶部と、
   前記ノーマルメモリセルおよび前記判定記憶部に対する書き込み動作と、読み出し動作と、読み出し動作中の後半に実行される再書き込み動作とを制御する動作制御回路と、
   反転信号を出力するとともに、少なくとも前記再書き込み動作時に０より大きく１より小さい所定の確率で反転信号を有効レベルに設定する反転制御回路と、
   少なくとも前記再書き込み動作時に、前記反転信号が有効レベルを示すときに、前記ノーマルメモリセルに再書き込みすべきデータと逆の論理のデータを書き込み、前記判定記憶部に偽を示す判定データを書き込み、前記反転信号が有効レベルを示さないときに、前記ノーマルメモリセルに再書き込みすべき論理のデータを書き込み、前記判定記憶部に真を示す判定データを書き込む書き込み回路と、
   読み出し動作時に、前記判定記憶部から偽を示す判定データが読み出されたときに、前記ノーマルメモリセルから読み出したデータの論理を反転して出力し、前記判定記憶部から真を示す判定データが読み出されたときに、前記ノーマルメモリセルから読み出したデータを出力するデータ復元回路とを備えていることを特徴とする強誘電体メモリ。
2. 請求項１記載の強誘電体メモリにおいて、
   前記書き込み回路は、前記ノーマルメモリセルから読み出された読み出しデータと前記反転信号とのＥＯＲ論理を演算し、演算結果を前記ノーマルメモリセルに再書き込みすることを特徴とする強誘電体メモリ。
3. 請求項１記載の強誘電体メモリにおいて、
   前記反転制御回路は、前記反転信号を所定の確率で有効レベルに設定するために前記読み出し動作期間のみ動作し、他の期間に前記反転信号を無効レベルに固定することを特徴とする強誘電体メモリ。
4. 請求項１記載の強誘電体メモリにおいて、
   前記反転制御回路は、前記再書き込み動作時および前記書き込み動作に０より大きく１より小さい所定の確率で前記反転信号を有効レベルに設定することを特徴とする強誘電体メモリ。
5. 請求項４記載の強誘電体メモリにおいて、
   前記反転制御回路は、前記反転信号を所定の確率で有効レベルに設定するために前記書き込み動作期間および前記読み出し動作期間のみ動作し、他の期間に前記反転信号を無効レベルに固定することを特徴とする強誘電体メモリ。
6. 請求項１記載の強誘電体メモリにおいて、
   前記判定記憶部は、所定数の前記ノーマルメモリセル毎に形成されていることを特徴とする強誘電体メモリ。
7. 請求項６記載の強誘電体メモリにおいて、
   前記所定数のノーマルメモリセルに接続されたワード線を備え、
   前記判定記憶部は、前記ノーマルメモリセルと同じ構造を有し、前記ワード線に接続された判定メモリセルで構成されていることを特徴とする強誘電体メモリ。
8. 請求項１記載の強誘電体メモリにおいて、
   前記反転制御回路は、
   ０より大きく１より小さい所定の確率で第１論理レベルを有する乱数信号を出力する少なくとも１つの乱数生成器と、
   前記乱数生成器の全てが第１論理レベルを有する乱数信号を出力するときに、前記反転信号を有効レベルに設定する論理回路とを備えていることを特徴とする強誘電体メモリ。
9. 請求項１記載の強誘電体メモリにおいて、
   前記ノーマルメモリセルは、１つの転送トランジスタと１つの前記強誘電体キャパシタとで構成されることを特徴とする強誘電体メモリ。
10. 強誘電体キャパシタを有し、外部端子を介して書き込まれるデータを記憶する複数のノーマルメモリセルと、前記ノーマルメモリセルに記憶されているデータが真であるか偽であるかを示す判定データを記憶する不揮発性の判定記憶部とを備えた強誘電体メモリの動作方法であって、
    少なくとも読み出し動作中の後半に実行される再書き込み動作時に、０より大きく１より小さい所定の確率で反転信号を有効レベルに設定し、
    少なくとも前記再書き込み動作時に、前記反転信号が有効レベルを示すときに、前記ノーマルメモリセルに再書き込みすべきデータと逆の論理のデータを書き込み、前記判定記憶部に偽を示す判定データを書き込み、
    前記反転信号が有効レベルを示さないときに、前記ノーマルメモリセルに再書き込みすべき論理のデータを書き込み、前記判定記憶部に真を示す判定データを書き込み、
    読み出し動作時に、前記判定記憶部から偽を示す判定データが読み出されたときに、前記ノーマルメモリセルから読み出したデータの論理を反転して出力し、前記判定記憶部から真を示す判定データが読み出されたときに、前記ノーマルメモリセルから読み出したデータを出力することを特徴とする強誘電体メモリの動作方法。

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