JPH07226086A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07226086A JPH07226086A JP6018269A JP1826994A JPH07226086A JP H07226086 A JPH07226086 A JP H07226086A JP 6018269 A JP6018269 A JP 6018269A JP 1826994 A JP1826994 A JP 1826994A JP H07226086 A JPH07226086 A JP H07226086A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルキャパシタとトランジスタで構成
されるメモリセルを有する半導体メモリ装置において、
データ“１”が書き込まれたメモリセルキャパシタの容
量絶縁膜にかかるストレスを低減し、長寿命化を実現す
る。 【構成】 メモリセル１と、このメモリセル１から読み
出したデータを反転しメモリセルへ再書き込みする反転
再書き込み手段と、メモリセルから読み出したデータを
再書き込み時に反転したかどうかを記憶しておく判定用
データ記憶手段４と、メモリセルから読み出したデータ
を反転して出力するか、反転することなく出力するかを
判定用データ記憶手段４からの出力によって判定する判
定手段５とを有する。
されるメモリセルを有する半導体メモリ装置において、
データ“１”が書き込まれたメモリセルキャパシタの容
量絶縁膜にかかるストレスを低減し、長寿命化を実現す
る。 【構成】 メモリセル１と、このメモリセル１から読み
出したデータを反転しメモリセルへ再書き込みする反転
再書き込み手段と、メモリセルから読み出したデータを
再書き込み時に反転したかどうかを記憶しておく判定用
データ記憶手段４と、メモリセルから読み出したデータ
を反転して出力するか、反転することなく出力するかを
判定用データ記憶手段４からの出力によって判定する判
定手段５とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルキャパシタ
として強誘電体キャパシタを用いた半導体メモリ装置に
関する。
として強誘電体キャパシタを用いた半導体メモリ装置に
関する。
【０００２】
【従来の技術】半導体メモリ装置では、半導体装置内に
形成されたメモリセルキャパシタに電荷を蓄積し、その
電荷の有無によりデータを記憶する方式が主に用いられ
ている（一般にダイナミック方式メモリ、ＤＲＡＭと呼
ぶ）。このメモリセルキャパシタは、従来は、シリコン
酸化膜を容量絶縁膜として使用していた。最近になっ
て、強誘電体材料をメモリセルキャパシタの容量絶縁膜
として使用し、記憶データの不揮発性を実現しようとす
る半導体メモリ装置が考案されている。
形成されたメモリセルキャパシタに電荷を蓄積し、その
電荷の有無によりデータを記憶する方式が主に用いられ
ている（一般にダイナミック方式メモリ、ＤＲＡＭと呼
ぶ）。このメモリセルキャパシタは、従来は、シリコン
酸化膜を容量絶縁膜として使用していた。最近になっ
て、強誘電体材料をメモリセルキャパシタの容量絶縁膜
として使用し、記憶データの不揮発性を実現しようとす
る半導体メモリ装置が考案されている。
【０００３】以下強誘電体膜をメモリセルキャパシタの
容量絶縁膜として用いた半導体メモリ装置について説明
する。図５は従来の半導体メモリ装置の回路構成図であ
る。
容量絶縁膜として用いた半導体メモリ装置について説明
する。図５は従来の半導体メモリ装置の回路構成図であ
る。
【０００４】図５において、３０ａ〜３０ｄはメモリセ
ル、３１ａ〜３１ｄはメモリセルトランジスタ、３２は
ワード線、３３ａ〜３３ｄはメモリセルキャパシタ、３
４はワード線、３５〜３８はビット線、３９，４０はセ
ルプレート電極、４１，４２はセンスアンプ、４３〜４
６はビット線プリチャージ用トランジスタ、φPはビッ
ト線プリチャージ制御信号、φSはセンスアンプ制御信
号である。
ル、３１ａ〜３１ｄはメモリセルトランジスタ、３２は
ワード線、３３ａ〜３３ｄはメモリセルキャパシタ、３
４はワード線、３５〜３８はビット線、３９，４０はセ
ルプレート電極、４１，４２はセンスアンプ、４３〜４
６はビット線プリチャージ用トランジスタ、φPはビッ
ト線プリチャージ制御信号、φSはセンスアンプ制御信
号である。
【０００５】図５に示すように、従来の半導体メモリ装
置の回路構成は、センスアンプ４１にビット線３５，３
６が接続されている。このビット線３５，３６にメモリ
セル３０ａ，３０ｂが接続されている。メモリセル３０
ａにおいて、２個のメモリセルキャパシタ３３ａの一方
の電極はそれぞれ２個のＭＯＳトランジスタ３１ａを介
してビット線３５，３６に接続されている。また、ＭＯ
Ｓトランジスタ３１ａのゲートはワード線３２に接続さ
れ、メモリセルキャパシタ３３ａの他方の電極はセルプ
レート電極３９に接続されている。メモリセル３０ｂ〜
３０ｄについても同様である。ビット線３５，３６は、
ビット線プリチャージ制御信号φPで制御されるＭＯＳ
トランジスタ４３，４４を介して、接地電位に接続され
ている。
置の回路構成は、センスアンプ４１にビット線３５，３
６が接続されている。このビット線３５，３６にメモリ
セル３０ａ，３０ｂが接続されている。メモリセル３０
ａにおいて、２個のメモリセルキャパシタ３３ａの一方
の電極はそれぞれ２個のＭＯＳトランジスタ３１ａを介
してビット線３５，３６に接続されている。また、ＭＯ
Ｓトランジスタ３１ａのゲートはワード線３２に接続さ
れ、メモリセルキャパシタ３３ａの他方の電極はセルプ
レート電極３９に接続されている。メモリセル３０ｂ〜
３０ｄについても同様である。ビット線３５，３６は、
ビット線プリチャージ制御信号φPで制御されるＭＯＳ
トランジスタ４３，４４を介して、接地電位に接続され
ている。
【０００６】なお、図５に示す従来の半導体メモリ装置
では、１個のメモリセル３０ａが、２個のメモリセルキ
ャパシタ３３ａと２個のＭＯＳトランジスタ３１ａとで
構成されている。データ書き込み時には、２個のメモリ
セルキャパシタ３３ａのうちの一方が正論理電圧で書き
込まれ、他方が逆論理電圧で書き込まれる。そして、デ
ータ読み出し時には、２個のメモリセルキャパシタ３３
ａからそれぞれ読み出した電位差をセンスアンプ４１で
増幅して、データの読み出しをする。
では、１個のメモリセル３０ａが、２個のメモリセルキ
ャパシタ３３ａと２個のＭＯＳトランジスタ３１ａとで
構成されている。データ書き込み時には、２個のメモリ
セルキャパシタ３３ａのうちの一方が正論理電圧で書き
込まれ、他方が逆論理電圧で書き込まれる。そして、デ
ータ読み出し時には、２個のメモリセルキャパシタ３３
ａからそれぞれ読み出した電位差をセンスアンプ４１で
増幅して、データの読み出しをする。
【０００７】次に、強誘電体材料を容量絶縁膜として用
いた強誘電体メモリの動作について、図５および図６を
参照しながら説明する。図６は従来の半導体メモリ装置
におけるメモリセルのデータの読み出しを説明する図で
あり、強誘電体のヒステリシス曲線を示している。
いた強誘電体メモリの動作について、図５および図６を
参照しながら説明する。図６は従来の半導体メモリ装置
におけるメモリセルのデータの読み出しを説明する図で
あり、強誘電体のヒステリシス曲線を示している。
【０００８】強誘電体材料を容量絶縁膜として用いたキ
ャパシタでは、図６に示すように、電界が０のときで
も、点Ｂおよび点Ｅのように残留分極が残る。このよう
に、電源をオフした後にも強誘電体キャパシタに残った
残留分極を不揮発性のデータとして利用し、不揮発性の
半導体メモリ装置を実現している。メモリセル３０ａの
データが“１”の場合、２個あるメモリセルキャパシタ
３３ａのうち、一方のメモリセルキャパシタ３３ａが点
Ｂの状態にあり、他方のメモリセルキャパシタ３３ａが
点Ｅの状態にある。また、メモリセル３０ａのデータが
“０”の場合には、先ほどとは逆になり、第１のメモリ
セルキャパシタは点Ｅの状態にあり、第２のメモリセル
キャパシタは点Ｂの状態にある。
ャパシタでは、図６に示すように、電界が０のときで
も、点Ｂおよび点Ｅのように残留分極が残る。このよう
に、電源をオフした後にも強誘電体キャパシタに残った
残留分極を不揮発性のデータとして利用し、不揮発性の
半導体メモリ装置を実現している。メモリセル３０ａの
データが“１”の場合、２個あるメモリセルキャパシタ
３３ａのうち、一方のメモリセルキャパシタ３３ａが点
Ｂの状態にあり、他方のメモリセルキャパシタ３３ａが
点Ｅの状態にある。また、メモリセル３０ａのデータが
“０”の場合には、先ほどとは逆になり、第１のメモリ
セルキャパシタは点Ｅの状態にあり、第２のメモリセル
キャパシタは点Ｂの状態にある。
【０００９】図７は従来の半導体メモリ装置の動作タイ
ミングを示す図である。初期状態では、ビット線３５，
３６、ワード線３２，３４、セルプレート電極３９およ
びセンスアンプ制御信号φSは全て論理電圧“Ｌ”、ビ
ット線プリチャージ制御信号φPは論理電圧“Ｈ”であ
る。
ミングを示す図である。初期状態では、ビット線３５，
３６、ワード線３２，３４、セルプレート電極３９およ
びセンスアンプ制御信号φSは全て論理電圧“Ｌ”、ビ
ット線プリチャージ制御信号φPは論理電圧“Ｈ”であ
る。
【００１０】この状態から、まずビット線プリチャージ
制御信号φPを論理電圧“Ｌ”とし、ビット線３５，３
６をフローティング状態とする。次に、ワード線３２お
よびセルプレート電極３９を論理電圧“Ｈ”にして、Ｍ
ＯＳトランジスタ３１ａをオンする。このときメモリセ
ルキャパシタ３３ａに電界がかかり、メモリセル３０ａ
からビット線３５，３６にデータが読み出される。
制御信号φPを論理電圧“Ｌ”とし、ビット線３５，３
６をフローティング状態とする。次に、ワード線３２お
よびセルプレート電極３９を論理電圧“Ｈ”にして、Ｍ
ＯＳトランジスタ３１ａをオンする。このときメモリセ
ルキャパシタ３３ａに電界がかかり、メモリセル３０ａ
からビット線３５，３６にデータが読み出される。
【００１１】ビット線３５，３６に読み出される電位差
について、図６を参照しながら説明する。図６のＬ１，
Ｌ２はビット線３５，３６の寄生容量値で決まる傾きを
持つ線である。容量値が小さくなると傾きの絶対値は小
さくなる。読み出されるデータが“１”のとき、ビット
線３５にはメモリセルキャパシタ３３ａからデータが読
み出され、点Ｂの状態から点Ｏ２１の状態となる。点Ｏ
２１は、メモリセルキャパシタ３３ａに電界をかけたと
き、点Ｂから点Ｄへ向かうヒステリシス曲線と、ワード
線３２とセルプレート電極３９の論理電圧を“Ｈ”とし
たときに生じる電界の分だけ点Ｂから横軸上を移動した
点Ｍ２１を通る線Ｌ１との交点である。同様に、ビット
線３６にはメモリセルキャパシタ３３ａからデータが読
み出され、点Ｅの状態から点Ｐ２１の状態となる。点Ｐ
２１はメモリセルキャパシタ３３ａに電界がかかったと
き、点Ｅから点Ｄへ向かうヒステリシス曲線と、ワード
線３２とセルプレート電極３９の論理電圧を“Ｈ”とし
たとき生じる電界の分だけ点Ｅから横軸上を移動した点
Ｎ２１を通る線Ｌ２との交点である。ここで、ビット線
３５とビット線３６に読み出される電位差は、点Ｏ２１
と点Ｐ２１の電界の差Ｖｒ２１となる。読み出されるデ
ータが“０”のときも同様で、ビット線３５とビット線
３６の状態が逆になるだけで読み出される電位差はＶｒ
２１である。
について、図６を参照しながら説明する。図６のＬ１，
Ｌ２はビット線３５，３６の寄生容量値で決まる傾きを
持つ線である。容量値が小さくなると傾きの絶対値は小
さくなる。読み出されるデータが“１”のとき、ビット
線３５にはメモリセルキャパシタ３３ａからデータが読
み出され、点Ｂの状態から点Ｏ２１の状態となる。点Ｏ
２１は、メモリセルキャパシタ３３ａに電界をかけたと
き、点Ｂから点Ｄへ向かうヒステリシス曲線と、ワード
線３２とセルプレート電極３９の論理電圧を“Ｈ”とし
たときに生じる電界の分だけ点Ｂから横軸上を移動した
点Ｍ２１を通る線Ｌ１との交点である。同様に、ビット
線３６にはメモリセルキャパシタ３３ａからデータが読
み出され、点Ｅの状態から点Ｐ２１の状態となる。点Ｐ
２１はメモリセルキャパシタ３３ａに電界がかかったと
き、点Ｅから点Ｄへ向かうヒステリシス曲線と、ワード
線３２とセルプレート電極３９の論理電圧を“Ｈ”とし
たとき生じる電界の分だけ点Ｅから横軸上を移動した点
Ｎ２１を通る線Ｌ２との交点である。ここで、ビット線
３５とビット線３６に読み出される電位差は、点Ｏ２１
と点Ｐ２１の電界の差Ｖｒ２１となる。読み出されるデ
ータが“０”のときも同様で、ビット線３５とビット線
３６の状態が逆になるだけで読み出される電位差はＶｒ
２１である。
【００１２】次に、センスアンプ制御信号φSを論理電
圧“Ｈ”とし、ビット線３５，３６に読み出されたデー
タをセンスアンプ４１で増幅し、データを読み出す。こ
のセンスアンプ４１で増幅すると、ビット線３５の状態
は点Ｏ２１から点Ｑ２１になり、ビット線３６の状態は
点Ｐ２１から点Ｄになる。
圧“Ｈ”とし、ビット線３５，３６に読み出されたデー
タをセンスアンプ４１で増幅し、データを読み出す。こ
のセンスアンプ４１で増幅すると、ビット線３５の状態
は点Ｏ２１から点Ｑ２１になり、ビット線３６の状態は
点Ｐ２１から点Ｄになる。
【００１３】次に、データの再書き込み状態としてセル
プレート電極３９を論理電圧“Ｌ”とする。このとき、
図６において、ビット線３５の状態は点Ｑ２１から点Ａ
を通って点Ｂとなり、ビット線３６の状態は点Ｄから点
Ｅとなる。次に、ワード線３２とセンスアンプ制御信号
φSとを論理電圧“Ｌ”にする。その後、ビット線プリ
チャージ制御信号φPを論理電圧“Ｈ”とし、ビット線
３５，３６を論理電圧“Ｌ”として初期状態に戻る。
プレート電極３９を論理電圧“Ｌ”とする。このとき、
図６において、ビット線３５の状態は点Ｑ２１から点Ａ
を通って点Ｂとなり、ビット線３６の状態は点Ｄから点
Ｅとなる。次に、ワード線３２とセンスアンプ制御信号
φSとを論理電圧“Ｌ”にする。その後、ビット線プリ
チャージ制御信号φPを論理電圧“Ｈ”とし、ビット線
３５，３６を論理電圧“Ｌ”として初期状態に戻る。
【００１４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、データ“１”を記憶しているメモリセル
キャパシタはつねにデータ“１”を保存しており、この
メモリセルキャパシタの容量絶縁膜にはつねにストレス
がかかった状態となって、劣化が激しくなるという課題
を有していた。
来の構成では、データ“１”を記憶しているメモリセル
キャパシタはつねにデータ“１”を保存しており、この
メモリセルキャパシタの容量絶縁膜にはつねにストレス
がかかった状態となって、劣化が激しくなるという課題
を有していた。
【００１５】さらに、容量絶縁膜として強誘電体膜を用
いた場合には、上記の課題に加えて、データ“１”を記
憶しているメモリセルキャパシタは読み出し、再書き込
みの都度、一度分極が反転し、さらに再反転してデータ
“１”を記憶することにより、強誘電体膜が劣化すると
いう課題を有していた。この劣化現象は、強誘電体膜内
部の酸素が放出されることによる物性の変化によるもの
とされている。その結果、強誘電体のヒステリシス曲線
は、図８に示すように、初期値Ａ−Ｂ−Ｄ−Ｅであった
ものが読み出し回数が一定限度を越えると急速に劣化が
顕著になってａ−ｂ−ｄ−ｅのようになり、残留電荷量
が減少し、ついにはメモリセルから誤ったデータが読み
出されることになる。
いた場合には、上記の課題に加えて、データ“１”を記
憶しているメモリセルキャパシタは読み出し、再書き込
みの都度、一度分極が反転し、さらに再反転してデータ
“１”を記憶することにより、強誘電体膜が劣化すると
いう課題を有していた。この劣化現象は、強誘電体膜内
部の酸素が放出されることによる物性の変化によるもの
とされている。その結果、強誘電体のヒステリシス曲線
は、図８に示すように、初期値Ａ−Ｂ−Ｄ−Ｅであった
ものが読み出し回数が一定限度を越えると急速に劣化が
顕著になってａ−ｂ−ｄ−ｅのようになり、残留電荷量
が減少し、ついにはメモリセルから誤ったデータが読み
出されることになる。
【００１６】本発明は上記の従来の課題を解決するもの
で、メモリセルキャパシタの容量絶縁膜にかかるストレ
スを緩和して、長寿命化を図った半導体メモリ装置を提
供することを目的とする。
で、メモリセルキャパシタの容量絶縁膜にかかるストレ
スを緩和して、長寿命化を図った半導体メモリ装置を提
供することを目的とする。
【００１７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体メモリ装置は、メモリセルと、このメ
モリセルから読み出したデータを反転し再書き込みする
反転再書き込み手段と、メモリセルから読み出したデー
タを再書き込み時に反転したかどうかを記憶しておく判
定用データ記憶手段と、メモリセルから読み出したデー
タを反転して出力するか、反転することなく出力するか
を判定用データ記憶手段からの出力によって判定する判
定手段とを有している。
に本発明の半導体メモリ装置は、メモリセルと、このメ
モリセルから読み出したデータを反転し再書き込みする
反転再書き込み手段と、メモリセルから読み出したデー
タを再書き込み時に反転したかどうかを記憶しておく判
定用データ記憶手段と、メモリセルから読み出したデー
タを反転して出力するか、反転することなく出力するか
を判定用データ記憶手段からの出力によって判定する判
定手段とを有している。
【００１８】
【作用】この構成によって、各メモリセルはデータ
“１”とデータ“０”とが交互に再書き込みされること
になり、本来データ“０”を記憶すべきメモリセルキャ
パシタには劣化が生じるが、本来データ“１”を記憶す
べきメモリセルキャパシタではつねにデータ“１”を保
存し続けることによる容量絶縁膜の劣化および強誘電体
膜を容量絶縁膜として用いた強誘電体キャパシタにおけ
るデータ“１”を読み出す際の分極の反転、再反転によ
る強誘電体膜の劣化が大幅に低減されることになる。
“１”とデータ“０”とが交互に再書き込みされること
になり、本来データ“０”を記憶すべきメモリセルキャ
パシタには劣化が生じるが、本来データ“１”を記憶す
べきメモリセルキャパシタではつねにデータ“１”を保
存し続けることによる容量絶縁膜の劣化および強誘電体
膜を容量絶縁膜として用いた強誘電体キャパシタにおけ
るデータ“１”を読み出す際の分極の反転、再反転によ
る強誘電体膜の劣化が大幅に低減されることになる。
【００１９】すなわち、従来の半導体メモリ装置ではデ
ータ“１”が書き込まれたメモリセルキャパシタの寿命
で半導体メモリ装置の寿命が決まっていたが、本発明の
半導体メモリ装置では本来データ“１”が書き込まれる
べきメモリセルキャパシタの劣化が大幅に改善される結
果、半導体メモリ装置としての寿命が大幅に延びること
になる。
ータ“１”が書き込まれたメモリセルキャパシタの寿命
で半導体メモリ装置の寿命が決まっていたが、本発明の
半導体メモリ装置では本来データ“１”が書き込まれる
べきメモリセルキャパシタの劣化が大幅に改善される結
果、半導体メモリ装置としての寿命が大幅に延びること
になる。
【００２０】
【実施例】以下本発明の第１の実施例における半導体メ
モリ装置について、図面を参照しながら説明する。
モリ装置について、図面を参照しながら説明する。
【００２１】図１は本実施例の回路ブロック図である。
図１において、１はメモリセル、２はメモリセル１のワ
ード線およびセルプレート電極を選択駆動するドライバ
（以下行選択回路という）、３はセンスアンプおよびコ
ラムスイッチを選択駆動するドライバ（以下列選択回路
という）、４はメモリセル１から読み出したデータを反
転して再書き込みしたことを記憶しておく判定用データ
記憶回路、５はメモリセル１から読み出したデータを反
転して出力するか、反転することなく出力するかを判定
用データ記憶回路４からのデータによって判定し出力す
るデータ判定回路、６は入出力端子である。
図１において、１はメモリセル、２はメモリセル１のワ
ード線およびセルプレート電極を選択駆動するドライバ
（以下行選択回路という）、３はセンスアンプおよびコ
ラムスイッチを選択駆動するドライバ（以下列選択回路
という）、４はメモリセル１から読み出したデータを反
転して再書き込みしたことを記憶しておく判定用データ
記憶回路、５はメモリセル１から読み出したデータを反
転して出力するか、反転することなく出力するかを判定
用データ記憶回路４からのデータによって判定し出力す
るデータ判定回路、６は入出力端子である。
【００２２】以上のように構成された本実施例につい
て、以下にその動作について説明する。
て、以下にその動作について説明する。
【００２３】まず最初に記憶部１にデータを書き込むと
きは、入出力端子６からデータを送り込むとともに、判
定用データ記憶回路４にこの一連のデータは正規のデー
タであることを記憶させておく。入出力端子６から送り
込まれたデータは、行選択回路２と列選択回路３によっ
て所定の位置に順次格納される。
きは、入出力端子６からデータを送り込むとともに、判
定用データ記憶回路４にこの一連のデータは正規のデー
タであることを記憶させておく。入出力端子６から送り
込まれたデータは、行選択回路２と列選択回路３によっ
て所定の位置に順次格納される。
【００２４】このようにして格納されたデータを読み出
す場合には、行選択回路２と列選択回路３とを駆動して
データをデータ判定回路５へ順次読み出すが、このとき
判定用データ記憶回路４からはデータが正規のデータで
あることを示す信号がデータ判定回路５へ送られるた
め、データ判定回路５では読み出したデータをそのまま
入出力端子６を通して出力する。さらに、データ判定回
路５からは読み出したデータを反転してメモリセル１へ
送り返し、所定の位置に格納するとともに、判定用デー
タ記憶回路４には反転したことを示す信号を送り、記憶
させておく。これは次回読み出すときには、読み出した
データを反転して出力することを指示するために必要と
なるものである。
す場合には、行選択回路２と列選択回路３とを駆動して
データをデータ判定回路５へ順次読み出すが、このとき
判定用データ記憶回路４からはデータが正規のデータで
あることを示す信号がデータ判定回路５へ送られるた
め、データ判定回路５では読み出したデータをそのまま
入出力端子６を通して出力する。さらに、データ判定回
路５からは読み出したデータを反転してメモリセル１へ
送り返し、所定の位置に格納するとともに、判定用デー
タ記憶回路４には反転したことを示す信号を送り、記憶
させておく。これは次回読み出すときには、読み出した
データを反転して出力することを指示するために必要と
なるものである。
【００２５】なお、上記第１の実施例において、メモリ
セル１から読み出したデータを再書き込みする際にデー
タ判定回路５でデータを反転してメモリセル１の所定の
位置に再書き込みする例について説明したが、メモリセ
ル１の周辺回路としてメモリセル１から読み出したデー
タを反転する回路を設けておいてもよい。
セル１から読み出したデータを再書き込みする際にデー
タ判定回路５でデータを反転してメモリセル１の所定の
位置に再書き込みする例について説明したが、メモリセ
ル１の周辺回路としてメモリセル１から読み出したデー
タを反転する回路を設けておいてもよい。
【００２６】次に本発明の第２の実施例における半導体
メモリ装置について、図面を参照しながら説明する。
メモリ装置について、図面を参照しながら説明する。
【００２７】図２は本実施例の回路構成図である。図２
において、ＢＬ0，／ＢＬ0、ＢＬ1，／ＢＬ1はメモリセ
ルのビット線、ＢＬD，／ＢＬDはダミーメモリセルのビ
ット線、ＷＬ0，ＷＬ1はワード線、ＣＰ0，ＣＰ1はセル
プレート電極、ＥＱ10はビット線イコライズおよびプリ
チャージ制御信号（以下ビット線プリチャージ制御信号
という）、Ｑn1，Ｑn2はメモリセルを構成するＮチャネ
ル型ＭＯＳトランジスタ（以下ＭＯＳトランジスタとい
う）、Ｃn1，Ｃn2はメモリセルを構成する強誘電体キャ
パシタ、ＱnD1，ＱnD2はダミーメモリセルを構成するＮ
チャネル型ＭＯＳトランジスタ（以下ＭＯＳトランジス
タという）、ＣD1，ＣD2はダミーメモリセルを構成する
強誘電体キャパシタ、ＳＡ0，ＳＡ1，ＳＡDはセンスア
ンプ、ＳＡＥ10はセンスアンプＳＡ0，ＳＡ1を制御する
センスアンプ制御信号、ＳＡＥD10はセンスアンプＳＡD
を制御するセンスアンプ制御信号、Ｑn01〜Ｑn05，Ｑn1
1〜Ｑn15，Ｑn11〜Ｑn20はＮチャネル型ＭＯＳトランジ
スタ、Ｓ0はＭＯＳトランジスタＱn04，Ｑn05を制御す
る制御信号、Ｓ1はＭＯＳトランジスタＱn14，Ｑn15を
制御する制御信号、ＳDはＱn19，Ｑn20を制御する制御
信号、１０はメモリセル、１１はダミーメモリセル、１
２，１３はデータ判定回路、１２Aはデータ判定回路１
２の入力端子、１２B，１２Cはデータ判定回路１２の入
出力端子、１２Dはデータ判定回路１２の出力端子、１
３A，１３B，１３Cはデータ判定回路１３の入出力端
子、１４はインバータ回路である。
において、ＢＬ0，／ＢＬ0、ＢＬ1，／ＢＬ1はメモリセ
ルのビット線、ＢＬD，／ＢＬDはダミーメモリセルのビ
ット線、ＷＬ0，ＷＬ1はワード線、ＣＰ0，ＣＰ1はセル
プレート電極、ＥＱ10はビット線イコライズおよびプリ
チャージ制御信号（以下ビット線プリチャージ制御信号
という）、Ｑn1，Ｑn2はメモリセルを構成するＮチャネ
ル型ＭＯＳトランジスタ（以下ＭＯＳトランジスタとい
う）、Ｃn1，Ｃn2はメモリセルを構成する強誘電体キャ
パシタ、ＱnD1，ＱnD2はダミーメモリセルを構成するＮ
チャネル型ＭＯＳトランジスタ（以下ＭＯＳトランジス
タという）、ＣD1，ＣD2はダミーメモリセルを構成する
強誘電体キャパシタ、ＳＡ0，ＳＡ1，ＳＡDはセンスア
ンプ、ＳＡＥ10はセンスアンプＳＡ0，ＳＡ1を制御する
センスアンプ制御信号、ＳＡＥD10はセンスアンプＳＡD
を制御するセンスアンプ制御信号、Ｑn01〜Ｑn05，Ｑn1
1〜Ｑn15，Ｑn11〜Ｑn20はＮチャネル型ＭＯＳトランジ
スタ、Ｓ0はＭＯＳトランジスタＱn04，Ｑn05を制御す
る制御信号、Ｓ1はＭＯＳトランジスタＱn14，Ｑn15を
制御する制御信号、ＳDはＱn19，Ｑn20を制御する制御
信号、１０はメモリセル、１１はダミーメモリセル、１
２，１３はデータ判定回路、１２Aはデータ判定回路１
２の入力端子、１２B，１２Cはデータ判定回路１２の入
出力端子、１２Dはデータ判定回路１２の出力端子、１
３A，１３B，１３Cはデータ判定回路１３の入出力端
子、１４はインバータ回路である。
【００２８】なお、データ判定回路１２およびデータ判
定回路１３はそれぞれの入力端子１２A、入出力端子１
３Aを通して入力されるダミーメモリセルのビット線Ｂ
ＬDおよびビット線／ＢＬDからのデータで制御され、こ
のデータが“１”のときにはメモリセル１０から読み出
したデータはそのままで、このデータが“０”のときに
は読み出したデータを反転して、それぞれ入出力端子１
２C，１３Cから出力する。このとき、ビット線／ＢＬD
からのデータだけは、一度インバータ１４で反転され
て、データ判定回路１２の入力端子１２Aに入力され
る。さらに、データ判定回路１２およびデータ判定回路
１３は、メモリセル１０から読み出したデータを反転さ
せてそれぞれ元のメモリセル１０に再書き込みをすると
ともに、ダミーメモリセル１１から読み出したデータも
反転させてそれぞれ元のダミーメモリセル１１に再書き
込みをする。ただし、ビット線／ＢＬDからの信号は、
一度インバータ１４で反転されて入力されているため、
再書き込み時にはインバータ１４からの出力と同じデー
タをビット線／ＢＬＤに戻す必要がある。図２では、イ
ンバータ１４は説明を容易にするためにデータ判定回路
１２の外側に設置した例を示しているが、データ判定回
路１２の一部に含まれた構成としてもよい。
定回路１３はそれぞれの入力端子１２A、入出力端子１
３Aを通して入力されるダミーメモリセルのビット線Ｂ
ＬDおよびビット線／ＢＬDからのデータで制御され、こ
のデータが“１”のときにはメモリセル１０から読み出
したデータはそのままで、このデータが“０”のときに
は読み出したデータを反転して、それぞれ入出力端子１
２C，１３Cから出力する。このとき、ビット線／ＢＬD
からのデータだけは、一度インバータ１４で反転され
て、データ判定回路１２の入力端子１２Aに入力され
る。さらに、データ判定回路１２およびデータ判定回路
１３は、メモリセル１０から読み出したデータを反転さ
せてそれぞれ元のメモリセル１０に再書き込みをすると
ともに、ダミーメモリセル１１から読み出したデータも
反転させてそれぞれ元のダミーメモリセル１１に再書き
込みをする。ただし、ビット線／ＢＬDからの信号は、
一度インバータ１４で反転されて入力されているため、
再書き込み時にはインバータ１４からの出力と同じデー
タをビット線／ＢＬＤに戻す必要がある。図２では、イ
ンバータ１４は説明を容易にするためにデータ判定回路
１２の外側に設置した例を示しているが、データ判定回
路１２の一部に含まれた構成としてもよい。
【００２９】ダミーメモリセル１１は、メモリセル１０
にその時点で書き込まれているデータが正規のデータで
あるか、または正規のデータを反転したものであるかを
記憶しておく判定用データ記憶回路である。
にその時点で書き込まれているデータが正規のデータで
あるか、または正規のデータを反転したものであるかを
記憶しておく判定用データ記憶回路である。
【００３０】以上のように構成された第２の実施例の動
作について説明する。なお簡単のために、メモリセル１
０に接続されたビット線ＢＬ0，／ＢＬ0で構成されるビ
ット線対と、ダミーメモリセル１１に接続されたビット
線ＢＬD，／ＢＬDとで構成されるビット線対に着目して
説明する。
作について説明する。なお簡単のために、メモリセル１
０に接続されたビット線ＢＬ0，／ＢＬ0で構成されるビ
ット線対と、ダミーメモリセル１１に接続されたビット
線ＢＬD，／ＢＬDとで構成されるビット線対に着目して
説明する。
【００３１】データをメモリセル１０に書き込むために
は、まず制御信号Ｓ0，ＳDとして論理電圧“Ｈ”を入力
し、トランジスタＱn04，Ｑn05および同Ｑn19，Ｑn20を
オンし、次にデータ判定回路１２の入出力端子１２Cか
らデータ“０”を、データ判定回路１３の入出力端子１
３Cからデータ“１”をそれぞれ入力する。ビット線Ｂ
Ｌ0，ＢＬDにはデータ判定回路１３の入出力端子１３
B，１３Aからデータ“１”が供給される。また、ビット
線／ＢＬ0，／ＢＬDにはデータ判定回路１２の入出力端
子１２B，出力端子１２Dからデータ“０”が供給され
る。データ“１”はビット線ＢＬ0を介してメモリセル
１０に書き込まれ、一方の強誘電体キャパシタＣn１に
記憶され、データ“０”はビット線／ＢＬ0を介してメ
モリセル１０の他方の強誘電体キャパシタＣn2に記憶さ
れる。このとき同時にダミーメモリセル１１の一方の強
誘電体キャパシタＣD1にはデータ“１”、他方の強誘電
体キャパシタＣD2には“０”がそれぞれ記憶される。
は、まず制御信号Ｓ0，ＳDとして論理電圧“Ｈ”を入力
し、トランジスタＱn04，Ｑn05および同Ｑn19，Ｑn20を
オンし、次にデータ判定回路１２の入出力端子１２Cか
らデータ“０”を、データ判定回路１３の入出力端子１
３Cからデータ“１”をそれぞれ入力する。ビット線Ｂ
Ｌ0，ＢＬDにはデータ判定回路１３の入出力端子１３
B，１３Aからデータ“１”が供給される。また、ビット
線／ＢＬ0，／ＢＬDにはデータ判定回路１２の入出力端
子１２B，出力端子１２Dからデータ“０”が供給され
る。データ“１”はビット線ＢＬ0を介してメモリセル
１０に書き込まれ、一方の強誘電体キャパシタＣn１に
記憶され、データ“０”はビット線／ＢＬ0を介してメ
モリセル１０の他方の強誘電体キャパシタＣn2に記憶さ
れる。このとき同時にダミーメモリセル１１の一方の強
誘電体キャパシタＣD1にはデータ“１”、他方の強誘電
体キャパシタＣD2には“０”がそれぞれ記憶される。
【００３２】次にデータの読み出しについて、図２とと
もに図３を参照しながら説明する。まず、ビット線プリ
チャージ制御信号ＥＱ10を論理電圧“Ｈ”にし、トラン
ジスタＱn01〜Ｑn03およびトランジスタＱn16〜Ｑn18を
オンし、ビット線ＢＬ0，／ＢＬ0，ＢＬD，／ＢＬDをそ
れぞれ接地電位にする。次に、ビット線プリチャージ制
御信号ＥＱ10を論理電圧“Ｌ”にしてトランジスタＱn0
1〜Ｑn03および同Ｑn16〜Ｑn18をオフし、ワード線ＷＬ
0、セルプレート電極ＣＰ0を論理電圧“Ｈ”にしてトラ
ンジスタＱn1，Ｑn2，ＱnD1，ＱnD2をオンし、ビット線
ＢＬ0にはデータ“１”を、ビット線／ＢＬ0にはデータ
“０”を、ビット線ＢＬDにはデータ“１”を、ビット
線／ＢＬDにはデータ“０”をそれぞれ読み出す。次
に、センスアンプ制御信号ＳＡＥ10，ＳＡＥＤ10によっ
てセンスアンプＳＡ0，ＳＡDを動作させ、それぞれのビ
ット線の電位差を増幅する。さらに、制御信号Ｓ0，ＳD
を論理電圧“Ｈ”にし、トランジスタＱn04，Ｑn05，Ｑ
n19，Ｑn20をオンする。このときデータ判定回路１２に
は入出力端子１２Bを介してビット線／ＢＬ0のデータ
“０”が、入力端子１２Aを介してビット線／ＢＬDのデ
ータ“０”をインバータ１４で反転したデータ“１”が
入力される。したがって、ビット線／ＢＬ0を介して読
み出されたメモリセル１０のデータは正規のものである
と判定され、入出力端子１２Cからデータ“０”が出力
される。一方、データ判定回路１３には入出力端子１３
Bを介してビット線ＢＬ0のデータ“１”が、入出力端子
１３Aを介してビット線ＢＬDのデータ“１”が入力され
る。したがって、ビット線ＢＬ0を介して読み出された
メモリセル１０のデータは正規のものであると判定さ
れ、入出力端子１３Cからデータ“１”が出力される。
もに図３を参照しながら説明する。まず、ビット線プリ
チャージ制御信号ＥＱ10を論理電圧“Ｈ”にし、トラン
ジスタＱn01〜Ｑn03およびトランジスタＱn16〜Ｑn18を
オンし、ビット線ＢＬ0，／ＢＬ0，ＢＬD，／ＢＬDをそ
れぞれ接地電位にする。次に、ビット線プリチャージ制
御信号ＥＱ10を論理電圧“Ｌ”にしてトランジスタＱn0
1〜Ｑn03および同Ｑn16〜Ｑn18をオフし、ワード線ＷＬ
0、セルプレート電極ＣＰ0を論理電圧“Ｈ”にしてトラ
ンジスタＱn1，Ｑn2，ＱnD1，ＱnD2をオンし、ビット線
ＢＬ0にはデータ“１”を、ビット線／ＢＬ0にはデータ
“０”を、ビット線ＢＬDにはデータ“１”を、ビット
線／ＢＬDにはデータ“０”をそれぞれ読み出す。次
に、センスアンプ制御信号ＳＡＥ10，ＳＡＥＤ10によっ
てセンスアンプＳＡ0，ＳＡDを動作させ、それぞれのビ
ット線の電位差を増幅する。さらに、制御信号Ｓ0，ＳD
を論理電圧“Ｈ”にし、トランジスタＱn04，Ｑn05，Ｑ
n19，Ｑn20をオンする。このときデータ判定回路１２に
は入出力端子１２Bを介してビット線／ＢＬ0のデータ
“０”が、入力端子１２Aを介してビット線／ＢＬDのデ
ータ“０”をインバータ１４で反転したデータ“１”が
入力される。したがって、ビット線／ＢＬ0を介して読
み出されたメモリセル１０のデータは正規のものである
と判定され、入出力端子１２Cからデータ“０”が出力
される。一方、データ判定回路１３には入出力端子１３
Bを介してビット線ＢＬ0のデータ“１”が、入出力端子
１３Aを介してビット線ＢＬDのデータ“１”が入力され
る。したがって、ビット線ＢＬ0を介して読み出された
メモリセル１０のデータは正規のものであると判定さ
れ、入出力端子１３Cからデータ“１”が出力される。
【００３３】これらの一連のデータの読み出しの次に、
まずビット線プリチャージ制御信号ＥＱ10に論理電圧
“Ｈ”を与え、全てのビット線を接地電位に揃えた後、
ビット線プリチャージ制御信号ＥＱ10を論理電圧“Ｌ”
にし、再書き込みを行なう。すなわち、データ判定回路
１２からは入出力端子１２Bを通って元のデータを反転
したデータ“１”がビット線／ＢＬ0に戻され、メモリ
セル１０の強誘電体キャパシタＣn2にデータ“１”が再
書き込みされるとともに、出力端子１２Dを通してデー
タ“１”がビット線／ＢＬDに戻され、ダミーメモリセ
ル１１の強誘電体キャパシタＣD2にデータ“１”が再書
き込みされる。同様にして、データ判定回路１３からは
入出力端子１３Bを通って元のデータを反転したデータ
“０”がビット線ＢＬ0に戻され、メモリセル１０の強
誘電体キャパシタＣn1にデータ“０”が再書き込みされ
るとともに、データ“０”が入出力端子１３Aを通して
ビット線ＢＬDに戻され、ダミーメモリセル１１の強誘
電体キャパシタＣD1にデータ“０”が再書き込みされ
る。最後に、全ての信号を論理電圧“Ｌ”にして初期状
態に戻る。
まずビット線プリチャージ制御信号ＥＱ10に論理電圧
“Ｈ”を与え、全てのビット線を接地電位に揃えた後、
ビット線プリチャージ制御信号ＥＱ10を論理電圧“Ｌ”
にし、再書き込みを行なう。すなわち、データ判定回路
１２からは入出力端子１２Bを通って元のデータを反転
したデータ“１”がビット線／ＢＬ0に戻され、メモリ
セル１０の強誘電体キャパシタＣn2にデータ“１”が再
書き込みされるとともに、出力端子１２Dを通してデー
タ“１”がビット線／ＢＬDに戻され、ダミーメモリセ
ル１１の強誘電体キャパシタＣD2にデータ“１”が再書
き込みされる。同様にして、データ判定回路１３からは
入出力端子１３Bを通って元のデータを反転したデータ
“０”がビット線ＢＬ0に戻され、メモリセル１０の強
誘電体キャパシタＣn1にデータ“０”が再書き込みされ
るとともに、データ“０”が入出力端子１３Aを通して
ビット線ＢＬDに戻され、ダミーメモリセル１１の強誘
電体キャパシタＣD1にデータ“０”が再書き込みされ
る。最後に、全ての信号を論理電圧“Ｌ”にして初期状
態に戻る。
【００３４】次のデータ読み出しでは、本来データ
“１”が読み出されて来るべきビット線ＢＬ0からはデ
ータ“０”が、本来データ“０”が読み出されて来るべ
きビット線／ＢＬ0からはデータ“１”が読み出されて
来る。一方、ダミーメモリセル１１からはビット線ＢＬ
Dを通してデータ“０”が、ビット線／ＢＬDを通してデ
ータ“１”が読み出され、さらにビット線／ＢＬDから
のデータ“１”はインバータ１４で反転されてデータ
“０”となり、これらのデータがそれぞれデータ判定回
路１２，１３に入力される。したがって、ビット線／Ｂ
Ｌ0からのデータ“１”はデータ判定回路１２において
反転され、入出力端子１２Cからデータ“０”として出
力され、またビット線ＢＬ0からのデータ“０”はデー
タ判定回路１３において反転され、入出力端子１３Cか
らデータ“１”として出力されることになる。
“１”が読み出されて来るべきビット線ＢＬ0からはデ
ータ“０”が、本来データ“０”が読み出されて来るべ
きビット線／ＢＬ0からはデータ“１”が読み出されて
来る。一方、ダミーメモリセル１１からはビット線ＢＬ
Dを通してデータ“０”が、ビット線／ＢＬDを通してデ
ータ“１”が読み出され、さらにビット線／ＢＬDから
のデータ“１”はインバータ１４で反転されてデータ
“０”となり、これらのデータがそれぞれデータ判定回
路１２，１３に入力される。したがって、ビット線／Ｂ
Ｌ0からのデータ“１”はデータ判定回路１２において
反転され、入出力端子１２Cからデータ“０”として出
力され、またビット線ＢＬ0からのデータ“０”はデー
タ判定回路１３において反転され、入出力端子１３Cか
らデータ“１”として出力されることになる。
【００３５】以上第２の実施例の説明において、メモリ
セル１０に関してのみ説明したが、その他のメモリセル
に関しても全く同様にして動作させることができ、同様
の効果が得られる。
セル１０に関してのみ説明したが、その他のメモリセル
に関しても全く同様にして動作させることができ、同様
の効果が得られる。
【００３６】なお、第２の実施例においては、１本のワ
ード線ＷＬ0，ＷＬ1ごとにダミーメモリセル１１を付加
した例について説明したが、ダミーメモリセル１１は同
時に活性化されるメモリセルのブロックに最低１個付け
ておけばよい。
ード線ＷＬ0，ＷＬ1ごとにダミーメモリセル１１を付加
した例について説明したが、ダミーメモリセル１１は同
時に活性化されるメモリセルのブロックに最低１個付け
ておけばよい。
【００３７】また、第２の実施例において、１個のメモ
リセルまたはダミーメモリセルが２個のＭＯＳトランジ
スタと２個の強誘電体キャパシタとで構成された場合に
ついて説明したが、本発明は１個のメモリセルが１個の
ＭＯＳトランジスタと１個の強誘電体キャパシタとで構
成された場合は勿論、それ以外の構成、たとえばシリコ
ン酸化膜またはシリコン窒化膜を容量絶縁膜とするキャ
パシタとトランジスタとで構成されたメモリセルを有す
る半導体メモリ装置においても、同様に実現できるもの
である。
リセルまたはダミーメモリセルが２個のＭＯＳトランジ
スタと２個の強誘電体キャパシタとで構成された場合に
ついて説明したが、本発明は１個のメモリセルが１個の
ＭＯＳトランジスタと１個の強誘電体キャパシタとで構
成された場合は勿論、それ以外の構成、たとえばシリコ
ン酸化膜またはシリコン窒化膜を容量絶縁膜とするキャ
パシタとトランジスタとで構成されたメモリセルを有す
る半導体メモリ装置においても、同様に実現できるもの
である。
【００３８】以上説明した第１の実施例および第２の実
施例においては、データの読み出し回数と残留電荷量と
の関係は図４に示すようになる。すなわち、データ
“０”が書き込まれた強誘電体キャパシタは、従来の半
導体メモリ装置では分極が反転しないので強誘電体膜が
劣化せず、（ａ）に示すように、読み出し回数が多くな
っても残留電荷量は変化しないが、本発明の実施例にお
ける半導体メモリ装置では残留電荷量はデータの読み出
し回数が限界を越えると（ｃ）のように低下する。一方
データ“１”が書き込まれた強誘電体キャパシタは、従
来の半導体メモリ装置では分極が反転するので読み出し
回数が限界を越えると残留電荷量は（ｂ）で示すように
減少するが、本発明の実施例における半導体メモリ装置
では残留電荷量は（ｃ）に示すように、その低下の度合
は顕著に改良される。
施例においては、データの読み出し回数と残留電荷量と
の関係は図４に示すようになる。すなわち、データ
“０”が書き込まれた強誘電体キャパシタは、従来の半
導体メモリ装置では分極が反転しないので強誘電体膜が
劣化せず、（ａ）に示すように、読み出し回数が多くな
っても残留電荷量は変化しないが、本発明の実施例にお
ける半導体メモリ装置では残留電荷量はデータの読み出
し回数が限界を越えると（ｃ）のように低下する。一方
データ“１”が書き込まれた強誘電体キャパシタは、従
来の半導体メモリ装置では分極が反転するので読み出し
回数が限界を越えると残留電荷量は（ｂ）で示すように
減少するが、本発明の実施例における半導体メモリ装置
では残留電荷量は（ｃ）に示すように、その低下の度合
は顕著に改良される。
【００３９】すなわち、本発明の実施例における半導体
メモリ装置の寿命は、データ“１”が書き込まれた強誘
電体キャパシタの寿命が延びた分だけ、延びることにな
る。
メモリ装置の寿命は、データ“１”が書き込まれた強誘
電体キャパシタの寿命が延びた分だけ、延びることにな
る。
【００４０】
【発明の効果】本発明は、メモリセルと、このメモリセ
ルから読み出したデータを反転しメモリセルへ再書き込
みする反転再書き込み手段と、読み出したデータを再書
き込み時に反転したかどうかを記憶しておく判定用デー
タ記憶手段と、メモリセルから読み出したデータを反転
して出力するか、反転することなく出力するかを判定用
データ記憶手段からの出力によって判定する判定手段と
を備えており、本来データ“１”を記憶すべきメモリセ
ルキャパシタにデータ“１”とデータ“０”とを交互に
再書き込みし、データ出力時には正規のデータはそのま
ま出力し、反転されたデータは正規のデータに変換して
出力することにより、本来データ“１”を記憶するべき
容量絶縁膜にかかるストレスを低減し、長寿命化を図っ
た優れた半導体メモリ装置を実現できるものである。
ルから読み出したデータを反転しメモリセルへ再書き込
みする反転再書き込み手段と、読み出したデータを再書
き込み時に反転したかどうかを記憶しておく判定用デー
タ記憶手段と、メモリセルから読み出したデータを反転
して出力するか、反転することなく出力するかを判定用
データ記憶手段からの出力によって判定する判定手段と
を備えており、本来データ“１”を記憶すべきメモリセ
ルキャパシタにデータ“１”とデータ“０”とを交互に
再書き込みし、データ出力時には正規のデータはそのま
ま出力し、反転されたデータは正規のデータに変換して
出力することにより、本来データ“１”を記憶するべき
容量絶縁膜にかかるストレスを低減し、長寿命化を図っ
た優れた半導体メモリ装置を実現できるものである。
【図１】本発明の第１の実施例における半導体メモリ装
置の回路ブロック図
置の回路ブロック図
【図２】本発明の第２の実施例における半導体メモリ装
置の回路構成図
置の回路構成図
【図３】同半導体メモリ装置の動作タイミングを示す図
【図４】同半導体メモリ装置のデータ読み出し回数と残
留電荷量との関係を示す図
留電荷量との関係を示す図
【図５】従来の半導体メモリ装置の回路ブロック図
【図６】同半導体メモリ装置のメモリセルのデータの読
み出しを説明する図
み出しを説明する図
【図７】同半導体メモリ装置の動作タイミングを示す図
【図８】同半導体メモリ装置のメモリセルを構成する強
誘電体キャパシタの劣化を説明するための図
誘電体キャパシタの劣化を説明するための図
１ メモリセル ２ 行選択回路 ３ 列選択回路 ４ 判定用データ記憶手段（判定用データ記憶回路） ５ 反転再書き込み手段、判定手段（データ判定回路）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角 辰己 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平野 博茂 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中熊 哲治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】 メモリセルと、前記メモリセルから読み
出したデータを反転し前記メモリセルへ再書き込みする
反転再書き込み手段と、前記メモリセルから読み出した
データを再書き込み時に反転したかどうかを記憶してお
く判定用データ記憶手段と、前記メモリセルから読み出
したデータを反転して出力するか、反転することなく出
力するかを前記判定用データ記憶手段からの出力によっ
て判定する判定手段とを有する半導体メモリ装置。 - 【請求項２】 メモリセルがメモリセルキャパシタとト
ランジスタとから構成され、かつ判定用データ記憶手段
が、前記メモリセルと同じ構造のダミーメモリセルで構
成されている請求項１記載の半導体メモリ装置。 - 【請求項３】 メモリセルキャパシタが強誘電体キャパ
シタである請求項２記載の半導体メモリ装置。 - 【請求項４】 判定用データ記憶手段が、記憶部の中で
同時に活性化されるメモリセルの各ブロックに少なくと
も１個接続されていることを特徴とする請求項１または
２記載の半導体メモリ装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01826994A JP3191550B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体メモリ装置 |
| CN94116280A CN1117192A (zh) | 1994-02-15 | 1994-09-22 | 半导体存贮装置 |
| US08/322,543 US5546342A (en) | 1994-02-15 | 1994-10-13 | Semiconductor memory device including reverse and rewrite means |
| TW083109811A TW293906B (ja) | 1994-02-15 | 1994-10-22 | |
| EP94117508A EP0667621B1 (en) | 1994-02-15 | 1994-11-07 | Semiconductor memory device |
| DE69430944T DE69430944D1 (de) | 1994-02-15 | 1994-11-07 | Halbleiterspeicheranordnung |
| KR1019950002638A KR950025777A (ko) | 1994-02-15 | 1995-02-14 | 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01826994A JP3191550B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226086A true JPH07226086A (ja) | 1995-08-22 |
| JP3191550B2 JP3191550B2 (ja) | 2001-07-23 |
Family
ID=11966943
Family Applications (1)
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