KR19990057797A - 강유전체 메모리 장치 및 그의 읽기 방법 - Google Patents

강유전체 메모리 장치 및 그의 읽기 방법 Download PDF

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Abstract

본 발명은 "0"을 읽을 때와 "1"을 읽을 때의 비트라인의 전압차이를 증가시킴으로써, 센싱 마진을 높여 소자의 신뢰성을 향상시키고, 부비트라인의 프리차지 전압 Vcc를 기준전압으로 사용하여 기준 전압 생성을 위한 별도의 레퍼런스 셀을 사용하지 않아 소자의 집적도나 신뢰성 측면에서 성능을 향상시킨 강유전체 메모리 장치 및 그 동작 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 워드라인 및 다수의 정,부비트라인이 서로 교차되어 매트릭스 형태로 구성된 강유전체 메모리 어레이, 및 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 포함하여 이루어지는 강유전체 메모리 장치에 있어서, 포지티브 펌핑된 전원전압을 생성하는 전압 생성수단; 워드라인 구동 회로로부터 출력되어 입력되는 행 어드레스의 최하위비트에 응답하여, 상기 포지티브 펌핑된 전원전압을 상기 정비트라인의 프리차지 전압으로, 전원전압을 상기 부비트라인의 프리차지 전압으로 각각 선택하는 프리차지 전압 선택수단; 및 상기 프리차지 전압 선택수단으로부터의 상기 포지티브 펌핑된 전원전압 및 상기 전원전압으로 상기 정비트라인 및 상기 부비트라인을 프리차지하는 프리차지 수단을 더 포함하여 이루어지고, 상기 전원전압을 상기 감지 증폭기의 기준전압으로 사용한다.

Description

강유전체 메모리 장치 및 그 동작 방법
본 발명은 강유전체 기억소자를 사용하는 강유전체 메모리 장치에 관한 것으로서, 특히 데이터를 센싱하기 위해 사용되는 기준전압을 생성하기 위한 레퍼런스 셀이 필요없는 장치에 관한 것이다.
강유전체 커패시터의 특성을 먼저 설명하자면, 도1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 A,B 사이의 전압에 따른 관계를 도식화한 것으로서, 강유전체 물질을 유전체로 사용하는 커패시터 양단의 전압과 유기된 전하량 사이에 히스테리시스 관계가 있음을 보여준다. 강유전체 커패시터는 양단의 전압이 "0"V일 때 유기된 전하량이 P1, P2 두가지 상태로 존재하여 전원의 공급이 없어도 2진형태의 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다. 또한, 강유전체 커패시터의 양단에 인가되는 전압의 크기에 따라 강유전체 내의 분극상태가 변화하여 커패시터에 저장된 전하량이 변화하는 데, 'P1'상태의 분극을 유지하고 있는 강유전체 커패시터에 -3V이하의 충분히 큰 음의 전압을 인가하면 도1의 히스테리시스 곡선을 따라 커패시터가 스위칭되면서 'P3'방향으로 분극 상태가 변화하며 이 음의 전압을 제거하여 커패시터 양단의 전압을 "0V"로 만들면 'P2'상태로 이동하게 된다. 즉, 강유전체 커패시터는 전압에 따라 화살표 방향으로 전하량 상태가 변화하고, 강유전체 커패시터에 저장된 정보는 커패시터 양단에 전압 인가시 유기되는 전하량의 변화 정도를 감지하여 데이터화 한다.
이러한 강유전 기억소자에 저장된 정보를 읽는 과정에서, 워드라인(wordline, 이하 WL이라 함)이 열리면 셀에 저장된 정보("0"또는"1")에 따라서 정비트라인(bitline, 이하 BL이라 함)은 서로 다른 전압 V0 또는 V1을 갖게 된다. 이 전압 V0, V1은 소신호이기 때문에 감지 증폭기를 이용하여 증폭시켜 주어야 하는데, 이 V0, V1을 증폭시켜주기 위해서는 V0과 V1 사이의 값을 갖는 기준전압(reference voltage, 이하 Vref라 함)이 부비트라인(이하, /BL이라 함)에 인가되어야 한다. 즉, /BL에 인가된 Vref에 비하여 BL의 전압(V0 또는 V1)이 더 낮은지 혹은 더 높은 지를 감지 증폭기에서 감지하여 증폭한 후 셀에 저장된 정보가 '0'인지 '1'인지를 판독하게 된다.
따라서, Vref는 항상 V0과 V1 사이의 값을 갖도록 만들어 주어야 하며, V0과 V1의 전압 차이가 클수록 소자의 정보를 정확히 읽을 수 있다. 주기억 셀의 커패시터 용량이 클수록 V0과 V1의 간격을 넓힐 수 있으나, 이 경우 셀 면적이 증가되는 문제가 발생한다.
또한, 종래에는 V0과 V1의 중간값을 갖는 Vref를 /BL에 인가시켜주기 위하여 여러 형태의 레퍼런스 셀을 사용하였다.('94, Int. Solid State Circuit Conf. paper FA16.2, '96, Int. Solid State Circuit Conf. paper SP23.1, '96, Symp. VLSI Circuit, paper5.2)
그러나, 이러한 레퍼런스 셀들은 V0과 V1의 중간값을 갖는 신뢰성이 부족하고, 레퍼런스 셀 자체가 칩 면적을 소모하며 잡음의 원인으로 작용할 수 있으며, 소자의 동작을 복잡하게 하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, "0"을 읽을 때와 "1"을 읽을 때의 비트라인의 전압차이를 증가시킴으로써, 센싱 마진을 높여 소자의 신뢰성을 향상시키고, 부비트라인의 프리차지 전압 Vcc를 기준전압으로 사용하여 기준 전압 생성을 위한 별도의 레퍼런스 셀을 사용하지 않아 소자의 집적도나 신뢰성 측면에서 성능을 향상시킨 강유전체 메모리 장치 및 그 동작 방법을 제공하는데 그 목적이 있다.
도 1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 A,B 사이의 전압에 따른 관계를 도시한 도면.
도 2는 강유전체 기억소자의 회로 모식도.
도 3은 강유전 커패시터의 전하량(Q)-인가전압(V) 곡선에 대한 BL의 전압 변화 양상을 종래와 본 발명의 경우를 중첩하여 도시한 도면.
도 4a는 종래 기술에 의거한 강유전 기억소자의 읽기 방법에 대한 타이밍 다이어그램도.
도 4b는 본 발명에 의거한 강유전 기억소자의 읽기 방법에 대한 타이밍 다이어그램도.
도 5는 본 발명의 회로도.
도 6은 프리차지 전압 선택부의 내부 회로도.
도 7은 도 5의 회로를 구동하기 위한 신호 파형도 및 각 구간별 강유전체 커패시터의 Q-V 곡선을 도시한 도면.
* 도면의 주요 부분에 대한 설명
500 : 강유전체 메모리 어레이 510 : 감지 증폭기
520 : 프리차지 전압 선택부 530 : Vcc+α 전압 생성부
540 : 행 어드레스 버퍼 550 : 워드라인 구동 회로
560 : 프리차지부
상기 목적을 달성하기 위한 본 발명은 다수의 워드라인 및 다수의 정,부비트라인이 서로 교차되어 매트릭스 형태로 구성된 강유전체 메모리 어레이, 및 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 포함하여 이루어지는 강유전체 메모리 장치에 있어서, 포지티브 펌핑된 전원전압을 생성하는 전압 생성수단; 워드라인 구동 회로로부터 출력되어 입력되는 행 어드레스의 최하위비트에 응답하여, 상기 포지티브 펌핑된 전원전압을 상기 정비트라인의 프리차지 전압으로, 전원전압을 상기 부비트라인의 프리차지 전압으로 각각 선택하는 프리차지 전압 선택수단; 및 상기 프리차지 전압 선택수단으로부터의 상기 포지티브 펌핑된 전원전압 및 상기 전원전압으로 상기 정비트라인 및 상기 부비트라인을 프리차지하는 프리차지 수단을 더 포함하여 이루어지고, 상기 전원전압을 상기 감지 증폭기의 기준전압으로 사용하는 강유전체 메모리 장치를 포함하여 이루어진다.
또한, 본 발명은 다수의 워드라인 및 다수의 정,부비트라인이 서로 교차되어 매트릭스 형태로 구성된 강유전체 메모리 어레이, 및 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 포함하여 이루어지는 강유전체 메모리 장치에 있어서, 포지티브 펌핑된 전원전압을 생성하는 전압 생성수단; 워드라인 구동 회로로부터 출력되어 입력되는 행 어드레스의 최하위비트에 응답하여, 상기 포지티브 펌핑된 전원전압을 상기 정비트라인의 프리차지 전압으로, 전원전압을 상기 부비트라인의 프리차지 전압으로 각각 선택하는 프리차지 전압 선택수단; 및 상기 프리차지 전압 선택수단으로부터의 상기 포지티브 펌핑된 전원전압 및 상기 전원전압으로 상기 정비트라인 및 상기 부비트라인을 프리차지하는 프리차지 수단을 포함하여 이루어지는 강유전체 메모리 장치의 동작 방법에 있어서, 대기 상태에서 상기 정비트라인 및 상기 부비트라인을 접지전원으로 프리차지하는 제1 단계;
메모리 셀에 저장된 데이터를 읽기 위해 제1 제어 신호에 응답하여, 상기 정비트라인을 상기 펌핑된 전원전압으로 프리차지하고, 상기 부비트라인을 상기 전원전압으로 차지시키는 제2 단계; 워드라인 신호가 "하이"로 입력되어 상기 강유전체 커패시터 양단에 전압이 인가됨으로, 두가지 상태 중 하나의 상태를 가지는 데이터를 읽는 경우 상기 정비트라인은 상기 강유전체 커패시터와 상기 정비트라인 간의 전하 공유에 의해 상기 펌핑된 전원전압과 상기 전원 전압 사이의 일정 전위를 가지고, 상기 두가지 상태 중 나머지 하나의 상태를 가지는 데이터를 읽는 경우 상기 정비트라인은 상기 강유전체 커패시터와 상기 정비트라인 간의 전하 공유에 의해 상기 전원전압보다 낮은 일정 전위를 가지는 제3 단계; 및 상기 정비트라인에 유기된 데이터의 감지를 위해, 상기 감지 증폭기에서 상기 부비트라인의 상기 전원전압을 기준으로 하여 상기 정비트라인의 신호를 감지 증폭한 후 '0'의 데이터를 읽는 경우에는 접지전원으로, '1'의 데이터를 읽는 경우에는 전원전압으로 만들어 각각 '0' 또는 '1'의 데이터를 읽는 제4 단계를 포함하여 이루어지는 강유전체 반도체 장치의 동작 방법을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도 2는 강유전체 기억소자의 회로 모식도로, 셀 플레이트(cell plate)와 노드 B간에 접속된 1개의 강유전 커패시터(C1) 및 노드 B와 BL 간에 접속된 1개의 스위칭 트랜지스터(T1)로 구성된 주기억 셀(200), BL 및 /BL의 미세한 신호차를 감지 증폭하는 감지증폭기(210)로 이루어진다. 강유전 기억소자에서 셀에 저장된 정보를 읽기 위해서는, 주기억 셀(200)의 강유전 커패시터(C1) 양단에 전압차이를 인가하여야한다.
이를 위해 종래에는, 초기 상태에서 강유전 커패시터(C1)의 양단 전압을 모두 접지전원(0V, 이하 Vss라 함)으로 유지하고, 다음으로 BL을 Vss로 프리차지하고 셀의 스위칭 트랜지스터(T1)를 열면서 셀 플레이트(cell plate) 전압을 전원전압(이하 Vcc라 함)으로 올려줌으로써, 강유전 커패시터(C1) 양단에 전압차이를 인가하였다. 종래의 또다른 방법은, 초기 상태에서는 마찬가지로 강유전 커패시터(C1)의 양단 전압을 모두 접지전원(0V, 이하 Vss라 함)으로 유지하고, 다음으로 셀 플레이트 전압(cell plate)을 Vss로 유지시키고, BL을 Vcc로 올려줌으로써, 강유전 커패시터(C1) 양단에 전압차이를 인가하였다. 강유전 커패시터(C1)의 입장에서 볼 때 종래의 이러한 두 방법은 대칭관계에 있는 실질적으로 동일한 방법인데, 본 발명에서는 후자의 경우와 같이 BL 쪽을 셀 플레이트 보다 높은 전압으로 프리차지 한 후 스위칭 트랜지스터(T1)를 여는 방법에 대하여 설명하기로 한다.
도 3은 강유전 커패시터의 전하량(Q)-인가전압(V) 곡선에 대한 BL의 전압 변화 양상을 종래와 본 발명의 경우를 중첩하여 나타낸 것이다. 초기상태에 커패시터(C1)의 양단에 걸리는 전압이 Vss로 동일하다면 두 전극 사이에 전압차이가 없으므로 강유전 커패시터(C1)는 점"0"('0'의 데이터가 저장된 경우), 또는 점"1"('1'의 데이터가 저장된 경우)의 위치에 있게 된다.
종래와 같이 BL을 Vcc로 프리차지한 경우를 살펴보면, BL을 Vcc로 프리차지한 후 스위칭 트랜지스터(T1)를 열면 트랜지스터를 통하여 전하가 강유전 커패시터로 유입되어 노드 B의 전압은 증가하고, BL의 전압은 감소하여 두 전압이 일치하게 될 때까지 이동하며, 이때의 최종 전압은 BL의 커패시턴스와 강유전 커패시터의 Q-V곡선에 의존한다. 만일 초기에 점"0" 상태에 있었다면, 스위칭 트랜지스터(T1)가 열리면서 Q0의 전하량이 이동되어 강유전 커패시터의 노드 B 전압은 점 "0"에서 V0으로 이동하며, BL은 초기 Vcc전압을 갖는 점 Vcc0 상태로부터 점 V0으로 이동하게 된다. 이때, 점 Vcc0과 V0을 잇는 선의 기울기에 대한 절대값은 BL의 커패시턴스이다. 만일 초기에 점"1" 상태에 있었다면, 스위칭 트랜지스터(T1)가 열리면서 Q1의 전하량이 이동되어 강유전 커패시터의 노드 B 전압은 점 "1"에서 V1로 이동하며, BL은 점 Vcc1 상태로부터 점 V1로 이동하게 된다. 여기서, 강유전 커패시터(C1)의 초기 상태에 따라서 Q-V곡선의 기울기가 틀리므로, Q0과 Q1은 서로 다른 값이 되며, 따라서 V0과 V1도 서로 다른 값이 된다. 결국 강유전 커패시터(C1)의 초기 상태가 "0"이냐 "1"이냐에 따라서 BL의 전압도 V0 또는 V1이 된다.
본 발명에서는 BL을 Vcc로 프리차지하지 않고 그보다 높은 전압 Vcc + α로 프리차지한다. 이 경우를 도 3을 참조해 살펴본다. 강유전 커패시터(C1)의 초기 상태가 "0"이면 스위칭 트랜지스터가 열릴 때 Q0'의 전하량이 이동하여 노드 B의 상태는 점"0"에서 점 V0'으로 이동한다. 이때, Q0보다 Q0'이 더 큰 이유, 즉 V0'전압이 V0보다 높은 이유는, BL의 커패시턴스는 일정한 데 비하여 BL의 초기 전압이 더 높기 때문이다. 만일, 강유전 커패시터(C1)의 초기 상태가 "1"이면, 스위칭 트랜지스터가 열릴 때 Q1'의 전하량이 이동하여 노드 B의 상태는 점"1"에서 점 V1'로 이동한다. 이 때 V1'전압이 V1보다 높다.
여기서, V1과 V0의 전압차이(V1-V0)보다 V1'과 V0'의 전압차이(V1'-V0')가 더 크다는 것을 알 수 있는데, 그 이유는 강유전 커패시터의 Q-V 곡선의 특성상 직선 V0-V0'의 기울기는 직선 V1-V1'의 기울기보다 항상 크기 때문에 V0이 V0'로 변화하는 폭이 V1이 V1'로 변화하는 폭보다 항상 작으며, 결과적으로 V1'-V0'은 V1-V0보다 항상 클 수밖에 없다. 상기한 바와 같이 본 발명에서는 BL의 프리차지 전압을 증가시켜 "0"을 읽을 때와 "1"을 읽을 때의 BL의 전압차이를 증가시킴으로써, 센싱 마진(sensing margin)을 높여 그에 따른 소자의 신뢰성을 향상시킨다.
또한, BL을 Vcc보다 높은 전압 Vcc + α로 프리차지할 때, α값을 적절히 조절하여 도 3에 도시된 것과 같이 Vcc가 V0'와 V1'의 중간에 위치하도록 할 수 있다. 이와 같이 BL을 Vcc + α로, /BL을 Vcc로 프리차지시키면, /BL이 기준 전압의 역할을 하므로 기준 전압 생성을 위한 별도의 레퍼런스 셀 없이도 감지 증폭기로 하여금 BL과 /BL의 전압차이를 증폭하게 함으로써 데이터의 읽기 동작을 수행할 수 있다.
도 4a 및 도 4b는 종래 기술 및 본 발명에 의거한 강유전 기억소자의 읽기 방법에 대한 타이밍 다이어그램을 도시한 것이다. 먼저, 도 4a는 BL 및 /BL을 Vcc로 프리차지하는 종래의 타이밍도로, 프리차지한 후 스위칭 트랜지스터(T1)가 온된다. 저장된 데이터 "1"을 읽을 경우에, BL 및 /BL의 전압은 감소하여 미세한 신호 차이를 가지며, 이때 감지 증폭기(210)가 동작하여 레퍼런스 셀로부터 생성된 Vref를 기준전압으로하여 BL은 Vcc로, /BL은 Vss로 감지 증폭한다. 저장된 데이터 "0"을 읽을 경우에, BL 및 /BL의 전압은 감소하여 미세한 신호 차이를 가지며, 이때 감지 증폭기가 동작하여 레퍼런스 셀로부터 생성된 Vref를 기준전압으로하여 /BL은 Vcc로, BL은 Vss로 감지 증폭한다.
도 4b는 BL을 Vcc+α로 프리차지하는 본 발명의 타이밍도로, BL은 Vcc+α로, /BL은 Vcc로 프리차지한 후 스위칭 트랜지스터(T1)가 온된다. 저장된 데이터 "1"을 읽을 경우에, BL의 전압은 Vcc 보다 높은 전위로 감소하고, /BL의 전압은 Vcc 그대로 유지한 채 감지 증폭기가 동작하여 /BL의 Vcc를 기준전압으로하여 BL은 Vcc로, /BL은 Vss로 감지 증폭한다. 저장된 데이터 "0"을 읽을 경우에, BL의 전압은 Vcc이하로 감소하고 /BL의 전압은 Vcc 그대로 유지한 후 감지 증폭기가 동작하여 /BL의 Vcc를 기준전압으로하여 BL은 Vss로, /BL은 Vcc로 감지 증폭한다.
도 5는 BL을 Vcc + α로, /BL을 Vcc로 프리차지하여, 별도의 레퍼런스 셀 없이 강유전 기억소자에 저장된 데이터를 읽을 수 있도록 구성한 본 발명의 회로도로서, 하나의 메모리 셀이 1개의 스위칭 트랜지스터와 1개의 강유전체 커패시터로 구성되며, 다수의 워드라인 및 다수의 비트라인이 서로 교차되어 매트릭스 형태로 구성된 강유전체 메모리 어레이(500), BL 및 /BL의 신호를 감지하여 증폭하는 감지 증폭기(510), 외부로부터 입력되는 구동하고자하는 셀의 행 어드레스를 저장하여 출력하는 행 어드레스 버퍼(540), 행 어드레스를 입력받아 워드라인(wl)을 구동시켜주는 워드라인(wordline) 구동 회로(550), 전압 손실없이 Vcc+α, Vcc를 프리차지부(560)로 전송해주기 위해 워드라인 구동 회로(550)로부터 출력되는 부트스트랩된 행 어드레스의 최하위비트(LSB)에 응답하여 Vcc+α 및 Vcc를 BL 및 /BL로 선택하여 보내는 프리차지 전압 선택부(520), 프리차지 전압 선택부(520)로부터 입력되는 Vcc+α 및 Vcc로 BL 및 /BL를 프리차지하는 프리차지부(560), 및 BL을 프리차지시키기 위한 Vcc+α를 생성하는 Vcc+α생성부(530)로 이루어진다.
도 6은 프리차지 전압 선택부(520)의 내부 회로도로서, BL을 프리차지하기 위한 전압을 선택하되, 부트스트랩된 LSB를 각각 게이트 입력으로 받으며, Vcc+α 및 Vcc 간에 직렬로 연결된 피모스트랜지스터(P361) 및 엔모스트랜지스터(N386)로 구성되는 제1 블록(521), 손실없는 Vcc로 /BL을 프리차지시키기 위해 부트스트랩된 LSB를 각각 게이트 입력으로 받으며, 고전원전압(Vpp) 및 Vss 간에 직렬로 연결된 피모스트랜지스터(P384) 및 엔모스트랜지스터(N382)로 구성된 제2 블록(523) 및 /BL을 프리차지하기 위한 전압을 선택하되, 제2 블록(523)의 출력 신호를 각각 게이트 입력으로 받으며, Vcc+α 및 Vcc 간에 직렬로 연결된 피모스트랜지스터(P377) 및 엔모스트랜지스터(N387)로 구성되는 제3 블록(522)으로 구성된다.
도 5 및 도 6을 참조하여 본 발명의 동작을 상세히 살펴본다.
먼저, 행 어드레스 버퍼(540)로부터 입력되는 LSB가 "로우(low)"인 경우에 BL 및 /BL의 프리차지 동작을 살펴보면, 입력된 "로우"의 LSB가 워드라인 구동 회로(550)를 통해 프리차지 전압 선택부(520)로 입력되고, 프리차지 전압 선택부(520)에서 이 "로우"값을 게이트 입력으로 받아 BL로는 Vcc+α 생성부(530)로부터 생성된 Vcc+α가, /BL로는 Vcc가 선택되어 프리차지부(560)에서 비트라인프리차지신호(hpb)에 응답하여 짝수의 워드라인(wl0 - wln-1)과 엔모스트랜지스터로 연결되어 있는 BL(BL0 -BLn)은 Vcc+α가 프리차지되고, /BL(/BL0-/BLn)은 Vcc가 프리차지된다. 다음으로, LSB가 "하이(high)"인 경우에 BL 및 /BL의 프리차지 동작을 살펴보면, 입력된 "하이"의 LSB가 워드라인 구동 회로(550)를 통해 고전압으로 상승된 후 프리차지 전압 선택부(520)로 입력되고, 프리차지 전압 선택부(520)에서 "하이"값을 게이트 입력으로 받아 /BL으로는 Vcc+α 생성부(530)로부터 생성된 Vcc+α가, BL로는 Vcc가 선택되어 프리차지부(560)에서 비트라인프리차지신호(hpb)에 응답하여 홀수의 워드라인(wl1-wln)과 엔모스트랜지스터로 연결되어 있는 BL(/BL0 - /BLn)은 Vcc+α가 프리차지되고, /BL(BL0 - BLn)은 Vcc가 프리차지된다.
이렇게 각각의 BL에 프리차지된 Vcc+α의 전압은 선택된 워드라인이 구동되어 각 셀에 저장되어 있는 데이터가 "0"인지 "1"인지에 따라 /BL의 Vcc보다 낮은 전압이나, 높은 전압으로 발전되게 된다. 이 때 감지 증폭기(510)의 구동신호 sap 및 san을 구동하여 BL의 전압을 증폭하여 데이터가 "0"인지 "1"인지를 판별하게 된다. 이러한 동작에 대한 신호 파형도가 도 7에 도시되어 있다.
도 5 내지 도 7을 참조하여 데이터를 강유전체 커패시터(C1)에 저장된 '0' 또는 '1'의 데이터를 읽는 동작을 결론적으로 살펴본다.
먼저, 대기 상태에서는 비트라인프리차지신호(PBL)가 "하이"로 입력되어 BL과 /BL을 접지전원(이하 Vss라 함)으로 프리차지하고, A구간에서 저장된 데이터를 읽기 위해 하이비트라인프리차지신호(hpb)를 "로우"로 하여, BL은 Vcc+α로, /BL는 Vcc로 차지시킨다.
다음으로 B구간에서, WL 신호가 "하이"로 뜨면 강유전체 커패시터 양단에 큰 양의 전압이 인가됨으로, Q-V곡선에서 '0'의 데이터를 읽는 경우에는 'a'점으로부터 'b'점으로, '1'의 데이터를 읽는 경우에는 'g'점에서 'h'점으로 옮겨진다. 또한 BL과의 전하 공유에 의해 BL은 '1'을 읽는 경우에, 원래 차지된 Vcc+α보다는 낮지만 Vcc보다는 높은 일정 전위(700)를 가지고, '0'을 읽는 경우에, Vcc보다 낮은 일정 전위(710)를 가진다. 이때, 공급되는 플레이트 전압(plate)은 Vss이고, /BL은 처음에 차지된 Vcc 그대로의 전위를 유지한다.
다음으로 C구간에서, 감지 증폭기를 구동하여 /BL의 Vcc를 기준으로 하여 BL의 신호를 감지 증폭한 후 '0'의 데이터를 읽는 경우에는 Vss로, '1'의 데이터를 읽는 경우에는 Vcc로 만들어 각각 '0' 또는 '1'의 데이터를 읽는다. 이 때, Q-V곡선에서 '0'의 데이터를 읽는 경우에는 'b'점으로부터 'c'점으로, '1'의 데이터를 읽는 경우에는 'h'점에서 'i'점으로 옮겨진다.
그리고, 각각의 정보를 읽고 난 후 다시 읽기 전의 정보를 유지하기 위해서 리스토어 단계인 D, E, F 구간의 동작을 수행한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 비트라인의 프리차지 전압을 증가시켜 "0"을 읽을 때와 "1"을 읽을 때의 비트라인의 전압차이를 증가시킴으로써, 센싱 마진을 높여 그에 따른 소자의 신뢰성을 향상시켰다.
또한, 정비트라인을 Vcc보다 높은 전압 Vcc + α로 프리차지하고, 부비트라인을 Vcc로 프리차지하여, 부비트라인의 Vcc가 V0'와 V1'의 중간에 위치하도록 하여 부비트라인을 기준 전압으로 삼아 감지 증폭하여 저장된 데이터를 읽음으로써, 기준 전압 생성을 위한 별도의 레퍼런스 셀이 필요 없어져 전체 칩 면적을 감소시킬 수 있으며, 이로 인한 경비 절감의 효과도 얻을 수 있다.

Claims (8)

  1. 다수의 워드라인 및 다수의 정, 부비트라인이 서로 교차되어 매트릭스 형태로 구성된 강유전체 메모리 어레이, 및 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 포함하여 이루어지는 강유전체 메모리 장치에 있어서,
    포지티브 펌핑된 전원전압을 생성하는 전압 생성수단;
    워드라인 구동 회로로부터 출력되어 입력되는 행 어드레스의 최하위비트에 응답하여, 상기 포지티브 펌핑된 전원전압을 상기 정비트라인의 프리차지 전압으로, 전원전압을 상기 부비트라인의 프리차지 전압으로 각각 선택하는 프리차지 전압 선택수단; 및
    상기 프리차지 전압 선택수단으로부터의 상기 포지티브 펌핑된 전원전압 및 상기 전원전압으로 상기 정비트라인 및 상기 부비트라인을 프리차지하는 프리차지 수단
    을 더 포함하여 이루어지고, 상기 전원전압을 상기 감지 증폭기의 기준전압으로 사용하는 강유전체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 포지티브 펌핑된 전원전압은
    상기 감지 증폭기의 감지 마진을 조절할 수 있는 가변적인 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 프리차지 전압 선택수단은
    상기 최하위비트에 응답하여, 상기 펌핑된 전원전압을 상기 정비트라인의 프리차지 전압으로 출력하는 제1 회로;
    상기 최하위비트를 반전하는 반전 수단; 및
    상기 반전 수단으로부터의 출력신호에 응답하여, 상기 전원전압을 상기 부비트라인의 프리차지 전압으로 출력하는 제2 회로
    을 포함하는 강유전체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 회로는
    상기 최하위비트를 각각의 게이트 입력으로 받으며, 상기 펌핑된 전원전압 및 상기 전원전압 간에 직렬로 연결된 제1 피모스트랜지스터 및 제1 엔모스트랜지스터로 이루어지는 강유전체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 반전 수단은
    손실없는 전원전압을 상기 부비트라인의 프리차지 전압으로 출력하기 위해
    상기 최하위비트를 각각의 게이트 입력으로 받으며, 고전원전압 및 접지전원 간에 직렬로 연결된 제2 피모스트랜지스터 및 제2 엔모스트랜지스터로 이루어지는 강유전체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제2 회로는
    상기 반전 수단으로부터의 출력신호를 각각의 게이트 입력으로 받으며, 상기 펌핑된 전원전압 및 상기 전원전압 간에 직렬로 연결된 제3 피모스트랜지스터 및 제3 엔모스트랜지스터로 이루어지는 강유전체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 프리차지 수단은
    제1 제어 신호를 게이트 입력으로 받고, 상기 프리차지 전압 선택수단으로부터의 상기 포지티브 펌핑된 전원전압 및 상기 정비트라인 사이에 접속된 제4 피모스트랜지스터; 및
    비트라인 프리차지 신호를 게이트 입력으로 받고, 상기 프리차지 전압 선택수단으로부터의 상기 전원전압 및 상기 부비트라인 사이에 접속된 제5 피모스트랜지스터
    로 이루어지는 강유전체 메모리 장치.
  8. 다수의 워드라인 및 다수의 정, 부비트라인이 서로 교차되어 매트릭스 형태로 구성된 강유전체 메모리 어레이, 및 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 포함하여 이루어지는 강유전체 메모리 장치에 있어서, 포지티브 펌핑된 전원전압을 생성하는 전압 생성수단; 워드라인 구동 회로로부터 출력되어 입력되는 행 어드레스의 최하위비트에 응답하여, 상기 포지티브 펌핑된 전원전압을 상기 정비트라인의 프리차지 전압으로, 전원전압을 상기 부비트라인의 프리차지 전압으로 각각 선택하는 프리차지 전압 선택수단; 및 상기 프리차지 전압 선택수단으로부터의 상기 포지티브 펌핑된 전원전압 및 상기 전원전압으로 상기 정비트라인 및 상기 부비트라인을 프리차지하는 프리차지 수단을 포함하여 이루어지는 강유전체 메모리 장치의 동작 방법에 있어서,
    대기 상태에서 상기 정비트라인 및 상기 부비트라인을 접지전원으로 프리차지하는 제1 단계;
    메모리 셀에 저장된 데이터를 읽기 위해 제1 제어 신호에 응답하여, 상기 정비트라인을 상기 펌핑된 전원전압으로 프리차지하고, 상기 부비트라인을 상기 전원전압으로 차지시키는 제2 단계;
    워드라인 신호가 "하이"로 입력되어 상기 강유전체 커패시터 양단에 전압이 인가됨으로, 두가지 상태 중 하나의 상태를 가지는 데이터를 읽는 경우 상기 정비트라인은 상기 강유전체 커패시터와 상기 정비트라인 간의 전하 공유에 의해 상기 펌핑된 전원전압과 상기 전원 전압 사이의 일정 전위를 가지고, 상기 두가지 상태 중 나머지 하나의 상태를 가지는 데이터를 읽는 경우 상기 정비트라인은 상기 강유전체 커패시터와 상기 정비트라인 간의 전하 공유에 의해 상기 전원전압보다 낮은 일정 전위를 가지는 제3 단계; 및
    상기 정비트라인에 유기된 데이터의 감지를 위해, 상기 감지 증폭기에서 상기 부비트라인의 상기 전원전압을 기준으로 하여 상기 정비트라인의 신호를 감지 증폭한 후 '0'의 데이터를 읽는 경우에는 접지전원으로, '1'의 데이터를 읽는 경우에는 전원전압으로 만들어 각각 '0' 또는 '1'의 데이터를 읽는 제4 단계
    을 포함하여 이루어지는 강유전체 반도체 장치의 동작 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19950581A1 (de) * 1999-10-20 2001-04-26 Infineon Technologies Ag Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen
JP3777913B2 (ja) * 1999-10-28 2006-05-24 株式会社日立製作所 液晶駆動回路及び液晶表示装置
JP3662163B2 (ja) * 2000-03-06 2005-06-22 シャープ株式会社 強誘電体メモリ及びその駆動方法
JP4031904B2 (ja) * 2000-10-31 2008-01-09 富士通株式会社 データ読み出し回路とデータ読み出し方法及びデータ記憶装置
US6456519B1 (en) * 2000-12-29 2002-09-24 Stmicroelectronics, Inc. Circuit and method for asynchronously accessing a ferroelectric memory device
US6972983B2 (en) 2002-03-21 2005-12-06 Infineon Technologies Aktiengesellschaft Increasing the read signal in ferroelectric memories
US7193880B2 (en) * 2004-06-14 2007-03-20 Texas Instruments Incorporated Plateline voltage pulsing to reduce storage node disturbance in ferroelectric memory
US7009864B2 (en) * 2003-12-29 2006-03-07 Texas Instruments Incorporated Zero cancellation scheme to reduce plateline voltage in ferroelectric memory
US7133304B2 (en) * 2004-03-22 2006-11-07 Texas Instruments Incorporated Method and apparatus to reduce storage node disturbance in ferroelectric memory
US6970371B1 (en) * 2004-05-17 2005-11-29 Texas Instruments Incorporated Reference generator system and methods for reading ferroelectric memory cells using reduced bitline voltages
US20060256608A1 (en) * 2005-05-11 2006-11-16 Spansion Llc Resistive memory device with improved data retention and reduced power
US7561458B2 (en) * 2006-12-26 2009-07-14 Texas Instruments Incorporated Ferroelectric memory array for implementing a zero cancellation scheme to reduce plateline voltage in ferroelectric memory
US7920404B2 (en) * 2007-12-31 2011-04-05 Texas Instruments Incorporated Ferroelectric memory devices with partitioned platelines
TWI381394B (zh) * 2008-06-09 2013-01-01 Promos Technologies Inc 動態隨機存取記憶體之資料感測方法
US10762944B2 (en) * 2017-12-18 2020-09-01 Micron Technology, Inc. Single plate configuration and memory array operation
US10529410B2 (en) 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
US11017831B2 (en) 2019-07-15 2021-05-25 Micron Technology, Inc. Ferroelectric memory cell access

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4006469A (en) * 1975-12-16 1977-02-01 International Business Machines Corporation Data storage cell with transistors operating at different threshold voltages
US4477886A (en) 1982-02-26 1984-10-16 Fairchild Camera & Instrument Corporation Sense/restore circuit for dynamic random access memory
US4420822A (en) 1982-03-19 1983-12-13 Signetics Corporation Field plate sensing in single transistor, single capacitor MOS random access memory
JPS61196499A (ja) * 1985-02-25 1986-08-30 Seiko Epson Corp 多値ダイナミツクランダムアクセスメモリ
JPS62232796A (ja) 1986-04-01 1987-10-13 Toshiba Corp 半導体記憶装置
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
EP0293798B2 (en) * 1987-06-02 1998-12-30 National Semiconductor Corporation Non-volatile memory ciruit using ferroelectric capacitor storage element
JP3020297B2 (ja) * 1991-03-26 2000-03-15 株式会社日立製作所 半導体メモリ
US5768182A (en) * 1991-05-21 1998-06-16 The Regents Of The University Of California Ferroelectric nonvolatile dynamic random access memory device
US5218566A (en) * 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
JP3302734B2 (ja) 1992-09-16 2002-07-15 株式会社東芝 半導体記憶装置
JPH0785661A (ja) * 1993-09-14 1995-03-31 Toshiba Corp 半導体記憶装置
JP3226677B2 (ja) * 1993-09-21 2001-11-05 株式会社東芝 不揮発性半導体記憶装置
JPH0793978A (ja) * 1993-09-27 1995-04-07 Hitachi Ltd 半導体メモリおよび半導体メモリの駆動方法
JP2899523B2 (ja) * 1994-06-22 1999-06-02 ワイケイケイアーキテクチュラルプロダクツ株式会社 カーテンウォールの水密構造
JP2953316B2 (ja) * 1994-08-12 1999-09-27 日本電気株式会社 不揮発性強誘電体メモリ
US5572459A (en) 1994-09-16 1996-11-05 Ramtron International Corporation Voltage reference for a ferroelectric 1T/1C based memory
JPH08147965A (ja) 1994-11-15 1996-06-07 Toshiba Corp 半導体記憶装置
JP3183076B2 (ja) * 1994-12-27 2001-07-03 日本電気株式会社 強誘電体メモリ装置
JPH08203266A (ja) * 1995-01-27 1996-08-09 Nec Corp 強誘電体メモリ装置
JPH097377A (ja) 1995-06-20 1997-01-10 Sony Corp 強誘電体記憶装置
JP3576271B2 (ja) * 1995-06-20 2004-10-13 株式会社ルネサステクノロジ 強誘電体メモリ

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Publication number Publication date
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JPH11328979A (ja) 1999-11-30
TW430794B (en) 2001-04-21

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