JPS62232796A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS62232796A
JPS62232796A JP61074979A JP7497986A JPS62232796A JP S62232796 A JPS62232796 A JP S62232796A JP 61074979 A JP61074979 A JP 61074979A JP 7497986 A JP7497986 A JP 7497986A JP S62232796 A JPS62232796 A JP S62232796A
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memory cell
sense amplifier
capacitor
mos transistor
memory device
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Shigeyoshi Watanabe
重佳 渡辺
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    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、一個のＭＯＳトランジスタと一個のキャパシ
タからなるメモリセルを集積形成してなる集積度の高い
半導体記憶装置に関する。
（従来の技術） 半導体メモリ市場の半分以上を占めるＭＯ８型ダイナミ
ックＲＡＭ（ｄＲＡＭ）は、メモリセル構造が一個のＭ
ＯＳトランジスタと一個のキャパシタから構成される簡
単なものであるため、最も高集積化が進／Ｖでいる。し
かしこのｄＲＡＭも、１Ｍビット、４Ｍビットと高集積
化が進むにつれてセルキャパシタの容量の確保と微細化
とを両立させることがますます難しくなっている。この
ためキャパシタ構造として、従来の平面キャパシタに代
わって、基板に溝を掘ってその側壁を利用して容量を稼
ぐことが考えられている。ＣＣＣ（Ｃｏｒｕｇａｔｅｄ
　　Ｃａｐａｃｉｔｏｒ　　Ｃｅ１ｌ　）構造あるいは
ＦＣＣ（Ｆｏｌｄｅｄ　　Ｃａｐａｃｉｔｏｒ　　Ｃｅ
１ｌ　）構造等と呼ばれるものがそれである。これらの
キャパシタ構造を利用すれば、セル面積を従来と同じと
すればセル容量を従来より大きくすることができ、逆に
セル容量を従来と同じとすれば、セル面積を従来より小
さくして高集積化を図ることができる。
その様子を第８図および第９図を参照して以下に説明す
る。第８図において、センスアンプ４１は、フリップフ
ロップ部を構成するＭＯＳトランジスタＱｓ　１．　Ｑ
ｓ　２　、活性化用ＭＯＳトランジスタＱｓｓおよびア
クティブ・リストア部から構成される。ＱＳ３はメモリ
セルのスイッチングＭＯＳトランジスタ、Ｃ２１はセル
・キャパシタであり、ＱＳ４はダミーセルのスイッチン
グＭＯＳトランジスタ、Ｃ２２はダミーセル・キャパシ
タである。４２はワード線駆動回路、４３はワード線の
等価遅延回路、４４はダミー・ワード線駆動回路、４５
はワード線レベル検知回路である。
この様な従来のセンスアンプ系で例えば０″のメモリセ
ルを読み出す場合を考える。先ずワード線駆動回路４２
が動作し、ワード線等価遅延回路４３を介してメモリセ
ルのＭｏＳトランジスタＱｓｉのゲートが立上り、キャ
パシタＣ２１の情報がビット線（ノードＮ２１）に転送
される。このとき同時にダミーセルの情報もダミービッ
ト線（ノードＮ２２）に転送される。この後ダミ−ワー
ド線遅延回路４４．レベル検知回路４５が動作して、セ
ンスアンプ４１の活性化用ＭＯＳトランジスタＱｓｓの
ゲート（ノードＮ２４）が立上がる。これによりセンス
アンプ４１のノードＮ２３がＭｏＳトランジスタＱｓｓ
により放電されて、センス動作が開始される。ノードＮ
２３はゆっくり落ちた方がセンスアンプは誤動作しにく
いが、余りゆっくり落とすとメモ１九のアクセス速度低
下につながる。従って従来は、メモリセル容量がプロセ
ス的にティビカル条件の時に正常動作するようにセンス
速度に設定することが行われている。
ところが、メモリセル容器が極端に小さくなると、セン
ス動作前のノードＮ２１とＮ２２の間の電位差が極端に
小さくなる。このため、若しフリップフロップを構成す
るＭｏＳトランジスタＱｓ　ｓ　、　Ｑｓ　２の電流駆
動能力が異なり、Ｃ５２側のコンダクタンスが大きい場
合には、誤読みだしとなる。第９図はこの様子を示して
いる。
この誤動作を防止する方法として、センスアンプ４１の
ノードＮ２３を落とす速度（以下、これをセンス速度と
いう）を、メモリセルの容量値が最小値の場合に合わせ
て遅くすることが考えられる。しかしこのようにすると
、メモリセル容量がティビカル条件でできたロフトでは
、必要以上にセンス速度が遅くなり、ｄＲＡＭの動作速
度を必要以上に遅くする結果となる。
（発明が解決しようとする問題点） 以上のように従来のセンスアンプ系では、特に溝堀りキ
ャパシタを用いた場合のようにロフト毎にメモリセル容
量が大きく変動した場合、センスアンプが誤動作するか
、またはｄＲＡＭの１ｉ７ＩｆＰＦ−速度が遅くなる、
という問題があった。
本発明は、この様な問題を解決した半導体記憶装置を提
供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は上記した問題を解決するため、メモリセルの情
報電荷を読み出すセンスアンプの動作速度を、メモリセ
ルの容量値に応じて可変設定する手段を設ける。
（作用） この様にセンスアンプのセンス速度を可変設定する手段
を設ければ、メモリセル容量がテイビカル値あるいはそ
れ以上の場合にはセンス速度を上げてｄＲＡＭの高速動
作を確保し、メモリセル容量が小さい場合にはセンス速
度を落としてｄＲＡＭの動作マージンを確保することが
できる。従ってプロセス・パラメータによりメモリセル
容量が大きく変動する溝堀りキャパシタ構造を用いた場
合にも、その変動に対応してｄＲＡＭを最適動作させる
ことができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のｄＲＡＭの要部構成を示す。１はセ
ンスアンプであり、フリップフロップ部を構成するＭＯ
ＳトランジスタＱｔ　、　Ｃ２、活性化用ＭＯＳトラン
ジスタＱｓおよびアクティブ・リストア部から構成され
ている。ＢＬｒ。
Ｂ１０はこのセンスアンプ１の二つのノードＮｔ。
Ｎ２につながる一対のビット線であり、これに複数メモ
リセルと一対のダミーセルが接続される。
図では一つのメモリセル２と一つのダミーセル３を示し
ている。メモリセル２およびダミーセル３のキャパシタ
Ｃ１およびＣ２は溝堀りキャパシタである。４はワード
線駆動回路であり、８はメモリセル２のスイッチングＭ
ＯＳトランジスタＱ４を駆動するワード線に対応する等
価遅延回路を示している。７は、センスアンプ１の活性
化用Ｍ　ＯＳトランジスタＱ５をオンにする際のゲート
・バイアスをメモリセル容量値に応じて可変設定するた
めのゲート・バイアス設定回路である。ゲート・バイア
ス設定回路７は、プロセス・パラメータの影響を受けず
常にほぼ一定の容量値が得られるＮ個の平面キャパシタ
Ｃｓからなる基準キャパシタ群５、およびメモリセルの
キャパシタと同じ構造２寸法のＮ個の溝堀りキャパシタ
Ｃ６からなるモニタ用キャパシタ群６を含む。モニタ用
キャパシタ群６は従ってプロセス・パラメータの変動に
よりメモリセル容量が変動した時にこれと連動してその
容量が変動することになる。基準用キャパシタ群５は一
端がＶａｓに接続され、他端がノードＮ１１に共通接続
されている。モニタ用キャパシタ群６は一端がＶｓｓに
接続され、他端がノードＮ１２に共通接続されている。
後に詳細に説明するように、基準用キャパシタ群５のノ
ードＮｌｌにはＭＯＳトランジスタＱ７を介して“Ｌル
ベルが書き込まれ、モニタ用キャパシタ群６の／−ｔ’
Ｎ１２　ＧＣＧ；ｔＭＯｓトランジスタＱｓ　、　Ｑｓ
により“Ｈ”レベルが書込まれる。そしてセンス動作前
にノードＮｒｔとＮ１２はＭＯＳトランジスタＱｌｌ＋
により短絡され、電荷の再分配の結果得られる電位がト
ランスファゲート用ＭＯＳトランジスタＱ６を介してセ
ンスアンプ１の活性化用ＭＯＳトランジスタＱｓのゲー
トに与えられるようになっている。これにより、センス
アンプ１の活性化用ＭＯＳトランジスタＱｓのゲート・
バイアスの“Ｈ”レベルがメモリセル容量に応じて制御
されるものである。ＭＯＳ　トランジスタＱ６はワード
線駆動回路４により駆動されるが、ワード線駆動回路４
とＭＯＳトランジスタＱ６のゲートとの間に、ワード線
等価遅延回路８と同じ遅延時間を与える遅延回路９と、
更にメモリセル選択より少しタイミングを遅らせるため
に遅延回路１１が設けられている。
センスアンプ１の動作が終了したことをＣＡＳ系に伝え
るために、センスアンプ１と同様の構成の疑似センスア
ンプ１２が設けられている。この疑似センスアンプ１２
につながるメモリセルのキャパシタＣ３には常に“Ｌ”
レベルが書込まれ、このメモリセルはワード線等価遅延
回路８と同じ遅延時間を持つ遅延回路１０を介してワー
ド線駆動回路４により駆動されるようになっている。そ
してキャパシタＣ３が接続されるピット線のＬ　＋ｔレ
ベルをレベル検知回路１３により検知して、これをＣＡ
Ｓ系に伝えるようになっている。
このように構成されたｄＲＡＭのセンス系の動作を次に
第２因を参照して説明する。センス動作に入る前に、各
部のプリチャージが行われる。ゲート・バイアス設定回
路７について見ると、ノードＮ８がＩＩ　ＨＩＴレベル
でｎチャネルＭＯＳトランジスタＱ７がオンとなり基準
用キャパシタ詳５のノードＮ１ｔがＶｓｓにプリチャー
ジされる。またノードＮ９が゛Ｌ゛ルベルでｐチャネル
ＭＯＳトランジスタＱ８がオンとなり、モニタ用キャパ
シタ群６のノードＮ１２がＶｃｃにプリチャージされる
。そしてＭＯＳトランジスタＱ７．Ｃ８をオフにした後
、ノードＮ７が“Ｈ”レベルになり、ノードＮ工ｔとＮ
１２の間に設けられたＭＯＳトランジスタＱＩＯがオン
になって、ノードＮｔｔとＮ１２が短絡され、モニタ用
キャパシタ群６と基準用キャパシタ群５の間で電荷再分
配がなされる。基準用キャパシタＣ５の容量を０８　Ｎ
モニタ用キャパシタＣ５の容量をＣｓ’　とすると、短
絡されたノードＮｓ　１　、　Ｎｔ　２の電位は、Ｖｃ
ｃ　−Ｃｓ’　／　（Ｃｓ’　＋Ｃｓ　）”・（１）で
与えられる値になる。
そしてメモリセル２およびダミーセル３の情報がそれぞ
れノードＮｌ　、Ｎ２に転送された後、遅延回路１１に
より所定時間遅れてトランスファゲートＭＯＳトランジ
スタＱ６がオンになって、（１）式の電圧がセンスアン
プ１の活性化用ＭＯＳトランジスタＱ５のゲートに供給
される。活性化用ＭＯＳトランジスタＱ５のグー１−容
量が基準用キャパシタ群５およびモニタ用キャパシタ群
６のそれに比べて十分小さい場合には、く１）式の電圧
がそのままこの活性化用ＭｏＳトランジスタＱ５のゲー
ト電圧となる。これにより活性化用ＭｏＳトランジスタ
Ｑ５がそのゲート・バイアスに応じたオン状態にな゛す
、ノードＮ３の放電が行われてセンス動作が開始される
。
以上のセンス動作において、ゲート・バイアス設定回路
７の働きにより自動的にセンスアンプ１のセンス速度が
制御される。これを以下に詳しく説明する。メモリセル
容ｌ（即ち、セル・キャパシタＣ１およびモニタ用キャ
パシタＣ６の容量）Ｃｓ’　が製造上ティビカル値であ
り、これが例えばプロセス・パラメータの影響を受けな
い基準キャパシタＣ５の容Ｉ　Ｃｓの２倍とする。この
とき、（１）式から、センスアンプ１の活性化用ＭＯＳ
トランジスタＱ５のゲートに与えられるバイアス電圧は
、（２／３）Ｖｃｃである。メモリセル容ａｃ’　が小
さく例えばティビカル値の１７２、即ち基準用キャパシ
タＣ５の容ｆｌｉ　Ｃｓと同じであったとすると、活性
化用ＭＯＳトランジスタＱ５のゲート・バイアス電圧は
（１）式から、（１／２）Ｖｃｃとなる。つまり、メモ
リセル容量が小さい場合は、センスアンプ１の活性化用
ＭＯＳトランジスタＱ５のゲート・バイアス電圧は小さ
くなる。
このとき活性化用ＭＯＳトランジスタＱｓのコンダクタ
ンスは小さくなるから、ノードＮ３の放電はゆっくりに
なり、センス速度が遅くなる。第３図はこの様に制御さ
れる活性化用ＭｏＳトランジスタＱ５のゲートの゛Ｈ″
レベルとメモリセル容量の関係を示している。従ってこ
の実施例によれば、プロセス・パラメータのバラツキに
よりメモリセル容量が変動した場合にも、ゲート・バイ
アス設定回路７の働きにより自動的にセンスアンプ１の
センス速度が制御される。この結果、メモリセル容量が
小さい場合にはゆっくりしたセンス速度になって誤動作
が防止され、メモリセル容量がティビカル値あるいはそ
れ以上の場合は早いセンス速度となってｄＲＡＭの高速
動作が確保されることになる。
センス動作の終了は、疑似センスアンプ１２およびその
“Ｌ”レベルを検知するレベル検知回路１３により検知
されて、ＣＡＳ系に伝達される。
従来はセンス速度は一定であるため、センスアンプ動作
後のＣＡＳ系の動作までの遅延時間は比較的簡単な回路
例えばクロック・ジェネレータ等により実現していた。
この実施例ではセンス速度が製造ロフトにより自動的に
可変設定されるため、このように疑似センスアンプ１２
を用いてこれをセンスアンプ１と連動させて、最適遅延
時間を得るようにしている。
第４図はこの実施例によるセンスアンプ系のセンス速度
とメモリセル容量の関係を従来例と比較して示す図であ
る。実線Ａがこの実施例の場合であり、破線Ｂは従来の
センスアンプ系でｄＲＡＭの動作速度を重視した設計の
場合、破線Ｃは従来のセンスアンプ系で動作マージンを
重視した設計の場合である。このようにこの実施例によ
れば、メモリセル容量のロット毎のバラツキに応じてセ
ンス速度が自動制御され、最適動作マージンが得られる
。
本発明は上記実施例に限られるものではない。
以下の他の実施例のゲート・バイアス設定回路例を説明
する。
第５図は、製造ロフトによって固定的にセンスアンプの
活性化用ＭＯＳトランジスタのゲート・バイアスを設定
する場合のゲート・バイアス設定回路例である。電源Ｖ
ｃｃに対して、スイッチング用ＭｏＳトランジスタ０２
１〜Ｑ２５を介して、ドレインとゲートを接続したレベ
ルシフト用のＭＯＳトランジスタ０２６〜Ｑ３Ｓを図示
のように接続して５段階の異なる電圧レベルの並列出力
を得る回路を構成し、この並列出力のうち一つをヒユー
ズ２１１〜２１５により選択して、スイッチング用Ｍｏ
ＳトランジスタＱ３ＩＢを介して、センスアンプの活性
化用ＭｏＳトランジスタのゲート・ノードＮ４に供給す
るものである。ヒユーズ２１１〜〜２１５は例えばレー
ザにより選択的に切断する。
いま、ＭｏＳトランジスタ０２６〜Ｑａｓのしきい値を
ＶＴとし、スイッチングＭｏＳトランジスタＱ２１〜Ｑ
２Ｓ、Ｑ３６の電圧降下を無視できるものとする。ヒユ
ーズ２１１を残して他のヒユーズを切れば、ノードＮ４
にはＶｃｃが供給され、ヒユーズ２１２を残して他のヒ
ユーズを切れば、ノードＮ４にはＶＣＣＶＴが供給され
る。
こうして、メモリセル容量に応じてヒユーズ２１１〜２
１ｓを選択的に切断することによって、第６図に示すよ
うにセンスアンプの活性化用ＭＯ８ＦＥＴのゲート・バ
イアスを５段階の値から選択して設定することができる
。この場合、どのヒユーズを選択するかは、ウェーハエ
程の終了した段階でテスト用素子領域のメモリセル容量
を実測し、その実測値により決定する。
この実施例によれば、プロセス・パラメータのバラツキ
によるメモリセル容量のバラツキに応じて、センスアン
プの活性化用ＭＯＳトランジスタのゲート・バイアスの
１１　Ｈ″レベル固定的に設定される。従ってこの実施
例によっても、ｄＲＡＭの製造ロット毎に最適センス速
度が設定されることになる。
第７図は更に他の実施例のゲート・バイアス設定回路で
ある。この実施例は、５段階のレベルの並列出力を得る
回路を構成している点では第５図の実施例と同じである
。但しその出力を選択するのに、第５図の実施例のよう
にヒユーズで固定的に選択するのではなく、自動的に一
つの出力を選択する選択回路を設けている。即ち第５図
のヒユーズに対応するスイッチ素子としてＭＯＳ　トラ
ンジスタ０３７〜Ｑ４１が設けられ、これらのＭＯＳト
ランジスタを差動増幅器３１〜３５を用いた選択回路に
より選択的に駆動する。ここで各差動増幅器３１〜３５
の一方に接続されたキャパシタＣ１ｔ〜Ｃｔｓは、メモ
リセルのキャパシタと同じ構造１寸法のモニタ用キャパ
シタであり、他方の端子にはそれぞれ異なる容量の基準
用キャパシタＣｓ１〜Ｃｓｓが接続されている。基準用
キャパシタＣｓｒ〜Ｃｓｓは例えば平面キャパシタであ
って、その値は次のように設定される。メモリセルのキ
ャパシタのタイビカル値をＣｓとすると、キャパシタＣ
ｓ工は（１／２）Ｃｓに、キャパシタＣ８２はＣｓに、
キャパシタＣ８３は２Ｃｓｔに、キャパシタＣ８４は４
０ｓに、キャパシタＣｓｓは８Ｃｓにそれぞれ設定され
る。
この様な構成として、各差動増幅器３１〜３５によりモ
ニタ用キャパシタと基準用キャパシタの充電電荷層の差
を検知してスイッチングＭ　ＯＳトランジスタ０３７〜
Ｑ４１を制御する。例えばモニタ用キャパシタ（１ｔ〜
Ｃ１ｓの容量、即ちメモリセル容Ｉｃｅ’が、（１／２
）ＣｓとＣｓの間にある場合には、差動増幅器３５のみ
その左側端子が“Ｈ”レベルになり、スイッチング用Ｍ
ＯＳトランジスタＱ４１がオンになり、残りのスイッチ
ング用ＭｏＳトランジスタ０３７〜Ｑ４１１はオフに保
たれる。これにより、ＶＣｏ　　４ＶＴなるゲート・バ
イアス電圧がセンスアンプの活性化用ＭＯＳトランジス
タのゲート・ノードＮ４に与えられる。メモリセル容Ｉ
Ｃｓ’がＣ８と２Ｃｅの間にある時は、差動増幅器３５
および３４の左側端子が゛Ｈ″レベルになり、スイッチ
ング用ＭＯＳトランジスタＱ４１および０４Ｇがオンに
なる。従ってセンスアンプの活性化用ＭＯＳトランジス
タのゲート・ノードＮ４にはＶｃｃ　−３ＶＴが与えら
れる。以下同様にして、メモリセル容量に応じて異なる
５段階のレベルのゲート・バイアスが自動的に出力され
る。その様子は、第６図と同様である。
以上のようにしてこの実施例によっても、メモリセル容
量に対応してセンス速度の最適設定がなされる。
本発明は上記各実施例で説明したように、微細な溝堀り
型キャパシタを用いた高集積化ｄ　ＲＡＭにおいて、大
きい効果が得られる。これは溝堀り型キャパシタの古層
が、溝の深さ９周囲長等に大きく依存し、これらがプロ
セス・パラメータの影響を受けてロフト間で大きく変動
するからである。
しかし溝堀り型キャパシタでなくても、ロット間でメモ
リセル容量が大きく変動するようなｄＲＡＭであれば、
本発明を適用することは有用である。
［発明の効果］ 以上述べたように本発明にがかるｄＲＡＭでは、プロセ
ス・パラメータのバラツキによるメモリセル容量のロッ
ト間のバラツキが大きい場合に、そのバラツキに応じて
センスアンプのセンス速度を可変設定して、メモリセル
容量が小さくなった場合の誤動作を確実に防止すること
ができる。またメモリセル８愚か十分な場合には、セン
ス速度を速くしてｄＲＡＭの高速動作を確保することが
できる。
【図面の簡単な説明】
第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
図、第２図および第３図はその動作を説明するための図
、第４図は同じく動作特性を従来例と比較して示す図、
第５図は他の実施例のｄＲＡＭにおけるゲート・バイア
ス設定回路を示す図、第６図はその動作を説明するため
の図、第７図は更に他の実施例のゲート・バイアス設定
回路を示す図、第８図は従来のｄＲＡＭのセンスアンプ
系の構成を示す図、第９因はそのセンスアンプ系での誤
動作の様子を説明するための図である。 １・・・センスアンプ、２・・・メモリセル、３・・・
ダミーセル、４・・・ワード線駆動回路、５・・・基準
用キャパシタ群、６・・・モニタ用キャパシタ群、７・
・・ゲート・バイアス設定回路、８．９，１０．１１・
・・遅延回路、１２・・・疑似センスアンプ、１３・・
・レベル検知回路。 出願人代理人　弁理士　鈴江武彦 第２図 第３閏 第４図 第５図 第６図

Claims (5)

    【特許請求の範囲】
  1. （１）半導体基板に、一個のＭＯＳトランジスタと一個
    のキャパシタからなるメモリセルを集積形成した半導体
    記憶装置において、前記メモリセルの情報電荷を読み出
    すセンスアンプの動作速度をメモリセルの容量値に応じ
    て可変設定する手段を備えたことを特徴とする半導体記
    憶装置。
  2. （２）前記メモリセルのキャパシタは、半導体基板に溝
    を掘つてその側壁を利用する溝堀り型キャパシタである
    特許請求の範囲第１項記載の半導体記憶装置。
  3. （３）前記センスアンプの動作速度を可変設定する手段
    は、前記センスアンプの活性化用ＭＯＳトランジスタの
    ゲート・バイアスを可変設定するものである特許請求の
    範囲第１項記載の半導体記憶装置。
  4. （４）前記センスアンプの動作速度を可変設定する手段
    は、プロセス・パラメータの影響が小さい基準用キャパ
    シタと、前記メモリセルのキャパシタと同じ構造のモニ
    タ用キャパシタとを有し、これら基準用キャパシタとモ
    ニタ用キャパシタの充電電荷量の差に応じて前記センス
    アンプの活性化用ＭＯＳトランジスタのゲート・バイア
    スを制御するものである特許請求の範囲第１項記載の半
    導体記憶装置。
  5. （５）前記センスアンプの動作速度を可変設定する手段
    は、複数の異なる電圧レベルの並列出力を得る回路と、
    メモリセルのキャパシタの容量値に応じてこの回路の並
    列出力の一つを選択して前記センスアンプの活性化用Ｍ
    ＯＳトランジスタのゲートに供給する選択手段と有する
    特許請求の範囲第１項記載の半導体記憶装置。
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