DE3710821A1

DE3710821A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE3710821A1
Application number: DE19873710821
Authority: DE
Inventors: Shigeyoshi Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-04-01
Filing date: 1987-04-01
Publication date: 1987-10-15
Also published as: DE3710821C2; US4811290A; KR910000152B1; KR870010549A; JPS62232796A

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und insbesonders eine solche des dynamischen Typs, in welcher Speicherzellen mit jeweils einem MOS-Transistor und einem Kondensator auf einem Substrat integriert sind, und welche eine Auffrisch-Operation benötigt.

Bevor auf den Gegenstand der Erfindung näher eingegangen wird, wird darauf hingewiesen, daß im folgenden zusätzlich zu den deutsch-sprachigen Fachbegriffen im Interesse einer zweifelsfreien Offenbarung auch die englisch-sprachigen Fachbegriffe in Klammern hinzugesetzt wurden, soweit sie auf dem hier einschlägigen Gebiet der Elektronik und Digitaltechnik weltweit Eingang in die Fachsprache gefunden haben.

Unter den verschiedenen Typen von Halbleiterspeichereinrichtungen hat eine dynamische Speicherzelle mit wahlfreiem Zugriff (Dynamic Random Access Memory, abgekürzt DRAM), in welcher jede Speicherzelle einen MOS-Transistor und einen Kondensator enthält, eine einfachere Struktur und ist deshalb den anderen Bauarten voraus, was das Maß der Integrierung betrifft. Je höher die Intration ist, desto geringer ist jedoch die Kapazität des Kondensators, was es schwierig macht, die Integration in Speichern von 1 MB, 4 MB usw. weiterzutreiben und dabei die nötige Kapazität des Kondensators zu erhalten.

In Anbetracht dessen wird eine gerillte Struktur, welche im Substrat ausgebildete Rillen aufweist und ein Speichervermögen unter Ausnutzung der Rillenwände vorsieht, vorteilhafter für den Kondensator als eine übliche plane Struktur. Die gerillte Struktur enthält CCC (Corrugated Capacitor Cell)- und FCC (Folded Capacitor Cell)-Strukturen. Durch die Benutzung dieser Strukturen kann die Kapazität der Zelle ohne Vergrößerung ihrer Fläche erhöht werden. Das bedeutet, daß die Zellenfläche ohne Verringerung der Kapazität der Zelle reduziert werden kann, was zu einer höheren Integration der Halbleiterspeichereinrichtung beiträgt.

Fig. 1 zeigt den Hauptteil eines konventionellen DRAM. Ein Leseverstärker (Sense Amplifier) 10 umfaßt MOSFETs Q 12 und Q 14, welche ein Flip-Flop bilden, ein aktivierendes MOSFET Q 16 und einen aktiven Speicherschaltkreis 18. MOSFET steht dabei als Abkürzung für MOS-Feldeffekt-Transistor. Ein Paar Bit-Leitungen BL und BL sind mit den entsprechenden Eingängen des Flip-Flop des Leseverstärkers 10 verbunden. Jede Leitung des Bit-Leitungs- Paares BL und BL ist mit n/2 Speicherzellen (wobei n die Anzahl der Speicherzellen in einer Reihe darstellt) und mit einer einzelnen Hilfszelle (Dummy Cell) verbunden. Aus Gründen der Vereinfachung zeigt Fig. 1 nur eine einzige Speicherzelle 20 und eine einzige Hilfszelle 22, welche mit der jeweiligen Bit-Leitung verbunden sind.

Die Speicherzelle 20 enthält ein schaltendes MOSFET Q 24 und einen Zellenkondensator C 26, während die Hilfszelle 22 ein schaltendes MOSFET Q 28 und einen Zellenkondensator C 30 umfaßt. Der Kondensator C 26 der Speicherzelle hat die vorerwähnte gerillte Struktur, der Kondensator C 30 der Hilfszelle hat eine plane Struktur.

Der Ausgang eines Wort-Leitungs-Treibers 32 ist mit dem Tor (Gate) des schaltenden MOSFET Q 24 der Speicherzelle 20 über einen äquivalenten Wort-Leitungs-Verzögerungschaltkreis 34 (Verzögerung τ 1) verbunden. In ähnlicher Weise ist der Ausgang eines Hilfszellen-Treibers 36 ist mit dem Tor des schaltenden MOSFET Q 28 der Hilfszelle 22 über einen Verzögerungschaltkreis 38 (Verzögerung τ 1) verbunden. Der Ausgang des Wort-Leitungs- Treibers 32 ist mit dem Wort-Leitungs-Pegeldetektor 42 über einen Hilfs-Wortleitungs-Verzögerungsschaltkreis 40 (Verzögerung τ 1) verbunden. Der Ausgang des Pegeldetektors 42 liegt sowohl am Tor des aktivierenden MOSFET Q 16 des Leseverstärkers 10 als auch an einem nicht dargestellten CAS-Schaltkreis.

Eine Spannung von 0 V wird an die Speicherzelle 20 angelegt, um dort "0" zu schreiben, und eine Spannung von 5 V wird an die Speicherzelle angelegt, um "1" zu schreiben. Wenn der Kondensator C 30 der Hilfszelle die gleiche Kapazität hat wie der Kondensator C 26 der Speicherzelle, wird eine Spannung von 2,5 V an die Hilfszelle 22 angelegt, um dort "1" zu schreiben; hat der Kondensator der Hilfszelle die halbe Kapazität des Kondensators der Speicherzelle, wird an die Hilfszelle zum Schreiben von "1" eine Spannung von 0 V angelegt.

Die Wirkungsweise der konventionellen Speichereinrichtung, in welcher der Datenwert "0" gespeichert ist, wird nun anhand von Fig. 2 erläutert, welche einen Spannungsänderung an den einzelnen Verbindungspunkten von Fig. 1 illustriert.

Wenn der Wort-Leitungs-Treiber 32 betrieben wird, steigt die Spannung an seinem Ausgangs-Verbindungspunkt N 25 an. Mit einer Verzögerung von τ 1 nach dem Spannungsanstieg wird das Tor des schaltenden MOSFET Q 24 der Speicherzelle 20 geöffnet, welche die Daten im Speicherzellenkondensator C 26 an die Bit-Leitung BL (Verbindungspunkt N 21) überträgt. Gleichzeitig werden die Daten im Hilfszellenkondensator C 30 an die Bit-Leitung BL (Verbindungspunkt N 22) übertragen. Dann werden der Hilfs-Wortleitungs- Verzögerungsschaltkreis 40 und der Pegeldetektor 42 aktiviert, wodurch das Tor (Verbindungspunkt N 24) des aktivierenden MOSFET Q 26 des Leseverstärkers 10 geöffnet wird. Folglich wird die Spannung am Verbindungspunkt N 23 des Leseverstärkers 10 durch das MOSFET Q 16 abgeleitet, welches die Leseoperation (Sensing Operation) einleitet. Der Leseverstärker 10 kann Daten ausgeben, wenn die Spannung am Verbindungspunkt N 23 Null wird. Hier ist es wünschenswert, daß die Spannung am Verbindungspunkt N 23 nach und nach abnimmt, um eine Fehlfunktion des Leseverstärkers 10 zu vermeiden. Wenn jedoch die Entladung zu langsam ist, wird der Speicherzugriff ebenfalls langsam.

Die Geschwindigkeit der Spannungsabnahme am Verbindungspunkt N 23 steht mit der Genauigkeit der Wirkungsweise des Leseverstärkers 10 folgendermaßen in Zusammenhang. Der Leseverstärker 10 verstärkt die Potentialdifferenz SIG (= kCs) zwischen den Verbindungspunkten N 21 und N 22, wobei k eine Konstante und Cs die Kapazität des Kondensators C 26 der Speicherzelle bedeuten. Die Empfindlichkeit S des Leseverstärkers 10, welche der minimalen Potentialdifferenz entspricht, die der Leseverstärker 10 detektieren und verstärken kann, ist bestimmt durch den Wert

K √(dv/dt) × (Δβ/β + Δ Cl/Cl) + Δ-Vt,

worin bedeuten:
K √(dv/dt) die Operationsgeschwindigkeit (Lese-Geschwindigkeit) des Leseverstärkers (z. B. die Geschwindigkeit des Abfalls der Spannung am Verbindungspunkt N 23),
Δβ/β die Differenz der Leitfähigkeit zwischen den MOSFETs Q 12 und Q 14,
Δ Cl/Cl die Differenz in der Kapazität zwischen den Bit-Leitungen BL und BL, und
Δ Vt die Differenz in den Schwellenwerten zwischen den MOSFETs Q 12 und Q 14.

Der Leseverstärker 10 arbeitet exakt, wenn SIG ≦λτ S ist, liefert jedoch eine Fehlfunktion, wenn SIG ≦ S ist.

Wenn die Kapazität des Speicherzellenkondensators C 26 klein ist, wird die Potentialdifferenz zwischen den Verbindungspunkten N 21 und N 22 vor der Lese-Operation signifikant gering. In diesem Fall, vorausgesetzt die Leitfähigkeit (Fähigkeit Strom zu ziehen) von MOSFET Q 14 ist größer als jene von MOSFET Q 14, wird MOSFET Q 14 zuerst angeschaltet. Als Folge hiervon wird in diesem Fall das Verhältnis der Pegel der Spannungen an den Verbindungspunkten N 21 und N 22 umgekehrt, was zu einem fehlerbehafteten Datenauslesen führt.

Um eine solche fehlerhafte Wirkungsweise zu verhindern, ist es erforderlich, daß die Empfindlichkeit S des Leseverstärkers auch dann kleiner ist als SIG (Potentialdifferenz zwischen den Verbindungspunkten N 21 und N 22), wenn der Speicherzellenkondensator eine minimale Kapazität besitzt. Es ist die Lese-Geschwindigkeit K √(dv/dt) in der Empfindlichkeit S, welche tatsächlich verringert werden kann, und diese Lese-Geschwindigkeit (sensing speed) soll verringert oder verkleinert werden, um eine Fehlfunktion des Leseverstärkers zu vermeiden. Da jedoch die Speicherzellenkapazität einer Speichereinrichtung, die mit typischen Arbeitsparametern erzielt wird, dazu neigt, geringfügig größer zu sein als der Minimumwert, sofern die Lesegeschwindigkeit K √(dv/dt) entsprechend dem erwarteten Minimumwert für die Speicherzellenkapazität auf das Minimum eingestellt ist, wird die Lesegeschwindigkeit unnötigerweise klein.

Der Erfindung liegt nun die Aufgabe zugrunde, eine Halbleiterspeichereinrichtung zu schaffen, dessen Leseverstärker eine geeignete (maximale) Operationsgeschwindigkeit (Lesegeschwindigkeit) hat, die derart eingestellt ist, daß der Leseverstärker eine Fehlfunktion selbst dann nicht liefert, wenn die Leitfähigkeiten des Transistorpaares, welche das im Leseverstärker enthaltene Flip-Flop bildet, voneinander abweichen.

Eine weitere Aufgabe der Erfindung besteht darin, eine Halbleiterspeichereinrichtung zu schaffen, dessen Leseverstärker zuverlässig Daten aus einer Speicherzelle in einer minimalen Zeit auslesen kann, selbst dann, wenn die Differenz der Signale, die von der Speicherzelle und ihrer zugeordneten Hilfszelle ausgelesen werden, klein wird als Folge einer Verringerung der Kapazität eines Speicherzellenkondensators.

Die erfindungsgemäße Halbleiterspeichereinrichtung umfaßt eine Speicherzelle mit einem Kondensator und einem Schaltelement, einen Leseverstärker zum Vergleichen von Daten aus der Speicherzelle mit Daten aus der Hilfszelle und einen Torvorspannungsgenerator (Gate Bias Generator) zum Ändern der Lesegeschwindigkeit des Leseverstärkers in Übereinstimmung mit der Kapazität des Speicherzellenkondensators.

Eine Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung wird nachfolgend in Verbindung mit den beigefügten Zeichnungen näher erläutert. Darin zeigen

Fig. 1 ein schematisches Blockschaltbild eines DRAM nach dem Stand der Technik,

Fig. 2 ein Diagramm mit der Darstellung des kurvenförmigen Signalverlaufs entsprechend der Arbeitsweise des DRAM gemäß Fig. 1,

Fig. 3 ein Blockschaltbild eines Teiles (Teil einer Reihe von Speicherzellen) eines DRAM gemäß einer ersten Ausführungsform der Erfindung,

Fig. 4 ein Blockschaltbild mit der Darstellung eines Ausgangsabschnitts des DRAM gemäß der ersten Ausführungsform der Erfindung,

Fig. 5 ein Schaltbild eines Leseverstärkers, eines Torvorspannungsgenerators und eines Pseudo-Leseverstärkers aus Fig. 3,

Fig. 6A und 6B Diagramme mit der Darstellung des kurvenförmigen Signalverlaufs entsprechend der Arbeitsweise des DRAM gemäß der ersten Ausführungsform der Erfindung,

Fig. 7 ein Diagramm mit der Darstellung der Beziehung zwischen der Kapazität einer Speicherzelle und dem Potentialverlauf am Verbindungspunkt N 4 aus Fig. 5,

Fig. 8 ein Diagramm mit der Darstellung der Beziehung zwischen der Kapazität der Speicherzelle und der Lesegeschwindigkeit eines Leseverstärkers nach der ersten Ausführungsform der Erfindung,

Fig. 9 ein Blockschaltbild eines Torvorspannungsgenerators gemäß einer zweiten Ausführungsform der Erfindung,

Fig. 10 ein Diagramm mit der Darstellung der Beziehung zwischen der Kapazität einer Speicherzelle und dem Potentialpegel am Verbindungspunkt N 4 gemäß der zweiten Ausführungsform der Erfindung, und

Fig. 11 ein Blockschaltbild eines Torvorspannungsgenerators gemäß einer dritten Ausführungsform der Erfindung.

Fig. 3 zeigt ein Blockschaltbild eines DRAM gemäß der ersten Ausführungsform. Zwei Eingänge eines Leseverstärkers 10 sind jeweils verbunden mit einem Paar von Bit-Leitungen BL und BL. Jede Bit-Leitung ist mit einer Anzahl von i Speicherzellen (die Gesamtzahl der Speicherzellen in einer Reihe ist 2 i) sowie mit einer einzigen Hilfszelle 22 verbunden. Jede Speicherzelle hat einen Kondensator mit gerillter Struktur, während die Hilfszelle eine plane Struktur besitzt. Die Bit-Daten bl und bl sind die jeweiligen Ausgangssignale der Bit-Leitung BL und BL, übermittelt über zugehörige MOSFETs Q 44 und Q 46, die jeweils gesteuert werden durch Zeilenauswahlsignale CSL und CSL.

Das Ausgangssignal des Wortleitungs-Treibers 32 n (n = 1 bis 21) wird über einen äquivalenten Wortleitungs-Verzögerungsschaltkreis 34 n (Verzögerung τ 1) an das schaltende MOSFET der Speicherzelle 20 n geliefert. Die Ausgangssignale der Hilfszellen- Treiber 36 a und 36 b werden entsprechend über die Verzögerungsschaltkreise 38 a und 38 b (Verzögerung τ 1) an die schaltenden MOSFETs der Hilfszellen 22 a und 22 b geliefert. Die Ausgangssignale der Wortleitungs-Treiber 32 n werden auch über Hilfs-Wortleitungs-Verzögerungsschaltkreise 52 n (Verzögerung τ 1) und Hilfs-Wortleitungs-Verzögerungsschaltkreise 54 n (Verzögerung τ 2) an den Torvorspannungsgenerator 50 geliefert, dessen Ausgangssignal an das Tor des aktivierenden MOSFET des Leseverstärkers 10 geliefert wird.

Der Pseudo-Leseverstärker 56, der die gleiche Struktur hat wie der Leseverstärker 10, ist zum Leseverstärker 10 parallel geschaltet. Zwei Eingänge des Pseudo-Leseverstärkers 56 sind jeweils mit einer Speicherzelle 60 und einer Hilfszelle 62 verbunden. Die Ausgangssignale der Wortleitungs-Treiber 32 n werden an das schaltenden MOSFET der Hilfszelle 62 über den Hilfs-Wortleitungs-Verzögerungsschaltkreis 66 (Verzögerung τ 1) geliefert. Die Spannung am Verbindungspunkt der Speicherzelle 60 und Pseudo-Leseverstärker 56 wird durch den Pegeldetektor 42 detektiert, dessen Ausgang an ein nicht dargestelltes CAS-system angeschlossen ist.

Fig. 4 zeigt einen Ausgangsschaltkreis für die Bit-Daten bl und bl. Die Bit-Datenpaare bl ₁ und bl ₁, bl ₂ und bl ₂, . . . sowie bl _n und bl _n sind jeweils an die Bit-Leitung-Leseverstärker 70 ₁, 70 ₂, . . . und 70 _n angeschlossen. Die Ausgangssignale der Bit- Leitung-Leseverstärker 70 ₁, 70 ₂, . . . und 70 _n werden an I/O- und -Leitungen über die entsprechenden Schalter 72 ₁, 72 ₂, . . . und 72 _n geliefert. Die I/O- und -Leitungen sind über den Leseverstärker 74 an den Datenausgangsschaltkreis 76 angeschlossen, vom dem Daten von den Speicherzellen ausgegeben werden.

Fig. 5 zeigt ein detailliertes Blockschaltbild des Leseverstärkers 10, des Torvorspannungsgenerators 50 und des Pseudo- Leseverstärkers 58, die in Fig. 3 enthalten sind. Der Leseverstärker 10 umfaßt MOSFETs Q 12 und Q 14, welche ein Flip-Flop bilden, ein aktivierendes MOSFET Q 16 und einen aktiven Speicherschaltkreis 18. Die Speicherzelle 20 i umfaßt einen schaltenden MOSFET Q 24 und einen Speicherzellen-Kondensator C 26. Der Speicherzellen-Kondensator C 26 hat die vorerwähnte gerillte Struktur, während der Hilfszellen-Kondensator C 30 die vorgenannte plane Struktur besitzt.

Das Ausgangssignal des Wortleitungs-Treibers 32 i wird an das Tor des schaltenden MOSFET Q 24 über den Wortleitungs-Verzögerungsschaltkreis 34 i (Verzögerung τ 1) geliefert. In ähnlicher Weise wird das Ausgangssignal des Hilfszellen-Treibers 36 b an das Tor des schaltenden MOSFET Q 28 der Hilfszelle 22 b über den Verzögerungsschaltkreis 38 b (Verzögerung τ 1) geliefert.

Der Torvorspannungsgenerator 50 ändert die Torvorspannung, die notwendig ist zum Durchschalten des aktivierenden MOSFET Q 16 des Leseverstärkers 10, in Abhängigkeit von der Kapazität der Speicherzelle. Der Torvorspannungsgenerator besitzt eine Referenzkondensatorengruppe (Reference Capacitor Group) 80, die durch N Plantyp-Kondensatoren C 80 gebildet wird, welche frei sind vom Einfluß der Prozeßparameter und stets eine nahezu konstante Kapazität aufweisen, und eine Überwachungs-Kondensatorengruppe (Monitoring Capacitor Group) 82, die durch N Kondensatoren C 82 gebildet wird, welche die gleiche Struktur (gerillte Struktur) und die gleiche Größe haben wie die Speicherzellen- Kondensatoren. Wenn die Speicherzellen-Kapazität variiert aufgrund einer Variation in Prozeßparametern, variiert deshalb die Kapazität der Überwachungs-Kondensatorengruppe 82 entsprechend.

Die Referenz-Kondensatorengruppe 80 ist mit einem ihrer Anschlüsse an Vss und mit dem anderen Anschluß an den Verbindungspunkt N 11 angeschlossen. Die Überwachungs-Kondensatorengruppe 82 ist mit einem ihrer Anschlüsse an Vss und mit dem anderen Anschluß an den Verbindungspunkt N 12 angeschlossen. Am gemeinsamen Verbindungspunkt N 11 der Referenz-Kondensatorengruppe 80 liegt eine "L"-Pegel-Spannung (Vss) über MOSFET Q 84. Am gemeinsamen Verbindungspunkt N 12 der Überwachungs-Kondensatorengruppe 82 liegt eine "H"-Pegel-Spannung (Vcc) über MOSFET Q 86 oder eine "L"-Pegel-Spannung (Vss) über MOSFET Q 88. Bevor eine Lese-Operation gestartet wird, werden die Verbindungspunkte N 11 und N 12 durch MOSFET Q 90 kurzgeschlossen, wodurch Ladungen wieder zugewiesen werden, die in den Kondensatorengruppen 80 und 82 gespeichert sind. Das resultierende Potential wird an das Tor des aktivierenden MOSFET Q 16 des Leseverstärkers 10 übertragen über den Transfertor-MOSFET Q 92, der durch den Wortleitungs-Treiber 32 i getrieben wird, und der H-Pegel der Torvorspannung des Leseverstärkers 10 wird gesteuert in Abhängigkeit von der Änderung der Speicherzellen-Kapazität. Der Verzögerungsschaltkreis 34 i, der mit der Speicherzelle 20 i verbunden ist, und der Verzögerungsschaltkreis 54 i zur Erzeugung einer geringen Verzögerung nach der Speicherzellen-Selektion sind zwischen den Wortleitungs-Treiber 32 i und MOSFET Q 92 geschaltet.

Der Pseudeo-Leseverstärker 56 ist vorgesehen, um das CAS-System vom Ende der Operation des Leseverstärkers 10 zu informieren. Eine "L"-Pegel-Spannung liegt immer am Kondensator C 26 a der Speicherzelle 60, die mit dem Pseudo-Leseverstärker 56 verbunden ist. Dieser Verbindungspunkt 60 wird durch den Wortleitungs- Treiber 32 i über den Verzögerungsschaltkreis 64 i getrieben, der die gleiche Verzögerung vorsieht wie der Wortleitungs-Verzögerungsschaltkreis 34 i. Das L-Pegel-Ausgangssignal von der Zelle 60 wird durch den Pegeldetektor 42 detektiert und an das CAS- System übertragen.

Die Wirkungsweise der Speichereinrichtung wird nachfolgend unter Bezugnahme auf Fig. 6A und 6B näher erklärt.

Vor Ausführung einer Lese-Operation ist jede Einheit der Speichereinrichtung vorgeladen. Was den Torvorspannungsgenerator 50 betrifft, so wird n-Kanal MOSFET Q 84 angeschaltet, wenn der Potentialpegel am Verbindungspunkt N 8 auf "H" steht. Dadurch wird der Verbindungspunkt N 11 der Referenz-Kondensatorengruppe 80 auf Vss vorgeladen. Wenn der Potentialpegel am Verbindungspunkt N 9 auf "L" ist, wird der p-Kanal MOSFET Q 86 angeschaltet und der Verbindungspunkt N 12 der Überwachungs-Kondensatorengruppe 82 wird auf Vcc vorgeladen.

Nach dem Abschalten der MOSFETs Q 84 und Q 88 wird das Potential am Verbindungspunkt N 7 "H", hierdurch wird MOSFET Q 90 angeschaltet, der zwischen den Verbindungspunkten N 11 und N 12 liegt. Als Folge davon werden die Verbindungspunkte N 11 und N 12 kurzgeschlossen, was die Wiederzuweisung von Ladungen zwischen der Referenz-Kondensatorengruppe 80 und der Überwachungs-Kondensatorengruppe 82 bewirkt. Wenn CS die Kapazität der Referenz- Kondensatoren C 80 und CS′ die Kapazität der Überwachungs- Kondensatoren 82 bedeutet, kann das Potential an den kurzgeschlossenen Verbindungspunkten N 11 und N 12 wie folgt ausgedrückt werden:

Vcc × CS′/(CS′ + CS) (1)

Wenn der Wortleitungs-Treiber 32 i arbeitet, steigt die Spannung an seinem Ausgangs-Verbindungspunkt N 5. Nach einer Verzögerung von 1 ist das Tor des schaltenden MOSFET Q 24 der Speicherzelle 20 i geöffnet zum Datenübertrag vom Zellen-Kondensator C 26 auf die Bit-Leitung BL (Verbindungspunkt N 1). Gleichzeitig werden Daten vom Hilfszellen-Kondensator C 30 auf die Bit-Leitung BL (Verbindungspunkt N 2) übertragen.

Wenn Daten der Verbindungspunkt 20 i und Hilfszelle 22 b jeweils zu den Verbindungspunkten N 1 und N 2 übertragen werden, wird das Übertragungstor MOSFET Q 92 angeschaltet nach einer vorbestimmten Verzögerung, die durch den Verzögerungsschaltkreis 54 i verursacht wird. Folglich wird die an den Verbindungspunkten N 11 und N 12 anliegende Spannung, die durch die Gleichung (1) ausgedrückt ist, an das Tor des aktivierenden MOSFET Q 18 des Leseverstärkers 10 angelegt. Wenn die Torkapazität des aktivierenden MOSFET Q 16 hinreichend geringer ist als jene der Überwachungs-Kondensatorengruppe 82, ist die Spannung nach Gleichung (1) die Torspannung von MOSFET Q 18. Nach Erhalt der Torspannung wird das aktivierende MOSFET Q 16 entsprechend der Torvorspannung angeschaltet und die Spannung am Verbindungspunkt N 3 entladen, wodurch die Lese-Operation gestartet wird.

Beim vorerwähnten Ablauf wird die Lese-Operation des Leseverstärkers 10 durch die Operation des Torvorspannungsgenerators automatisch gesteuert.

Diese Steuerung wird unten im einzelnen erläutert. Es sei angenommen, die Speicherzellen-Kapazität CS′ (die Kapazität des Zellen-Kondensators C 26 und der Überwachungs-Kondensatoren C 82) hat einen typischen Wert und beträgt das Doppelte der Kapazität CS der Referenz-Kondensatoren C 80, welche durch die Prozeßparameter nicht beeinflußt werden. Dann beträgt die Vorspannung, die an das Tor des aktivierenden MOSFET Q 16 anzulegen ist, (2/3) Vcc. Gleichzeitig sei angenommen, daß die Speicherzellen- Kapazität CS′ klein ist, z. B. halb so groß wie der typische Wert, d. h. CS′ ist gleich der Kapazität CS der Referenz- Kondensatoren C 80. Dann ist nach der Gleichung (1) die Vorspannung, die an das Tor des aktivierenden MOSFET Q 16 des Leseverstärkers anzulegen ist, (1/2) Vcc. Mit anderen Worten, je kleiner die Speicherzellen-Kapazität CS′ ist, desto kleiner ist die Torvorspannung des aktivierenden MOSFET Q 16 des Leseverstärkers 10. Wenn die Torvorspannung kleiner wird, wird das Leitvermögen des aktivierenden MOSFET Q 16 ebenfalls kleiner, was zu einer Verringerung der Entladegeschwindigkeit am Verbindungspunkt N 3 führt. Dementsprechend wird die Lesegeschwindigkeit reduziert.

Fig. 7 zeigt die Beziehung zwischen der Speicherzellen-Kapazität und dem "H"-Pegel der Spannung (Torvorspannung) am Tor des aktivierenden MOSFET Q 16, welche wie oben erläutert gesteuert wird.

Gemäß der ersten Ausführungsform der Erfindung wird die Lesegeschwindigkeit des Leseverstärkers 10 automatisch durch den Torvorspannungsgenerator 50 gesteuert, wenn die Speicherzellen- Kapazität aufgrund einer Variation der Prozeßparameter (bei der Fertigung) variiert. Ist die Speicherzellen-Kapazität klein, wird folglich die Lesegeschwindigkeit reduziert, wodurch ein fehlerhaftes Datenauslesen verhindert wird. Wenn die Speicherzellen- Kapazität auf einem typischen Niveau ist, hat der Leseverstärker eine hohe Lesegeschwindigkeit, welche eine hohe Arbeitsgeschwindigkeit des DRAM sicherstellt.

Das Ende der Leseoperation wird durch den Pseudo-Leseverstärker 56 und den Pegeldetektor 42 erkannt, welche den "L"-Pegel des Leseverstärkers 56 detektieren, worauf die Information an das CAS-System weitergegeben wird.

Da die Lesegeschwindigkeit konstant ist, wird gewöhnlich ein Zeitverzug zwischen dem Beginn der Leseoperation und dem Arbeitsbeginn des CAS-Systems durch einen relativ einfachen Stromkreis realisiert, z. B. durch einen Taktgenerator. Nach der ersten Ausführungsform der Erfindung wird jedoch, da die Lesegeschwindigkeit nach geltender Annahme für jedes Fertigungslos variiert und deshalb für jedes Fertigungslos eine automatische Einstellung erfordert, der Pseudo-Leseverstärker 56 dazu benutzt, mit dem Leseverstärker 10 zusammenzuwirken, um eine geeignete Verzögerung zu erreichen.

Fig. 8 zeigt die Beziehung zwischen der Speicherzellen-Kapazität und der Lesegeschwindigkeit des Leseverstärkers dieser Ausführungsform. In diesem Diagramm stellt die durchgezogene Kurve A die Lesegeschwindigkeit für einen konventionellen Leseverstärker dar. Die gestrichelte Linie B zeigt die Lesegeschwindigkeit eines konventionellen Leseverstärker-Systems, das besonders ausgelegt ist im Hinblick auf die Arbeitsgeschwindigkeit eines DRAM, und die gestrichelte Linie C zeigt die Lesegeschwindigkeit eines konventionellen Leseverstärkers, der besonders ausgelegt ist unter Berücksichtigung der Funktionsgrenze eines DRAM. Gemäß der Ausführungsform der Erfindung wird die Lesegeschwindigkeit automatisch gesteuert in Abhängigkeit von einer Variation in der Speicherzellen-Kapazität, welche in jedem Fertigungslos verursacht sein kann, wodurch die geeignete Funktionsgrenze für das DRAM bestimmt wird.

Nun wird die zweite Ausführungsform der Erfindung erläutert. Fig. 9 stellt ein Schaltbild des Torvorspannungsgenerators 50 entsprechend der zweiten Ausführungsform dar. Dieser Torvorspannungsgenerator wird benutzt, um fortwährend die Torvorspannung des aktivierenden MOSFET Q 18 des Leseverstärkers in einem Fertigungslos einzustellen. Der Torvorspannungsgenerator 50 ist in der Weise gebildet, daß pegelverschiebende MOSFETs Q 110, Q 112, Q 114, Q 116, Q 118, Q 120, Q 122, Q 124, Q 126 und Q 128 mit ihren Drains und Gates über schaltende MOSFETs Q 100, Q 102, Q 104, Q 106 und Q 108 an der Spannungsquelle Vcc liegen, wie dies aus Fig. 9 hervorgeht. Hierdurch werden fünf unterschiedliche parallele Ausgangsspannungssignale geschaffen. Einer dieser parallelen Spannungsausgänge wird durch Schmelzsicherungen F 100, F 102, F 104, F 106 und F 108 ausgewählt und an das Tor (Verbindungspunkt N 4) des aktivierenden MOSFET Q 16 des Leseverstärkers 10 weitergegeben über ein schaltendes MOSFET Q 130. Diese Sicherungen können selektiv durchgebrannt werden, z. B. durch einen Laserstrahl.

Angenommen, die Schwellenwerte der MOSFETs Q 110 bis Q 128 sind V _T und die Spannungsabfälle der schaltenden MOSFETs Q 100 bis Q 108 und Q 130 sind vernachlässigbar; dann kann Vcc an den Verbindungspunkt N 4 angelegt werden durch Durchbrennen der Sicherungen F 102 bis F 108 und durch alleiniges Intaktlassen der Sicherung F 100. Wenn die Sicherung F 102 intakt gelassen wird und die übrigen Sicherungen durchgebrannt werden, liegt eine Spannung von Vcc - V _T am Verbindungspunkt N 4. Auf diese Weise kann die Torvorspannung für das aktivierende MOSFET Q 16 des Leseverstärkers 10 von fünf Spannungsausgängen her ausgewählt werden, wie in Fig. 10 gezeigt ist, und zwar durch selektives Durchbrennen einer der Sicherungen F 100 bis F 108. Die Auswahl der Sicherungen, die durchgebrannt werden sollen, wird bestimmt durch Messen der Speicherzellen-Kapazität eines Testelementbereiches in einem Chip, nachdem das Verfahren zur Formierung des Wafer abgeschlossen ist.

Bei der zweiten Ausführungsform der Erfindung wird der "H"-Pegel der Torvorspannung des aktivierenden MOSFET des Leseverstärkers permanent eingestellt in Abhängigkeit mit einer Variation in den Prozeßparametern. Deshalb kann diese Ausführungsform auch die geeignete Lesegeschwindigkeit für jedes Fertigungslos von DRAMs einstellen.

Fig. 11 zeigt einen Torvorspannungsgenerator 50 gemäß der dritten Ausführungsform der Erfindung. Diese Ausführungsform ist der zweiten Ausführungsform gemäß Fig. 9 darin ähnlich, als sie fünf unterschiedliche parallele Spannungsausgänge vorsieht. Ein Unterschied besteht jedoch darin, daß die dritte Ausführungsform anstelle der Schmelzsicherungen einen besonderen Stromkreis verwendet, um automatisch einen der fünf Spannungsausgänge auszuwählen, welche permanent die Torvorspannung einstellen. Genauer gesagt, die MOSFETs Q 132, Q 134, Q 136, Q 138 und Q 140 ersetzen jeweils die Sicherungen F 100, F 102, F 104, F 106 und F 108 von Fig. 9. Diese MOSFETs Q 132 bis Q 140 werden automatisch aktiviert oder deaktiviert durch einen Auswahlstromkreis, der Differentialverstärker D 10, D 12, D 14, D 16 und D 18 enthält. Jeder dieser Differentialverstärker D 10 bis D 18 ist mit einem seiner Eingänge mit zugeordneten Überwachungs-Kondensatoren C 10, C 12, C 14, C 16 und C 18 verbunden, welche die gleiche Kapazität und die gleiche Struktur wie gerillte Speicherzellen- Kondensatoren aufweisen. Mit ihren anderen Eingängen sind diese Differentialverstärker mit zugeordneten Referenz-Kondensatoren Cs 1, Cs 2, Cs 3, Cs 4 oder Cs 5 verbunden, die eine plane Struktur besitzen. Die Referenz-Kondensatoren Cs 1 bis Cs 5 haben voneinander unterschiedliche Kapazitäten, welche derart eingestellt werden, daß - wenn der typische Wert des Speicherzellen-Kondensators Ct ist - die Kapazitäten der Kondensatoren Cs 1 bis Cs 5 8 Ct, 4 Ct, 2 Ct Ct bzw. (1/2) Ct betragen.

Jeder der Differentialverstärker D 10 bis D 18 detektiert die Differenz in der Kapazität zwischen seinem zugeordneten Überwachungs-Kondensator und Referenz-Kondensator derart, um die schaltenden MOSFETs Q 132 bis Q 140 zu steuern. Wenn z. B. die Kapazität eines jeden Überwachungs-Kondensators C 10 bis C 18 oder die Speicherzellen-Kapazität CS′ zwischen (1/2) Ct und Ct liegt, ist der linke Eingang nur des Differentialverstärkers D 18 auf dem "H"-Pegel, wodurch der schaltende MOSFET Q 140 angeschaltet wird und die verbleibenden MOSFETs Q 132 bis Q 138 in einem Aus-Status gehalten werden. Folglich wird die Vorspannung Vcc - 4 V _T an den Tor-Verbindungspunkt N 4 des aktivierenden MOSFET des Leseverstärkers angelegt.

Wenn die Speicherzellen-Kapazität CS′ zwischen Ct und 2 Ct liegt, werden die Differentialverstärker D 18 und D 16 aktiviert, um ihre linken Eingänge auf "H"-Pegel zu setzen. Dadurch werden die MOSFETs Q 140 und Q 138 angeschaltet, so daß die Torvorspannung Vcc - 3 V _T an den Tor-Verbindungspunkt N 4 des aktivierenden MOSFET des Leseverstärkers angelegt wird.

In ähnlicher Weise können fünf unterschiedliche Torvorspannungen in Abhängigkeit von der Speicherzellen-Kapazität automatisch erzeugt werden, wie in Fig. 10 dargestellt ist.

Wie oben erläutert wurde, kann erfindungsgemäß - wenn die Zellen-Kapazität aufgrund des Einflusses von Prozeßparametern sichtlich variiert - die Lesegeschwindigkeit des Leseverstärkers auf den geeigneten Pegel gesetzt werden, ohne daß ein fehlerhaftes Datenauslesen durch den Leseverstärker verursacht wird. Wenn die Zellen-Kapazität klein wird, wird die Lesegeschwindigkeit verringert, um ein fehlerhaftes Datenauslesen zuverlässig zu verhindern; und wenn die Zellen-Kapazität groß wird, wird die Lesegeschwindigkeit vergrößert, um eine rasche Auslese-Operation zu ermöglichen. Deshalb kann die Halbleiterspeichereinrichtung nach dieser Erfindung stets ein genaues Datenauslesen bei maximaler Geschwindigkeit bewerkstelligen.

Diese Erfindung ist nicht auf ein DRAM beschränkt, das einen Rillentyp-Kondensator verwendet, sondern kann bei allen Bauarten wirksam angewendet werden, deren Speicherzellen-Kapazität aufgrund einer Variation in Prozeßparametern zwischen Fertigungslosen variiert.

Claims

1. Halbleiterspeichereinrichtung mit einer Speicherzelle (20), die einen Kondensator (C 26) und ein Schaltelement (Q 24) aufweist, mit einer Hilfszelle (22), die einen Kondensator (C 30) und ein Schaltelement (Q 28) aufweist, und mit einem Leseverstärker (10) zum Vergleichen von Daten von der Speicherzelle (20) mit Daten von der Hilfszelle (22), dadurch gekennzeichnet, daß sie Mittel (50) umfaßt zum Variieren der Arbeitsgeschwindigkeit des Leseverstärkers (10) in Abhängigkeit von der Kapazität des Kondensators der Speicherzelle.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker (10) ein Flip-Flop (Q 12, Q 14) mit zwei jeweils mit der Speicherzelle (20) und der Hilfszelle (22) verbundenen Eingängen sowie Mittel (Q 16) zum Aktivieren des Flip-Flop (Q 12, Q 14) umfaßt, und daß die Mittel (50) zum Variieren der Arbeitsgeschwindigkeit die Aktivierungsgeschwindigkeit des Flip-Flop (Q 12, Q 14) in Abhängigkeit von der Kapazität der Speicherzelle (20) verändern.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Aktivierungsmittel einen MOSFET (Q 16) enthalten, der zwischen einem Referenzspannungsausgang und dem Flip-Flop liegt, und daß die Mittel zum Variieren der Arbeitsgeschwindigkeit Mittel (50) zum Erzeugen einer Torvorspannung enthalten für die Einstellung einer Torvorspannung des MOSFET (Q 16) in Abhängigkeit von der Kapazität der Speicherzelle (20).

4. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Mittel (50) zum Variieren der Arbeitsgeschwindigkeit einen die gleiche Struktur wie der Kondensator der Speicherzelle (20) aufweisenden Überwachungs-Kondensator (C 10, C 12, C 14, C 16, C 18), einen Referenz-Kondensator (Cs 1, Cs 2, Cs 3, Cs 4, Cs 5), dessen Kapazität durch Einflüsse von Prozeßparametern unverändert bleibt, sowie Mittel (D 10, D 12, D 14, D 16, D 18) umfassen, die zur Einstellung der Arbeitsgeschwindigkeit des Leseverstärkers (10) in Abhängigkeit von einer Differenz zwischen den Kapazitäten der Überwachungs- und Referenz- Kondensatoren (C 82, C 80) dienen.

5. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Mittel (50) zum Erzeugen der Torvorspannung einen die gleiche Struktur wie der Kondensator der Speicherzelle (20) aufweisenden Überwachungs- Kondensator (C 82), einen Referenz-Kondensator (C 80), dessen Kapazität durch Einflüsse von Prozeßparametern unverändert bleibt, Mittel (Q 84, Q 86) zum Vorladen der Überwachungs- und Referenz-Kondensatoren (C 82, C 80), Mittel (Q 90) zum Kurzschließen der Überwachungs- und Referenz- Kondensatoren (C 82, C 80) sowie Mittel (Q 92) zum Anlegen einer Spannung eines Verbindungspunktes zwischen den kurzgeschlossenen Überwachungs- und Referenz-Kondensatoren an den MOSFET (Q 16) als Torvorspannung umfaßt.

6. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Mittel (50) zur Erzeugung einer Torvorspannung Mittel (Q 110 bis Q 128) zur parallelen Ausgabe einer Mehrzahl von Spannungssignalen von unterschiedlichem Pegel sowie Mittel zur Auswahl eines der ausgegebenen Spannungssignale umfaßt.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Auswahlmittel ein Schmelzsicherungselement (F 100, F 102, F 104, F 106, F 108) enthalten.

8. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Auswahlmittel einen die gleiche Struktur wie der Kondensator der Speicherzelle (20) aufweisenden Überwachungs-Kondensator (C 10, C 12, C 14, C 16, C 18), einen Referenz-Kondensator (Cs 1, Cs 2, Cs 3, Cs 4, Cs 5), dessen Kapazität durch Einflüsse von Prozeßparametern unverändert bleibt, sowie Mittel D 10, D 12, D 14, D 16, D 18) umfassen zur Auswahl eines der parallel ausgegebenen Spannungssignale in Abhängigkeit von einer Differenz zwischen den Kapazitäten der Überwachungs- und Referenz- Kondensatoren.

9. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Kondensator (C 26) der Speicherzelle (20) eine gerillte Struktur hat.

10. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Überwachungs- Kondensator (C 10, C 12, C 14, C 16, C 18) eine gerillte Struktur und der Referenz-Kondensator (Cs 1, Cs 2, Cs 3, Cs 4, Cs 5) eine plane Struktur haben.