DE4022153C2

DE4022153C2 -

Info

Publication number: DE4022153C2
Application number: DE4022153A
Authority: DE
Inventors: Youichi Tobita; Yasuji Itami Hyogo Jp Nagayama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-07-13
Filing date: 1990-07-12
Publication date: 1992-03-26
Also published as: KR910003665A; DE4022153A1; US5523977A; KR930008416B1; JPH0346188A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervor richtung mit einer Testschaltung nach dem Oberbegriff des Patentanspruches 1. Insbesondere betrifft die vorliegende Erfindung eine Halbleiterspeichervorrichtung mit einer auf dem Chip der Halbleiterspeichervorrichtung angeordne ten Testschaltung zum Prüfen von Speicherzellen mit jeweils ei nem Transistor und einer Kapazität. Sie betrifft ebenfalls ein Ver fahren zum Betreiben einer derartigen Halbleiterspeichervorrichtung.

Aufgrund der Entwicklung der Verfahren zur Herstellung von in tegrierten Halbleiterschaltungen und aufgrund der Forderung der Anwender nach Kostenreduzierung hat sich der Integrationsgrad eines DRAM in etwa drei Jahren vervierfacht. Heutzutage werden DRAM verwendet, die eine Kapazität von 4M bit haben. Bei einem solchen DRAM erfolgt beispielsweise das Lesen/Schreiben einer Information in einem Zeitzyklus von 10 µsec, wobei dann, wenn die Information "0" in allen Speicherzellen geschrieben wird, die Information "0" aus all diesen Speicherzellen gelesen wird und die gleiche Operation hinsichtlich der Information "1" er folgt (maximale Pulsbreite eines RAS-Signals (row address strobe = Zeilen-Adressen-Takt). Die zum Testen erforderliche Testzeit T1 ergibt sich aus der folgenden Gleichung (1).

T1 = 4 (Schreiben von "0" < Lesen von "0" < Schreiben von "1" < Lesen von "1") · 4 · 10⁶ (Speicherkapazität) · 10 µsec (Zykluszeit)=160 sec. (1)

Im Falle eines herkömmlichen dynamischen RAM, sollte der Lese/Schreib-Test zumindest unter vier verschiedenen Bedingun gen durchgeführt werden, nämlich bei der maximalen Spannung von 5,5 V und der minimalen Spannung von 4,5 V, wobei es sich hier um den Spannungsbereich handelt, in dem die Energieversorgung im Betrieb liegen darf. Des weiteren sollte dieser Test bei ei ner Temperatur von 70°C und einer Temperatur von 0°C durchge führt werden, wobei es sich hier um äußere Temperaturbereiche der zulässigen Betriebstemperatur handelt.

Im Falle der voranstehend erörterten Prüfung ergibt sich die Testzeit T2 aus der Gleichung (2) wie folgt

T2=160 sec · 4=640 sec. (2)

Der zuvor genannte Wert für eine Testzeit einer integrierten Schaltung ist extrem groß, so daß sich daraus eine Verringe rung der Produktivität und eine Erhöhung der Kosten ergibt.

Darüber hinaus lassen sich mit dem zuvor beschriebenen Test in manchen Fällen Fehler nicht erkennen. Andere Tests sollten durch Kombination einer Taktung von Eingabesignalen, Adreßbe fehlen oder Adreßsignalen, Mustern von in die Speicherzellen zu schreibenden Daten und dergleichen erfolgen. Ein solcher kombi nierter Test erfordert jedoch eine lange Testdauer.

Beim Testen einer Speicherzelle liegt der Kern darin, wieviel Spannung aus der Speicherzelle gelesen wird. Angenommen, daß aus der Speicherzelle als Information eine Spannung von 100 mV oder mehr gelesen wird, arbeitet die Speicherzelle normal. Wird dagegen eine Spannung von 200 mV aus der Speicherzelle gelesen, wird festgestellt, daß die Speicherzelle in Ordnung ist, da sie einen Betriebsbereich von 100 mV für die Spannung von 100 mV aufweist. Wird jedoch aus der Speicherzelle eine Spannung von 110 mV gelesen, dann ist die Betriebsspanne so klein wie 10 mV für die Spannung von 100 mV. Eine aus einer Speicherzelle gele sene Spannung variiert in Abhängigkeit von den Bedingungen, so daß es Fälle gibt, in denen eine Spannung von lediglich 90 mV aus einer Speicherzelle gelesen wird, die eine Spannung von 110 mV ausgibt.

Wenn eine Speicherkapazität erhöht wird, tritt aufgrund der ne beneinander liegenden Bitleitungen eine Kapazität zwischen den Bitleitungen auf, wobei sich eine Koppelkapazität in Abhängig keit davon ändert, ob die aneinander angrenzenden Bitleitungen auf "1" oder auf "0" geschaltet sind, so daß die aus der Speicherzelle gelesene Spannung 90 mV oder 110 mV beträgt. Wenn also eine Speicherzelle mit einer gelesenen Spannung von 110 mV in Ordnung ist, dann wird diese Speicherzelle in Abhängigkeit der Betriebsbedingungen als defekt erachtet.

Ein Test zur Prüfung von Schwankungen der Versorgungsspannung, nachfolgend als V-Schwankung bezeichnet, ist bislang durchge führt worden, durch den in einer kurzen Zeitdauer Betriebsbe reiche der Speicherzellen geprüft werden können. Dabei wird zugrundegelegt, daß nahezu alle in dem Kombinationstest nicht ordnungsgemäß arbeitenden Speicherzellen einen geringen Be triebsbereich aufweisen. Der V-Schwankungstest prüft eine Speicherzelle auf der Grundlage, daß Schwankungen der Versor gungsspannung, d. h. eine V-Schwankung, den Lesebereich verrin gert und die Zugriffszeit erhöht. Die V-Schwankung ist unter teilt in eine Vcc-Schwankung und in eine V_BB-Schwankung. Bei der Vcc-Schwankung handelt es sich um Schwankungen in der Ver sorgungsspannung, bei der V_BB-Schwankung handelt es sich um eine Schwankung einer Substrat-Spannung. Die Vcc-Schwankung weist wiederum je nach Richtung der Abweichung zwei Typen auf. Bei dem einen Typ handelt es sich um eine positive Vcc-Abwei chung, bei der nach dem Schreiben einer Information in eine Speicherzelle mit einer niedrigen Versorgungsspannung Vcc dann, wenn die Information aus der Speicherzelle mit einer hohen Ver sorgungsspannung Vcc gelesen wird, ein Lesebereich der Speicherzelle verringert ist und sogar ein Fehler verursacht wird. Bei dem anderen Typ, der negativen Vcc-Schwankung, han delt es sich um eine Abweichung, die weiter in zwei Arten un terteilt werden kann. Wenn dabei eine Information mit einer ho hen Versorgungsspannung Vcc geschrieben wird, und wenn die In formation mit einer geringen Versorgungsspannung Vcc gelesen wird, verzögert sich bei der einen Art die Zugriffszeit und es wird eine Fehlfunktion nach der anderen verursacht. Die V_BB- Schwankung ist ein Problem, das besonders bei einem dynamischen RAM mit einer Schaltung zur Generierung einer Substratspannung auftritt. Schwankungen dieser Substratspannung verringern den Lesebereich einer Speicherzelle.

Da jedoch die Speicherkapazitäten größer und größer werden, ging der Effekt des V-Schwankungstests verloren. Der Grund da für wird nachfolgend unter Bezugnahme auf die Fig. 11 bis 14 beschrieben.

Fig. 11 zeigt ein Blockdiagramm mit dem schematischen Aufbau eines gesamten Lesebereichs eines DRAM bei dem die vorliegende Erfindung angewendet wird.

Der in Fig. 11 dargestellte DRAM weist eine Speicherzellenan ordnung MA, einen Adressenpuffer AB, einen X-Decoder ADX, einen Y-Decoder ADY, einen Leseverstärker SI und einen Ausgabepuffer OB auf. Die Speicherzellenanordnung MA weist eine Mehrzahl von Speicherzellen auf, die zur Speicherung von Informationen rei hen- und spaltenweise angeordnet sind. Der Adressenpuffer AB nimmt von außerhalb zugeführte Adressensignale auf und generiert damit innere Adressensignale. Der X-Decoder ADX decodiert die vom Adressenpuffer AB kommenden Adressensignale zur Auswahl einer entsprechenden Reihe in der Speicherzellenanordnung. Der Y-Decoder ADY decodiert interne Spalten-Adressensignale vom Adressenpuffer AB und wählt eine entsprechende Spalte in der Speicherzellenanordnung MA.

Der Leseverstärker SI detektiert und verstärkt die in der aus gewählten Speicherzelle der Speicherzellenanordnung MA abge speicherte Information und liefert diese Information als Le seinformation an den Ausgabepuffer OB auf ein entsprechendes Signal vom Y-Decoder ADY hin. Der Ausgabepuffer OB nimmt die Leseinformation auf und gibt sie als Ausgabeinformation Dout nach außen. Ein Steuersignale generierendes System CG ist als Peripherieschaltung zur Erzeugung von Steuersignalen zur Steuerung der Taktung der verschiedenen Funktionen des DRAM vorgesehen.

Fig. 12 zeigt in einem Diagramm den schematischen Aufbau der in Fig. 11 gezeigten Speicherzellenanordnung.

Die in Fig. 12 dargestellte Speicherzellenanordnung (Speicherzellenanordnung MA) weist eine Mehrzahl von Wortlei tungen WL1, WL2, ..., WLn und eine Mehrzahl von Bitleitungen BL0, f, ..., BLm, auf. Jede der Wortleitungen WL1, ..., WLn ist mit einer Reihe der Speicherzellen verbunden.

Die Bitleitungen sind als gefaltete Bitleitungen ausgeführt, bei denen jeweils zwei Bitleitungen ein Bitleitungspaar bilden. Genauer gesagt bilden die Bitleitungen BL0 und ein Bitlei tungspaar, die Bitleitungen BL1 und ebenfalls ein Bitlei tungspaar und die Bitleitungen BLm und ein weiteres Bitlei tungspaar entsprechend.

Die Speicherzellen 1 sind mit Zwischenbereichen der jeweiligen Bitleitungen BL0, , . . ., BLm, und jeder anderen Wortlei tung verbunden. Eine Speicherzelle ist dabei mit einem Zwi schenbereich einer Wortleitung und dabei mit einem Zwischenbe reich des Bitleitungspaares verbunden. Ein Schaltkreis 150 dient zum Ladungsausgleich und zum Laden bzw. Vorladen eines jeden Bitleitungspaares. Jedes Bitleitungspaar wird dabei auf ein vorgegebenes Potential V_B geladen. Für jedes Bitleitungs paar ist ein Leseverstärker 50 vorgesehen, der auf über Signal leitungen 20, 30 übertragene Signale Φ_A und Φ_B anspricht. Der Leseverstärker dient zur Ermittlung und differenziellen Ver stärkung der Potentialunterschiede zwischen den Bitleitungspaa ren. Jede Bitleitung wird auf ein Adressen-Decodiersignal vom Y-Decoder ADY hin wahlweise mit einem Dateneingabe /Datenausgabe-Bus I/O, verbunden. Dazu werden die Bitlei tungen BL0 und über Übertragungsgates T0 und T0′ mit einem Eingabebus I/O bzw. einem Ausgabebus verbunden.

Auf gleiche Weise werden die Bitleitungen BL1 und über Übertragungsgatter T1 und T1′ mit einem Dateneingabebus I/O bzw. einem Datenausgabebus verbunden. Entsprechend werden die Bitleitungen BLm und über Transfergatter Tm bzw. Tm′ mit ei nem Dateneingabebus I/O bzw. einem Datenausgabebus verbun den. Die Adressen-Decodiersignale vom Y-Decoder ADY werden den Gates der jeweiligen Übertragungsgatter T0, T0′, ..., Tm, Tm′ zugeführt. Folglich ist jeweils ein Paar von Bitleitungen mit einem Dateneingangsbus I/O und einem Datenausgangsbus ver bunden.

Fig. 13 zeigt in einem Diagramm den detaillierten Aufbau eines der Bitleitungspaare gemäß der Darstellung in Fig. 12. Zur ein fachen Darstellung sind in Fig. 13 lediglich eine Wortleitung und ein Bitleitungspaar gezeigt.

Der Schaltkreis 150 dient zum Laden des Bitleitungspaares 2, 7 auf ein vorgegebenes Potential V_B, wenn der Speicher in Bereit schaft steht. Der Schaltkreis 150 dient des weiteren zum Aus gleich des Potentials der Bitleitungen 2, 7 auf ein vorgegebe nes Potential. Der zum Laden und Ausgleichen von Ladungen die nende Schaltkreis 150 weist n-Kanal MOS-Transistoren 10, 11 auf, die auf ein ladendes Signal Φ_P reagieren. Dieses Signal wird von dem Signale generierenden System CG gemäß der Darstel lung in Fig. 11 generiert und dient zur elektrischen Verbindung der Bitleitungen 2 und 7 durch Übertragung vorgegebener Poten tiale auf die Bitleitungen 2 bzw. 7 sowie zum Ausgleich der Po tentiale der Bitleitungen 2 und 7 auf das geladene Potential. Beide n-Kanal MOS-Transistoren 10, 11 werden auf das Ladungssi gnal Φ_P, das über eine Signalleitung 12 angelegt wird, leitend geschaltet. Des weiteren wird über die Transistoren 10, 11 das Ladungspotential V_B auf einer Signalleitung 9 an die Bitleitun gen 2, 7 übertragen.

Die Speicherzelle 1 weist ein aus einem n-Kanal Feldeffekttran sistor mit isoliertem Gate ausgebildetes Übertragungsgatter 5 so wie eine Kapazität 6 auf. Das Übertragungsgatter 5 weist ein mit einer Wortleitung 3 verbundenes Gate und einer mit der Bitleitung 2 verbundene Source auf. Die Kapazität 6 ist über einen Knoten 4 mit einer Drain des Übertragungsgatters 5 verbunden, wo die Daten der Speicherzelle 1 gespeichert sind. Der Knoten 4 bildet einen sogenannten Speicherknoten.

Sobald die Wortleitung 3 ausgewählt ist, wird ein Wortleitungs- Betriebssignal Rn zum Übertragungsgatter 5 geleitet, das dieses im leitfähigen Zustand hält. Die in der Speicherzelle 1 gespei cherte Information wird dabei auf der Bitleitung 2 übertragen. Die Speicherzellen 1 (in Fig. 13 ist lediglich eine Speicher zelle gezeigt) sind mit der Bitleitung 2 verbunden, wohingegen keine Speicherzelle mit einem Zwischenbereich der Wortleitung 3 und der Bitleitung 7 verbunden ist.

Wenn die in Fig. 12 gezeigte Speicherzelle 1 ausgewählt ist, weist die Bitleitung 7 ein Referenzpotential für die Bitleitung 2 auf. Die Bitleitungen 2, 7 bilden parasitäre Kapazitäten 13 bzw. 14.

Mit zunehmendem Integrationsgrad und zunehmender Speicherkapazi tät hat man die Flächen der Speicherzellen und auch die Kapazi tät der Speicherzelle verringert. Um jedoch Fehlfunktionen (soft errors) eines DRAM aufgrund von aus einem Paket des DRAM emittierten α-Strahlen zu verhindern, ist im wesentlichen eine Speicherzellenkapazität von mindestens 50 fF erforderlich. Zur Kompensation der Verringerung der Speicherzellenkapazität auf grund der Verringerung der Fläche der Speicherzelle ist es all gemein üblich, die Filmdicke des Dielektrikums zu verringern. Wenn jedoch die Filmdicke des Dielektrikums verringert ist, wird das im isolierenden Film auftretende elektrische Feld stark und verursacht möglicherweise einen Zusammenbruch der isolierenden Wirkung des isolierenden Films und verringert so mit die Zuverlässigkeit des DRAM. Insbesondere bei derzeit ver wendeten 1M-bit DRAMs ist dieses Problem akut geworden. Um mit diesem Problem fertig zu werden, hat man üblicherweise gemäß der Darstellung Fig. 13 an eine Elektrode der Energieversor gungsseite (nachfolgend als Zellenplattenelektrode bezeichnet) der Speicherzellenkapazität eine der halben Versorgungsspannung entsprechende Spannung angelegt, wobei die Versorgungsspannung durch die Widerstände 17, 18 geteilt worden ist. Die Wider stände 17, 18 bilden einen eine konstante Spannung generieren den Schaltkreis und sind zwischen einer Energieversorgung 16 und Masse in Serie geschaltet. An einem Knoten der Widerstände 17, 18 ist durch Widerstandsteilung eine konstante Spannung ge neriert. Die Widerstandswerte der Widerstände 17, 18 sind der art ausgewählt, daß die dort abfallende Spannung der Hälfte der Spannung der üblichen Spannungsversorgung entspricht. Über eine Signalleitung 8 wird die durch den Spannung erzeugenden Schalt kreis hervorgebrachte Spannung an eine Elektrode der Kapazität 6 angelegt. Die Kapazität 6 ist aus parallelen Elektrodenplat ten gebildet, wobei ein dünner isolierender Film, beispiels weise ein einschichtiges Siliziumoxid oder ein mehrschichtiger Film aus Siliziumoxid und Siliziumnitrid als Dielektrikum dient. Die Größe der Elektrodenplatten hängt von der Fläche der Speicherzelle ab. Voranstehender Stand der Technik ist in der US-PS 42 40 092 offenbart. Entsprechend dieser Patentveröffentlichung wird das elektrische Feld durch eine zwischen dem Speicherknoten 4 und der Zellplattenelektrode auftretenden Spannungsdifferenz vorge geben. Da die Spannung der Zellplatte einen zwischen der Infor mation "1" und der Information "0" liegenden Wert annimmt, wird das elektrische Feld um die Hälfte reduziert.

Jedoch erschwert die Reduzierung der Spannung auf einen Wert, der der Hälfte der Versorgungsspannung der Zellenplattenelek trode entspricht, die Detektion von Speicherzellen mit geringen Betriebsbereichen im V-Schwankungstest. Der Grund dafür wird nachfolgend erläutert.

Bei DRAMs mit einer Kapazität von weniger als 1M-bit ist der ein Dielektrikum einer Speicherzellenkapazität bildende isolie rende Film relativ dick (etwa 15 nm-20 nm in einem RAM mit 256k-Bit). Daher bestand bislang nur ein geringer Bedarf, die Spannung der Zellplattenelektrode auf die Hälfte von Vcc zu setzen. Folglich wird die Spannung Vcc oder der 0-Pegel über eine Spannungsversorgungsleitung oder über eine Erdleitung be reitgestellt, wobei die Spannungsversorgungsleitung oder die Erdleitung eine geringe Impedanz und daher geringes Rauschen aufweist. Der in Fig. 13 gezeigte Schaltkreis zur Generierung einer konstanten Spannung hat eine relativ hohe Impedanz und neigt zur Erzeugung eines Rauschens während des Betriebes des DRAM, wodurch sich dessen Betriebsspektrum verringert. Aus die sem Grund ist diese Schaltung nicht benutzt worden.

Nachfolgend werden die Effekte des V-Schwankungstests für die Fälle verglichen, in denen die Potentiale der Zellplattenelek trode der Energieversorgungsspannung Vcc, dem Erdpotential (festgelegtes Potential) und der Hälfte der Energieversorgungs spannung (Vcc/2) entsprechen.

(1) Das Potential der Zellplattenelektrode entspricht der Ener gieversorgungsspannung Vcc (für den Fall, daß die in Fig. 13 gezeigte Signalleitung 8 gemäß der gestrichelten Linie mit Vcc verbunden ist):

Die Spannungs-Wellenform der im V-Schwankungstest in Betracht gezogenen Knoten sind in den Fig. 14 und 15 dargestellt. Der V-Schwankungstest wird durch das Einschreiben von Daten in die Speicherzelle 1 bei einer bestimmten Versorgungsspannung Vcc durchgeführt. Die Versorgungsspannung Vcc wird um ein bestimm tes Maß gemäß der Darstellung in Fig. 14(a) angehoben. An schließend werden die Daten aus der Speicherzelle 1 gelesen. Gemäß der Darstellung in Fig. 14 werden die Daten mit einer En ergieversorgungsspannung Vcc geschrieben und mit der Spannung Vcc +ΔV gelesen. Das vorgeladene Potential V_B wird auf einen Wert gesetzt, der der Hälfte der Energieversorgungsspannung Vcc entspricht, was aus Fig. 14(b) hervorgeht. Der Speicherknoten 4 ist bei 0 V beim Schreiben, da angenommen wird, daß die In formation "0" in den Speicherknoten 4 geschrieben ist. Nun wird angenommen, daß aufgrund der Verbindung des Speicherknotens 4 mit der Signalleitung 8 über die Kapazität, eine Spannung des Speicherknotens 4 um den Betrag derjenigen Schwankungen zu nimmt, um den die Energieversorgungsspannung der Signalleitung 8 gemäß der Darstellung in Fig. 14(c) schwankt. Zu dieser Zeit ändern sich die Potentiale der Bitleitungen 2, 7 mit dem vor geladenen Potential V_B auf nahezu das gleiche Potential wie das vorgeladene Potential V_B.

Nachfolgend wird unter Bezugnahme auf Fig. 15 das Lesen von In formationen aus der Speicherzelle 1 beschrieben. Gemäß der Dar stellung in Fig. 15(a) sind die Signalleitung 9 und die Bit leitungen 2, 7 nicht aufeinander abgestimmt, wenn das Vorla dungssignal Φ_P zum Zeitpunkt t₀ einen niedrigen Pegel aufweist. Wenn gemäß der Darstellung in Fig. 15(b) das Signal Rn zum Be treiben der Wortleitung zum Zeitpunkt t₁ auftritt, wird der MOS-Transistor 5 leitfähig geschaltet und von der ein höheres Potential aufweisenden Leitung fließt ein Strom zu dem Spei cherknoten 4, wobei das Potential der Bitleitung 2 gemäß der Darstellung in Fig. 15(c) abfällt und sich das Potential des Speicherknotens 4 gemäß der Darstellung in Fig. 15(d) erhöht. Zum Zeitpunkt t₂ verändern sich die Potentiale nahezu nicht, so daß auf den Bitleitungen 2, 7 die Lesepegel gesetzt sind. Die dabei auftretenden Pegel der Bitleitungen 2, 7 ergeben sich aus den nachfolgenden Gleichungen.

Angesichts der Tatsache, daß zwischen der Bitleitung 2 und dem Speicherknoten 4 vor und nach der Leitung des MOS-Transistors 5 ein Prinzip der Konservierung elektrischer Ladungen etabliert ist, erhält man folgende Gleichungen:

Mit V_B0 ist eine Bitleitungsspannung auf einer Leseseite be zeichnet, wenn "0" nach dem V-Schwankungstest gelesen ist.

Eine Spannungsdifferenz V_S0 der Bitleitung 7 wird durch die nachfolgende Gleichung bestimmt:

Dabei bezeichnet V_S0 eine durch Subtraktion einer Spannung auf der anderen Seite von V_B0 erhaltenen Spannung.

Die Spannungsdifferenz wird um den Betrag ΔV verringert, wo durch der V-Schwankungseffekt hervorgerufen wird.

(2) Der Pegel bzw. das Potential wird festgelegt (für den Fall, daß die Zellplattenspannung hinsichtlich der Vcc-Schwankung festgelegt wird, daß nämlich die Signalleitung 8 gemäß der strichpunktierten Linie geerdet ist):

Wenn die Information "0" in die Speicherzelle 1 geschrieben wird, erhält man folgende Gleichungen:

Für die Information "0" bewirkt die V-Schwankung einen umge kehrten Effekt, wodurch die Spannungsdifferenz vergrößert wird. Wenn die Information "1" in die Speicherzelle 1 geschrieben ist, erhält man folgende Gleichungen:

Für die Information "1" wird die Spannungsdifferenz geringer, wodurch der V-Schwankungseffekt auftritt.

(3) Das Potential bzw. der Pegel entspricht Vcc (für den Fall, daß die Signalleitung 8 gemäß der Darstellung in Fig. 13 zwischen den Widerständen 17, 18 angeschlossen ist:

In diesem Falle ändert sich der Spannungspegel der Zellplatten elektrode lediglich um · ΔV, so daß sich der Pegel an dem Speicherknoten der Speicherzelle 1 ebenfalls um · ΔV ändert. Unter Zugrundelegung einer gleichen Berechnung wie in der vor angegangenen Beschreibung erhält man folgende Gleichungen:

Tritt kein Term ΔV auf, so ergibt sich, daß kein V-Schwankungs effekt in Erscheinung tritt.

Wenn die Information "1" in die Speicherzelle geschrieben ist, erhält man folgende Gleichungen:

Bei Fehlen eines Terms ΔV tritt kein V-Schwankungseffekt auf.

Fig. 16 zeigt die voranstehenden Gleichungen in einer Über sicht.

Aus den voranstehenden Erörterungen folgt, daß der Lesebereich einer Speicherzelle dann unterschiedlich sein wird, wenn die Zellplattenspannung den Wert Vcc, einen sonstwie festgelegten Wert oder den Wert Vcc aufweist. Insbesondere dann, wenn die Zellplattenspannung den Wert Vcc oder einen festgelegten Wert aufweist, ändert sich eine Spannungsdifferenz zwischen zwei Bitleitungen, d. h. eine Spannungsdifferenz zwischen den Eingängen des Leseverstärkers in Abhängigkeit von ΔV, so daß ein Lesebereich der Speicherzelle im Rahmen von ΔV getestet werden kann. Wenn jedoch die Zellplattenspannung Vcc be trägt, läßt sich die Spannungsdifferenz des Eingangs der Lese verstärker nicht in Abhängigkeit von ΔV ändern. Folglich läßt sich der Lesebereich der Speicherzelle nicht über ΔV testen.

Aus der vorangemeldeten, nachveröffentlichten DE 39 03 714 A1 ist eine Halbleiterspeichervorrichtung bekannt, die die Merkmale des Oberbegriffes des Patentanspruches 1 aufweist. Bei der bekannten Halbleiterspeichereinrichtung werden Tests der Speicherkondensatoren durchgeführt, indem die Spannung an die Zellenplatte der Kapazität variiert wird. Normalerweise wird an die Zellenplatte eine Spannung gelegt, die halb so groß ist wie die normale Versorgungs spannung. Wenn dann eine kleine Störspannung an die Zellenplatte zusätzlich angelegt wird, hat es sich gezeigt, daß sich der Effekt gerade aufhebt. Daher müssen Vorkehrungen getroffen werden, so daß die Spannung an die Zellenplatte während der Tests auf die volle Versorgungsspannung oder auf die Masse gebracht werden kann. Damit kann die Isolation der Speicherkapazität getestet werden. Die Geschwindigkeit der Tests kann jedoch damit nicht beeinflußt werden.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung zu schaffen, die in einem kurzen Zeitraum getestet werden kann, auch wenn die Zellen plattenspannung die halbe Versorgungsspannung beträgt. Es soll ebenfalls ein Verfahren zum Betreiben einer derartigen Halbleiter vorrichtung geschaffen werden.

Voranstehende Aufgabe wird durch die Merkmale des geltenden Pa tentanspruches 1 gelöst.

Es werden also in einem Testmodus der Speicherzelle die erste, unterhalb der normalen Spannung liegende Spannung und die zweite Spannung, die höher ist als die erste Spannung, auf die Bitleitungen gelegt, so daß die geringe Arbeitsbereiche aufweisenden Speicherzellen in einer kurzen Zeit getestet wer den können.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen 2 bis 8.

Die Aufgabe wird ebenfalls durch ein Verfahren mit den Merkmalen des Patentanspruches 9 gelöst.

Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung beschrieben. In der Zeichnung zeigt:

Fig. 1 in einem schematischen Blockdiagramm ein erstes Ausführungsbeispiel der Halbleiterspeichervorrichtung,

Fig. 2 in einem Diagramm die elektrische Schaltung eines Ausführungsbeispiels,

Fig. 3 in einem schematischen Blockdiagramm ein weiteres Ausführungsbeispiel,

Fig. 4 in einem Diagramm den Schaltplan des in Fig. 3 gezeigten Schaltkreises zur Detektion eines Taktes,

Fig. 5 in einem Diagramm einen Schaltkreis des in Fig. 3 dargestellten Schaltkreises zur Generierung eines Schaltsignals,

Fig. 6 in einem Diagramm den in Fig. 3 dargestellten Schalt kreis zur Generierung einer an der Bitleitung liegenden Spannung,

Fig. 7 in einem Zeitdiagramm die Wirkungsweise eines weite ren Ausführungsbeispiels,

Fig. 8 in einem Blockdiagramm ein weiteres Ausführungsbei spiel,

Fig. 9 in einem Diagramm eine Schaltung des in Fig. 8 ge zeigten Schaltkreises zur Detektion einer hohen Span nung,

Fig. 10 in einem Diagramm den Schaltkreis aus Fig. 8 zur Detektion einer Taktzeit,

Fig. 11 in einem schematischen Blockdiagramm den gesamten Aufbau eines Lesebereichs eines herkömmlichen DRAM,

Fig. 12 in einem schematischen Diagramm den Aufbau der in Fig. 11 gezeigten Speicherzellenanordnung,

Fig. 13 in einem Diagramm den elektrischen Schaltkreis eines der in Fig. 12 gezeigten Bitleitungspaare in detaillierter Darstellung,

Fig. 14 und Fig. 15 in einem Diagramm die Spannungswellenform jedes Knoten im Laufe eines Tests, und

Fig. 16 in einer Tabelle verschiedener Pegel von angelegten Spannungen.

Vor der Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung wird zunächst das der vorliegenden Erfindung zugrun deliegende Prinzip beschrieben. Dazu wird zunächst ein Fall be trachtet, bei dem ein an einer Bitleitung anliegendes Potential Vcc gemäß der Darstellung in Fig. 13 beträgt. Nimmt man nun an, daß die Information "0" in der Speicherzelle 1 gespeichert ist, liegt der Potentialpegel des Knotens 4 bei 0 V. In diesem Zustand, wenn die Speicherzelle 1 ausgewählt ist und ein Poten tialpegel der Wortleitung 3 angehoben ist, ist der Transistor 5 leitend geschaltet und der Inhalt der Speicherzelle 1 wird auf die Bitleitung 2 gelesen. In diesem Falle ergibt sich die Span nung der Bitleitung 2 wie folgt: Da der Betrag der elektrischen Ladungen in der Bitleitung 2 und der Speicherzelle 1 sich nicht ändert, erhält man vor und nach dem Lesen folgende Gleichung (22):

V₂ ist ein Potential an der Bitleitung 2 nach dem Lesen und ab geleitet aus Gleichung (22) ergibt sich V₂ durch folgende Glei chung (23).

Andererseits ändert sich ein Potential V₇ auf der Bitleitung 7 nicht, so daß man folgende Gleichung (24) erhält:

Eine Eingabe-Potentialdifferenz V_S0 des Leseverstärkers 50 er gibt sich nach Gleichung 25 wie folgt:

Auf gleiche Weise, nämlich wenn die Speicherzelle 1 die Infor mation "1" (Vcc volt) abspeichert, ergibt sich eine Potential differenz V_S1 zwischen den Bitleitungen 2 und 7 nach dem Lesen der Speicherzelle gemäß der folgenden Gleichung (26):

Sobald das Potential an der Bitleitung 2 um ΔV unter Vcc liegt, erhält man die nachfolgende Gleichung entspre chend der voranstehend beschriebenen Rechnung:

Sobald das Potential an der Bitleitung 2 durch ein ΔV größer als Vcc ist, erhält man entsprechend die Gleichungen (29) und (30):

Vergleicht man die Gleichungen (25) und (26), und die Gleichun gen (27) bis (30), so folgt aus den Gleichungen (27) und (30), daß für den Fall daß ein Potential an der Bitleitung 2 durch ein ΔV größer oder kleiner ist als in dem Fall, in dem ein Po tential an der Bitleitung 2 Vcc beträgt, eine Eingangs- Spannungsdifferenz des Leseverstärkers 50 kleiner ist.

Noch genauer gesagt ist aufgezeigt, daß dann, wenn das an der Bitleitung 2 anliegende Potential kleiner als Vcc wird, eine Eingabe-Spannungsdifferenz des Leseverstärkers beim Lesen der Information "0" gering wird und daß dann, wenn das an der Bitleitung 2 anliegende Potential größer wird als Vcc, eine Eingabe-Spannungsdifferenz des Leseverstärkers beim Lesen der Information "1" kleiner wird. Nachfolgend werden nun die Aus führungsbeispiele der vorliegenden Erfindung beschrieben.

Fig. 1 zeigt in einer schematischen Darstellung ein Blockdia gramm eines ersten Ausführungsbeispiels der vorliegenden Erfin dung. Ein Eingabeanschluß 101 wird mit einem beliebigen exter nen Eingabesignal (beispielsweise mit einem -Signal) des DRAM belegt. Das externe Eingangssignal wird als internes Si gnal an einen Schaltkreis 120 zur Spannungsermittlung weiterge leitet. Der Schaltkreis 120 detektiert das Anliegen einer Span nung, die höher ist als die Spannung eines Signals im normalen Betrieb. Das aus dem Schaltkreis 120 zur Spannungsermittlung resultierende Ausgangssignal wird an einen Schaltkreis 130 zum Schalten der Spannung weitergegeben. Der Schaltkreis 130 gene riert durch einen Schaltkreis 33 zur Generierung einer Spannung in der Bitleitung eine Bitleitungsspannung mit einem Wert, der geringer als Vcc ist. Der Operationsbereich der in Fig. 13 gezeigten Speicherzelle 1 wird hinsichtlich der zuvor beschrie benen Information "0" durch die Bitleitungsspannung überprüft.

Ein Eingabeanschluß 201 wird mit einem externen Eingabesignal (beispielsweise mit einem W-Signal) des DRAM beaufschlagt. Das externe Eingabesignal wird an einen Schaltkreis 220 zur Spannungsermittlung weitergegeben. Der Schaltkreis 220 detek tiert das Anliegen einer Spannung, die höher ist als die Span nung eines Signals bei üblichem Betrieb. Der Schaltkreis 220 zur Spannungsermittlung liefert ein Ausgangssignal, das an einen Schaltkreis 230 zum Schalten der Spannung geleitet wird. Der Schaltkreis 230 generiert durch den Schaltkreis 33 zum Ge nerieren einer Bitleitungsspannung eine Spannung, deren Wert höher ist als Vcc. Dies geschieht auf das Ausgangssignal des Schaltkreises 220 zur Spannungsermittlung hin. Der Be triebsbereich der Speicherzelle 1 hinsichtlich der Information "1" wird durch die Bitleitungsspannung überprüft.

Fig. 2 zeigt ein konkretes elektrisches Schaltungsdiagramm des in Fig. 1 dargestellten Testschaltkreises. Nachfolgend wird un ter Bezugnahme auf Fig. 2 ein Aufbau des Testschaltkreises be schrieben. An ein Eingabeanschluß 101 des Schaltkreises 100 wird ein beliebiges externes Eingabesignal (beispielsweise ein -Signal) des DRAM geleitet. Als externes Eingabesignal kann beispielsweise ein I/O-Signal verwendet werden. Ein Schaltkreis 120 zur Spannungsermittlung ist mit dem Eingabeanschluß 101 verbunden. Der Schaltkreis 120 zur Spannungsermittlung weist eine Mehrzahl von n-Kanal MOS-Transistoren auf, die in Serie geschaltet sind. Jeder der in Rede stehenden Transistoren weist eine Drain- und eine Gate-Elektrode auf, die miteinan der verbunden sind.

Eine Source des n-Kanal MOS-Transistors Nn in der letzten Stufe ist über einen Widerstand 103 geerdet, wobei die ser Widerstand 103 einen relativ hohen Widerstandswert auf weist. Ein Schaltkreis 130 zum Schalten der Spannung ist zwi schen dem n-Kanal MOS-Transistor Nn und dem Widerstand 103 mit einem Knoten 102 verbunden. Genauer gesagt sind mit dem Knoten 102 eine Source eines p-Kanal MOS-Transistors 104, eine Gate-Elektrode eines p-Kanal MOS-Transistors 107 und eine Gate-Elektrode eines n-Kanal MOS-Transistors 105 verbunden, wo bei diese Bauteile zu dem Schaltkreis 130 zum Schalten der Spannung gehören. Der p-Kanal MOS-Transistor 107 und der n-Ka nal MOS-Transistor 105 sind zwischen einem Energieversorgungs terminal 16 und einer Erdung miteinander in Serie geschaltet und bilden dabei einen Inverterschaltkreis. Der p-Kanal MOS- Transistor 104 weist eine Drain auf, die mit dem Energieversorgungsanschluß 16 verbunden ist. Des weiteren weist der p-Kanal MOS-Transistor 104 eine Gate-Elektrode auf, die mit einem Knoten 106 verbunden ist. Dieser Knoten 106 ist ein Aus gabepunkt des den p-Kanal MOS-Transistor 107 und den n-Kanal MOS-Transistor 105 enthaltenden Inverterschaltkreises.

Gate-Elektroden eines p-Kanal MOS-Transistors 110 und eines n- Kanal MOS-Transistors 108 sind mit dem Knoten 106 verbunden. Zwischen dem Energieversorgungsanschluß 16 und der Masse sind der p-Kanal MOS-Transistor 110 und der n-Kanal MOS-Transistor 108 in Serie miteinander verbunden und bilden dabei einen In verterschaltkreis. Eine Gate-Elektrode eines n-Kanal MOS-Tran sistors 111 ist mit einem Knoten 109 verbunden, der ein Ausga beende des Inverterschaltkreises darstellt. Der n-Kanal MOS- Transistor 111 weist eine Drain auf, die mit einer Spannungsversorgungsleitung 9 für eine Bitleitung verbunden ist. Des weiteren weist der n-Kanal MOS-Transistor 111 eine Source auf, die mit einem Knoten 116 verbunden ist. Die Spannungsversorgungsleitung 9 ist zwischen den Widerständen 112, 114 und 115, 117 mit einem Knoten verbunden und bildet da bei einen Schaltkreis mit konstanter Spannung, der zwischen dem Energieversorgungsanschluß 16 und Masse angeschlossen ist.

Der Schaltkreis 200 dient zum Testen des Betriebsbereichs einer Speicherzelle hinsichtlich der Information "1". Ein im Schalt kreis 200 enthaltener Schaltkreis 220 zur Spannungsermittlung ist ebenso aufgebaut, wie der zuvor beschriebene Schaltkreis 120 zur Spannungsermittlung. Entsprechend weist er eine Mehr zahl von n-Kanal MOS-Transistoren N₁′, N₂′ . . . N_n′ und ein Wi derstandselement 203 auf. Ein Schaltkreis 230 zum Schalten der Spannung weist p-Kanal MOS-Transistoren 204, 207 und einen n- Kanal MOS-Transistor 205 auf. Der p-Kanal MOS-Transistor 207 und der n-Kanal MOS-Transistor 205 sind zwischen dem Energie versorgungsanschluß 16 und der Masse angeschlossen und bilden einen Inverterschaltkreis. Mit der Gate-Elektrode eines p-Kanal MOS-Transistors 211 ist ein ein Ausgangsende des Inverter schaltkreises darstellender Knoten 206 verbunden. Der p-Kanal MOS-Transistor 111 weist eine mit einem Knoten 113 verbundene Source und eine mit der Spannungsversorgungsleitung 9 für eine Bitleitung verbundene Drain auf.

Nachfolgend wird nun die Funktionsweise des in Fig. 2 gezeigten elektrischen Schaltkreises beschrieben. Nimmt man einmal an, daß die Schwellenspannung (V_TH) des MOS-Transistors 0,5 V be trägt und n = 13, so wird keiner der n-Kanal MOS-Transistoren N₁, N₂ . . . N_n leitend, solange zwischen dem Eingabeanschluß 101 und dem Knoten 102 keine Spannung höher als 0,5 V×13=6,5 V angelegt wird. Der maximale Wert des "H"-Pegels des Eingabesig nals des DRAM ist mit 6,5 V vorgegeben. Im normalen Betrieb ist der Knoten 102 über das Widerstandselement 103 geerdet und hält den "L"-Pegel ("low"-Pegel). Folglich wird der p-Kanal MOS- Transistor 107 leitend, so daß der Knoten 106 den "H"-Pegel er hält. Der n-Kanal MOS-Transistor 108 wird ebenfalls leitend, so daß der Knoten 109 den "L"-Pegel erhält. Dafür wird der n-Kanal MOS-Transistor 111 nicht leitend und für den Fall, daß der Transistor 211 abgeschaltet wird, liegt an der Bitleitung eine Spannung von Vcc an.

Wenn eine an dem Eingabeanschluß 101 anliegende Spannung höher als 6,5 V ist, beispielsweise 10 V, wird über den Knoten 102 eine Spannung von etwa 10 V-6,5 V=3,5 V generiert. Folglich wird der n-Kanal MOS-Transistor 105 leitend und der Knoten 106 erhält den "L"-Pegel, wobei der p-Kanal MOS-Transistor 104 lei tend gehalten wird. Dabei wird der Knoten 102 auf ein Potential der Energieversorgungsspannung Vcc gehoben und der p-Kanal MOS- Transistor 107 wird nicht leitend und der n-Kanal MOS-Transi stor 105 wird leitend. Im Ergebnis erhält der Knoten 106 einen "L"-Pegel, der p-Kanal MOS-Transistor 110 wird leitend, der n- Kanal MOS-Transistor 108 wird nicht leitend und der Knoten 109 erhält ein Potential der Energieversorgungsspannung Vcc. Des weiteren wird der n-Kanal MOS-Transistor 111 leitend und ein Spannungsabfall zwischen der Spannungsversorgungsleitung 9 und dem Knoten 116 beträgt nahezu 0 V und eine Bitleitungsspannung wird niedriger als Vcc, da der Widerstand 114 einen relativ hohen Wert zur Verringerung eines Energieverbrauchs aufweist und der elektrische Widerstand des n-Kanal MOS-Transistors 111 einen geringen Wert aufweist.

Der Betriebsbereich der Speicherzelle 1 hinsichtlich der Infor mation "0" kann getestet werden. Wenn für den Test ein getrenn ter Anschluß vorgesehen ist, ist der zuvor beschriebene Vorgang nicht erforderlich. Da jedoch in einem DRAM eine hohe Packungs dichte erforderlich ist, sollte die Anzahl der Anschlüsse so ge ring wie möglich sein. Folglich ist im allgemeinen kein Test anschluß vorgesehen. Entsprechend der vorliegenden Erfindung ist der Test ohne Vorkehrung eines Testanschlusses möglich.

Sogar in einem Fall, in dem ein -Eingangssignal pulsförmig angelegt wird und dessen Spannung 0 V wird, wird das Potential des Knotens 102 über den p-Kanal MOS-Transistor 104 auf dem Po tential der Energieversorgungsspannung Vcc gehalten, wodurch ein gewünschter Test möglich ist.

Um andererseits den Testzustand freizugeben, sollte die Ener gieversorgungsspannung zeitweise auf 0 V gebracht und die Tran sistoren 104, 105 und 107 sollten zurückgestellt werden. Dabei erhält der Knoten 102 Erdpotential, wodurch ein normaler Be trieb möglich ist.

Wenn an den Eingabeanschluß 201 des Schaltkreises 220 zur Span nungsermittlung ein W-Eingabesignal mit einer Spannung höher als der normale Betriebspegel von außen angelegt wird, werden die n-Kanal MOS-Transistoren N₁′, N₂′ . . . N_n′ leitend und ein Knoten 202 erhält den "H"-Pegel. Der "H"-Pegel wird durch den p-Kanal MOS-Transistor 207 und den n-Kanal MOS-Transistor 205 invertiert und der Knoten 206 erhält den "L"-Pegel. Folglich wird der p-Kanal MOS-Transistor 211 leitend, so daß eine Bit leitungsspannung größer als Vcc wird. Obwohl bei diesem Ausführungsbeispiel drei Werte für eine Bitleitungsspannung auftreten, sind deren Werte darauf nicht festgelegt, können vielmehr jegliche Spannung annehmen, damit voranstehende Funk tionsweise möglich ist.

Das in Fig. 3 gezeigte Ausführungsbeispiel dient die Generie rung einer Bitleitungsspannung in Abhängigkeit einer Taktung der Eingabe. Dazu ist eine Taktzeitermittlung 31 vorgesehen. Daran werden ein -Signal, ein -Signal und -Signal ange legt. Die Taktzeitermittlung 31 legt ein Testsignal T an einen Schaltkreis 32 zur Erzeugung eines Schaltsignals, falls das -Signal und das -Signal den "L"-Pegel annehmen und das -Signal den "H"-Pegel einnimmt. An den Schaltkreis 32 zur Erzeugung eines Schaltsignals wird ein Adreßsignal A₀ angelegt. Der Schaltkreis 32 schaltet die aus einem Schaltkreis 33 zur Erzeugung einer Spannung in der Bitleitung ausgegebene Bit leitungsspannung auf das Testsignal T und das Adreßsignal A₀ hin.

Unter Bezugnahme auf die Fig. 4 bis 6 wird ein detaillierte rer Aufbau eines weiteren Ausführungsbeispiels beschrieben. Die Darstellung in Fig. 4 zeigt, daß ein -Signal an einen Inverter 311 gelegt und invertiert wird. Ein entsprechendes Ausgangssignal des Inverters 311 wird an einen der Ausgangsanschlüsse eines UND-Gatters 313 mit drei Ein gängen und an eine Source eines n-Kanal MOS-Transis tors 316 angelegt. Ein -Signal wird an einen Inverter 312 an gelegt und invertiert. Das invertierte Signal W wird dann dem UND-Gatter 313 zugeleitet und an eine Source eines n- Kanal MOS-Transistors 317 angelegt.

Ein -Signal wird einem Inverter 314 zugeführt und dort in vertiert. Anschließend wird das invertierte Signal einem Schaltkreis 315 zum Erzeugen eines Einfachimpulses zugeführt. Der Schaltkreis 315 zum Erzeugen eines Einfachimpulses gene riert einen Einfachimpuls in Abstimmung mit dem Wegfall des -Signals und legt diesen Impuls an das UND-Gatter 313 an. Ein Ausgangssignal des UND-Gatters 313 wird an das Gate der n-Kanal MOS-Transistoren 316 und 317 gelegt. Eine Source des n-Kanal MOS-Transistors 316 ist mit einem Eingang eines Verriegelungskreises mit den Invertern 318, 319 verbun den. Eine Source des n-Kanal MOS-Transistors 317 ist mit einem Eingang eines Verriegelungskreises mit den Invertern 320 und 321 verbunden. Jedes Ausgangssignal des Verrieglungs kreises wird einem UND-Gatter 322 zugeführt und das UND-Gatter 322 gibt ein Testsignal T als Ausgabesignal aus.

Unter Bezugnahme auf Fig. 5 wird der Aufbau des Schaltkreises 32 zur Erzeugung eines Schaltsignals beschrieben. An einen Schaltkreis 324 und an einen Eingabeanschluß eines UND-Gatters 330 wird ein Testsignal T angelegt. Dieses Testsignal wird ebenso durch einen Inverter 327 invertiert und von dort aus ei nem Eingabeanschluß eines ODER-Gatters 329 zugeführt. Der Schaltkreis 324 zum Erzeugen eines Einfachimpulses generiert auf das Testsignal T hin einen Einfachimpuls und führt diesen einem Gate eines n-Kanal MOS-Transistors 323 zu. Ein Adreßsi gnal A₀ wird einer Drain eines n-Kanal MOS-Transis tors 323 zugeführt. Eine Source des n-Kanal MOS-Tran sistors 323 ist mit einem Eingabeanschluß eines Sperrkreises mit den Invertern 325 und 326 verbunden. Ein Ausgangssignal des Sperrkreises wird durch einen Inverter 328 invertiert und dem anderen Eingang des ODER-Gatters 329 und dem anderen Eingabe anschluß des UND-Gatters 330 zugeführt. Das ODER-Gatter 329 liefert als Ausgangssignal von seinem Ausgangsanschluß aus ein V_A-Signal und das UND-Gatter 330 liefert als Ausgangssignal von seinem Ausgang ein V_B-Signal.

Nachfolgend wird unter Bezugnahme auf Fig. 6 der Schaltkreis 33 zur Ermittlung einer Spannung in der Bitleitung beschrieben. Dieser Schaltkreis 33 weist einen p-Kanal MOS-Transistor 211, einen n-Kanal MOS-Transistor 111 und Widerstände 112, 114, 115 und 117 auf. Der p-Kanal MOS-Transistor 211 und der n-Kanal MOS-Transistor 111 sind zwischen den Knoten 113, 116 in Serie geschaltet. Das dem Schaltkreis 32 zur Erzeugung eines Schalt signals entnommene Ausgangssignal V_A wird an ein Gatter des p- Kanal MOS-Transistors 211 angelegt und das V_B-Signal wird an ein Gatter des n-Kanal MOS-Transistors 111 angelegt. Der Wider stand 112, der p-Kanal MOS-Transistor 211, der n-Kanal MOS- Transistor 111 und der Widerstand 117 sind zwischen der Ener gieversorgung und der Erde in Serie geschaltet. Die Widerstände 114, 115 sind parallel zu dem p-Kanal MOS-Transistor 211 und dem n-Kanal MOS-Transistor 111 in Serie geschaltet. Von einem Kno ten der Widerstände 114, 115 geht eine Bitleitungsspannung als Ausgangssignal hervor.

Fig. 7 zeigt ein die Taktung betreffendes Diagramm, das zur Erklärung der Funktionsweise des in Fig. 4 gezeigten Schalt kreises zur Detektion des Taktes dient.

Nachfolgend wird unter Bezugnahme auf die Fig. 4 bis 7 die Funktionsweise des weiteren Ausführungsbeispiels erklärt. Sobald die Energieversorgung abge schaltet ist, wird jedes Ausgangssignal des durch die Inverter 318, 319, 320 und 321 in dem Taktermittlungskreis 31 gebildeten Sperrkreises automatisch auf den Pegel "L" gesetzt. Entspre chend ist das Ausgangssignal des die Ausgangssignale des Sperr kreises aufnehmenden UND-Gatters 322 auf den Pegel "L" gesetzt. Da dieser Zustand durch den Sperrkreis erhalten wird, befindet sich das Testsignal T bei normalem Betrieb im Zustand "L".

Dieser Zustand ändert sich zum Testzustand hin, wenn das - Signal und das -Signal den "L"-Pegel auf ein Fallen des - Signals hin einnehmen. Wenn das -Signal gemäß der Darstel lung in Fig. 7(a) fällt, wird es durch den Inverter 314 inver tiert und der Schaltkreis 315 zum Erzeugen eines Einfachimpul ses generiert ein Einfachimpuls-Signal gemäß der Darstellung in Fig. 7(d) und führt dieses Signal dem UND-Gatter 313 zu. Zu diesem Zeitpunkt werden die Signale und durch die Inver ter 311, 312 gemäß den Darstellungen in den Fig. 7(b) und 7 (c) invertiert, sofern beide Signale den Pegel "L" haben. Da durch wird das UND-Gatter 313 freigegeben. Im Ergebnis dient der an die n-Kanal MOS-Transistoren 316, 317 angelegte Ein fachimpuls dazu, diese Transistoren leitfähig zu schalten.

Die Leitung der n-Kanal MOS-Transistoren 316, 317 verursacht, daß die den "L"-Pegel aufweisenden Signale und dem die Inverter 318, 319 sowie 320 und 321 aufweisenden Sperrkreis zu geführt werden. Im Ergebnis werden die Ausgangssignale des in Rede stehenden Sperrkreises invertiert, so daß dem UND-Gatter 322 ein Signal mit "H"-Pegel zugeführt wird. Entsprechend er hält das Signal T als Ausgangssignal des UND-Gatters 322 den Pegel "H" um einen Testzustand einzuleiten. Da die Taktbedin gungen des -Signals, des -Signals und des -Signals einen normalen Zustand einnehmen, wird den zuvor beschriebenen Anfor derungen nicht genügt, wobei die n-Kanal MOS-Transistoren 316, 317 nicht leitend geschaltet werden, so daß kein Sperrkreis in vertiert wird und zum Erhalt eines Testzustandes der Pegel des Testsignals T auf dem Pegel "H" gehalten wird.

Wenn gemäß voranstehender Beschreibung das Testsignal T den Pe gel "H" erhält, wird von dem Schaltkreis 324 zum Erzeugen eines Einfachimpulses ein Einfachimpuls gemäß der Darstellung in Fig. 4 generiert, wodurch der n-Kanal MOS-Transistor 323 leitend ge schaltet wird. Im Ergebnis wird das Adreßsignal A₀ an den die Inverter 325, 326 aufweisenden Sperrkreis geleitet. Weist das Adreßsignal A₀ den Pegel "L" auf, erhält das Ausgangssignal des Sperrkreises den Pegel "H" und das Ausgangssignal des Inverters 328 erhält den Pegel "L". Das den Pegel "H" aufweisende Testsi gnal T wird durch den Inverter 327 invertiert und dem ODER-Gat ter 329 zugeführt. Das Ausgangssignal des Inverters 328 weist den Pegel "L" auf, so daß das ODER-Gatter 329 das V_A-Signal mit "L"-Pegel und das UND-Gatter 330 das V_B-Signal mit Pegel "L" als Ausgangssignal liefert.

Das V_A-Signal mit "L"-Pegel wird dem Gate des p-Kanal MOS-Tran sistors 211 des Schaltkreises 33 zur Erzeugung einer Spannung in der Bitleitung gemäß der Darstellung in Fig. 6 zugeführt. Das V_B-Signal wird dem Gate des n-Kanal MOS-Transistors 111 zu geführt. Entsprechend wird der p-Kanal MOS-Transistor 211 lei tend und der n-Kanal MOS-Transistor 111 wird nicht leitend. Im Ergebnis folgt als Ausgangssignal eine Bitleitungsspannung, die höher ist als Vcc.

Wenn das Adreßsignal A₀ den Pegel "H" einnimmt, wird das Aus gangssignal des Sperrkreises den Pegel "L" und das Ausgangssig nal des Inverters 328 den Pegel "H" einnehmen, daß also das Ausgangssignal des ODER-Gatters 329, nämlich das V_A-Signal, den Pegel "H" einnimmt und das Ausgangssignal des UND-Gatters 330, nämlich das V_B-Signal, den Pegel "H" einnimmt. Im Ergebnis wird der p-Kanal MOS-Transistor 211 des Schaltkreises 33 zur Erzeu gung einer Spannung in der Bitleitung nicht leitend und der n- Kanal MOS-Transistor 111 wird leitend, wobei die Bitleitungs spannung unter dem Wert Vcc liegt.

Im normalen Betrieb weist das V_A-Signal den Pegel "H" und das V_B-Signal den Pegel "L" auf, da das Testsignal T den Pegel "L" aufweist. Dabei sind weder der p-Kanal MOS-Transistor 211 noch der n-Kanal MOS-Transistor 211 leitfähig geschaltet, wobei eine durch die Widerstände 112 und 114 bzw. 115 und 117 geteilte Spannung mit dem Wert Vcc als Ausgangssignal ausgegeben wird.

Gemäß voranstehender Beschreibung werden die in der nachfolgen den Tabelle aufgeführten Zellplattenspannungen durch die Zu stände der Eingangssignale generiert.

Tabelle

Das in Fig. 8 dargestellte Ausführungsbeispiel dient zum Akti vieren eines Testzustandes durch Kombination eines Schaltkrei ses 34 zur Ermittlung einer hohen Spannung und eine Taktzeiter mittlung 35. Der Schaltkreis 34 zur Ermittlung einer hohen Spannung detektiert eine hohe angelegte Spannung wie bei spielsweise das -Signal. Die Taktzeitermittlung 35 detek tiert wie bei dem in Fig. 3 dargestellten Ausführungsbeispiel das -Signal und das -Signal, wobei beide Signale den Pegel "L" aufweisen. Die Detektion erfolgt auf einen Abfall des - Signals hin und generiert das Testsignal T auf die Detektion einer hohen Spannung durch den Schaltkreis 34 hin. Der Schalt kreis 32 zur Erzeugung eines Schaltsignals und der Schaltkreis 33 zur Erzeugung einer Spannung in der Bitleitung entsprechen den jeweiligen Schaltkreisen in dem in Fig. 3 dargestellten Ausführungsbeispiel.

Unter Bezugnahme auf die Fig. 9 und 10 wird ein weiter bevor zugtes Ausführungsbeispiel beschrie ben. Der Schaltkreis 34 zur Ermittlung einer hohen Spannung weist n-Kanal MOS-Transistoren N₁, N₂ . . . N_n, 105, 108, p-Kanal MOS-Transistoren 104, 107, 110 und einen Widerstand 103 gemäß der Darstellung in Fig. 2 auf. Fig. 10 zeigt dabei, daß die Taktzeit ermittlung 35 genauso aufgebaut ist, wie die in Fig. 4 dargestellte Taktzeitermittlung, mit der Ausnahme, daß ein UND-Gatter 323 vorgesehen ist, an das das Ausgangssignal des UND-Gatters 322 und ein Detektionssignal C2 von einem Schalt kreis 34 zur Ermittlung einer hohen Spannung als Eingangssignal geleitet werden.

Nachfolgend wird die Funktionsweise dieses Ausführungs beispiels erörtert. Fig. 9 zeigt, daß der p-Kanal MOS-Transistor 107 im Schaltkreis 34 zur Er mittlung einer hohen Spannung leitfähig wird, wenn das -Sig nal mit hoher Spannung nicht anliegt, beispielsweise, wenn das -Signal ein Potential von weniger als 6,5 V aufweist. Daraus folgt, daß an den n-Kanal MOS-Transistor 108 auf gleiche Weise wie in dem in Fig. 2 dargestellten Ausführungsbeispiel ein Sig nal mit einem "H"-Pegel anliegt, wobei der n-Kanal MOS-Transis tor leitend wird und das Ausgangssignal C2 den Pegel "L" er hält.

Sobald das -Signal eine Spannung von mehr als 6,5 V, bei spielsweise eine Spannung von 10 V, aufweist, wird am Knoten 102 eine Spannung von 3,5 V generiert, der n-Kanal MOS-Transis tor 105 wird leitend und ein Knoten 106 erhält den Pegel "L". Im Ergebnis wird der p-Kanal MOS-Transistor 104 leitend, der Potentialpegel des Knotens 102 wird auf das Potential der Ener gieversorgungsspannung Vcc angehoben, so daß der p-Kanal MOS- Transistor 107 nicht leitend und der n-Kanal MOS-Transistor 105 leitend wird. Folglich erhält der Knoten 106 einen vollständi gen "L"-Pegel, der p-Kanal MOS-Transistor 110 wird leitend und der n-Kanal MOS-Transistor 108 wird nicht leitend, wobei ein Knoten 109 den Pegel "H" erhält. Entsprechend wird das Detekti onssignal C2 mit "H"-Pegel vom Schaltkreis 34 zur Ermittlung einer hohen Spannung an das in der Taktzeitermittlung 35 enthal tende UND-Gatter 323 angelegt. Darüber hinaus legt die Taktzeiter mittlung 35 das den "H"-Pegel aufweisende Ausgangssignal des UND-Gatters 322 an das UND-Gatter 323 an, wenn das -Si gnal und das -Signal zum Zeitpunkt eines Abfalls des -Si gnals den Pegel "L" aufweisen. Dies geschieht wie bei dem in Fig. 4 dargestellten Ausführungsbeispiel. Im Ergebnis wird das Testsignal T mit dem "H"-Pegel vom UND-Gatter 323 herkommend an den Schaltkreis 32 zur Erzeugung eines Schaltsignals angelegt. Der Schaltkreis 32 generiert über den Schaltkreis 33 eine Bit leitungsspannung entsprechend der Beschreibung des in Fig. 4 dargestellten Ausführungsbeispiels.

Claims

1. Halbleiterspeichervorrichtung mit einer Testschaltung, mit:
Speicherzellen (1) mit je einem Feldeffekttransistor mit isoliertem Gate (5) und einer Kapazität (6) sowie einer mit dem Feldeffekttransistor (5) verbundenen Bitleitung (2), einer Spannungserzeugungseinrichtung (112, 114, 115, 117) zur Erzeugung einer an die Bitleitung (2) anzulegenden Span nung,
eine Mehrzahl von Anschlüssen (30a, 30b, 30c, 101, 201) zum Empfang von Steuersignalen (, , ),
einer Testmoduserfassungseinrichtung (31, 34, 35, 120, 220) zum Nachweis eines Testmodus, die auf die an die Anschlüsse (30a, 30b, 30c, 101, 201) übermittelten Signale anspricht, zum Testen der Speicherzelle (1),
gekennzeichnet durch eine Spannungssteuereinrichtung (32, 130, 230), die auf den Nachweis eines Testmodus durch die Testmoduserfassungeinrichtung anspricht, zum Anlegen einer ersten Spannung, die unter der üblichen Betriebsspannung liegt und einer zweiten Spannung, die über der üblichen Be triebsspannung liegt, an die Bitleitung (2).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testmoduserfassungseinrichtung (120, 220) Bauteile (N1, . . . , Nn, N1′,. . . .Nn′, 103, 203) aufweist, die zur Ermittlung des Testmodus auf eine über der normalen Betriebsspannung liegende, an den Anschlüssen (101, 201) anliegende Spannung ansprechen.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Testmoduserfassungseinrichtung (120, 220)
eine erste Reihenschaltung (120) mit einer Mehrzahl von zwischen einem der Anschlüsse (101) und einem ersten Referenzpotential in Reihe geschalteten ersten MOS-Transistoren (N1,. . . ., Nn) sowie einen ersten Widerstand (103) und
eine zweite Reihenschaltung (220) mit einer Mehrzahl von zwischen einem anderen Anschluß (201) und dem ersten Referenzpotential in Reihe geschalteten zweiten MOS-Transistoren (N1′, . . ., Nn′) sowie einen zweiten Widerstand (203) auf weist,
daß die Spannungssteuereinrichtung (130, 230) Bauteile (111, 211) zur Erzeugung der ersten Spannung durch die Spannungs erzeugungseinrichtung (115, 117) als Reaktion auf eine über einem Knoten (102) zwischen den ersten MOS-Transistoren (N1,. . . , Nn) und dem ersten Widerstand (103) liegende, sich auf einen vorgegebenen Wert einstellende Spannung hin und zur Erzeugung der zweiten Spannung durch die Spannungserzeugungseinrichtung (112, 114) als Reaktion auf eine über einem Knoten (202) zwischen den zweiten MOS-Transistoren (N1′,. . ., Nn′) und dem zweiten Widerstand (203) liegende, sich auf einen vorgegebenen Wert einstellende Spannung hin aufweist.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testmoduserfassungseinrichtung Bauteile (31) zur Taktzeitermittlung aufweist, die auf ein Steuersignal ansprechen, das den jeweiligen Anschlüssen (30a, 30b, 30c) in einem Takt zugeführt wird, der zum Erfassen des Testmodus von dem üblichen Betrieb abweicht, und daß die Spannungssteuereinrichtung Bauteile (111, 211) aufweist, die auf das Erfassen einer ersten abweichenden Taktzeit durch die Bauteile (31) zur Ermittlung der Taktzeit die erste Spannung durch die Spannungserzeugungseinrichtung und auf das Erfassen einer zweiten abweichenden Taktzeit die zweite Spannung erzeugen.

5. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testmoduserfassungseinrichtung Bauteile (35) zum Nachweis des Testmodus aufweist, die auf ein Steuersignal, das einem der Anschlüsse (30a, 30b, 30c) in einem Takt zugeführt wird, der von dem üblichen Betrieb abweicht, und auf eine Spannung an einem anderen Anschluß (101, 201), die über derjenigen Spannung liegt, die bei üblichem Betrieb anliegt, ansprechen und daß die Spannungssteuereinrichtung Bauteile (111, 211) aufweist, die die erste Spannung durch die Spannungserzeugungseinrichtung (115, 117) auf ein Anlegen der hohen Spannung durch die Testmoduserfassungseinrichtung (120, 220) und den Nachweis einer ersten abweichenden Taktzeit und die zweite Spannung auf den Nachweis einer zweiten abweichenden Taktzeit erzeugen.

6. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungserzeugungseinrichtung einen zwischen einem zweiten Referenzpotential und der Bitleitung (2) geschalteten dritten Widerstand (114) und einen zwischen der Bitleitung (2) und einem ersten Referenzpotential geschalteten vierten Widerstand (117) aufweist, daß die Spannungssteuereinrichtung ein parallel zu dem dritten Widerstand (114) geschaltetes Schaltelement (211) auf weist, daß das Schaltelement (211) bei normalem Betrieb nichtleitend und auf den Nachweis eines Testmodus durch die Testmodus erfassungseinrichtung (120, 220) leitend ist und daß das Schaltelement (211) zum Anlegen der zweiten Spannung an die Bitleitung (2) durch Überbrücken des dritten Widerstandes (114) dient.

7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungserzeugungseinrichtung einen zwischen einem ersten Referenzpotential und der Bitleitung (2) geschalteten fünften Widerstand (115) und einen zwischen der Bitleitung (2) und einem zweiten Referenzpotential geschalteten sechsten Widerstand (112) aufweist, daß die Spannungsteuereinrichtung ein parallel zu dem ersten Widerstand (115) geschaltetes Schaltelement (111) aufweist, daß das Schaltelement (111) bei normalem Betrieb nichtleitend und auf den Nachweis eines Testmodus durch die Testmodus erfassungseinrichtung (120, 220) leitend ist und daß das Schaltelement (111) zum Anlegen der ersten Spannung an die Bitleitung (2) durch Überbrücken des fünften Widerstands (115) dient.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch eine Einrichtung zum Anlegen einer dritten Spannung an eine Platte der Kapazität (6) zur Datenspeicherung, wobei diese Spannung dem Betrage nach zwischen der ersten und der zweiten Spannung liegt.

9. Verfahren zum Betreiben der Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch folgende Verfahrensschritte:
Nachweisen eines Testmodusfreigabesignales zum Steuern eines Testmodus der Speichervorrichtung,
Anlegen einer normalen Betriebsspannung an die Bitleitungen bei Fehlen des Testmodusfreigabesignales,
Anlegen einer von der normalen Betriebsspannung abweichenden Spannung an die Bitleitung bei Auftreten des Testmodusfreigabesignals.