JPH0346188A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野］ この発明は半導体記憶回路に関し、特に、絶縁ゲート型
電界効果トランジスタ（以下、ＭＯＳ＋ランジスタと略
称する）と容量とからなる複数のメモリセルを用いたダ
イナミックＲＡＭ　（以下、ＤＲＡＭと略称する）のビ
ット線に供給する電圧発生回路の改良に関する。 ［従来の技術］ 半導体集積回路の製造技術の進歩と使用者の価格低減要
求とによって、ＤＲＡＭの集積度がほぼ３年で約４倍の
割合で増大し、現在は４Ｍビットの容量を持つＤＲＡＭ
が実用化されつつある。このＤＲＡＭにおいて、たとえ
ばすべてのメモリセルに００１のデータを書込み、すべ
てのメモリセルから“０２のデータを読出し、かつｊ　
１１１のデータについても同一のことをサイクル時間１
０μｓｅｃ［ＲＡｓ（行アドレスストローブ）信号の最
大パルス幅］で実施した場合、そのテスト時間Ｔ１は次
の第（１〉式で表わされる。 Ｔｌ−４（“０′書込→″０５読出→“１”書込呻“１
”読出）ｘ４ｘｌｏ”　　（メモリ容量）×１０μｓｅ
ｃ　（サイクル時間）−１・６０秒・・・　（１） 通常のダイナミックＲＡＭの場合、少なくとも上述のテ
ストを動作電源電圧範囲の最大値５゜５ｖ側と、最小値
４．５ｖ側および動作温度範囲の高温７０℃側と低温０
℃側との４つの条件で行なう必要がある。 この場合、テスト時間Ｔ２は第（２）式のようになる。 Ｔ２−１６０秒Ｘ４−６４０秒　　　・・・（２）上記
の値は、集積回路のテスト時間としては非常に長く、生
産性を低下させかつ価格の増大をもたらす要因となる。 さらに、実際には、上述の項目だけでは検出できない場
合があり、たとえば、入力信号のタイミング条件、アド
レス信号の番地指定順序、メモリセルに書込まれるデー
タのパターンなどの組合わせ試験を行なう必要がある。 このような場合はその試験時間が極めて長いものとなる
。 この対策として、これらの組合わせ試験において誤動作
をするのは、動作マージンの少ないメモリセルがほとん
どであることに注目して、短時間でこれらのメモリセル
の動作マージンの試験ができる電源電圧変動試験（以下
、■バンブテストと略称する）が用いられてきたが、記
憶容量の増大に伴って、以下に述べるように、■バンブ
テストの効果が得られなくなってきた。この理由につい
て、第１０図ないし第１４図を参照して、以下に説明す
る。 第１０図は従来から用いられかつこの発明が適用される
ＤＲＡＭの読出部の全体の概略構成を示すブロック図で
ある。 第１０図において、ＤＲＡＭは、メモリセルアレイＭＡ
とアドレスバッファＡＢとＸデコーダＡＤＸとＹデコー
ダＡＤＹとセンスアンプおよびｌ１０５１と出力バッフ
ァＯＢとから構成されている。メモリセルアレイＭＡは
情報を記憶するためのメモリセルが複数傭行および列状
に配列されたものであり、アドレスバッファＡＢは外部
から与えられる外部アドレス信号を受けて内部アドレス
信号を発生するものである。ＸデコーダＡＤＸはアドレ
スバッファＡＢから与えられる内部アドレス信号をデコ
ードして、対応するメモリセルアレイの行を選択する。 ＹデコーダＡＤＹはアドレスバッファＡＢから与えられ
る内部列アドレス信号をデコードしてメモリセルアレイ
ＭＡの対応する列を選択するものである。 センスアンプおよびｌ１０ＳＩはメモリセルアレイＭＡ
の選択されたメモリセルが記憶している情報を検知して
増幅し、ＹデコーダＡＤＹからの信号に応じて、その情
報を読出データとして出力バッファＯＢへ出力する。出
力バッファＯＢは続出データを受けて、外部へ出力デー
タＤｏｕｔを出力する。さらに、ＤＲＡＭの各種動作の
タイミングを制御するための制御信号を発生する制御信
号発生系ＣＧが周辺回路として設けられる。 第１１図は第１０図に示したメモリセルアレイの概略の
構成を示す図である。 第１１図において、メモリセルアレイＭＡは、複数のワ
ード線ＷＬ１．ＷＬ２．　・＝、ＷＬｎおよび複数のビ
ット線ＢＬＯ，Ｔ丁で、ＢＬＩ、ＢＬ７、　・、ＢＬｍ
、ＢＬｍを含む。ワード線ＷＬ　１゜・・・、ＷＬｎの
それぞれにはメモリセルの１行が接続される。ビット線
は折返しビット線を構成し、２本のビット線が１対のビ
ット線対を構成する。 すなわち、ビット線ＢＬＯ，ＢＬＯが１対のビット線対
を構成し、ＢＬＩ、ＢＬＩが１対のビット線対を構成し
、以下同様にして、ビット線ＢＬｍ。 ＢＬｍがビット線対を構成している。 各ビット線ＢＬＯ，Ｔ！アσ、−，ＢＬｍ、ＢＬｉと１
本おきのワード線との交点にはメモリセル１が接続され
る。すなわち、各ビット線対においては、１本のワード
線と１対のビット線のいずれかのビット線との交点にメ
モリセルが接続される構成となっている。各ビット線対
には各ビット線対電位を平衡化しかつ所定の電位Ｖａｔ
にプリチャージするためのプリチャージ／イコライズ回
路１５０が設けられている。また、各ビット線対には、
信号線２０．３０上に伝達される信号φ＾。 φＢに応答して活性化され、該ビット線対の電位差を検
知して差動的に増幅するセンスアンプ５０が設けられる
。各ビット線は、ＹデコーダＡＤＹからのアドレスデコ
ード信号に応じて選択的にデータ入出力バスＩ１０．Ｉ
１０に接続される。すなわち、ビット線ＢＬＯ，丁τで
はそれぞれトランスファゲートＴｏ、Ｔｏ’　を介して
データ入出力バスｌ１０１丁７石に接続される。 同様にして、ビット線ＢＬＩ、ＢＬＩはそれぞれトラン
スファゲートＴｌ、ＴＩ’　を介してデータ入出力バス
Ｉ１０．丁７百に接続され、ビット＄１ＢＬｍ、ＢＬｍ
はそれぞれトランスファゲートＴｍ、Ｔｍ’を介してデ
ータ入出力バスＩ１０゜丁７石に接続される。各トラン
スファゲートＴＯ１ＴＯ’　、−−−、Ｔｍ、Ｔｍ’の
ゲートにはＹデコーダＡＤＹからのアドレスデコード信
号が伝達される。これによって、１対のビット線がデー
タ入出力バス１１０１丁７万に接続されることになる。 第１２図は￥５１１図に示したビット線対のうちの１対
のビット線の詳細な構成を示す図である。 なお、第１２図においては、図面の簡略化のために、１
本のワード線と１対のビット線のみを示している。 第１２図において１対のビット線２，７をメモリのスタ
ンバイ時に所定の電位ＶＢにプリチャージし、かつビッ
ト線２，７の電位を所定の電位にイコライズするために
、プリチャージ／イコライズ回路１５０が設けられてい
る。このプリチャージ／イコライズ回路１５０はプリチ
ャージ信号φＰに応じて、ビットｖａ２．７にそれぞれ
所定のプリチャージ電位を伝達してこれらのビット線２
と７を電気的に接続し、それによってビット線２゜７の
電位をイコライズするｎチャネルＭＯＳトランジスタ１
０．１１を含む。これらのれチャネルＭＯ８）ランジス
タ１０．１１はともに信号線１２を介して与えられるプ
リチャージ信号φＰに応じて導通して、信号線９上に伝
達されているプリチャージ電位Ｖａをビット１２．７に
与える。 メモリセル１はｎチャネル絶縁ゲート電界効果トランジ
スタからなるトランスファゲート５と容ｆｆ１６とから
構成される。トランスファゲート５のゲートはワード線
３に接続され、ソースはビット線２に接続される。容量
６はノード４を介してトランスファゲート５のドレイン
に接続され、このノード４にメモリセル１のデータが記
憶される。 すなわち、ノード４はいわゆるストレージノードを構成
している。 ワード線３が選択されると、ワード線駆動信号Ｒｎがト
ランスファゲート５に伝達され、それによってトランス
ファゲート５が導通状態となり、メモリセル１の記憶し
ている情報がビット線２上に伝達される。ビット線７に
は図示しないメモリセルが接続されているが、ワード線
３とビット線７との交点にはメモリセルは接続されてい
ない。 したがって、第１２図に示したメモリセル１が選択され
ると、ビット線７がビット線２に対する基準電位を与え
ることになる。なお、ビット！１１２゜７はそれぞれ寄
生容量１３．１４を含む。 さらに、電源１６と接地間には定電圧発生回路を構成す
る抵抗１７．１８が直列接続されていて、これらの抵抗
１７と１８との接続点に、抵抗分割によって定まる一定
の電圧が発生される。この電圧は通常の電源電圧の１／
２のレベルとなるように抵抗１７．１８の抵抗値が選ば
れている。この定電圧発生回路の出力電圧は、信号線８
を介して容量６の他方の電極に与えられる。容量６は薄
い絶縁膜、たとえば単層のシリコン酸化物あるいはシリ
コン酸化物とシリコン窒化物の積層膜などを誘電体とす
る平衡平板電極からなる容量であり、その大きさはメモ
リセルの面積に依存している。 一方、集積度（記憶容量）の増大のために、メモリセル
の面積が小さくなり、それに伴ってメモリセル容量が減
少する方向にある。ところが、ＤＲＡＭの外装パッケー
ジから放出されるα線によるＤＲＡＭの誤動作（ソフト
エラー）を防止するためには、−股肉には５０ｆＦ程度
のメモリセル容量値が必要とされている。このために、
メモリセルの面積の減少によるメモリセル容量の減少分
を誘電体の膜厚を薄くすることによって補うことが一般
的に行なわれている。しかしながら、誘電体の膜厚を薄
くすると、絶縁膜に加わる電界が強くなり、絶縁膜の破
壊が起こりやすくなり、ＤＲＡＭの信頼性が悪くなると
いう問題点を招くことになる。特にこの問題は現在実用
化されている１ＭビットのＤＲＡＭより顕著になり始め
、この対策のためにメモリセル容量の電源側の電極（以
下、セルプレート電極と称する）には、第１２図に示す
ように、抵抗１７と１８とによって分割された電源電圧
の１／２の大きさの電圧を供給することが一般的となっ
ている。このことについては、特公昭６０−５００６５
号公報（米国出願番号７２２８４１）に記載されている
。この方法に従えば、電界は記憶ノード４とセルプレー
ト電極との間の電圧差によって決まり、セルプレートの
電圧が“１°　　“０”のデータの中間の値になるので
電界が１／２になる。 ［発明が解決しようするａ！ｆｆｉ］ しかしながら、上述のごとくセルプレート電極に電源電
圧の１／２の電圧を与えるようにしたことにより、動作
マージンの少ないメモリセルをＶバンブテストで検出す
ることが困難になってきた。 以下、その理由について説明する。 １ＭビットまでのＤＲＡＭでは、メモリセル容量の誘電
体を構成する絶縁膜は比較的厚かったため（２５６にビ
ットのＤＲＡＭで約１５０Ａ〜２００Ａ）、セルプレー
ト電極の電圧は１／２ＶｃＣに設定する必要性が小さか
った。これにより、インピーダンスが低いためにノイズ
が少ない電源線あるいは接地線からＶｃｃあるいはゼロ
レベルの電圧が供給されていた。第１２図に示した定電
圧発生回路は、インピーダンスが比較的高く、ＤＲＡＭ
の動作時にノイズが発生しやすく、動作マージンの減少
を招くことになるので、これまで用いられなかった。 次に、セルプレート電極のレベルが電ａ＠電圧ＶＣＣ，
接地（固定レベル）とＶｃｃ／２の場合のＶバンプテス
トの効果を比較する。 ■　セルプレート電極のレベルが電源電圧ＶｃＣレベル
の場合 第１３図および第１４図にＶバンプナス１時に関係する
各ノードの電圧波形図を示す。■バンプテストは成る電
源電圧Ｖｃｃでメモリセル１にデータを書込み、第１３
図（ａ）に示すように、電源電圧Ｖｃｃを成るレベルだ
け上昇させた後、メモリセル１からデータを読出すこと
により行なわれる。第１３図では、電源電圧Ｖｃｃでデ
ータを書込み、Ｖｃｃ＋ΔＶでデータの読出しを行なっ
ている。プリチャージ電位Ｖａは電源電圧Ｖｃｃの１／
２の値に設定されるので、ｍ１３図（ｂ）に示すように
なる。記憶ノード４は“０”のデータが書込まれる場合
を想定しているので、書込時にはＯｖであるが、第１３
図（Ｃ）に示すように、電源電圧の変動が容ｊ１６を介
しての結合により、はぼ変動分だけ上昇すると仮定する
。このとき、ビット線２．７はプリチャージ電位Ｖａと
ともに変わり、プリチャージ電位ｖａとほぼ同じレベル
になる。 次に、メモリセル１からのデータの読出動作を、第１４
６！１１を参照して説明する。第１４図（ａ）に示すよ
うに、時刻

【０においてプリチャージ信号φＰが低レベ
ルになると、信号線９とビット線２゜７が分離される。 そして、第１４図（ｂ）に示すように、時刻ｔ、におい
て、ワード線駆動信号Ｒｎが上昇すると、ＭＯＳトラン
ジスタ５が導通し、電位の高いビット線側から記憶ノー
ド４側に電流が流れ、ビット線２の電位が第１４図（Ｃ
）に示すように下降し、第１４図（ｄ）に示すように、
記憶ノード４側の電位が上昇する。時刻ｔ２において、
電位の変化がほぼなくなり、ビットｔｌｊＬ２゜７の読
出レベルが定まる。このときのビット線２゜７のレベル
は次の式によって計算される。 ＭＯＳトランジスタ５の導通前後でビット線２と記憶ノ
ード４との間で電荷の保存ロリが成立することを考える
と、 １／２・　（ｖｃｃ十ΔＶ）−ｃ、。 −（Ｃ＋ａ＋Ｃｓ）　　・ＶＢ。 ＶＢ　ｏ　−１／　（Ｃ＋　ａ　＋Ｃｓ　）　　◆（ｖ
ｃｃ＋ΔＶ）・Ｃ４ 十ΔＶ・Ｃ６ ・・・　（３） ［１／２・ 十ΔＶ伊ｃａｌ ・・・　（４） ビット線７側との電圧差Ｖｓｏは Ｖｇｏ−１／（Ｃ＋ａ＋Ｃｓ）　　　［１／２”（Ｖｃ
ｃ＋ΔＶ）−Ｃ，、＋Δｖ−ｃｓ］−１／２・　（Ｖｅ
ｃ＋ΔＶ）　　　　−（５）−−１／２・Ｃｇ　／　（
ＣＩ　　３　　＋ＣＧ　）　　・（Ｖｃｃ＋ΔＶ）　　
　　　　　　　　・・・　（６）したがって、ΔＶの大
きさだけ電圧差が小さくなり、■バンプ効果がある。 ■　固定レベルの場合（セルプレート電圧をＶｃｃ変動
に対して固定した場合） メモリセル１に“０”のデータが書込まれている場合は
、 １／２・　（ｖｃｃ＋ΔＶ）−Ｃ，。 ”　（ＣＩ　ａ　十Ｃｓ　）　”　Ｖａ　ｏ　　　　　
　−（７）Ｖａ　ｏ　＝　１／　（ＣＩ　ａ　十Ｃ６）
　　［ｉ／２　（Ｖｃｅ＋ΔＶ）・Ｃ＋ａ］　　　　　
・・・（８）Ｖｇ　ｏ　＝１／　（ＣＩ　ｓ　＋Ｃａ　
）　　［１／２　・（Ｖｃｃ＋ΔＶ）−ＣＩ　３］　−
１／２−（Ｖｃｃ＋ΔＶ）　　　　　　　・・・（９）
ｖｓｏ　＝　　１／２・Ｃｓ／　（ＣＩ　ｓ　＋Ｃ５）
（Ｖｃｃ＋ΔＶ）　　　　　　　　・・・　（１０）デ
ータ“０＃に対しては、電圧差を大きくする方向に動き
２、■バンブは逆効果となる。メモリセル１に１”デー
タが書込まれている場合は、１／２・　（ｖＣＣ＋Δｖ
）・Ｃ４３ ＋　（Ｖ　ｃ　ｃ　十ΔＶ）　Ｃ６ ＝（Ｃ＋ｚ＋Ｃ５）Ｖａ＋　　　　　−（１１）Ｖａ　
＋　”　１　／　（Ｃ＋　ａ　十Ｃ６）［１／２　（Ｖ
ｃ　ｃ＋ΔＶ’）　・ＣＩ　ａ＋（Ｖｃｃ十ΔＶ）　・
Ｃｓ　］　−（１２）Ｖｓ　＋　＝１／２　・Ｃｓ　／
　（ＣＩ　３　十〇ｓ　）　◆（Ｖｃｃ−ΔＶ）　　　
　　　−（１Ｂ）データ“１”に対して電圧差を小さく
する方向に働き、■バンブの効果がある。 ■　ｌ　／　２　Ｖ　ｃ　ｃレベルの場合この場合、セ
ルプレート電極の電圧レベルは１／２・Δｖしか変化し
ないので、メモリセル１の記憶ノード４のレベル変化も
１／２・ΔＶになる。 そして、上述の説明と同様にして計算すると、１／２・
　（ｖＣＣ＋Δｖ）◆Ｃ５３ ＋１／２・ΔＶ−Ｃ。 ＝　（ＣＩ　ｓ　＋ＣＧ　）　　・ＶＢ　ｏ　　　　−
（１４）ＶＢ　ｏ　＝１／　（ＣＩ　　ａ　＋Ｃｓ　）
　　［１／２　・（Ｖｃｃ＋Δ■）・ＣＩａ　＋１／２
◆Δｖ−ＣＦ、］　　　　　　　　　　・・・　（１５
）Ｖｓ　ｏ　＝１／　（ＣＩ　　ａ　＋Ｃｓ　）　　［
１／２　・（Ｖｃｃ＋ΔＶ）−Ｃ，、＋１／２− Δｖ−Ｃ６］　−１／２・　（ｖＣｃ十Δ■）・・・　
（１６） 一−１／２・Ｃ６／　（ＣＩ　　ｓ　＋Ｃｓ　）　　・
ｖｃｃ　　　　　　　　　　　　　　　・・・　（１７
）したがって、ΔＶの項は含まれないので、■バンプの
効果はない。 メモリセルに“１”のデータが書込まれている場合は、 １／２・（ｖＣＣ＋Δｖ）・Ｃ７゜ ＋（ｖｃＣ＋１／２◆Δｖ）◆Ｃ５ ”　（ＣＩ　ａ　十Ｃｓ　）’Ｖａ　＋　　　　　　−
（１８）ＶＢ　Ｈ−１／　（ＣＩ　ｓ　＋Ｃｓ　）［１
／　２　・（Ｖｃｃ十ΔＶ）　・ＣＩ　３　＋（Ｖｃｃ
＋　１　／　２　・ΔＶ）・ＣＧ　　　　　　　・・・
（１９）Ｖｓ　、−１／　（ＣＩ　ａ　＋Ｃｓ　）［１
／　２　・（Ｖｃｃ＋ΔＶ）◆Ｃ，，＋　（Ｖｃｃ＋１
／２・ΔＶ）・Ｃ６・・・　（２０） −１／２・Ｃ６／　（ＣＩ　　ｓ　＋ＣＧ）Ｖｃｃ　　
　　　　　　　　　　　　　　・・・　（２１）したが
って、ΔＶの項がないのでＶバンプの効果はない。 以上の結果をまとめると、第１５図に示すようになる。 以上の結果により、セルプレート電圧をＶｃｃあるいは
固定にした場合と、１／２・Ｖｃｃにした場合とで差の
あることがわかる。すなわち、セルプレート電圧をＶｃ
ｃあるいは固定にした場合は、Δ■によって１対のビッ
ト線間の電圧差、すなわちセンスアンプの入力電圧差が
変化するので、ΔＶによってメモリセルの続出マージン
を試験することができる。しかしながら、１／２・Ｖｃ
ｃの場合はΔ■によってセンスアンプの入力端子差を変
えることができないので、ΔＶによってメモリセルの続
出マージンを試験することはできない。 それゆえに、この発明の主たる目的は、■バンブチスト
を用いずにビット線の電圧を通常動作時とテスト時に変
えることによりセンスアンプの入力電圧差を小さくする
様にして短時間で動作マージンの少ないメモリセルをテ
ストできるような半導体記憶回路を提供することである
。 ［課題を解決するための手段］ この発明は１つの絶縁ゲート型電界効果トランジスタと
１つの容量とからなるメモリセルを複数含む半導体記憶
回路において、絶縁ゲート型電界効果トランジスタの一
方の電極に接続されたビット線に定電圧発生手段を接続
し、制御手段に含まれるテストモード検出回路がテスト
モードを検出したことに応答して、通常使用時に与えら
れる電圧よりも高い第１の電圧と、該第１の電圧よりも
低い第２の電圧を定電圧発生手段から発生する。 ［作用］ この発明にかかる半導体記憶回路は、テストモードを検
出したことに応答して、通常使用時に与えられる電圧よ
りも高い第１の電圧と、その電圧よりも低い第２の電圧
を定電圧発生手段から発生させてメモリセルトランジス
タの一方の電極に与えることにより、マージンの少ない
メモリセルの試験を短時間で行なう。 ［発明の実施例コ まず、この発明の実施例について説明する前に、この発
明の詳細な説明する。前述の第１２図において、ビット
線の電位が１／２Ｖｃｃの場合を考える。今、メモリセ
ル１に“０″のデータが記憶されているとすると、接続
点４のレベルはＯＶになっている。この状態でメモリセ
ル１が選択され、ワード線３のレベルが上昇すると、ト
ランジスタ５が導通し、メモリセルの内容がビット線２
に読出される。このとき、ビット！ｓ２の電圧は次のよ
うになる。すなわち、読出前後において、ビット線２と
メモリセル１の電荷量が変化しないので、次の第（２２
）式が成立つ。 １／２　・Ｖ（（−Ｃｔ３−Ｖ２　　（Ｃｒ　ａ　十Ｃ
ｓ　）・・・（２２） ここで、ｖ２は読出後のビット線２の電位であり、第（
２２）式より、次の第（２３）式で表わされる。 Ｖ２−１／２・ＶＣＣ ＸＣＩ　ａ　／　（Ｃｒ　＊　十Ｃ６）・・・　（２３
） 一方、ビット線７側の電位ｖ７は変化しないため、次の
第（２４）式のようになる。 Ｖ７ｍｌ／２Ｖｃｃ　　　　　　　　・・・（２，４）
センスアンプ５０の入力電位差Ｖ、。は、第（２５）式
で表わされる。 ■、。Ｉ−ＩＶ２−Ｖ？１ −１７２・ＶＣＣ ｘ（：、ｓ　／　（Ｃｒ　ａ　＋ｃ６）・・・（２５） 同様にして、メモリセル１が″１°データ（ＶＣＣボル
ト）を記憶しているときには、メモリセル続出後のビッ
ト線２と７との間の電位差Ｖｌｌは次の第（２６）式で
表わすようになる。 ＩＶ’ｓ　＋　　ｌ−１／２・ＶＣＣ ｘＣ，３／　（Ｃｒ　３　＋ｃ６） ・・・（２６） 次に、ビット線２の電位を１／２・ＶＣＣよりΔＶだけ
小さくした場合は、上述の計算と同様にして、次のよう
に表わすことができる。 Ｖｓｏ　　　ｌ＝１／２・ＶＣＣ ×Ｃ＋　ｓ　／　（Ｃ）　３　千Ｃ６）−ΔＶ−Ｃ１２
／　（Ｃｔ　ｓ　十Ｃｓ　）・・・（２７） ｌＶｓ＋　　　Ｉ−１／２・ＶＣＣ ×Ｃ＋　　ａ　／　（Ｃ１３＋　Ｃｓ　）＋ΔＶ　−（
、ｌ　　３　／　（Ｃｒ　　３　＋Ｃｆ、　）・・・　
（２８） また、ビット線２の電位を１／２・ＶＣＣよりΔＶだけ
大きくした場合は、同様にして、次の第（２９）式、第
（３０）式で表わされる。 １Ｖｓｏ　　　ｌ””１／２・ＶＣＣ ×ＣＩ　ｓ　／　（Ｃｒ　ａ　十Ｃ６）＋Δ■・Ｃｒ　
３／　（Ｃｒ　ａ　＋ｃ、、）・・・（２つ） Ｖｓ＋　　　Ｉ−１／２・ＶＣＣ ＸＣＩ　　３　／　（Ｃｒ　　ｓ　＋、Ｃｓ　）−ΔＶ
−Ｃ＋　　ｓ　／　（Ｃ＋　　ｓ　　＋Ｃａ　）・・・
　（３０） 上述の第（２５）式および第（２６）式と、第（２７）
式〜第（３０）式を比べると、第（２７）式および第（
３０）式がビット線２の電位が１／２・ＶＣＣのときに
比べてセンスアンプ５０との入力電圧差が小さくなって
いることがわかる。 すなわち、ビット線２の電位を１／２・ＶＣＣより小さ
くすると、“０″データの続出時のビット線２の電位を
１／２・ＶＣＣよりも大きくすると、“１”データの読
出時のセンスアンプ入力電圧差が小さくなるということ
が示される。すなわち、このことを利用して、動作マー
ジンの少ないメモリセルのテストを簡ｉＢにすることが
できる。 以下、実施例について詳細に説明する。 第１図はこの発明の一実施例の電気回路図である。 まず、第１図を参照して、この発明の一実施例の構成に
ついて説明する。この実施例では２つの回路１００，２
００を含み、回路１００は、メモリセル１のデータ″０
“の動作マージンをチエツクするために設けられている
。この回路１００の入力端子】０１には、ＤＲＡＭの任
意の外部入力信号（だとえばてτＩ信号）が与えられる
。なお、外部人力信号としては、たとえばＩ１０信号を
与えるようにしてもよい。電圧検出回路１２０は複数の
ｎチャネルＭＯＳトランジスタＮｌ、Ｎ２・・・Ｎｎが
直列接続されて構成されていて、それぞれのトランジス
タのドレインとゲート電極とが接続されている。最終段
のｎチャネルＭＯＳ）ランジスタＮｎのソースは比較的
高い抵抗値を有する抵抗１０３によって接地される。ｎ
チャネルＭＯＳトランジスタＮｎと抵抗素子１０３の接
続点であるノード１０２には、ｐチャネルＭＯＳ）−ラ
ンジスタ１０４のソースとｐチャネルＭＯＳトランジス
タ１０７のゲート電極とｎチャネルＭＯＳトランジスタ
１０５のゲート電極が接続されている。 ｐチャネルＭＯＳ）ランジスタ１０７とｎチャネルＭＯ
Ｓトランジスタ１０５は？ｌｉ源端子１６と接地との間
に直列接続され、インバータ回路を構成している。なお
前述のｐチャネルＭＯＳトランジスタ１０４のドレイン
は電源端子１６に接続され、そのゲート電極はｐチャネ
ルＭＯＳトランジスタ１０７とｎチャネルＭＯＳ）ラン
ジスタ１０５によって構成されるインバータ回路の出力
点であるノード１０６に接続される。 さらに、ノード１０６には、ｐチャネルＭＯＳトランジ
スタ１１０のゲート電極とｎチャネルＭｏＳトランジス
タ１０８のゲート電極とが接続される。ｐチャネルＭＯ
Ｓ）ランジスタ１１０とｎチャネルＭＯＳトランジスタ
１０８は電源端子１６と接地間に直列接続され、インバ
ータ回路を構成している。このインバータ回路の出力点
であるノード１０９にはｎチャネルＭＯＳ）ランジスタ
１１１のゲート電極が接続される。このｎチャネルＭＯ
Ｓ）ランジスタ１１１のドレインはビット線電圧供給線
９に接続され、ソースは接続点１１６に接続される。ビ
ット線電圧供給ｔ１９は電源端子１６と接地間に接続さ
れた定電圧回路を構成する抵抗１１２，１１４と１１５
．１１７との接続点に接続されている。 一方、回路２００は、メモリセルのデータ“１”の動作
マージンを試験するために設けらている。 回路２００に含まれる電圧検出回路２２０は前述の電圧
検出回路１２０と同様にして構成され、複数のｎチャネ
ルＭＯＳトランジスタＮ、’　、Ｎ２・・・Ｎｎ’　と
抵抗素子２０３とｐチャネルＭＯＳトランジスタ２０４
，２０７とｎチャネルＭＯＳトランジスタ２０５とを含
む。そして、ｐチャネルＭＯＳトランジスタ２０７とｎ
チャネルＭＯＳトランジスタ２０５とが電源端子１６と
接地間に接続され、これらによってインバータ回路が構
成されている。このインバータ回路の出力端であるノー
ド２０６はｐチャネルＭＯＳトランジスタ２１１のゲー
ト電極に接続され、このｐチャネルＭＯＳトランジスタ
２１１のソースは接続点１１３に接続され、ドレインは
ビット線電圧供給線９に接続されている。 次に、第１図に示した電気回路の動作について説明する
。今、ＭＯＳトランジスタのしきい値電圧（ＶＴＩＩ）
を０．５Ｖ、！−して、Ｎ−ｍ１３とすると、入力端子
１０１とノード１０２との間に０゜５ＶＸ１３−６．５
Ｖ以上の電圧を印加しなければ、これらのｎチャネルＭ
ＯＳトランジスタＮｌ。 Ｎ２・・・Ｎｎが導通しない。ＤＲＡＭの人力信号の′
Ｈ”レベル側のレベルの最大値は６，５ｖと規定されて
おり、通常の動作において、ノード１０２は抵抗素子１
０３によらて接地されていて、″Ｌ１レベルになってい
る。このために、ｐチャネルＭＯＳ）ランジスタ１０７
が導通し、ノード１０６は′Ｈ°レベルになって、ｎチ
ャネルＭＯＳトランジスタ１０８が導通し、ノード１０
９は′Ｌ”レベルになる。このために、ｎチャネルＭＯ
Ｓ）ランジスタ１１１は非導通になり、ビット線電圧は
１／２・Ｖｃｃになっている。 次に、入力端子１０１の電圧を、６．５Ｖ以上、たとえ
ばＩＯＶに設定すると、ノード１０２には、はぼ１０Ｖ
−６，５Ｖ−３，５ｖの電圧が生シル。 このために、ｎチャネルＭＯＳトランジスタ１０５′が
導通し、ノード１０６のレベルは“Ｌ”レベルになる。 これによってｐチャネルＭＯＳトランジスタ１０４が導
通し、ノード１０２は電源電圧Ｖｃｃのレベルまで引上
げられ、ｐチャネルＭＯＳトランジスタ１０７が非導通
になって、ｎチャネルＭＯＳトランジスタ１０５が導通
する。それによって、ノード１０６が完全な１１　Ｉ、
　ＩＩレベルになり、ｐチャネルＭＯＳ）ランジスタ１
１０が導通し、ｎチャネルＭＯＳトランジスタ１０８が
非導通になって、ノード１０９が電源電圧Ｖｃｃのレベ
ルになる。さらに、ｎチャネルＭＯＳ）ランジスタ１１
１が導通し、抵抗１１４は低消費電力化のために比較的
高い値に設定されておりかつｎチャネルＭＯＳ）ランジ
スタ１１１の導通抵抗が低く設定されていることによっ
て、ビット線電圧供給線９と接続点１１６との間の電圧
降下がほとんどＯｖに°なり、ビット線電圧は１／２・
ＶＣＣより小さな値になる。 すなわち、メモリセル１のｍ０１のデータに対する動作
マージンの試験が可能となる。このテストのための端子
が設けられていれば、上述のようなことは不要であるが
、高密度実装が必要とされるＤＲＡＭでは、できる限り
端子数を減らすことが必要であり、通常はテスト端子が
設けられていない。したがって、この発明の実施例に従
えば、テスト端子を設置夕ることなく、テストが可能と
なる。 なお、ττ丁大入力信号テストの期間中にパルス状に加
わりその電圧がＯｖになる場合もあるが、この場合でも
ｐチャネルＭＯＳトランジスタ１０４によってノード１
０２のレベルは電源電圧ＶｃＣのレベルに保たれるので
、所望のテストが可能となる。 逆に、このテスト状態から抜は出るためには、電源電圧
を一旦Ｏｖに低下させればよい。これによって、ノード
１０２のレベルが接地レベルになり、次に通常の動作を
行なうことができる。 なお、電圧検出回路２２０の入力端子２０１に外部から
通常動作範囲以上の電圧でＷ人力信号を与えると、ｎチ
ャネルＭＯＳ）ランジスタＮ。 Ｎ２　−Ｎｎ’が導通し、ノード２０２が“Ｈ”レベル
となるが、このＨ”レベル信号がｐチャネルＭＯＳトラ
ンジスタ２０７とｎチャネルＭＯＳトランジスタ２０５
によって反転され、ノード２０６は“Ｌ”レベルとなる
。このために、ｐチャネルＭＯＳ）ランジスタ２１１が
導通し、ビット線電圧が１７２◆ＶＣＣよりも大きく設
定される。この実施例ではビット線電圧が３種類になる
が、この値は３１１類に限定されず、テスト信号を増や
すことにより、任意の種類の電圧を与えてもよい。すな
わち、性能評価をする様な場合である。 第２図はこの発明の他の実施例を示す概略ブロック図で
ある。この第２図に示した実施例は、入力のタイミング
条件に応答してビット線電圧を発生するものである。こ
のために、タイミング検出回路３１が設けられ、このタ
イミング検出回路３１にはｉτ１τ号とＣＡＳ信号とＷ
信号とが与えられる。タイミング検出回路３１はＴＴＴ
信号が′Ｌ”レベルに立上がるときに、でＡＳ信号と可
信号とが°Ｌ°レベルであればテスト信号Ｔを切換信号
発生回路３２に与える。切換信号発生回路３２にはアド
レス信号Ａｏが与えられている。切換信号発生回路３２
はテスト信号Ｔとアドレス信号Ａ、とに応答して、ビッ
ト線電圧発生回路３３から出力されるビット線電圧を切
換える。 第３図は第２図に示したタイミング検出回路の回路図で
あり、第４図は第２図に示した切換信号発生回路を示す
回路図であり、第５図はビット線電圧発生回路を示す回
路図である。 次に、第３図ないし第５図を参照して、この発明の他の
実施例のより具体的な構成について説明する。第３図を
参照して、ＣＡＳ信号はインバータ３１１に与えられて
反転され、その出力は３人力ＡＮＤゲート３１３の１つ
の入力端に与えられるとともに、ｎチャネルＭＯＳトラ
ンジスタ３１６のドレインに与えられる。Ｗ信号はイン
バータ３１２に与えられて反転されてＡＮＤゲート３１
３に入力されるとともに、ｎチャネルＭＯＳ）ランジス
タ３１７のドレインに与えられる。 ＮＴＴ信号はインバータ３１４に与えられて反転され、
ワンショットパルス発生回路３１５に与えられる０ワン
ショットパルス発生回路３１５はｉτＩ信号の立下がり
のタイミングにおいてワンショットパルスを発生してＡ
ＮＤゲート３１３に与える。ＡＮＤゲート３１３の出力
はｎチャネルＭＯＳトランジスタ３１６．３１７のそれ
ぞれのゲートに与えられる。ｎチャネルＭＯＳトランジ
スタ３１６のソースはインバータ３１８と３１９とから
なるラッチ回路の入力に接続され、ｎチャネルＭＯＳ）
ランジスタ３１７のソースはインバータ３２０と３２１
とからなるラッチ回路の入力に接続される。各ラッチ回
路の出力はＡＮＤゲート３２２に人力され、ＡＮＤゲー
ト３２２の出力からテスト信号Ｔが出力される。 次に、第４図を参照して、切換信号発生回路３２の構成
について説明する。テスト信号Ｔはワンショットパルス
発生回路３２４とＡＮＤゲート３３０の一方入力端に与
えられるとともに、インバータ３２７で反転されてＯＲ
ゲート３２９の一方入力端に与えられる。ワンショット
パルス発生回路３２４はテスト信号Ｔに応答してワンシ
ョットパルスを発生し、ｎチャネルＭＯＳ）ランジスタ
３２３のゲートに与える。ｎチャネルＭＯＳ）ランジス
タ３２３のドレインにはアドレス信号Ａ０が与えられる
。ｎチャネルＭＯＳ）ランジスタ３２３のソースはイン
バータ３２５と３２６とからなるラッチ回路の入力端に
接続され、ラッチ回路の出力はインバータ３２８によっ
て反転され、ＯＲゲート３２９の他方入力端とＡＮＤゲ
ート３３０の他方入力端に与えられる。ＯＲゲート３２
９はその出力端から■＾倍信号出力し、ＡＮＤゲート３
３０はその出力端からｖａ倍信号出力する。 次に、第５図を参照して、ビットｍ電圧発生回路３３に
ついて説明する。ビット線電圧発生回路３３はｎチャネ
ルＭＯＳトランジスタ２１１とｎチャネルＭＯＳトラン
ジスタ１１１と抵抗１１２゜１１４と１１５，１１７と
から構成される。ｎチャネルＭＯＳトランジスタ２１１
とｎチャネルＭＯＳトランジスタ１１１は接続点１１３
と１１６との間に直列接続され、切換信号発生回路３２
から出力された■＾倍信号ｐチャネルＭＯ３）ランジス
タ２１１のゲートに与えられ、ｖ［１信号はｎチャネル
ＭＯＳトランジスタ１１１のゲートに与えられる。さら
に、電源と接地間には、抵抗１１２とｐチャネルＭＯ３
）ランジスタ２１１とｎチャネルＭＯＳトランジスタ１
１１と抵抗１１７が直列接続され、ｎチャネルＭＯＳト
ランジスタ２１１とｎチャネルＭＯＳトランジスタ１１
１に対して、並列に抵抗１１４と１１５とが直列接続さ
れる。抵抗１１４と１１５との接続点からビット線電圧
が出力される。 第６図は第３図に示したタイミング検出回路の動作を説
明するためのタイミング図である。 次に、第３図ないし第６図を参照して、この発明の他の
実施例の動作について説明する。電源投入時には、タイ
ミング検出回路３５のインバータ３１８と３１９および
３２０と３２１から構成されるラッチ回路のそれぞれの
出力は自動的に′Ｌ”レベルとなるように設定されてい
る。したがって、これらのラッチ回路の出力を入力とす
るＡＮＤゲー）３２２の出力は“Ｌ″レベルなっている
。 この状態はラッチ回路により保持されるため、通常の動
作状態では、テスト信号Ｔはａｌ　Ｌ　ＩＩレベルにな
っている。 この状態からＲＡＳ信号の立下がり時にＣＡＳ信号とＷ
信号とが“Ｌ”レベルになるとテスト状態に移る。すな
わち、第６図（ａ）に示すように、ＲＡＳ信号が立下が
ると、インバータ３１４によってＴＴＴ信号が反転され
、ワンショットパルス発生回路３１５は第６図（ｄ）に
示すようなワンショットのパルス信号を発生してＡＮＤ
ゲート３１３に与える。このとき、第６図（ｂ）、　　
（Ｃ）に示すように、ＣＡＳ信号とＷ信号がそれぞれｍ
　Ｌ　ＩＩになっていれば、それぞれの信号がインバー
タ３１１，３１２によって反転され、ＡＮＤゲート３１
３が開かれる。その結果、ワンショットパルスはｎチャ
ネルＭＯＳ）ランジスタ３１６゜３１７に与えられ、こ
れらのｎチャネルＭＯＳトランジスタ３１６．３１７が
導通する。 ｎチャネルＭＯＳトランジスタ３１６，３１７が導通し
たことによって、′″Ｌ”レベルに立下がっているＣＡ
Ｓ信号とＷ信号がそれぞれインバータ３１８と３１９と
からなるラッチ回路およびインバータ３２０と３２１と
からなるラッチ回路に与えられる。その結果、各ラッチ
回路の出力が反転し、ｍ　Ｈｓレベル信号がＡＮＤゲー
ト３２２に与えられる。したがって、ＡＮＤゲート３２
２の出力であるテスト信号Ｔが′Ｈ”レベルとなり、テ
スト状態に入る。その後、ＲＡＳ信号とで７１信号とＷ
信号のタイミング条件は通常条件となるため、上述の条
件が満たされず、ｎチャネルＭＯＳトランジスタ３１６
．３１７が導通しないため、ラッチ回路が反転せず、テ
スト信号Ｔのレベルは′Ｈ°レベルに保持され、テスト
状態が続くことになる。 上述のごとく、テスト信号Ｔが“Ｈ“レベルになると、
第４図に示した切換信号発生回路３２のワンショットパ
ルス発生回路３２４からワンショットパルスが発生され
、ｎチャネルＭＯＳ）ランジスタ３２３が導通する。そ
の結果、アドレス信号Ａ。がインバータ３２５と３２６
とからなるラッチ回路に与えられる。アドレス信号Ａ０
が“Ｌ。 レベルのときには、ラッチ回路の出力は“Ｈ“レベルに
なり、インバータ３２．８の出力が″Ｌ１レベルになる
。′Ｈ”レベルのテスト信号Ｔはインバータ３２７によ
って反転されてＯＲゲート３２９に与えられており、イ
ンバータ３２８の出力も“Ｌ”レベルであるため、ＯＲ
ゲート３２９は″Ｌ＃レベルのｖＡ倍信号出力し、ＡＮ
Ｄゲート３３０も“Ｌ”レベルのＶａ信９を出力する。 ′Ｌ″レベルのＶ＾倍信号第５図に示したビット線電圧
発生回路３３のｎチャネルＭＯＳトランジスタ２１１の
ゲートに与−えられ、ｖも信号はｎチャネルＭＯＳトラ
ンジスタ１１１のゲートに与えられる。応じて、ｎチャ
ネルＭＯＳトランジスタ２１１は導通し、ｎチャネルＭ
ＯＳ）ランジスタ１１１は非導通になる。その−結果、
１／２・ＶＣＣよりも低いビット線電圧が出力される。 もし、アドレス信号へ〇が″Ｈルベルになると、ラッチ
回路の出力は“Ｌ”レベルとなり、インバータ３２８の
出力は°Ｈ”レベルとなるため、ＯＲゲート３２９の出
力であるＶＡ倍信号′Ｈ”レベルとなり、ＡＮＤゲート
３３０の出力であるｖ［１信号も“Ｈ”　レベルとなる
。その結果、ピッ）！１！圧発生回路３３のｐチャネル
ＭＯ８）ランジスタ、２１１が非導通となり、ｎチャネ
ルＭＯＳトランジスタ１１１が導通するため、ビット！
１ｌＴｓ圧は１／２・ＶＣｅよりも大きくなる。 なお、通常動作時においては、テスト信号Ｔは“Ｌ“レ
ベルになっているため、Ｖ＾倍信号“Ｈ２レベルとな″
す、ｖ６信号は″Ｌ０レベルになっているため、ｐチャ
ネルＭＯ８）ランジスタ２１１およびｎチャネルＭＯＳ
）ランジスタ１１１はそれぞれ導通せず、抵抗１１２．
１１４と１１５゜１１７とによって分圧された１／２・
Ｖｃｃの電圧が出力されることになる。 上述のごとく、入力条件により、次の表に示す第７図は
この発明のその他の実施例を示す概略ブロック図である
。この第７図に示した実施例は、高電圧検出回路３４と
タイミング検出回路３５とを組合わせてテスト状態を設
定するものである。 すなわち高電圧検出回路３４はＣＡＳ信号として高電圧
が与えられたことを検出し、その検出出力およびタイミ
ング検出回路３５が前述の第２図に示した実施例と同様
にして、ＲＡＳ信号の立下がり時にＣＡＳ信号と″Ｖ信
号が１１１．　ＩＩであることを検出したことに応答し
てテスト信号Ｔを発生する。 切換信号発生回路３２とビット線電圧発生回路３３は前
述の第２図に示した実施例と同じである。 第８図は第７図に示した高電圧検出回路の回路図であり
、第９図はタイミング検出回路の回路図である。 次に第８図および第９図を参照して、この発明のその他
の実施例のより具体的な構成について説明する。高電圧
検出回路３４は前述の第１図と同様にして、ｎチャネル
ＭＯＳトランジスタＮ、。 Ｎ２　”・Ｎｎ　、１０５．　１０８と、ｐチャネルＭ
ＯＳトランジスタ１０４，１０７，１１０と、抵抗１０
３とを含む。タイミング検出回路３５は第９図に示すよ
うに、ＡＮＤゲート３２２の出力と高電圧検出回路３４
からの検出信号Ｃ２の入力されるＡＮＤゲート３２３が
設けられた以外は前述の第３図と同様にして構成される
。 次に、この発明のその他の実施例の動作について説明す
る。第８図を参照して、高電圧発生回路３４はで１１信
号として高電圧が印加されていない状態、たとえばＣＡ
Ｓ信号が６．５ｖ以下であれば、第１図の説明と同様に
して、ｐチャネルＭＯＳ）ランジスタ１０７が導通し、
“Ｈ°レベル信号がｎチャネルＭＯＳトラ“ンジスタ１
０８に与えられる。それによって、ｎチャネルＭＯＳト
ランジスタ１０８が導通し、出力信号Ｃ２は“Ｌ″レベ
ルなる。 ＣＡＳ信号として６．５Ｖ以上、たとえば１０Ｖの電圧
が与えられると、ノード１０２には、３゜５Ｖの電圧が
生じ、ｎチャネルＭＯＳトランジスタ１０５が導通し、
ノード１０６が“Ｌ”レベルになる。その結果、ｐチャ
ネルＭＯＳ）ランジスタ１０４が導通し、ノード１０２
は電源電圧ＶｃＣのレベルまで引上げられ、ｐチャネル
ＭＯＳ）ランジスタ１０７が非導通になって、ｎチャネ
ルＭＯＳ）ランジスタ１０５が導通する。それによって
、ノード１０６が完全な“Ｌ”レベルになり、ｐチャネ
ルＭＯＳ）ランジスタ１１０が導通し、ｎチャネルＭＯ
Ｓトランジスタ１０８が非導通になって、ノード１０９
が′Ｈ”レベルになる。したがって、高電圧検出回路３
４から“Ｈ“レベルの検出信号Ｃ２がタイミング検出回
路３５に含まれるＡＮＤゲート３２３に与えられる。ま
た、タイミング検出回路３５は前述の第３図の説明と同
様にして、ＮＴＴ信号の立下がり時にでＡＳ信号とＷ信
号が“Ｌ”レベルであれば、ＡＮＤゲート３２２の出力
から“Ｈ”レベル信号をＡＮＤゲート３２３に与える。 その結果、ＡＮＤゲート３２３から“Ｈ”レベルのテス
ト信号Ｔが切換信号発生回路３２に与えられる。切換信
号発生回路３２はアドレス信号Ａ０に応じて、前述の第
３図の説明と同様にして、ビット線電圧発生回路３３か
らビット線電圧を発生させる。

【発明の効果】

以上のように、この発明によれば、テストモードを検出
したことに応答して、通常の使用時に与えられる電圧よ
りも高い第１の電圧とそれよりも低い第２の電圧とをメ
モリセルトランジスタの一方の電極に与えるようにした
ので、マージンの少ないメモリセルの試験を短時間で行
なうことができる。なお、前述のごとく、これらの電圧
は上下１種類ずつではなく、テスト信号を増せば任意の
種類に設定できることはもちろんでる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気回路図である。第２
図はこの発明の他の実施例を示す概略ブロック図である
。第３図は第２図に示したタイミング検出回路の回路図
である。第４図は第２図に示した切換信号発生回路を示
す回路図である。第５図は第２図に示したビット線電圧
発生回路を示す回路図である。′Ｒ４６図はこの発明の
他の実施例の動作を説明するためのタイミング図である
。第７図はこの発明のその他の実施例を示す概略ブロッ
ク図である。第８図は第７図に示した高電圧検出回路の
回路図である。第９はｍ７図に示したタイミング検出回
路の回路図である。第１０図は従来のＤＲＡＭの続出部
の全体の構成を示す概略ブロック図である。第１１図は
第１０図に示したメモリセルアレイの構成の概略を示す
図である。第１２図は第１１図に示したビット線対のう
ちの１対のビット線の詳細な構成を示す電気回路図であ
る。第１３図および第１４図はテスト時に関係する各ノ
ードの電圧波形図である。第１５図は、種々の電極のレ
ベルを示す図である。 図において、１はメモリセル、２，７はビット線、３は
ワード線、５はトランスファゲート、６は容量、８はセ
ルプレート電圧供給線、１７．１８は抵抗、３１．３５
はタイミング検出回路、３２は切換信号発生回路、３３
はビット線電圧発生回路、３４は高電圧検出回路、１２
０．２２０は電圧検出回路、１０１，２０１は入力端子
、Ｎ１゜Ｎ２”’Ｎｏ＋　Ｎｒ　　＊　Ｎ２　　”’Ｎ
、　　、１０’５ｔ１０８．１１１，２０５，３１６，
３１７．３２３はｎチャネルＭＯＳトランジスタ、１０
４．．１０７．１１０．２０４ｊ２０７，２１１はｐチ
ャネルＭＯ８）ランジスタ、３１１，３１２，３１４．
３１８ないし３２１．３２５ないし３２８はインバータ
、３１３，３２２，３３０，３３１はＡＮＤゲート、３
１５．３２４はワンショットパルス発生回路、３２９は
ＯＲゲートを示す。

Claims (1)

1. 【特許請求の範囲】 １つの絶縁ゲート型電界効果トランジスタと、１つの容
   量とからなるメモリセルを複数含む半導体記憶回路にお
   いて、 前記絶縁ゲート型電界効果トランジスタの一方の電極が
   接続されたビット線に電圧を与える定電圧発生手段、お
   よび テストモード検出回路を含み、該テストモード検出回路
   がテストモードを検出したことに応答して、通常使用時
   に与えられる電圧よりも高い少なくとも１つの第１の電
   圧と、該第１の電圧よりも低い少なくとも１つの第２の
   電圧を前記定電圧発生手段から発生させる制御手段を備
   えた、半導体記憶回路。