JP4997316B2 - 半導体メモリ装置 - Google Patents

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Description

この発明は、半導体メモリ装置に係り、特に、メモリセルに記憶されたデータを読み出す読出し動作のマージンを増加させて素子の信頼性を向上させることが可能な半導体メモリ装置に関する。
素子の高集積化に伴って、メモリセルの面積が減少することにより、メモリセルがデータを記憶することにおいて、いろいろの問題点が発生している。
例えば、ＤＲＡＭの場合、メモリセルが一つのトランジスタと一つのキャパシタからなり、キャパシタに電荷を充電又は放電する方法によりメモリセルにデータを記憶する。このような場合、素子の集積度を高めるためにキャパシタの大きさを減らすほど、キャパシタに記憶された電荷の放電時間が短くなるので、データを長時間保持することが難しくなる。
図１は、一般的な半導体メモリ装置において、メモリセルに記憶されたデータの読出し動作を説明するための回路図である。
図１を参照すると、メモリセルアレイ１００は、複数のワード線ＷＬ０〜ＷＬｎ−１、複数のビット線ＢＬ１〜ＢＬｎ及び反転ビット線ＢＬ１＃〜ＢＬｎ＃からなる。ワード線ＷＬ０〜ＷＬｎ−１には横方向のメモリセルの各ゲートが共通に連結され、ビット線ＢＬ１〜ＢＬｎと反転ビット線ＢＬ１＃〜ＢＬｎ＃には列方向のメモリセルの各ドレインが共通に連結される。
具体的に例を挙げると、動的半導体メモリ装置では、メモリセルのうち、ビット線ＢＬ１〜ＢＬｎに連結されるトルーセル(true cell)Ｃ１〜Ｃｎと、反転ビット線ＢＬ１＃〜Ｂｌｎ＃に連結されるコンプリメントセルＣ＃１〜Ｃ＃ｎとがジグザグ状に配置される。すなわち、メモリセルアレイは、ビット線ＢＬ１〜ＢＬｎと反転ビット線ＢＬ１＃〜ＢＬｎ＃とが交互に配列され、ワード線ＷＬ０〜ＷＬｎ−１がビット線ＢＬ１〜ＢＬｎと直交する方向に配列され、メモリセルＣ１〜Ｃｎ、Ｃ＃１〜Ｃ＃ｎは、マトリックス状のライン配列に全て配置されるのではなく、ジグザグ状に配列される。
一方、ビット線ＢＬ１と、それに対応する反転ビット線ＢＬ１＃は、センスアンプ１２０−１の入力端子にそれぞれ接続される。このようなセンスアンプは、ビット線の数だけ設けられる。
このような状態で、アドレスＡ０〜Ａｋが入力されると、ロウデコーダ１１０は、入力されたアドレスをデコードして１本のワード線を選択し、カラムデコーダ１３０は、特定のビット線（又は、反転ビット線）を選択する。例えば、アドレスＡ０〜Ａｋが入力されて第１ワード線（例えば、ＷＬ０）と第１ビット線ＢＬ１が選択されると、センスアンプ１２−１は、反転ビット線ＢＬ＃１を介して入力される基準電圧（例えば、Ｖｃｃ／２）と、ビット線ＢＬ１を介して入力されるトルーセルＣ１のキャパシタの充電状態を比較し、トルーセルＣ１〜Ｃｎに記憶されたデータをそれぞれ読み出す。読み出されたデータはデータ出力ピンを介して外部に出力される。
この際、メモリセルのキャパシタに電荷が充電されず、「０」というデータが記憶された場合には、放電される電荷がないので、「０」というデータを安定に保つことができる。また、リフレッシュ動作又は読出し動作の際に、電位０Ｖのビット線（例えば、ＢＬ１）とＶｃｃ／２の反転ビット線（例えば、ＢＬ１＃）との電位差が明確に区分されるので、読出し誤りが殆ど発生しない。ところが、メモリセルのキャパシタに電荷が充電されて「１」というデータが記憶された場合には、時間が立つにつれて充電電荷が放電されるため、「１」というデータを安定に維持することができない。したがって、リフレッシュ又は読出し動作の際に、センスアンプ（例えば、１２０−１）は、放電によって電位がＶｃｃより低い（ａ＋Ｖｃｃ／２）程度のビット線ＢＬ１とＶｃｃ／２の反転ビット線ＢＬ１＃との電位差ａを比較しなければならないが、電位差ａが大きくなければ、読出し誤りが発生するおそれがある。
しかも、集積度が増加してキャパシタの静電容量が減少すると、データ保存特性を向上させるために、リフレッシュ周期が短くならなければならないので、電流消耗及び不良率が増加するという問題点が生じる。
特開平５−２６６６７０号公報 特開平９−１２０７００号公報 特表２００１−８４７６０号公報 特開２００２−１８４１８１号公報 特表２００２−２８８９８１号公報
したがって、この発明は、そのような問題点を解決するためのもので、その目的は、ワード線を選択し、メモリセルが記憶されたデータを読み出す過程で選択されたワード線と隣接したワードとを同時に選択し、あるいは２本のビット線（又は、反転ビット線）をセンスアンプの入力端に同時に連結してセンスアンプの両入力端の電圧差を増加させることにより、読出しマージンを増加させて読出し動作の正確度を高め、素子動作の信頼性を向上させることが可能な半導体メモリ装置を提供することにある。
上記目的を達成するために、この発明の半導体メモリ装置は、メモリセルが連結された複数のワード線及び複数のビット線を含むメモリセルアレイと、アドレス信号に応じてワード線選択信号を生成し、そのワード線選択信号に従って複数のワード線の中から互いに隣接した２本のワード線を同時に選択するロウデコーダと、複数のビット線の中から各所望の１本を選択するためのカラムデコーダと、ロウデコーダ及びカラムデコーダによって選択された各メモリセルにそれぞれ記憶されたデータを読み取るための複数のセンスアンプとを備えて、半導体メモリ装置を構成する。
前記において、ロウデコーダは、互いに隣接した２本のワード線が同時に選択されるように、アドレス信号のうち最下位ビットを除いた残りのアドレス信号ビットのみをデコードしてワード線選択信号を生成する。このようなロウデコーダは、ワード線選択信号をワード線数の半分に相当する数だけ生成し、１つのワード線選択信号で互いに隣接している２本のワード線を同時に選択する。
また、ロウデコーダは、アドレス信号を反転させるための複数のインバータ、及び最下位アドレス信号ビットが入力される入力端に接地電圧が代わりに印加され、アドレス信号と反転アドレス信号とを組み合わせてワード線選択信号を生成する複数のＮＯＲゲートで構成し、互いに隣接する２本のワード線が同時に選択されるようにワード線選択信号を２つずつイネーブルさせるために、最下位アドレスビットをドントケア(Don't care)処理することもできる。この際、制御信号に応じて最下位アドレスビット及び接地電圧のいずれか一つを選択的にＮＯＲゲートの入力端にスイッチングするスイッチング手段を最下位アドレスビットが入力されるＮＯＲゲートの入力端にさらに備え、最下位アドレス信号が入力されると、１本のワード線のみを選択し、接地電圧が入力されると、２本のワード線を同時に選択する構成とすることもできる。
また、ロウデコーダは、アドレス信号を反転させるための複数のインバータ、及び最下位アドレス信号ビットが入力される入力端に電源電圧が代わりに印加され、アドレス信号と反転アドレス信号とを組み合わせてワード線選択信号を生成する複数のＮＡＮＤゲートで構成し、互いに隣接する２本のワード線が同時に選択されるようにワード線選択信号を２つずつイネーブルさせるために最下位アドレスビットをドントケア処理することもできる。この際、制御信号に応じて最下位アドレスビット及び電源電圧のいずれか一つを選択的にＮＡＮＤゲートの入力端に切り換え供給するスイッチング手段を最下位アドレスビットの入力されるＮＡＮＤゲートの入力端にさらに備え、最下位アドレスビット信号が入力されると、１本のワード線のみを選択し、電源電圧が入力されると、２本のワード線を同時に選択する構成とすることもできる。
前記において、互いに隣接した２本のワード線のうちいずれか１本は、ビット線に連結されたトルーセルが連結されたワード線であり、他の１本は、反転ビット線に連結されたコンプリメントセルが連結されたワード線である。この際、トルーセルは、ビット線によってセンスアンプの第１入力端に接続され、コンプリメントセルは、反転ビット線によってセンスアンプの第２入力端に接続されており、記憶されたデータが読み出される。
また、互いに隣接した２本のワード線は、ビット線に連結されたトルーセルのみが連結されたワード線、あるいは反転ビット線に連結されたコンプリメントセルのみが連結されたワード線である。この際、トルーセル又はコンプリメントセルは、センスアンプの第１入力端に接続され、センスアンプの第２入力端には、基準電圧が印加されており、記憶されたデータが読み出される。
この発明の他の実施例に係る半導体メモリ装置は、メモリセルが連結された複数のワード線、複数のビット線及び複数の反転ビット線を含むメモリセルアレイと、複数のワード線のいずれか１本を選択するロウデコーダと、アドレス信号に応じてビット線選択信号を生成し、そのビット線選択信号に従って複数のビット線のうち互いに隣接した２本のビット線を同時に選択し、あるいは複数の反転ビット線のうち互いに隣接した２本の反転ビット線を同時に選択するカラムデコーダと、ロウデコーダ及びカラムデコーダによって選択された各メモリセルにそれぞれ記憶されたデータを読み取るための複数のセンスアンプとを備えてなり、互いに隣接した２本のビット線または互いに隣接した２本の反転ビット線が同時に選択され、選択された２本のビット線を介して二つのメモリセルがセンスアンプの第１入力端に同時に並列連結されて第２入力端に基準電圧が印加され、データが読み出されるように、構成される。
前記において、カラムデコーダは、互いに隣接した２本のビット線又は互いに隣接した２本の反転ビット線が同時に選択されるように、アドレス信号のうち最下位アドレスビットを除いた残りのアドレス信号ビットのみをデコードしてビット線選択信号を生成する。
上述したように、この発明は、ワード線を選択して、メモリセルに記憶されたデータを読み出す過程で、選択されたワード線と隣接したワード線とを同時に選択し、あるいは２本のビット線（又は、反転ビット線）をセンスアンプの入力端に同時に連結させてセンスアンプの両入力端の電圧差を増加させることにより、読出しマージンを増加させて、読出し動作の正確度を高め、素子動作の信頼性を向上させることができる。
また、この発明の一実施例では、カラムデコーダが、ビット線選択信号をビット線数の半分に相当する数だけ生成し、１つのビット線選択信号で互いに隣接している２本のビット線を同時に選択することができる。
また、他の実施例では、カラムデコーダが、アドレス信号を反転させるための複数のインバータ、及び最下位アドレスビットが入力される入力端に接地電圧が代わりに印加され、アドレス信号と反転されたアドレス信号とを組み合わせてビット線選択信号を生成する複数のＮＯＲゲートで構成され、互いに隣接する２本のビット線が同時に選択されるようにビット線選択信号を２つずつイネーブルさせるために最下位アドレスビットをドントケア処理することもできる。
また、カラムデコーダは、アドレス信号を反転させるための複数のインバータ、及び最下位アドレスビットが入力される入力端に電源電圧が代わりに印加され、アドレス信号と反転されたアドレス信号とを組み合わせてビット線選択信号を生成する複数のＮＡＮＤゲートで構成され、互いに隣接する２本のビット線が同時に選択されるようにビット線選択信号を２つずつイネーブルさせるために、最下位アドレスビットをドントケア処理することもできる。
前記の構成を有するこの発明の半導体メモリ装置は、ノーマル動作又はリフレッシュ動作の際に２本のビット線、あるいは互いに隣接した２本のワード線を同時に選択して、センスアンプの入力端に同時に連結させ、これによりセンスアンプの両入力端間の電圧差を増加させることにより、読出しマージンを増加させて、読出し動作の正確度を高め、素子動作の信頼性を向上させることができる。
一般的な半導体メモリ装置でメモリセルに記憶されたデータの読出し動作を説明するための回路図である。 この発明の第１の実施例に係る半導体メモリ装置の接続関係及び動作を説明するための回路図である。 図２に示したロウデコーダの内部回路図である。 この発明の第２の実施例に係る半導体メモリ装置の接続関係及び動作を説明するための回路図である。 この発明の第３の実施例に係る半導体メモリ装置の接続関係及び動作を説明するための回路図である。 図５に示したロウデコーダの内部回路図である。 この発明の第５の実施例に係る半導体メモリ装置の接続関係及び動作を説明するための回路図である。
以下、添付図面に基づいて、この発明の好適な実施例を説明する。なお、この発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は、この発明の開示を完全にし、当技術分野で通常の知識を有する者にこの発明の範疇を知らせるために提供されるものである。また、図面において、同一の符号は同一の要素を示す。
図２は、この発明の第１の実施例に係る半導体メモリ装置の接続関係及び動作を説明するための回路図である。
図２を参照すると、この発明の第１の実施例に係る半導体メモリ装置において、メモリセルアレイ２００、センスアンプ２２０−１〜２２０−ｎ、カラムデコーダ２３０及び周辺回路（図示せず）は、従来のものと同一である。したがって、これらについての説明は省略する。
この発明では、ノーマル動作又はリフレッシュ動作の際に、互いに隣接した２本のワード線を同時に選択するための方法の一つとして、ロウデコーダ２１０の内部回路を変更し、互いに隣接した２本のワード線を同時に選択するように構成する。 以下、ロウデコーダ２１０の内部回路と、互いに隣接した２本のワード線を同時に選択する動作を、図面を参照してより詳細に説明する。
図３は、図２に示したロウデコーダ２１０の内部回路図である。図３を参照すると、この発明の実施例に係るロウデコーダは、複数のインバータＩＮＶ１〜ＩＮＶｋと、複数のＮＯＲゲートＮＯＲ１〜ＮＯＲｎで実現することができる。ここで、複数のインバータＩＮＶ１〜ＩＮＶｋは、第１〜第ｋ＋１アドレス信号Ａ０〜Ａｋを反転させ、反転したアドレス信号Ａｂ０〜Ａｂｋを生成する。
ここで、従来のＮＯＲゲートは、第１〜第ｋ＋１アドレス信号Ａ０〜Ａｋと、反転されたアドレス信号Ａｂ０〜Ａｂｋとを組み合わせてワード線を選択する信号を生成した。ところが、この発明では、複数のＮＯＲゲートＮＯＲ１〜ＮＯＲｎが第２〜第ｋ＋１アドレス信号Ａ１〜Ａｋと反転されたアドレス信号Ａｂ１〜Ａｂｋとを論理演算し、ワード線ＷＬ０〜ＷＬｎ−１のいずれか１本を選択する信号を生成する。すなわち、最下位のアドレスビットＡ０は、デコードに使用しない。そして、ＮＯＲゲートＮＯＲ１〜ＮＯＲｎの入力端子のうち、従来、最下位のアドレスビットＡ０が入力された第１入力端子Ｉ０は接地ラインに接続して、最下位のアドレスビットＡ０の代わりに接地電圧Ｖｓｓを入力させる。このため、最下位のアドレスビット信号Ａ０は入力されず、接地電圧ＶｓｓはＮＯＲゲートの動作に何の影響も及ぼさないので、最下位のアドレスビットＡ０がドントケア処理されることになり、ワード線選択信号が２つずつイネーブルされる。
もし、ロウデコーダがＮＯＲゲートの代わりにＮＡＮＤゲートで構成された場合には、最下位のアドレスビットＡ０が入力されたＮＡＮＤゲートの第１入力端子を電源電圧端子に連結し、最下位のアドレスビットＡ０の代わりに電源電圧Ｖｃｃを入力させる。すると、最下位のアドレスビットＡ０が入力されず、電源電圧ＶｃｃはＮＡＮＤゲートの動作に何の影響も与えないので、最下位のアドレスビットＡ０がドントケア処理されることになり、同じく、ワード線選択信号が２つずつイネーブルされる。
例えば、第１〜第３アドレスビットＡ０〜Ａ２が入力され、前記の方法で最下位の第１アドレスＡ０がドントケア処理される場合の真理表は、次のとおりである。
Figure 0004997316
表１に示すように、３ビットのアドレス信号Ａ０〜Ａ２が入力されると、８本のワード線ＷＬ０〜ＷＬ７をそれぞれ選択することができるが、最下位のアドレス信号Ａ０がドントケア処理されると、ワード線が２つずつイネーブルされることが分かる。これは、アドレス信号のビット数に関係なく、最下位のアドレス信号ビットが図３に示すようにドントケア処理されると、ワード線を２つずつイネーブルさせることができる。場合によっては、最下位の２つのアドレス信号Ａ０及びＡ１をドントケア処理すると、４本のワード線を同時にイネーブルさせることもできる。
一方、図示してはいないが、アドレス信号の最下位ビットＡ０の入力端子と、最下位アドレスビットが入力されるＮＯＲゲートＮＯＲ１〜ＮＯＲｎの第１入力端子Ｉ０との間にスイッチング手段を設けておいて、制御信号に応じてスイッチング手段を制御してＮＯＲゲートＮＯＲ１〜ＮＯＲｎの第１入力端子Ｉ０への入力を最下位アドレスビットＡ０又は接地電圧Ｖｓｓ（ＮＡＮＤゲートの場合には、Ｖｃｃ）のいずれかに選択することにより、最下位アドレスビットＡ０を入力してワード線を１本ずつ選択したり、あるいは接地電圧Ｖｓｓを入力してワード線を同時に２本ずつ選択したり、動作モードを変更することもできる。
図２及び図３を参照すると、アドレス信号のビットＡ０〜Ａｋに応じて互いに隣接した２本のワード線がロウデコーダ２１０によって同時にイネーブルされると、センスアンプ２２０−１〜２２０−ｎにはそれぞれ２つのメモリセルが接続される。
例えば、第１及び第２ワード線ＷＬ０及びＷＬ１が同時に選択され、カラムデコーダ２３０によって第１ビット線ＢＬ１と第１反転ビット線ＢＬ＃１が選択されると、センスアンプ２２０−１の第１入力端には、第１ワード線ＷＬ０に接続された第１トルーセルＣ１が第１ビット線ＢＬ１によって接続され、第２入力端には、第２ワード線ＷＬ１に接続された第１コンプリメントセルＣ＃１が第１反転ビット線ＢＬ＃１によって連結される。このように、相互に反対のデータ値が記憶されるセルＣ１及びＣ＃１がセンスアンプ２２０−１のそれぞれ異なる入力端にそれぞれ接続されると、入力端間の電圧差が増加する。したがって、センスアンプ２２０−１の読出しマージンが増加し、読出し動作又はリフレッシュ動作の正確度が高くなって、素子動作の信頼性を向上させることができる。
前記第１実施例では、選択された２本のワード線のうち、一方のワード線ＷＬ０にはトルーセルＣ１が接続され、他方のワード線ＷＬ１にはコンプリメントセルＣ＃１が連結された場合を例として説明した。これは、選択された２本のワード線にトルーセルのみが連結された場合にも適用可能である。次に、その場合について説明する。
図４は、この発明の第２の実施例に係る半導体メモリ装置の接続関係及び動作を説明するための回路図である。
図４を参照すると、ロウデコーダ、カラムデコーダ、センスアンプの接続関係は、全て図２に示した半導体メモリ装置と同一であるが、トルーセル（Ｃ１〜Ｃｎ、Ｃ’１〜Ｃ’ｎ）とコンプリメントセル（Ｃ＃１〜Ｃ＃ｎ）の配列状態が相違する。具体的に説明すると、図２では互いに隣接した２本のワード線が選択されると、一方のワード線には、トルーセルが接続されていて、他方のワード線にはコンプリメントセルが接続されているように、メモリセルが配列されていた。ところが、図４に示すように、互いに隣接するワード線の対にトルーセルのみが連結された２本のワード線（例えば、ＷＬ０とＷＬ１）が同時に選択されるか、又は互いに隣接するワード線の対にコンプリメントセルのみが連結された２本のワード線（例えば、ＷＬ２とＷＬ３）が同時に選択されるか、となるようにメモリセルを配列することもできる。
アドレス信号の各ビットＡ０〜Ａｋに従って、互いに隣接した２本のワード線がロウデコーダ２１０によって同時にイネーブルされると、図４の配列では、センスアンプ２２０−１〜２２０−ｎにそれぞれ２つのトルーセル又はそれぞれ２つのコンプリメントセルが接続される。
例えば、第１及び第２ワード線ＷＬ０〜ＷＬ１が同時に選択され、カラムデコーダ２３０によって第１ビット線ＢＬ１及び第１反転ビット線ＢＬ＃１がイネーブルされると、センスアンプ２２０−１の第１入力端には第１ワード線ＷＬ０に接続された第１トルーセルＣ１と第２ワード線ＷＬ１に接続された第２トルーセルＣ’１とがビット線ＢＬ１によって接続され、第１及び第２トルーセルＣ１及びＣ’１が並列接続される。他方、センスアンプ２２０−１の第２入力端には反転ビット線ＢＬ＃１を介して基準電圧（例えば、Ｖｃｃ／２）が印加される。センスアンプ２２０−１の第１入力端に第１及び第２トルーセルＣ１及びＣ’１が並列接続されると、第１及び第２トルーセルＣ１及びＣ’１に含まれたキャパシタもセンスアンプ２２０−１の第１入力端に並列接続される。キャパシタが並列接続されると、全体静電容量も増加するので、入力端間の電圧差が増加する。したがって、センスアンプ２２０−１の読出しマージンが増加し、読出し動作又はリフレッシュ動作の正確度が高くなって、素子動作の信頼性を向上させることができる。
図２ないし図４に示した第１及び第２実施例では、ロウデコーダで２本のワード線を同時に選択して読出マージンを増加させる場合を例として説明した。しかし、ロウデコーダで生成されたワード線選択信号を同時に２本のワード線に印加して、２本のワード線を同時に選択する方法によって、読出しマージンを増加させることもできる。次に、その場合を説明する。
図５は、この発明の第３の実施例に係る半導体メモリ装置の接続関係及び動作を説明するための回路図である。図６は、図５のロウデコーダの内部回路図である。
図５を参照すると、この発明の第３の実施例は、入力されたアドレスビットＡ０〜Ａｋのうち最下位アドレスビットＡ０を除いた残りのアドレスビットＡ１〜Ａｋのみをデコードしてワード線選択信号を生成するという点と、ロウデコーダ２１０で生成されたワード線選択信号がそれぞれ２本のワード線を同時に選択するという点において、図２に示した第２の実施例とは差異がある。具体的に説明すると、次のとおりである。
第３の実施例では、アドレス信号の最下位ビットＡ０を除いた残りのアドレスビットＡ１〜Ａｋのみをデコードしてワード線を選択する信号を生成する。この際、最下位アドレスＡ０を除き、残りのアドレスＡ１〜Ａｋのみをデコードすると、ＮＯＲゲートの数が半分に減少して、ロウデコーダ２１０のサイズを減らすことができるが、ＮＯＲゲートの数が減少しただけワード線選択信号の出力数も半分に減少することになる。ところが、ワード線選択信号の出力数が減少しても、一本のワード線選択信号を互いに隣接している２本のワード線に同時に印加して、２本のワード線を同時に選択すると、半分に減らしたワード線選択信号のみでも、全てのワード線を選択することができる。
このように１本のワード線選択信号を、互いに隣接している２本のワード線に同時に印加するためには、互いに隣接したワード線の端部を連結してロウデコーダ２１０の同じ１本の出力端（例えば、ＮＯＲゲートの出力端）にそれぞれ接続させるだけでよい。
他のやり方として、図６を参照すると、ＮＯＲゲートＮＯＲ１〜ＮＯＲｎ／２の数（ｎ／２個）がワード線ＷＬ０〜ＷＬｎ−１の数（ｎ本、この場合、ｎは偶数）の半分に減少しても、ロウデコーダ２１０自体にワード線ＷＬ０〜ＷＬｎ−１の数だけ外部出力端子を設置してワード線ＷＬ０〜ＷＬｎ−１にそれぞれ連結し、ロウデコーダ２１０の内部でＮＯＲゲートＮＯＲ１〜ＮＯＲｎ／２の出力端子を互いに隣接した２つの外部出力端子にそれぞれ連結させると、一本のワード線選択信号（例えば、ＮＯＲ１の出力信号）で２本のワード線（例えば、ＷＬ０及びＷＬ１）を同時に選択することができる。
このようにすると、ロウデコーダ２１０のサイズを減らしながら、図２に示した第１の実施例と同様に、最下位アドレスビットＡ０をドントケア処理するのと同一の効果を得ることができる。また、特定のワード線と特定のビット線を選択して、メモリセルに記憶されたデータを読出し又はリフレッシュする動作の際に、読出しマージンが増加し、読出し動作又はリフレッシュ動作の正確度が高くなって、素子動作の信頼性が向上する原理も、図２で説明した第１の実施例と同様に適用される。
上記の第３の実施例では、選択された２本のワード線のうち、1本のワード線にはトルーセルが接続され、もう一本のワード線にはコンプリメントセルが連結された場合を例として説明した。しかし、第４の実施例として、図４に示した第２の実施例におけるメモリセルの配列のように、選択された２本のワード線にトルーセルのみが連結された場合にも、適用可能である。第４の実施例の場合にも、特定のワード線と特定のビット線を選択して、メモリセルに記憶されたデータを読出し又はリフレッシュする動作、あるいは読出しマージンが増加し、読出し又はリフレッシュ動作の正確度が高くなって、素子動作の信頼性が向上する原理が、図４で説明した第２の実施例の場合と同様に適用されるので、その説明は略す。
上記の第１〜第４の実施例では、２本のワード線を同時に選択する方法により、読出しマージンを増加させて、読出し動作又はリフレッシュ動作の正確度を高め、素子動作の信頼性を向上させている。ところが、２本のビット線（又は２本の反転ビット線：以下、反転ビット線の場合も含ませる）を同時に選択する方法によっても、このような効果が得られる。次に、２本のビット線を同時に選択する半導体メモリ装置の実施例を説明する。
図７は、この発明の第５の実施例に係る半導体メモリ装置の接続関係及び動作を説明するための回路図である。
図７を参照すると、この発明の第５の実施例に係る半導体メモリ装置は、互いに隣接している２本のビット線（例えば、ＢＬ１及びＢＬ２）がセンスアンプ（例えば、２２０−１）の第１入力端に並列に連結され、互いに隣接している２本の反転ビット線（例えば、ＢＬ＃１及びＢＬ＃２）がセンスアンプ２２０−１の第２入力端に並列に連結される。したがって、従来の技術又は第１〜第４実施例とは異なり、ノーマル動作又はリフレッシュ動作の際に、ロウデコーダ２１０は１本のワード線（例えば、ＷＬ０）のみを選択し、カラムデコーダ１３０は２本のビット線（ＢＬ１及びＢＬ２）を同時に選択してビット線電圧を印加しなければならない。
この場合、ロウデコーダ２１０によって第１ワード線ＷＬ０が選択され、カラムデコーダ２３０によって互いに隣接している第１及び第２ビット線ＢＬ１及びＢＬ２が同時に選択されると、センスアンプ２２０−１の第１入力端には第１ワード線ＷＬ０に接続された第１及び第２トルーセルＣ１及びＣ２が第１及び第２反転ビット線ＢＬ１及びＢＬ２によって並列に接続される。一方、第２入力端には第１及び第２反転ビット線ＢＬ＃１及びＢＬ＃２によって基準電圧（例えば、Ｖｃｃ／２）が印加される。センスアンプ２２０−１の第１入力端に第１及び第２トルーセルＣ１及びＣ２が並列接続されると、第１及び第２トルーセルＣ１及びＣ２に含まれたキャパシタもセンスアンプ２２０−１の第１入力端に並列接続される。キャパシタが並列接続されると、全体静電容量も増加するので、入力端間の電圧差が増加する。したがって、センスアンプ２２０−１の読出しマージンが増加し、読出し動作又はリフレッシュ動作の正確度が高くなって、素子動作の信頼性を向上させることができる。
このように、ノーマル動作又はリフレッシュ動作の際に、互いに隣接した２本のビット線を同時に選択するための一つの方法として、カラムデコーダ２３０の内部回路を変更して、互いに隣接した２本のビット線を同時に選択することができる。すなわち、図２及び図３で説明した第１の実施例又は図４で説明した第２の実施例と同様の方法で、カラムデコーダ２３０に入力されるアドレス信号のうち最下位アドレス信号を除いた残り信号のみをデコードする方式でカラムデコーダ２３０の内部回路を変更すると、互いに隣接した２本のビット線を同時に選択することができる。
また、第１〜第４の実施例で記述した内容を適用して第５の実施例に係る半導体メモリ装置を少し変更すれば、図４の第２の実施例のように、メモリセルの配列が変わっても、第５の実施例に係る半導体メモリ装置を適用することができる。
この発明は、好ましい実施例を参照して説明したこの出願の特定の分野に制限されず、むしろこの発明の範囲は、この出願の特許請求の範囲によって理解されるべきである。
１００、２００ … メモリセルアレイ
１１０、２１０ … ロウデコーダ
１２０−１〜１２０−ｎ、２２０−１〜２２０−ｎ … センスアンプ
１３０、２３０ … カラムデコーダ

Claims (5)

  1. メモリセルが連結された複数のワード線、複数のビット線及び複数の反転ビット線を含むメモリセルアレイと、
    前記複数のワード線のいずれか１本を選択するロウデコーダと、
    アドレス信号に応じてビット線選択信号を生成し、そのビット線選択信号に従って前記複数のビット線のうち互いに隣接した２本のビット線を同時に選択し、または前記複数の反転ビット線のうち互いに隣接した２本の反転ビット線を同時に選択するカラムデコーダと、
    前記ロウデコーダ及びカラムデコーダによって選択された各メモリセルにそれぞれ記憶されたデータを読み取るための複数のセンスアンプとを備えてなり、
    前記互いに隣接した２本のビット線または前記互いに隣接した２本の反転ビット線が同時に選択され、選択された２本のビット線を介して二つのメモリセルが前記センスアンプの第１入力端に同時に並列連結されて第２入力端に基準電圧が印加され、データが読み出される
    ことを特徴とする半導体メモリ装置。
  2. 請求項１に記載の半導体メモリ装置において、
    前記カラムデコーダは、前記互いに隣接した２本のビット線又は互いに隣接した２本の反転ビット線が同時に選択されるように、前記アドレス信号のうち最下位アドレス信号を除いた残りのアドレス信号のみをデコードして前記ビット線選択信号を生成する
    ことを特徴とする半導体メモリ装置。
  3. 請求項２に記載の半導体メモリ装置において、
    前記カラムデコーダは、前記ビット線選択信号を前記ビット線数の半分に該当する数だけ生成し、１つの前記ワード線選択信号で互いに隣接している２本のビット線を同時に選択する
    ことを特徴とする半導体メモリ装置。
  4. 請求項１又は２に記載の半導体メモリ装置において、
    前記カラムデコーダは、前記アドレス信号を反転させるための複数のインバータ、及び前記最下位アドレス信号が入力される入力端に接地電圧が代わりに印加され、前記アドレス信号と反転されたアドレス信号とを組み合わせて前記ビット線選択信号を生成する複数のＮＯＲゲートからなり、
    互いに隣接する２本のビット線が同時に選択されるように、前記ビット線選択信号を２つずつイネーブルさせるために最下位アドレス信号をドントケア処理する
    ことを特徴とする半導体メモリ装置。
  5. 請求項１又は２に記載の半導体メモリ装置において、
    前記カラムデコーダは、前記アドレス信号を反転させるための複数のインバータ、及び前記最下位アドレス信号が入力される入力端に電源電圧が代わりに印加され、前記アドレス信号と反転されたアドレス信号とを組み合わせて前記ビット線選択信号を生成する複数のＮＡＮＤゲートからなり、
    互いに隣接する２本のビット線が同時に選択されるように、前記ビット線選択信号を２つずつイネーブルさせるために、前記最下位アドレス信号をドントケア処理する
    ことを特徴とする半導体メモリ装置。
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