KR20160094154A - 데이터 전송 회로 - Google Patents

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Abstract

본 발명에 따른 데이터 전송 회로는 데이터 라인 그룹들, 상기 데이터 라인 그룹들이 하나의 라인을 형성하도록 상기 데이터 라인 그룹들 사이에 배치된 패스부들, 상기 데이터 라인 그룹들에 연결되고, 상기 데이터 라인 그룹들로 전송될 라이트 데이터 또는 상기 데이터 라인 그룹들로부터 전송된 리드 데이터를 처리하도록 구성된 입출력부 및 상기 데이터 라인 그룹들 중 타겟 데이터 라인 그룹을 특정하는 어드레스에 응답하여, 상기 패스부들을 선택적으로 인에이블시키도록 구성된 패스 제어부를 포함한다.

Description

데이터 전송 회로{DATA TRANSMISSION CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치의 데이터 전송 회로에 관한 것이다.
반도체 장치, 그 중에서도 반도체 메모리 장치는 데이터를 저장하는 용도로 사용될 수 있다. 메모리 장치는 그 타입을 크게 불휘발성과 휘발성으로 구분할 수 있다.
불휘발성 메모리 장치는 전원이 인가되지 않더라도 저장된 데이터를 유지할 수 있다. 불휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
휘발성 메모리 장치는 전원이 인가되지 않는 경우 저장된 데이터를 유지하지 못하고 소실할 수 있다. 휘발성 메모리 장치는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다. 휘발성 메모리 장치는 비교적 빠른 처리 속도에 기반하여, 데이터 처리 시스템에서 일반적으로 버퍼 메모리 장치, 캐시 메모리 장치, 동작 메모리 장치 등의 용도로 사용될 수 있다.
본 발명의 실시 예는 소비 전력 및 전송 시간이 절감된 데이터 전송 회로를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 전송 회로는 데이터 라인 그룹들, 상기 데이터 라인 그룹들이 하나의 라인을 형성하도록 상기 데이터 라인 그룹들 사이에 배치된 패스부들, 상기 데이터 라인 그룹들에 연결되고, 상기 데이터 라인 그룹들로 전송될 라이트 데이터 또는 상기 데이터 라인 그룹들로부터 전송된 리드 데이터를 처리하도록 구성된 입출력부 및 상기 데이터 라인 그룹들 중 타겟 데이터 라인 그룹을 특정하는 어드레스에 응답하여, 상기 패스부들을 선택적으로 인에이블시키도록 구성된 패스 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 전송 회로는 데이터 라인 그룹들, 상기 데이터 라인 그룹들이 하나의 라인을 형성하도록 상기 데이터 라인 그룹들 사이에 배치된 패스부들, 상기 데이터 라인 그룹들에 각각 연결되고, 대응하는 데이터 라인 그룹으로부터 라이트 데이터를 전송받고, 상기 대응하는 데이터 라인 그룹으로 리드 데이터를 전송하도록 구성된 버퍼 구역들 및 상기 데이터 라인 그룹들 중 구동 데이터 라인 그룹에 연결되고, 상기 버퍼 구역들 중 타겟 버퍼 구역으로 전송될 라이트 데이터를 상기 구동 데이터 라인 그룹으로 전송하도록 구성된 드라이버를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 전송 회로는 데이터 라인 그룹들, 상기 데이터 라인 그룹들이 하나의 라인을 형성하도록 상기 데이터 라인 그룹들 사이에 배치된 패스부들, 상기 데이터 라인 그룹들에 각각 연결되고, 대응하는 데이터 라인 그룹으로부터 라이트 데이터를 전송받고, 상기 대응하는 데이터 라인 그룹으로 리드 데이터를 전송하도록 구성된 버퍼 구역들 및 상기 데이터 라인 그룹들에 각각 연결되고, 상기 리드 데이터를 감지 및 증폭하도록 구성된 센스 앰프들을 포함할 수 있다.
본 발명의 실시 예에 따르면 소비 전력 및 전송 시간이 절감된 데이터 전송 회로가 제공될 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 전송 회로를 간략하게 도시한 블록도,
도2는 도1의 제1 버퍼 구역을 간략하게 도시한 블록도,
도3은 도1의 제1 패스부의 구성을 예시적으로 도시한 회로도,
도4는 도1의 패스 제어부의 구성을 예시적으로 도시한 회로도,
도5는 도1의 출력 제어부의 구성을 예시적으로 도시한 회로도,
도6a 내지 도6e는 입출력부로부터 버퍼부로 라이트 데이터를 전송하기 위한 데이터 전송 회로의 동작 방법을 설명하기 위한 도면들,
도7은 버퍼부로부터 입출력부로 리드 데이터를 전송하기 위한 데이터 전송 회로의 동작 방법을 설명하기 위한 도면,
도8은 본 발명의 실시 예에 따른 데이터 전송 회로를 간략하게 도시한 블록도,
도9는 입출력부로부터 버퍼부로 라이트 데이터를 전송하기 위한 데이터 전송 회로의 동작 방법을 설명하기 위한 도면,
도10은 버퍼부로부터 입출력부로 리드 데이터를 전송하기 위한 데이터 전송 회로의 동작 방법을 설명하기 위한 도면,
도11은 본 발명의 실시 예에 따른 데이터 전송 회로를 간략하게 도시한 블록도,
도12는 버퍼부로부터 입출력부로 리드 데이터를 전송하기 위한 데이터 전송 회로의 동작 방법을 설명하기 위한 도면,
도13은 본 발명의 실시 예에 따른 데이터 전송부를 포함하는 데이터 저장 장치를 예시적으로 도시한 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 전송 회로(100)를 간략하게 도시한 블록도이다.
데이터 전송 회로(100)는 상위 데이터 라인 그룹(UDL) 및 제1 내지 제5 비트 라인 그룹들(BLG1~BLG5) 사이에 연결될 수 있다. 데이터 전송 회로(100)는 제1 내지 제5 비트 라인 그룹들(BLG1~BLG5)에 의해 메모리 블록(미도시)과 연결될 수 있다. 데이터 전송 회로(100)는 상위 데이터 라인 그룹(UDL)으로부터 제1 내지 제5 비트 라인 그룹들(BLG1~BLG5)로 라이트 데이터를 전송할 수 있고, 제1 내지 제5 비트 라인 그룹들(BLG1~BLG5)로부터 상위 데이터 라인 그룹(UDL)으로 리드 데이터를 전송할 수 있다. 데이터 전송 회로(100)는 버퍼부(110), 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5), 입출력부(120), 패스 제어부(130) 및 출력 제어부(140)를 포함할 수 있다.
버퍼부(110)는 제1 내지 제5 비트 라인 그룹들(BLG1~BLG5)과 연결되고, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)에 의해 입출력부(120)와 연결될 수 있다. 버퍼부(110)는 라이트 데이터를 입출력부(120)로부터 제1 내지 제5 비트 라인 그룹들(BLG1~BLG5)로 전달할 수 있고, 리드 데이터를 제1 내지 제5 비트 라인 그룹들(BLG1~BLG5)로부터 입출력부(120)로 전달할 수 있다. 버퍼부(110)는 라이트 데이터 또는 리드 데이터를 임시 저장할 수 있다.
버퍼부(110)는 제1 내지 제5 버퍼 구역들(AREA1~AREA5) 및 제1 내지 제4 패스부들(PASS1~PASS4)을 포함할 수 있다. 버퍼부(110)에 포함되는 버퍼 구역들 및 패스부들의 개수는 실시 예에 따라 다양하게 구현될 수 있다. 예를 들어, 버퍼부(110)는 N개의 버퍼 구역들 및 (N-1)개의 패스부들을 포함할 수 있다.
제1 내지 제5 버퍼 구역들(AREA1~AREA5)은 제1 내지 제5 비트 라인 그룹들(BLG1~BLG5)과 각각 연결되고, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)과 각각 연결될 수 있다. 제1 내지 제5 버퍼 구역들(AREA1~AREA5) 각각은 대응하는 데이터 라인 그룹으로부터 대응하는 비트 라인 그룹으로 라이트 데이터를 전달할 수 있다. 제1 내지 제5 버퍼 구역들(AREA1~AREA5) 각각은 대응하는 비트 라인 그룹으로부터 대응하는 데이터 라인 그룹으로 리드 데이터를 전달할 수 있다.
제1 내지 제5 버퍼 구역들(AREA1~AREA5) 각각은 데이터 전송 회로(100)로 입력된 어드레스에 따라 타겟 버퍼 구역으로 선택될 수 있다. 다른 말로 하면, 타겟 버퍼 구역은 데이터 전송 회로(100)로 입력된 어드레스에 따라 특정되는 제1 내지 제5 버퍼 구역들(AREA1~AREA5) 중 어느 하나의 버퍼 구역(AREA)일 수 있다. 타겟 버퍼 구역은 라이트 데이터가 입출력부(120)로부터 전달될 버퍼 구역일 수 있다. 타겟 버퍼 구역은 리드 데이터를 입출력부(120)로 전달할 버퍼 구역일 수 있다. 어드레스에 따라 특정된 타겟 버퍼 구역에 대응하는 데이터 라인 그룹(DLG)은 타겟 데이터 라인 그룹으로 정의될 수 있다.
제1 내지 제4 패스부들(PASS1~PASS4)은 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)이 하나의 라인을 형성하도록 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5) 사이에 배치될 수 있다. 제1 내지 제4 패스부들(PASS1~PASS4)은 제1 내지 제4 패스 신호들(PEN1~PEN4)에 각각 응답하여 인에이블/디스에이블될 때, 2개의 데이터 라인 그룹들을 서로 전기적으로 연결/차단할 수 있다. 예를 들어, 제1 패스부(PASS1)는 제1 패스 신호(PEN1)에 응답하여 인에이블됨으로써 제1 및 제2 데이터 라인 그룹들(DLG1, DLG2)을 서로 전기적으로 연결할 수 있다.
제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)은 제1 내지 제4 패스부들(PASS1~PASS4)에 의해 하나의 라인을 형성할 수 있다. 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)은 제1 내지 제4 패스부들(PASS1~PASS4) 각각의 인에이블 여부에 따라 다양한 데이터 전송 경로들을 형성할 수 있다.
입출력부(120)는 상위 데이터 라인 그룹(UDL)과 연결되고, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)에 의해 버퍼부(110)와 연결될 수 있다. 입출력부(120)는 라이트 데이터를 상위 데이터 라인 그룹(UDL)으로부터 버퍼부(110)로 전달할 수 있고, 리드 데이터를 버퍼부(110)로부터 상위 데이터 라인 그룹(UDL)으로 전달할 수 있다.
입출력부(120)는 드라이버(DRV) 및 제1 내지 제5 센스 앰프들(SA1~SA5)을 포함할 수 있다.
드라이버(DRV)는 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5) 중 어느 하나에 의해 버퍼부(110)와 연결될 수 있다. 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5) 중 드라이버(DRV)와 연결되는 데이터 라인 그룹을 구동 데이터 라인 그룹으로 정의할 수 있다. 예를 들어, 구동 데이터 라인 그룹은 제3 데이터 라인 그룹(DLG3)일 수 있다. 드라이버(DRV)는 상위 데이터 라인 그룹(UDL)과 연결될 수 있고, 상위 데이터 라인 그룹(UDL)을 통해 외부로부터 전송된 라이트 데이터를 제3 데이터 라인 그룹(DLG3)을 통해 버퍼부(110)로 전송할 수 있다.
제1 내지 제5 센스 앰프들(SA1~SA5)은 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)에 각각 연결될 수 있고, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5) 각각에 의해 제1 내지 제5 버퍼 구역들(AREA1~AREA5)과 각각 연결될 수 있다. 제1 내지 제5 센스 앰프들(SA1~SA5)은 상위 데이터 라인 그룹(UDL)과 연결될 수 있다. 제1 내지 제5 센스 앰프들(SA1~SA5) 각각은 대응하는 버퍼 구역으로부터 대응하는 데이터 라인 그룹을 통해 전송된 리드 데이터를 증폭함으로써 상위 데이터 라인 그룹(UDL)을 통해 외부로 전송할 수 있다. 제1 내지 제5 센스 앰프들(SA1~SA5)은 제1 내지 제5 프리차지 신호들(PCH1~PCH5)에 각각 응답하여 프리차지 동작을 수행할 수 있고, 제1 내지 제5 스트로브 신호들(STB1~STB5)에 각각 응답하여 증폭 동작을 수행할 수 있다.
패스 제어부(130)는 제1 내지 제5 버퍼 구역들(AREA1~AREA5) 중 타겟 버퍼 구역을 특정하는 어드레스(AX) 및 데이터 입력 신호(DIN)를 입력 받고, 제1 내지 제4 패스 신호들(PEN1~PEN4)을 출력할 수 있다. 데이터 입력 신호(DIN)는 라이트 데이터가 전송될 때 인에이블되고, 리드 데이터가 전송될 때 디스에이블되는 신호일 수 있다.
데이터 전송 회로(100)가 라이트 데이터를 전송할 때, 패스 제어부(130)는 어드레스(AX)에 근거하여, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)이 드라이버(DRV)로부터 타겟 버퍼 구역까지 적절한 데이터 전송 경로를 형성하도록, 제1 내지 제4 패스 신호들(PEN1~PEN4)을 통해 제1 내지 제4 패스부들(PASS1~PASS4)을 선택적으로 인에이블시킬 수 있다. 패스 제어부(130)는 어드레스(AX)에 근거하여, 제1 내지 제4 패스부들(PASS1~PASS4) 중 구동 데이터 라인 그룹, 즉, 제3 데이터 라인 그룹(DLG3)으로부터 타겟 데이터 라인 그룹 사이에 배치된 하나 이상의 패스부들을 인에이블시킬 수 있다. 패스 제어부(130)는 제1 내지 제4 패스부들(PASS1~PASS4) 중 제3 데이터 라인 그룹(DLG3)으로부터 타겟 데이터 라인 그룹 사이에 배치된 하나 이상의 패스부들을 제외한 나머지들을 디스에이블시킬 수 있다.
데이터 전송 회로(100)가 리드 데이터를 전송할 때, 패스 제어부(130)는 디스에이블된 데이터 입력 신호(DIN)에 근거하여, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)을 서로 차단시키기 위해 제1 내지 제4 패스부들(PASS1~PASS4)을 모두 디스에이블시킬 수 있다.
출력 제어부(140)는 어드레스(AX), 초기 프리차지 신호(IPCH) 및 초기 스트로브 신호(ISTB)를 입력 받고, 제1 내지 제5 프리차지 신호들(PCH1~PCH5) 및 제1 내지 제5 스트로브 신호들(STB1~STB5)을 출력할 수 있다. 출력 제어부(140)는 제1 내지 제5 프리차지 신호들(PCH1~PCH5) 및 제1 내지 제5 스트로브 신호들(STB1~STB5)을 통해, 제1 내지 제5 센스 앰프들(SA1~SA5) 각각의 프리차지 동작 및 증폭 동작을 제어할 수 있다. 구체적으로, 출력 제어부(140)는 타겟 버퍼 구역의 어드레스(AX)에 근거하여, 타겟 버퍼 구역에 대응하는 센스 앰프, 즉, 타겟 데이터 라인 그룹 연결된 센스 앰프에 대해 프리차지 동작을 디스에이블시키고, 증폭 동작을 인에이블시킬 수 있다. 출력 제어부(140)는 타겟 버퍼 구역의 어드레스(AX)에 근거하여, 타겟 버퍼 구역을 제외한 버퍼 구역들에 대응하는 센스 앰프들, 즉, 타겟 데이터 라인 그룹을 제외한 데이터 라인 그룹들에 연결된 센스 앰프들에 대해 프리차지 동작을 인에이블시킬 수 있다.
본 발명의 실시 예에 따르면, 데이터 전송 회로(100)가 라이트 데이터 또는 리드 데이터를 전송할 때, 패스 제어부(130)가 제1 내지 제4 패스부들(PASS1~PASS4)을 선택적으로 인에이블시키거나 또는 모두 디스에이블시킴으로써, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5) 상의 데이터 로딩 길이는 최적으로 형성될 수 있고, 따라서, 소비 전력 및 동작 시간이 절감될 수 있다.
도2는 도1의 제1 버퍼 구역(AREA1)을 간략하게 도시한 블록도이다. 도1의 제1 내지 제5 버퍼 구역들(AREA1~AREA5)은 실질적으로 동일하게 구성되고 동작할 수 있으므로, 제1 버퍼 구역(AREA)이 예시적으로 설명될 것이다.
제1 버퍼 구역(AREA1)은 제1 및 제2 래치 그룹들(LG1, LG2)을 포함할 수 있다. 래치부들(LAT1~LAT2i)은 제1 데이터 라인 그룹(DLG1)의 대역폭에 따라 래치 그룹 단위로 분할될 수 있다. 제1 버퍼 구역(AREA1)은, 예를 들어, 2개의 래치 그룹들(LG1, LG2)을 포함하는 것으로 도시되나, 포함되는 래치 그룹들의 개수는 이에 제한되지 않는다. 제1 래치 그룹(LG1) 및 제2 래치 그룹(LG2)은 공통으로 연결된 제1 데이터 라인 그룹(DLG1)으로부터 라이트 데이터를 각각 입력받기 위해 제어될 수 있다.
제1 래치 그룹(LG1)은 래치부들(LAT1~LATi)을 포함할 수 있다. 래치부들(LAT1~LATi)은 제1 데이터 라인 그룹(DLG1)을 구성하는 데이터 라인들(DL11~DL1i)에 각각 연결되고, 비트 라인들(BL1~BLi)에 각각 연결될 수 있다. 래치부들(LAT1~LATi) 각각은 대응하는 데이터 라인과 대응하는 비트 라인의 사이에서 라이트 데이터 또는 리드 데이터를 전송할 수 있다.
제2 래치 그룹(LG2)은 래치부들(LATi+1~LAT2i)을 포함할 수 있다. 래치부들(LATi+1~LAT2i)은 제1 데이터 라인 그룹(DLG1)을 구성하는 데이터 라인들(DL11~DL1i)에 각각 연결되고, 비트 라인들(BLi+1~BL2i)에 각각 연결될 수 있다. 래치부들(LATi+1~LAT2i) 각각은 대응하는 데이터 라인과 대응하는 비트 라인의 사이에서 라이트 데이터 또는 리드 데이터를 전송할 수 있다.
도3은 도1의 제1 패스부(PASS1)의 구성을 예시적으로 도시한 회로도이다. 도1의 제1 내지 제4 패스부들(PASS1~PASS4)은 실질적으로 동일하게 구성되고 동작할 수 있으므로, 제1 패스부(PASS1)가 예시적으로 설명될 것이다.
제1 패스부(PASS1)는 제1 및 제2 데이터 라인 그룹들(DLG1, DLG2)의 사이에 배치될 수 있다. 제1 패스부(PASS1)는 제1 패스 신호(PEN1)에 응답하여 인에이블됨으로써 제1 및 제2 데이터 라인 그룹들(DLG1, DLG2)을 서로 전기적으로 연결할 수 있다.
제1 패스부(PASS1)는 트랜지스터들(T1~Ti)을 포함할 수 있다. 트랜지스터들(T1~Ti) 각각은 게이트로 제1 패스 신호(PEN1)를 입력 받고 제1 및 제2 데이터 라인 그룹들(DLG1, DLG2) 각각에서 대응하는 데이터 라인들 사이에 연결될 수 있다. 예를 들어, 트랜지스터(T1)는 제1 데이터 라인 그룹(DLG1)의 데이터 라인(DL11)과 제2 데이터 라인 그룹(DLG2)의 데이터 라인(DL21) 사이에 연결될 수 있다. 트랜지스터들(T1~Ti) 각각은 논리 하이 레벨로 인에이블된 제1 패스 신호(PEN1)에 응답하여 턴온되고, 대응하는 데이터 라인들을 서로 전기적으로 연결할 수 있다. 트랜지스터들(T1~Ti) 각각은 논리 로우 레벨로 디스에이블된 제1 패스 신호(PEN1)에 응답하여 턴오프되고, 대응하는 데이터 라인들을 서로 차단할 수 있다.
도4는 도1의 패스 제어부(130)의 구성을 예시적으로 도시한 회로도이다.
도4를 설명하기에 앞서, 아래의 표는 제1 내지 제5 버퍼 구역들(AREA1~AREA5)에 각각 대응하는 어드레스(AX<3:1>)를 예시적으로 도시한다. 도1의 어드레스(AX)는, 예를 들어, 3비트로 구성될 수 있다.
Figure pat00001
상술한 바와 같이, 타겟 버퍼 구역 및 타겟 버퍼 구역에 연결된 타겟 데이터 라인 그룹은, 데이터 전송 회로(100)로 입력되는 어드레스(AX<3:1>)에 근거하여, 제1 내지 제5 버퍼 구역들(AREA1~AREA5) 중에서 특정될 수 있다. 위의 표에 따르면, 예를 들어, 데이터 전송 회로(100)로 입력되는 어드레스(AX<3:1>)가 "000"일 때, 타겟 버퍼 구역은 제1 버퍼 구역(AREA1)일 수 있다.
도4를 참조하면, 패스 제어부(130)는 어드레스(AX<3:1>) 및 데이터 입력 신호(DIN)를 입력 받고, 제1 내지 제4 패스 신호들(PEN1~PEN4)을 출력할 수 있다. 어드레스의 상위 비트(AX<3>), 중간 비트(AX<2>) 및 하위 비트(AX<1>)는 인버터들(IV13~IV15)에 의해 반전된 상위 비트(AXb<3>), 반전된 중간 비트(AXb<2>) 및 반전된 하위 비트(AXb<1>)로 각각 반전될 수 있다. 데이터 입력 신호(DIN)는 라이트 데이터가 전송될 때 인에이블되고, 리드 데이터가 전송될 때 디스에이블될 수 있다. 패스 제어부(130)는 제1 내지 제4 하위 패스 제어부들(131~134)을 포함할 수 있다.
제1 하위 패스 제어부(131)는 낸드 게이트(NAND1) 및 인버터들(IV1~IV3)을 포함할 수 있다. 낸드 게이트(NAND1)는 어드레스의 반전된 상위 비트(AXb<3>), 반전된 중간 비트(AXb<2>), 반전된 하위 비트(AXb<1>) 및 데이터 입력 신호(DIN)를 입력 받을 수 있다. 직렬로 연결된 3개의 인버터들(IV1~IV3) 중 일단의 인버터(IV1)는 낸드 게이트(NAND1)의 출력을 입력 받고, 타단의 인버터(IV3)는 제1 패스 신호(PEN1)를 출력할 수 있다.
제1 하위 패스 제어부(131)는 논리 하이 레벨로 인에이블된 데이터 입력 신호(DIN)와 어드레스(AX<3:1>)로 "000"를 입력 받는 경우에만, 논리 하이 레벨로 인에이블된 제1 패스 신호(PEN1)를 출력할 수 있다. 다른 말로 하면, 제1 하위 패스 제어부(131)는 라이트 데이터가 전송될 타겟 버퍼 구역이 제1 버퍼 구역(AREA1)인 경우에만, 인에이블된 제1 패스 신호(PEN1)를 출력할 수 있다.
제2 하위 패스 제어부(132)는 낸드 게이트(NAND2) 및 인버터들(IV4~IV6)을 포함할 수 있다. 낸드 게이트(NAND)는 어드레스의 반전된 상위 비트(AXb<3>), 반전된 중간 비트(AXb<2>), 논리 하이 레벨의 공급 전압 신호(VCC) 및 데이터 입력 신호(DIN)를 입력 받을 수 있다. 직렬로 연결된 3개의 인버터들(IV4~IV6) 중 일단의 인버터(IV4)는 낸드 게이트(NAND2)의 출력을 입력 받고, 타단의 인버터(IV6)는 제2 패스 신호(PEN2)를 출력할 수 있다.
제2 하위 패스 제어부(132)는 논리 하이 레벨로 인에이블된 데이터 입력 신호(DIN)와 어드레스(AX<3:1>)로 "000" 또는 "001"을 입력 받는 경우에만, 논리 하이 레벨로 인에이블된 제2 패스 신호(PEN2)를 출력할 수 있다. 다른 말로 하면, 제2 하위 패스 제어부(132)는 라이트 데이터가 전송될 타겟 버퍼 구역이 제1 또는 제2 버퍼 구역(AREA1, AREA2)인 경우에만, 인에이블된 제2 패스 신호(PEN2)를 출력할 수 있다.
제3 하위 패스 제어부(133)는 낸드 게이트들(NAND3, NAND4), 인버터들(IV7~IV9) 및 노어 게이트(NOR)를 포함할 수 있다. 낸드 게이트(NAND3)는 어드레스의 반전된 상위 비트(AXb<3>), 중간 비트(AX<2>), 하위 비트(AX<1>) 및 데이터 입력 신호(DIN)를 입력 받을 수 있다. 인버터(IV7)는 낸드 게이트(NAND3)의 출력을 입력 받을 수 있다. 낸드 게이트(NAND4)는 어드레스의 상위 비트(AX<3>), 반전된 중간 비트(AXb<2>), 반전된 하위 비트(AXb<1>) 및 데이터 입력 신호(DIN)를 입력 받을 수 있다. 인버터(IV8)는 낸드 게이트(NAND4)의 출력을 입력 받을 수 있다. 노어 게이트(NOR)는 인버터들(IV7, IV8)의 출력을 입력 받고 노어 연산을 수행할 수 있다. 인버터(IV9)는 노어 게이트의 출력을 입력 받고 제3 패스 신호(PEN3)를 출력할 수 있다.
제3 하위 패스 제어부(133)는 논리 하이 레벨로 인에이블된 데이터 입력 신호(DIN)와 어드레스(AX<3:1>)로 "011" 또는 "100"을 입력 받는 경우에만, 논리 하이 레벨로 인에이블된 제3 패스 신호(PEN3)를 출력할 수 있다. 다른 말로 하면, 제3 하위 패스 제어부(133)는 라이트 데이터가 전송될 타겟 버퍼 구역이 제4 또는 제5 버퍼 구역(AREA4, AREA5)인 경우에만, 인에이블된 제3 패스 신호(PEN3)를 출력할 수 있다.
제4 하위 패스 제어부(134)는 낸드 게이트(NAND5) 및 인버터들(IV10~IV12)을 포함할 수 있다. 낸드 게이트(NAND5)는 어드레스의 상위 비트(AX<3>), 반전된 중간 비트(AXb<2>), 반전된 하위 비트(AXb<1>) 및 데이터 입력 신호(DIN)를 입력 받을 수 있다. 직렬로 연결된 3개의 인버터들(IV10~IV12) 중 일단의 인버터(IV10)는 낸드 게이트(NAND5)의 출력을 입력 받고, 타단의 인버터(IV12)는 제4 패스 신호(PEN4)를 출력할 수 있다.
제4 하위 패스 제어부(134)는 논리 하이 레벨로 인에이블된 데이터 입력 신호(DIN)와 어드레스(AX<3:1>)로 "100"을 입력 받는 경우에만, 논리 하이 레벨로 인에이블된 제4 패스 신호(PEN4)를 출력할 수 있다. 다른 말로 하면, 제4 하위 패스 제어부(134)는 라이트 데이터가 전송될 타겟 버퍼 구역이 제5 버퍼 구역(AREA5)인 경우에만, 인에이블된 제4 패스 신호(PEN4)를 출력할 수 있다.
도5는 도1의 출력 제어부(140)의 구성을 예시적으로 도시한 회로도이다.
출력 제어부(140)는 어드레스(AX<3:1>), 초기 프리차지 신호(IPCH) 및 초기 스트로브 신호(ISTB)를 입력 받고, 제1 내지 제5 프리차지 신호들(PCH1~PCH5) 및 제1 내지 제5 스트로브 신호들(STB1~STB5)을 출력할 수 있다. 어드레스의 상위 비트(AX<3>), 중간 비트(AX<2>) 및 하위 비트(AX<1>)는 인버터들(IV31~IV33)에 의해 반전된 상위 비트(AXb<3>), 반전된 중간 비트(AXb<2>) 및 반전된 하위 비트(AXb<1>)로 각각 반전될 수 있다. 초기 프리차지 신호(IPCH)는 센스 앰프의 프리차지 동작을 인에이블시키기 위해 논리 로우 레벨로 인에이블될 수 있다. 초기 스트로브 신호(ISTB)는 센스 앰프의 증폭 동작을 인에이블시키기 위해 논리 하이 레벨로 인에이블될 수 있다. 출력 제어부(140)는 제1 내지 제5 하위 제어부들(141~145)을 포함할 수 있다.
제1 하위 제어부(141)는 낸드 게이트들(NAND6~NAND8) 및 인버터들(IV16~IV18)을 포함할 수 있다. 낸드 게이트(NAND6)는 어드레스의 반전된 상위 비트(AXb<3>), 반전된 중간 비트(AXb<2>), 반전된 하위 비트(AXb<1>)를 입력 받을 수 있다. 인버터(IV16)는 낸드 게이트(NAND6)의 출력을 입력 받을 수 있다. 낸드 게이트(NAND7)는 인버터(IV16)의 출력 및 초기 프리차지 신호(IPCH)를 입력 받을 수 있다. 인버터(IV17)는 낸드 게이트(NAND7)의 출력을 입력 받고 제1 프리차지 신호(PCH1)를 출력할 수 있다. 낸드 게이트(NAND8)는 인버터(IV16)의 출력 및 초기 스트로브 신호(ISTB)를 입력 받을 수 있다. 인버터(IV18)는 낸드 게이트(NAND8)의 출력을 입력 받고 제1 스트로브 신호(STB1)를 출력할 수 있다.
제1 하위 제어부(141)는 어드레스(AX<3:1>)로 "000"를 입력 받는 경우에만, 즉, 타겟 버퍼 구역이 제1 버퍼 구역(AREA1)인 경우에만, 초기 프리차지 신호(IPCH)를 제1 프리차지 신호(PCH1)로서 출력하고, 초기 스트로브 신호(ISTB)를 제1 스트로브 신호(STB1)로서 출력할 수 있다. 제1 하위 제어부(141)는 어드레스(AX<3:1>)로 "000"를 입력받지 않는 경우, 논리 로우 레벨로 인에이블된 제1 프리차지 신호(PCH1) 및 논리 로우 레벨로 디스에이블된 제1 스트로브 신호(STB1)를 출력할 수 있다.
제2 하위 제어부(142)는 낸드 게이트들(NAND9~NAND11) 및 인버터들(IV19~IV21)을 포함할 수 있다. 낸드 게이트(NAND9)는 어드레스의 반전된 상위 비트(AXb<3>), 반전된 중간 비트(AXb<2>), 하위 비트(AX<1>)를 입력 받을 수 있다. 인버터(IV19)는 낸드 게이트(NAND9)의 출력을 입력 받을 수 있다. 낸드 게이트(NAND10)는 인버터(IV19)의 출력 및 초기 프리차지 신호(IPCH)를 입력 받을 수 있다. 인버터(IV20)는 낸드 게이트(NAND10)의 출력을 입력 받고 제2 프리차지 신호(PCH2)를 출력할 수 있다. 낸드 게이트(NAND11)는 인버터(IV19)의 출력 및 초기 스트로브 신호(ISTB)를 입력 받을 수 있다. 인버터(IV21)는 낸드 게이트(NAND11)의 출력을 입력 받고 제2 스트로브 신호(STB2)를 출력할 수 있다.
제2 하위 제어부(142)는 어드레스(AX<3:1>)로 "000"를 입력 받는 경우에만, 즉, 타겟 버퍼 구역이 제2 버퍼 구역(AREA2)인 경우에만, 초기 프리차지 신호(IPCH)를 제2 프리차지 신호(PCH2)로서 출력하고, 초기 스트로브 신호(ISTB)를 제2 스트로브 신호(STB2)로서 출력할 수 있다. 제2 하위 제어부(142)는 어드레스(AX<3:1>)로 "001"를 입력받지 않는 경우, 논리 로우 레벨로 인에이블된 제2 프리차지 신호(PCH2) 및 논리 로우 레벨로 디스에이블된 제2 스트로브 신호(STB2)를 출력할 수 있다.
제3 하위 제어부(143)는 낸드 게이트들(NAND12~NAND14) 및 인버터들(IV22~IV24)을 포함할 수 있다. 낸드 게이트(NAND12)는 어드레스의 반전된 상위 비트(AXb<3>), 중간 비트(AX<2>), 반전된 하위 비트(AXb<1>)를 입력 받을 수 있다. 인버터(IV22)는 낸드 게이트(NAND12)의 출력을 입력 받을 수 있다. 낸드 게이트(NAND13)는 인버터(IV22)의 출력 및 초기 프리차지 신호(IPCH)를 입력 받을 수 있다. 인버터(IV23)는 낸드 게이트(NAND13)의 출력을 입력 받고 제3 프리차지 신호(PCH3)를 출력할 수 있다. 낸드 게이트(NAND14)는 인버터(IV22)의 출력 및 초기 스트로브 신호(ISTB)를 입력 받을 수 있다. 인버터(IV24)는 낸드 게이트(NAND14)의 출력을 입력 받고 제3 스트로브 신호(STB3)를 출력할 수 있다.
제3 하위 제어부(143)는 어드레스(AX<3:1>)로 "000"를 입력 받는 경우에만, 즉, 타겟 버퍼 구역이 제3 버퍼 구역(AREA3)인 경우에만, 초기 프리차지 신호(IPCH)를 제3 프리차지 신호(PCH3)로서 출력하고, 초기 스트로브 신호(ISTB)를 제3 스트로브 신호(STB3)로서 출력할 수 있다. 제3 하위 제어부(143)는 어드레스(AX<3:1>)로 "010"를 입력받지 않는 경우, 논리 로우 레벨로 인에이블된 제3 프리차지 신호(PCH3) 및 논리 로우 레벨로 디스에이블된 제3 스트로브 신호(STB3)를 출력할 수 있다.
제4 하위 제어부(144)는 낸드 게이트들(NAND15~NAND17) 및 인버터들(IV25~IV27)을 포함할 수 있다. 낸드 게이트(NAND15)는 어드레스의 반전된 상위 비트(AXb<3>), 반전된 중간 비트(AXb<2>), 반전된 하위 비트(AXb<1>)를 입력 받을 수 있다. 인버터(IV25)는 낸드 게이트(NAND15)의 출력을 입력 받을 수 있다. 낸드 게이트(NAND16)는 인버터(IV25)의 출력 및 초기 프리차지 신호(IPCH)를 입력 받을 수 있다. 인버터(IV26)는 낸드 게이트(NAND16)의 출력을 입력 받고 제4 프리차지 신호(PCH4)를 출력할 수 있다. 낸드 게이트(NAND17)는 인버터(IV25)의 출력 및 초기 스트로브 신호(ISTB)를 입력 받을 수 있다. 인버터(IV27)는 낸드 게이트(NAND17)의 출력을 입력 받고 제4 스트로브 신호(STB4)를 출력할 수 있다.
제4 하위 제어부(144)는 어드레스(AX<3:1>)로 "000"를 입력 받는 경우에만, 즉, 타겟 버퍼 구역이 제4 버퍼 구역(AREA4)인 경우에만, 초기 프리차지 신호(IPCH)를 제4 프리차지 신호(PCH4)로서 출력하고, 초기 스트로브 신호(ISTB)를 제4 스트로브 신호(STB4)로서 출력할 수 있다. 제4 하위 제어부(144)는 어드레스(AX<3:1>)로 "011"를 입력받지 않는 경우, 논리 로우 레벨로 인에이블된 제4 프리차지 신호(PCH4) 및 논리 로우 레벨로 디스에이블된 제4 스트로브 신호(STB4)를 출력할 수 있다.
제5 하위 제어부(145)는 낸드 게이트들(NAND18~NAND20) 및 인버터들(IV28~IV30)을 포함할 수 있다. 낸드 게이트(NAND18)는 어드레스의 반전된 상위 비트(AXb<3>), 반전된 중간 비트(AXb<2>), 반전된 하위 비트(AXb<1>)를 입력 받을 수 있다. 인버터(IV28)는 낸드 게이트(NAND18)의 출력을 입력 받을 수 있다. 낸드 게이트(NAND19)는 인버터(IV28)의 출력 및 초기 프리차지 신호(IPCH)를 입력 받을 수 있다. 인버터(IV29)는 낸드 게이트(NAND19)의 출력을 입력 받고 제5 프리차지 신호(PCH5)를 출력할 수 있다. 낸드 게이트(NAND20)는 인버터(IV28)의 출력 및 초기 스트로브 신호(ISTB)를 입력 받을 수 있다. 인버터(IV30)는 낸드 게이트(NAND20)의 출력을 입력 받고 제5 스트로브 신호(STB5)를 출력할 수 있다.
제5 하위 제어부(145)는 어드레스(AX<3:1>)로 "100"를 입력 받는 경우에만, 즉, 타겟 버퍼 구역이 제5 버퍼 구역(AREA5)인 경우에만, 초기 프리차지 신호(IPCH)를 제5 프리차지 신호(PCH5)로서 출력하고, 초기 스트로브 신호(ISTB)를 제5 스트로브 신호(STB5)로서 출력할 수 있다. 제5 하위 제어부(145)는 어드레스(AX<3:1>)로 "000"를 입력받지 않는 경우, 논리 로우 레벨로 인에이블된 제5 프리차지 신호(PCH5) 및 논리 로우 레벨로 디스에이블된 제5 스트로브 신호(STB5)를 출력할 수 있다.
도6a 내지 도6e는 입출력부(120)로부터 버퍼부(110)로 라이트 데이터를 전송하기 위한 데이터 전송 회로(100)의 동작 방법을 설명하기 위한 도면들이다. 도6a 내지 도6e 각각은, 패스 제어부(130)가 어드레스(AX)에 따라 제1 내지 제4 패스 신호들(PEN1~PEN4)을 통해 제1 내지 제4 패스부들(PASS1~PASS4)을 제어한 결과 입출력부(120), 즉, 드라이버(DRV)로부터 타겟 버퍼 구역까지 형성되는 데이터 전송 경로를 도시한다.
이하, 도1 내지 도6e를 참조하여, 데이터 전송 회로(100)의 동작 방법이 상세하게 설명될 것이다.
도6a는 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이 제1 버퍼 구역(AREA1)인 경우, 데이터 전송 경로를 도시한다.
패스 제어부(130)는 인에이블된 데이터 입력 신호(DIN) 및 제1 버퍼 구역(AREA1)에 대응하는 어드레스(AX)(즉, "000")를 입력 받을 수 있다. 제1 버퍼 구역(AREA1)에 대응하는 어드레스(AX)에 응답하여 제1 및 제2 하위 패스 제어부들(131, 132)은 인에이블된 제1 및 제2 패스 신호들(PEN1, PEN2)을 출력하고, 제3 및 제4 하위 패스 제어부들(133, 134)은 디스에이블된 제3 및 제4 패스 신호들(PEN3, PEN4)을 출력할 수 있다. 따라서, 제1 내지 제4 패스부들(PASS1~PASS4) 중 제1 및 제2 패스부들(PASS1, PASS2)만 인에이블될 수 있다. 따라서, 제1 내지 제3 데이터 라인 그룹들(DLG1~DLG3)은 전기적으로 연결되고 데이터 전송 경로를 형성할 수 있다. 제1 버퍼 구역(AREA1)은 드라이버(DRV)로부터 전송된 라이트 데이터를 제1 내지 제3 데이터 라인 그룹들(DLG1~DLG3)을 통해 입력 받도록 제어될 수 있다.
도6b는 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이 제2 버퍼 구역(AREA2)인 경우, 데이터 전송 경로를 도시한다.
패스 제어부(130)는 인에이블된 데이터 입력 신호(DIN) 및 제2 버퍼 구역(AREA2)에 대응하는 어드레스(AX)(즉, "001")를 입력 받을 수 있다. 제2 버퍼 구역(AREA2)에 대응하는 어드레스(AX)에 응답하여 제2 하위 패스 제어부(132)는 인에이블된 제2 패스 신호(PEN2)를 출력하고, 제1, 제3 및 제4 하위 패스 제어부들(131, 133, 134)은 디스에이블된 제1, 제3 및 제4 패스 신호들(PEN1, PEN3, PEN4)을 출력할 수 있다. 따라서, 제1 내지 제4 패스부들(PASS1~PASS4) 중 제2 패스부(PASS2)만 인에이블될 수 있다. 따라서, 제2 및 제3 데이터 라인 그룹들(DLG2, DLG3)은 전기적으로 연결되고 데이터 전송 경로를 형성할 수 있다. 제2 버퍼 구역(AREA2)은 드라이버(DRV)로부터 전송된 라이트 데이터를 제2 및 제3 데이터 라인 그룹들(DLG2, DLG3)을 통해 입력 받도록 제어될 수 있다.
도6c는 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이 제3 버퍼 구역(AREA3)인 경우, 데이터 전송 경로를 도시한다.
패스 제어부(130)는 인에이블된 데이터 입력 신호(DIN) 및 제3 버퍼 구역(AREA3)에 대응하는 어드레스(AX)(즉, "010")를 입력 받을 수 있다. 제3 버퍼 구역(AREA3)에 대응하는 어드레스(AX)에 응답하여 제1 내지 제4 하위 패스 제어부들(131~134)은 디스에이블된 제1 내지 제4 패스 신호들(PEN1~PEN4)을 출력할 수 있다. 따라서, 제1 내지 제4 패스부들(PASS1~PASS4)은 모두 디스에이블될 수 있다. 따라서, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)은 차단될 수 있다. 제3 버퍼 구역(AREA3)은 드라이버(DRV)로부터 전송된 라이트 데이터를 제3 데이터 라인 그룹(DLG3)을 통해 입력 받도록 제어될 수 있다.
도6d는 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이 제4 버퍼 구역(AREA4)인 경우, 데이터 전송 경로를 도시한다.
패스 제어부(130)는 인에이블된 데이터 입력 신호(DIN) 및 제4 버퍼 구역(AREA4)에 대응하는 어드레스(AX)(즉, "011")를 입력 받을 수 있다. 제4 버퍼 구역(AREA4)에 대응하는 어드레스(AX)에 응답하여 제3 하위 패스 제어부(133)는 인에이블된 제3 패스 신호(PEN3)를 출력하고, 제1, 제2 및 제4 하위 패스 제어부들(131, 132, 134)은 디스에이블된 제1, 제2 및 제4 패스 신호들(PEN1, PEN2, PEN4)을 출력할 수 있다. 따라서, 제1 내지 제4 패스부들(PASS1~PASS4) 중 제3 패스부(PASS3)만 인에이블될 수 있다. 따라서, 제3 및 제4 데이터 라인 그룹들(DLG3, DLG4)은 전기적으로 연결되고 데이터 전송 경로를 형성할 수 있다. 제4 버퍼 구역(AREA4)은 드라이버(DRV)로부터 전송된 라이트 데이터를 제3 및 제4 데이터 라인 그룹들(DLG3, DLG4)을 통해 입력 받도록 제어될 수 있다.
도6e는 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이 제5 버퍼 구역(AREA5)인 경우, 데이터 전송 경로를 도시한다.
패스 제어부(130)는 인에이블된 데이터 입력 신호(DIN) 및 제5 버퍼 구역(AREA5)에 대응하는 어드레스(AX)(즉, "100")를 입력 받을 수 있다. 제5 버퍼 구역(AREA5)에 대응하는 어드레스(AX)에 응답하여 제3 및 제4 하위 패스 제어부들(133, 134)은 인에이블된 제3 및 제4 패스 신호들(PEN3, PEN4)을 출력하고, 제1 및 제2 하위 패스 제어부들(131, 132)은 디스에이블된 제1 및 제2 패스 신호들(PEN1, PEN2)을 출력할 수 있다. 따라서, 제1 내지 제4 패스부들(PASS1~PASS4) 중 제3 및 제4 패스부들(PASS3, PASS4)만 인에이블될 수 있다. 따라서, 제3 내지 제5 데이터 라인 그룹들(DLG3~DLG5)은 전기적으로 연결되고 데이터 전송 경로를 형성할 수 있다. 제5 버퍼 구역(AREA5)은 드라이버(DRV)로부터 전송된 라이트 데이터를 제3 내지 제5 데이터 라인 그룹들(DLG3~DLG5)을 통해 입력 받도록 제어될 수 있다.
도7은 버퍼부(110)로부터 입출력부(120)로 리드 데이터를 전송하기 위한 데이터 전송 회로(100)의 동작 방법을 설명하기 위한 도면이다. 도7은 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이, 예를 들어, 제2 버퍼 구역(AREA2)인 경우, 데이터 전송 경로를 도시한다.
이하, 도1 내지 도5, 및 도7을 참조하여, 데이터 전송 회로(100)의 동작 방법이 상세하게 설명될 것이다.
패스 제어부(130)는 디스에이블된 데이터 입력 신호(DIN)에 응답하여 디스에이블된 제1 내지 제4 패스 신호들(PEN1~PEN4)을 출력할 수 있다. 제1 내지 제4 패스부들(PASS1~PASS4)은 디스에이블된 제1 내지 제4 패스 신호들(PEN1~PEN4)에 응답하여 디스에이블될 수 있고, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)을 서로 차단할 수 있다. 따라서, 타겟 버퍼 구역, 즉, 제2 버퍼 구역(AREA2)과 제2 센스 앰프(SA2) 사이의 데이터 전송 경로는 제2 데이터 라인 그룹(DLG2)으로 한정될 수 있다. 제2 버퍼 구역(AREA2)은 제2 비트 라인 그룹(BLG2)을 통해 전송된 리드 데이터를 제2 데이터 라인 그룹(DLG2)을 통해 제2 센스 앰프(SA2)로 전송할 수 있다.
출력 제어부(140)는 제2 버퍼 구역(AREA2)의 어드레스(AX)(즉, "001")에 근거하여 제1 내지 제5 프리차지 신호들(PCH1~PCH5) 및 제1 내지 제5 스트로브 신호들(STB1~STB5)을 출력할 수 있다. 제2 센스 앰프(SA2)는 인에이블된 제2 스트로브 신호(STB2)에 응답하여 리드 데이터를 증폭하고 상위 데이터 라인 그룹(UDL)으로 출력할 수 있다. 제2 센스 앰프(SA2)를 제외한 제1, 제3 내지 제5 센스 앰프들(SA1, SA3~SA5)은 인에이블된 제1, 제3 내지 제5 프리차지 신호들(PCH1, PCH3~PCH5)에 각각 응답하여 프리차지 상태를 유지할 수 있다.
다른 예로서, 미도시되었지만, 타겟 버퍼 구역이 제2 버퍼 구역(AREA2) 이외의 버퍼 구역인 경우에도, 데이터 전송 회로(100)는 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)을 서로 차단시킴으로써 타겟 버퍼 구역과 타겟 버퍼 구역에 대응하는 센스 앰프 사이의 데이터 전송 경로를 타겟 데이터 라인 그룹으로 한정할 수 있다.
도8은 본 발명의 실시 예에 따른 데이터 전송 회로(200)를 간략하게 도시한 블록도이다. 데이터 전송 회로(200)는 두개의 드라이버들을 포함하는 것을 제외하고, 도1의 데이터 전송 회로(100)와 실질적으로 유사하게 구성되고 동작할 수 있다.
데이터 전송 회로(200)는 버퍼부(210), 제1 내지 제6 데이터 라인 그룹들(DLG1~DLG6), 입출력부(220), 패스 제어부(230) 및 출력 제어부(240)를 포함할 수 있다.
버퍼부(210)는 제1 내지 제6 비트 라인 그룹들(BLG1~BLG6)과 연결되고, 제1 내지 제6 데이터 라인 그룹들(DLG1~DLG6)에 의해 입출력부(220)와 연결될 수 있다. 버퍼부(210)는 제1 내지 제6 버퍼 구역들(AREA1~AREA6) 및 제1 내지 제5 패스부들(PASS1~PASS5)을 포함할 수 있다. 제1 내지 제6 버퍼 구역들(AREA1~AREA6)은 제1 내지 제6 비트 라인 그룹들(BLG1~BLG6)과 각각 연결되고, 제1 내지 제6 데이터 라인 그룹들(DLG1~DLG6)과 각각 연결될 수 있다. 제1 내지 제5 패스부들(PASS1~PASS5)은 제1 내지 제6 데이터 라인 그룹들(DLG1~DLG6)이 하나의 라인을 형성하도록 제1 내지 제6 데이터 라인 그룹들(DLG1~DLG6) 사이에 배치될 수 있다. 제1 내지 제6 데이터 라인 그룹들(DLG1~DLG6)은 제1 내지 제5 패스부들(PASS1~PASS5)에 의해 하나의 라인을 형성할 수 있다.
입출력부(220)는 상위 데이터 라인 그룹(UDL)과 연결되고, 제1 내지 제6 데이터 라인 그룹들(DLG1~DLG6)에 의해 버퍼부(210)와 연결될 수 있다. 입출력부(220)는 제1 및 제2 드라이버들(DRV, DRV2) 및 제1 내지 제6 센스 앰프들(SA1~SA6)을 포함할 수 있다.
제1 및 제2 드라이버들(DRV, DRV2)은 제1 내지 제6 데이터 라인 그룹들(DLG1~DLG6) 중 어느 둘에 의해 버퍼부(210)와 연결될 수 있다. 예를 들어, 제1 드라이버(DRV1)는 제2 데이터 라인 그룹(DLG2)과 연결될 수 있고, 제2 드라이버(DRV2)는 제4 데이터 라인 그룹(DLG4)과 연결될 수 있다. 타겟 버퍼 구역이 제1 내지 제3 버퍼 구역들(AREA1~AREA3) 중 어느 하나인 경우, 제1 드라이버(DRV1)가 타겟 버퍼 구역으로 라이트 데이터를 전송할 수 있다. 타겟 버퍼 구역이 제4 내지 제6 버퍼 구역들(AREA4~AREA6) 중 어느 하나인 경우, 제2 드라이버(DRV2)가 타겟 버퍼 구역으로 라이트 데이터를 전송할 수 있다.
패스 제어부(230)는 제1 내지 제6 버퍼 구역들(AREA1~AREA6) 중 타겟 버퍼 구역을 특정하는 어드레스(AX) 및 데이터 입력 신호(DIN)를 입력 받고, 제1 내지 제5 패스 신호들(PEN1~PEN5)을 출력할 수 있다. 도1의 패스 제어부(130)처럼, 패스 제어부(230)는 데이터 전송 경로를 최적으로 형성하기 위해서, 제1 내지 제5 패스부들(PASS1~PASS5)을 선택적으로 인에이블시킬 수 있다.
도9는 입출력부(220)로부터 버퍼부(210)로 라이트 데이터를 전송하기 위한 데이터 전송 회로(200)의 동작 방법을 설명하기 위한 도면이다. 도9는 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이, 예를 들어, 제3 버퍼 구역(AREA3)인 경우, 데이터 전송 경로를 도시한다.
패스 제어부(230)는 제1 드라이버(DRV1)로부터 제3 버퍼 구역(AREA3)까지 데이터 전송 경로가 형성되도록 제2 패스부(PASS2)를 인에이블시킬 수 있다. 그리고, 패스 제어부(230)는 제2 패스부(PASS2)를 제외한 나머지 패스부들(PASS1, PASS3~PASS5)을 디스에이블시킬 수 있다. 따라서, 제2 및 제3 데이터 라인 그룹들(DLG2, DLG3)은 전기적으로 연결되고 데이터 전송 경로를 형성할 수 있다. 제3 버퍼 구역(AREA3)은 제1 드라이버(DRV1)로부터 전송된 라이트 데이터를 제2 및 제3 데이터 라인 그룹들(DLG2, DLG3)을 통해 입력 받도록 제어될 수 있다.
도10은 버퍼부(210)로부터 입출력부(220)로 리드 데이터를 전송하기 위한 데이터 전송 회로(200)의 동작 방법을 설명하기 위한 도면이다. 도10은 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이, 예를 들어, 제3 버퍼 구역(AREA3)인 경우, 데이터 전송 경로를 도시한다.
리드 데이터가 전송될 때, 패스 제어부(230)는, 도1의 패스 제어부(130)처럼, 제1 내지 제6 패스부들(PASS1~PASS6)을 모두 디스에이블시킬 수 있다. 따라서, 제1 내지 제6 데이터 라인 그룹들(DLG)은 서로 차단되고, 타겟 버퍼 구역과 타겟 버퍼 구역에 대응하는 센스 앰프 사이의 데이터 전송 경로는 타겟 데이터 라인 그룹으로 한정될 수 있다.
도11은 본 발명의 실시 예에 따른 데이터 전송 회로(300)를 간략하게 도시한 블록도이다.
버퍼부(310)는 도1의 버퍼부(110)와 실질적으로 유사하게 구성되고 동작할 수 있다.
입출력부(320)는 드라이버(DRV) 및 센스 앰프(SA)를 포함할 수 있다. 드라이버(DRV)는 도1의 드라이버(DRV)와 실질적으로 유사하게 구성되고 동작할 수 있다.
센스 앰프(SA)는 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5) 중 어느 하나, 예를 들어, 제3 데이터 라인 그룹(DLG3)에 의해 버퍼부(310)와 연결될 수 있다. 센스 앰프(SA)는 버퍼부(310)로부터 전송된 리드 데이터를 증폭함으로써 상위 데이터 라인 그룹(UDL)으로 출력할 수 있다. 센스 앰프(SA)는 프리차지 신호(PCH)에 응답하여 프리차지 동작을 수행할 수 있고, 스트로브 신호(STB)에 응답하여 증폭 동작을 수행할 수 있다.
패스 제어부(330)는 제1 내지 제5 버퍼 구역들(AREA1~AREA5) 중 타겟 버퍼 구역을 특정하는 어드레스(AX)를 입력 받고, 제1 내지 제4 패스 신호들(PEN1~PEN4)을 출력할 수 있다. 도1의 패스 제어부(130)처럼, 패스 제어부(330)는 데이터 전송 경로를 최적으로 형성하기 위해서, 제1 내지 제5 패스부들(PASS1~PASS5)을 선택적으로 인에이블시킬 수 있다.
도1의 패스 제어부(130)는 리드 데이터가 전송될 때 제1 내지 제4 패스부들(PASS1~PASS4)을 모두 디스에이블시킬 수 있지만, 패스 제어부(330)는, 라이트 데이터가 전송될 때와 마찬가지로, 제1 내지 제5 데이터 라인 그룹들(DLG1~DLG5)이 타겟 버퍼 구역으로부터 센스 앰프(SA)까지 적절한 데이터 전송 경로를 형성하도록 제1 내지 제4 패스부들(PASS1~PASS4)을 선택적으로 인에이블시킬 수 있다. 라이트 데이터 또는 리드 데이터가 전송될 때, 패스 제어부(330)는 어드레스(AX)에 근거하여 제3 데이터 라인 그룹(DLG)과 타겟 데이터 라인 그룹 사이에 배치된 하나 이상의 패스부들을 인에이블시킬 수 있다. 라이트 데이터 또는 리드 데이터가 전송될 때, 패스 제어부(330)는 어드레스(AX)에 근거하여 제3 데이터 라인 그룹(DLG)과 타겟 데이터 라인 그룹 사이에 배치된 하나 이상의 패스부들을 제외한 나머지를 디스에이블시킬 수 있다.
도12는 버퍼부(310)로부터 입출력부(320)로 리드 데이터를 전송하기 위한 데이터 전송 회로(300)의 동작 방법을 설명하기 위한 도면이다. 도12는 어드레스(AX)에 의해 특정된 타겟 버퍼 구역이, 예를 들어, 제2 버퍼 구역(AREA2)인 경우, 데이터 전송 경로를 도시한다.
패스 제어부(130)는 제2 버퍼 구역(AREA2)에 대응하는 어드레스(AX)(즉, "001")를 입력 받을 수 있다. 제2 버퍼 구역(AREA2)에 대응하는 어드레스(AX)에 응답하여 제2 하위 패스 제어부(132)는 인에이블된 제2 패스 신호(PEN2)를 출력하고, 제1, 제3 및 제4 하위 패스 제어부들(131, 133, 134)은 디스에이블된 제1, 제3 및 제4 패스 신호들(PEN1, PEN3, PEN4)을 출력할 수 있다. 따라서, 제1 내지 제4 패스부들(PASS1~PASS4) 중 제2 패스부(PASS2)만 인에이블될 수 있다. 따라서, 제2 및 제3 데이터 라인 그룹들(DLG2, DLG3)은 전기적으로 연결되고 데이터 전송 경로를 형성할 수 있다. 센스 앰프(SA)는 제2 버퍼 구역(AREA2)으로부터 전송된 리드 데이터를 제2 및 제3 데이터 라인 그룹들(DLG2, DLG3)을 통해 입력 받을 수 있다.
다른 예로서, 타겟 버퍼 구역이 제2 버퍼 구역(AREA2) 이외의 버퍼 구역인 경우에도, 데이터 전송 회로(300)는 타겟 데이터 라인 그룹과 제3 데이터 라인 그룹(DLG) 사이에 형성된 데이터 전송 경로를 통해 리드 데이터를 전송할 것이다. 라이트 데이터를 전송하기 위한 데이터 전송 회로(300)의 동작 방법은 도1의 데이터 전송 회로(100)의 동작 방법과 실질적으로 유사할 수 있다.
도13은 본 발명의 실시 예에 따른 데이터 전송부(1240)를 포함하는 데이터 저장 장치(1000)를 예시적으로 도시한 블록도이다. 데이터 전송부(1240)는 앞서 설명된 데이터 전송 회로(100, 200, 300)로 구현될 수 있다.
데이터 저장 장치(1000)는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(1000)는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치(1000)는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결될 때 동작할 수 있다.
데이터 저장 장치(1000)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick), 다양한 멀티 미디어(Multi Media) 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 솔리드 스테이트 드라이브(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(1000)는 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)를 포함할 수 있다.
컨트롤러(1100)는 데이터 저장 장치(1000)의 제반 동작을 제어할 수 있다. 컨트롤러(1100)는 외부 장치의 라이트 요청 또는 리드 요청에 응답하여 불휘발성 메모리 장치(1200)의 라이트 또는 리드 동작을 제어할 수 있다. 컨트롤러(1100)는 불휘발성 메모리 장치(1200)의 동작을 제어하기 위한 커맨드를 생성하고 생성된 커맨드를 불휘발성 메모리 장치(1200)로 제공할 수 있다.
불휘발성 메모리 장치(1200)는 제어 로직(210), 인터페이스부(220), 어드레스 디코더(230), 데이터 전송부(240) 및 메모리 셀 어레이(250)를 포함할 수 있다.
제어 로직(1210)은 불휘발성 메모리 장치(1200)의 제반 동작을 제어할 수 있다. 제어 로직(1210)은 컨트롤러(1100)로부터 제공된 액세스 커맨드, 예를 들어, 라이트, 리드 또는 소거 커맨드에 응답하여 메모리 셀 어레이(1250)에 대한 라이트, 리드 또는 소거 동작을 제어할 수 있다.
인터페이스부(1220)는 컨트롤러(1100)와 액세스 커맨드를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(1220)는 입력된 각종 제어 신호들 및 데이터를 불휘발성 메모리 장치(1200)의 내부 유닛들로 전송할 수 있다.
어드레스 디코더(1230)는 로우 어드레스 및 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(1230)는 로우 어드레스의 디코딩 결과에 따라 워드 라인들(WL)이 선택적으로 구동되도록 제어할 수 있다. 어드레스 디코더(1230)는 컬럼 어드레스의 디코딩 결과에 따라 비트 라인들(BL)이 선택적으로 구동되도록 데이터 전송부(1240)를 제어할 수 있다.
데이터 전송부(1240)는 인터페이스부(1220)와 메모리 셀 어레이(1250) 사이에서 데이터를 처리할 수 있다. 예를 들어, 데이터 전송부(1240)는 디코딩된 어드레스에 대응하는 페이지에 라이트될 라이트 데이터를 메모리 셀 어레이(1250)로 전송할 수 있다. 데이터 전송부(1240)는 디코딩된 어드레스에 대응하는 페이지로부터 리드된 리드 데이터를 인터페이스부(1220)로 전송할 수 있다.
메모리 셀 어레이(1250)는 워드 라인들(WL)을 통해 어드레스 디코더(1230)와 연결될 수 있고, 비트 라인들(BL)을 통해 데이터 전송부(1240)와 연결될 수 있다. 메모리 셀 어레이(1250)는, 예를 들어, 3차원 구조의 메모리 셀 어레이를 포함할 수 있다. 메모리 영역(1250)은 워드라인들(WL)과 비트라인들(BL)이 교차하는 영역에 각각 배치된 복수의 메모리 셀들로 구성될 수 있다. 메모리 영역(1250)은 복수의 메모리 블록들을 포함할 수 있고, 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 메모리 블록은 소거 동작이 수행되는 단위일 수 있고, 페이지는 라이트 동작 또는 리드 동작이 수행되는 단위일 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 데이터 전송 회로 110 : 버퍼부
120 : 입출력부 130: 패스 제어부
140 : 출력 제어부 DLG1~DLG5 : 제1 내지 제5 데이터 라인 그룹들

Claims (20)

  1. 데이터 라인 그룹들;
    상기 데이터 라인 그룹들이 하나의 라인을 형성하도록 상기 데이터 라인 그룹들 사이에 배치된 패스부들;
    상기 데이터 라인 그룹들에 연결되고, 상기 데이터 라인 그룹들로 전송될 라이트 데이터 또는 상기 데이터 라인 그룹들로부터 전송된 리드 데이터를 처리하도록 구성된 입출력부; 및
    상기 데이터 라인 그룹들 중 타겟 데이터 라인 그룹을 특정하는 어드레스에 응답하여, 상기 패스부들을 선택적으로 인에이블시키도록 구성된 패스 제어부를 포함하는 데이터 전송 회로.
  2. 제1항에 있어서,
    상기 입출력부는, 상기 데이터 라인 그룹들 중 구동 데이터 라인 그룹에 연결되고 상기 구동 데이터 라인 그룹으로 상기 라이트 데이터를 전송하도록 구성된 드라이버를 포함하는 데이터 전송 회로.
  3. 제1항에 있어서,
    상기 패스 제어부는, 상기 타겟 데이터 라인 그룹과 상기 데이터 라인 그룹들 중 상기 입출력부가 상기 라이트 데이터를 전달하는 구동 데이터 라인 그룹 사이에 배치된 하나 이상의 패스부들을 인에이블시키는 데이터 전송 회로.
  4. 제1항에 있어서,
    상기 패스 제어부는, 상기 타겟 데이터 라인 그룹과 상기 데이터 라인 그룹들 중 상기 입출력부가 상기 라이트 데이터를 전달하는 구동 데이터 라인 그룹 사이에 배치된 하나 이상의 패스부들을 제외한 패스부들을 디스에이블시키는 데이터 전송 회로.
  5. 제1항에 있어서,
    상기 입출력부는, 상기 데이터 라인 그룹들에 각각 연결되고, 대응하는 데이터 라인 그룹으로부터 전송된 리드 데이터를 감지 및 증폭하도록 구성된 센스 앰프들을 포함하는 데이터 전송 회로.
  6. 제5항에 있어서,
    상기 패스 제어부는, 상기 리드 데이터가 전송될 때, 상기 패스부들을 모두 디스에이블시키는 데이터 전송 회로.
  7. 제5항에 있어서,
    상기 어드레스에 응답하여, 상기 센스 앰프들 각각의 프리차지 동작 및 증폭 동작을 제어하도록 구성된 출력 제어부를 더 포함하는 데이터 전송 회로.
  8. 제5항에 있어서,
    상기 타겟 데이터 라인 그룹에 연결된 센스 앰프는, 상기 어드레스에 기초하여 생성된 프리차지 신호에 응답하여 프리차지 동작을 중단하고, 상기 어드레스에 기초하여 생성된 스트로브 신호에 응답하여 증폭 동작을 수행하는 데이터 전송 회로.
  9. 제5항에 있어서,
    상기 타겟 데이터 라인 그룹을 제외한 데이터 라인 그룹들에 연결된 센스 앰프들은 상기 어드레스에 기초하여 생성된 프리차지 신호에 응답하여 프리차지 동작을 수행하는 데이터 전송 회로.
  10. 데이터 라인 그룹들;
    상기 데이터 라인 그룹들이 하나의 라인을 형성하도록 상기 데이터 라인 그룹들 사이에 배치된 패스부들;
    상기 데이터 라인 그룹들에 각각 연결되고, 대응하는 데이터 라인 그룹으로부터 라이트 데이터를 전송받고, 상기 대응하는 데이터 라인 그룹으로 리드 데이터를 전송하도록 구성된 버퍼 구역들; 및
    상기 데이터 라인 그룹들 중 구동 데이터 라인 그룹에 연결되고, 상기 버퍼 구역들 중 타겟 버퍼 구역으로 전송될 라이트 데이터를 상기 구동 데이터 라인 그룹으로 전송하도록 구성된 드라이버를 포함하는 데이터 전송 회로.
  11. 제10항에 있어서,
    상기 타겟 버퍼 구역의 어드레스에 응답하여, 상기 드라이버로부터 상기 타겟 버퍼 구역까지 데이터 전송 경로가 형성되도록 상기 패스부들을 선택적으로 인에이블시키도록 구성된 패스 제어부를 더 포함하는 데이터 전송 회로.
  12. 제10항에 있어서,
    상기 구동 데이터 라인 그룹과 상기 타겟 버퍼 구역에 연결된 데이터 라인 그룹 사이에 배치된 하나 이상의 패스부들은, 상기 라이트 데이터가 전송될 때 인에이블된 데이터 입력 신호에 기초하여 생성된 패스 신호들에 각각 응답하여 인에이블되는 데이터 전송 회로.
  13. 제10항에 있어서,
    상기 구동 데이터 라인 그룹에 연결되고, 상기 구동 데이터 라인 그룹으로부터 전송된 리드 데이터를 감지 및 증폭하도록 구성된 센스 앰프를 더 포함하는 데이터 전송 회로.
  14. 제13항에 있어서,
    상기 타겟 버퍼 구역의 어드레스에 응답하여, 상기 타겟 버퍼 구역으로부터 상기 센스 앰프까지 데이터 전송 경로가 형성되도록 상기 패스부들을 선택적으로 인에이블시키도록 구성된 패스 제어부를 더 포함하는 데이터 전송 회로.
  15. 데이터 라인 그룹들;
    상기 데이터 라인 그룹들이 하나의 라인을 형성하도록 상기 데이터 라인 그룹들 사이에 배치된 패스부들;
    상기 데이터 라인 그룹들에 각각 연결되고, 대응하는 데이터 라인 그룹으로부터 라이트 데이터를 전송받고, 상기 대응하는 데이터 라인 그룹으로 리드 데이터를 전송하도록 구성된 버퍼 구역들; 및
    상기 데이터 라인 그룹들에 각각 연결되고, 상기 리드 데이터를 감지 및 증폭하도록 구성된 센스 앰프들을 포함하는 데이터 전송 회로.
  16. 제15항에 있어서,
    상기 리드 데이터가 전송되는 데이터 라인 그룹에 연결된 적어도 하나의 패스부들은 상기 리드 데이터가 전송되는 상기 데이터 라인 그룹을 다른 데이터 라인 그룹들과 전기적으로 차단시키는 데이터 전송 회로.
  17. 제15항에 있어서,
    상기 데이터 라인 그룹들 중 구동 데이터 라인 그룹에 연결되고, 상기 버퍼 구역들 중 타겟 버퍼 구역으로 전송될 라이트 데이터를 상기 구동 데이터 라인 그룹으로 전송하도록 구성된 드라이버를 더 포함하는 데이터 전송 회로.
  18. 제17항에 있어서,
    상기 타겟 버퍼 구역의 어드레스에 응답하여, 상기 드라이버로부터 상기 타겟 버퍼 구역까지 데이터 전송 경로가 형성되도록 상기 패스부들을 선택적으로 인에이블시키도록 구성된 패스 제어부를 더 포함하는 데이터 전송 회로.
  19. 제15항에 있어서,
    상기 센스 앰프들 각각의 프리차지 동작 및 증폭 동작을 제어하도록 구성된 출력 제어부를 더 포함하는 데이터 전송 회로.
  20. 제19항에 있어서,
    상기 출력 제어부는 상기 버퍼 구역들 중 타겟 버퍼 구역의 어드레스에 응답하여, 상기 타겟 버퍼 구역에 대응하는 센스 앰프에 대해 프리차지 동작을 디스에이블시키고, 증폭 동작을 인에이블시키는 데이터 전송 회로.
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