KR101278269B1 - 반도체 장치 및 이의 데이터 전송 방법 - Google Patents

반도체 장치 및 이의 데이터 전송 방법 Download PDF

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Abstract

반도체 장치는 노멀 데이터 라인, 보조 데이터 라인 및 데이터 라인 선택부를 포함한다. 상기 데이터 라인 선택부는 커맨드 신호에 응답하여 데이터를 상기 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력한다.

Description

반도체 장치 및 이의 데이터 전송 방법 {SEMICONDUCTOR MEMORY APPARATUS AND DATA TRANSFER METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 3D (3 dimensional) 반도체 장치 및 이의 데이터 전송 방법에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
상기 3D 반도체 장치를 구성하는 복수개의 칩은 복수개의 물리적 랭크 또는 논리적 랭크로 구분되어 동작한다. 즉, 칩 선택 커맨드 또는 어드레스에 응답하여 선택된 랭크가 데이터의 리드 또는 라이트 동작을 수행하도록 구성된다. 상기 복수개의 랭크는 데이터 입출력 라인 및 데이터 패드를 공유한다. 상기 데이터 입출력 라인은 상기 복수개의 칩을 관통하는 관통 비아에 의해 공통 연결되고, 마스터 칩에 배치될 수 있는 공유 데이터 패드와 연결된 공유 채널을 통해 외부 컨트롤러와 통신한다.
한편, 일반적인 반도체 장치는 데이터 입력 라인과 데이터 출력 라인을 공통으로 사용하므로, 데이터의 충돌을 피하기 위해 리드 및 라이트 동작은 일정한 시간 간격을 두고 수행된다. 그러나, 위와 같은 3D 반도체 장치의 경우 물리적 또는 논리적 랭크는 독립적으로 리드 및 라이트 동작을 수행할 수 있으므로, 상기 일정한 시간 간격을 확보하지 못한 채, 리드 및 라이트 동작이 수행될 수 있다. 동일한 랭크의 연속적인 리드 및 라이트 동작은 상기 일정 시간 간격을 두고 수행되므로 문제의 소지가 없지만, 하나의 랭크에 대한 리드 또는 라이트 동작 수행된 후 곧이어 다른 랭크에 대한 리드 또는 라이트 동작이 수행되는 경우 데이터의 충돌 가능성이 발생한다. 특히, 하나의 랭크에 대한 라이트 동작이 수행되고, 곧이어 다른 랭크에 대한 리드 동작이 수행되는 경우 데이터의 충돌 가능성은 더욱 심화된다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 보조 데이터 라인을 구비하여 연속적인 라이트 및 리드 동작에서 데이터의 충돌을 방지할 수 있는 반도체 장치 및 이의 데이터 전송 방법을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 반도체 장치는 데이터 전송을 위해 메모리 뱅크와 데이터 패드를 연결하는 노멀 데이터 라인; 상기 데이터 전송을 위해 상기 메모리 뱅크와 상기 데이터 패드를 연결하는 보조 데이터 라인; 및 커맨드 신호에 응답하여 상기 데이터를 상기 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 데이터 라인 선택부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 복수개의 칩이 적층되는 반도체 메모리 장치로서, 데이터 전송을 위해 상기 복수개의 칩이 공유하는 노멀 데이터 라인; 상기 데이터 전송을 위해 상기 복수개의 칩이 공유하는 보조 데이터 라인; 및 각각의 칩에 배치되고, 커맨드 신호에 응답하여 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 상기 데이터를 출력하는 데이터 라인 선택부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 전송 방법은 제 1 및 제 2 칩을 포함하고, 상기 제 1 및 제 2 칩은 노멀 데이터 라인 및 보조 데이터 라인을 공유하는 반도체 장치의 데이터 전송 방법으로서, 상기 제 1 칩에 대한 라이트 커맨드에 응답하여 라이트 데이터를 상기 노멀 데이터 전송 라인을 통해 상기 제 1 칩으로 전송하는 단계; 상기 제 1 칩에 대한 라이트 커맨드가 입력된 후 상기 제 2 칩에 대한 리드 커맨드가 소정 시간 이내에 입력되었는지 여부를 판단하는 단계; 및 상기 판단 결과에 따라 리드 데이터를 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 전송 방법은 복수개의 칩을 포함하고, 상기 복수개의 칩은 복수개의 랭크로 구분되어 동작하며, 상기 복수개의 칩은 노멀 데이터 라인 및 보조 데이터 라인을 공유하는 반도체 장치의 데이터 전송 방법으로서, 하나의 랭크에 대한 라이트 커맨드에 응답하여 라이트 데이터를 상기 노멀 데이터 라인을 통해 상기 하나의 랭크로 전송하는 단계; 상기 하나의 랭크에 대한 라이트 커맨드가 입력된 후 다른 랭크에 대한 리드 커맨드가 소정 시간 이내에 입력되었는지 여부를 판단하는 단계; 및 상기 판단 결과에 따라 상기 다른 랭크의 리드 데이터를 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 단계를 포함한다.
본 발명에 의하면, 연속적인 라이트 및 리드 동작을 수행하더라도 반도체 장치의 원활한 데이터 입출력을 가능하게 한다. 따라서, 정확한 데이터 입출력 동작을 보장하고, 반도체 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 도 1의 데이터 라인 선택부의 실시예의 구성을 보여주는 블록도,
도 3은 도 2의 제어신호 생성부의 실시예의 구성을 보여주는 도면,
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도,
도 5는 반도체 장치를 구성하는 복수개의 칩을 랭크로 구성하는 방법을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 세 개의 칩이 적층되는 것을 예시하였지만, 적층되는 칩의 개수를 한정하는 것은 아니다. 상기 반도체 장치(1)에서, 가장 아래에 적층된 칩은 마스터 칩(MASTER)에 해당하고, 그 위로 적층된 칩들은 슬레이브 칩(SLAVE1, SLAVE2)에 해당하는 것으로 예시한다. 위와 같이, 마스터 칩(MASTER)과 슬레이브 칩(SALVE1, SLAVE2)의 역할 구분이 되어 있는 반도체 장치(1)는 상기 마스터 칩(MASTER)을 통해 외부 컨트롤러와 통신할 수 있다. 따라서, 상기 적층된 칩(MASTER, SLAVE1, SLAVE2)들은 데이터 라인 및 데이터 패드를 함께 공유하는 구조이다.
도 1에서, 상기 슬레이브 칩(SLAVE1, SLAVE2)은 각각 메모리 뱅크(21, 31), 입출력 드라이빙부(22, 32) 및 데이터 라인 선택부(23, 33)를 포함한다. 상기 마스터 칩(MASTER)은 상기 슬레이브 칩(SLAVE1, SLAVE2)과 마찬가지로 메모리 뱅크(11), 입출력 드라이빙부(12) 및 데이터 라인 선택부(13)를 구비하는 것으로 예시되었으나, 어플리케이션에 따라 마스터 칩(MASTER)은 상기 구성들을 포함하지 않을 수 있다. 상기 메모리 뱅크(11, 21, 31)는 복수개의 메모리 셀 어레이를 포함하며, 데이터가 저장되는 영역이다. 상기 입출력 드라이빙부(12, 22, 32)는 각각 상기 칩들(MASTER, SLAVE1, SLAVE2)의 데이터 라인(GIO_M, GIO_S1, GIO_S2)을 통해 전송된 데이터를 상기 메모리 뱅크(11, 21, 31)에 저장시키거나 상기 메모리 뱅크(11, 21, 31)에 저장된 데이터를 상기 데이터 라인(GIO_M, GIO_S1, GIO_S2)으로 출력한다.
도 1에서, 상기 각각의 칩의 데이터 라인(GIO_M, GIO_S1, GIO_S2)은 노멀 데이터 라인(CGIO) 및 보조 데이터 라인(SGIO)과 공통 연결된다. 상기 노멀 데이터 라인(CGIO)은 상기 각각의 칩의 데이터 라인(GIO_M, GIO_S1, GIO_S2)과 공통 연결되어 상기 칩들(MASTER, SLAVE1, SLAVE2)로부터 출력되는 데이터를 데이터 패드(15)로 전송할 수 있고, 상기 데이터 패드(15)를 통해 입력되는 데이터를 상기 각각의 칩들(MASTER, SLAVE1, SLAVE2)로 전송할 수 있다. 상기 보조 데이터 라인(SGIO)은 상기 노멀 데이터 라인(CGIO)과 동일한 수로 구비될 수 있다. 상기 보조 데이터 라인(SGIO)은 상기 노멀 데이터 라인(CGIO)과 마찬가지로 상기 각각의 칩의 데이터 라인(GIO_M, GIO_S1, GIO_S2)과 공통 연결된다. 상기 노멀 데이터 라인(CGIO) 및 상기 보조 데이터 라인(SGIO)은 상기 각각의 칩의 데이터 라인(GIO_M, GIO_S1, GIO_S2)과 공통 연결되므로, 각각의 칩(MASTER, SLAVE1, SLAVE2)의 메모리 뱅크(11, 21, 31)와 데이터 패드(15)를 연결한다. 따라서, 상기 노멀 데이터 라인(CGIO) 및 상기 보조 데이터 라인(SGIO)은 상기 마스터 칩(MASTER) 및 슬레이브 칩(SLAVE1, SLAVE2)에 의해 공유되고, 상기 마스터 칩(MASTER) 및 슬레이브 칩(SLAVE1, SLAVE2)의 데이터 전송을 위해 구비된다. 도 1에서, 상기 노멀 데이터 라인(CGIO) 및 보조 데이터 라인(SGIO)은 상기 마스터 칩(MASTER) 및 슬레이브 칩(SLAVE1, SLAVE2)을 관통하여 연결하는 관통 비아(TSV)로 구성될 수 있음을 예시하였다.
상기 마스터 칩(MASTER)은 또한 데이터 입출력부(14) 및 데이터 패드(15)를 포함한다. 상기 데이터 입출력부(14)는 라이트 동작에서 상기 데이터 패드(15)를 통해 입력되는 외부 데이터를 버퍼링하여 상기 노멀 데이터 라인(CGIO) 또는 상기 보조 데이터 라인(SGIO)으로 전송하고, 리드 동작에서 상기 노멀 데이터 라인(CGIO) 또는 상기 보조 데이터 라인(SGIO)을 통해 전송된 데이터를 버퍼링하여 상기 데이터 패드(15)로 출력한다. 상기 데이터 패드(15)는 상기 반도체 장치와 외부 컨트롤러 사이를 연결하는 채널이다.
상기 데이터 라인 선택부(13, 23, 33)는 각각의 칩에 배치될 수 있다. 상기 데이터 라인 선택부(13, 23, 33)는 커맨드 신호(CMD)에 응답하여 데이터(특히, 리드 동작에서 상기 메모리 뱅크(11, 21, 31)에 저장되었던 데이터)를 상기 노멀 데이터 라인(CGIO) 및 상기 보조 데이터 라인(SGIO) 중 하나로 출력한다. 상기 커맨드 신호(CMD)는 커맨드 버퍼(15)를 통해 입력될 수 있고, 라이트 커맨드(WT), 리드 커맨드(RD)를 포함한다. 상기 커맨드 신호(CMD)는 예를 들어, 관통 비아(TSV)를 통해 상기 칩(MASTER, SLAVE1, SLAVE2)들로 전송될 수 있다. 상기 데이터 라인 선택부(13, 23, 33)는 상기 라이트 커맨드(WT)가 입력된 이후 상기 리드 커맨드(RD)가 소정 시간 이내에 입력되는지 여부를 판단하고, 상기 판단 결과에 따라 상기 데이터를 상기 노멀 데이터 라인(CGIO) 및 상기 보조 데이터 라인(SGIO) 중 하나로 출력한다. 상기 라이트 커맨드(WT)가 입력된 후 상기 소정 시간 이후에 상기 리드 커맨드(RD)가 입력되는 경우 상기 데이터 라인 선택부(13, 23, 33)는 상기 데이터를 상기 노멀 데이터 라인(CGIO)으로 출력하고, 상기 소정 시간 이내에 상기 리드 커맨드(RD)가 입력되는 경우 상기 데이터를 상기 보조 데이터 라인(SGIO)으로 출력한다. 상기 소정 시간은 라이트 커맨드(WT)가 입력된 후 리드 커맨드(RD)가 입력될 수 있는 시간을 의미한다. 반도체 장치에 배치되는 상기 데이터 라인의 수는 매우 많기 때문에, 상기 데이터 라인은 라이트 동작과 리드 동작에서 데이터 전송을 위해 공통으로 사용된다. 따라서, 상기 소정 시간 내에 라이트 및 리드 동작이 연속적으로 수행되는 경우 라이트 데이터와 리드 데이터가 충돌하게 된다. 이를 방지하기 위해, 반도체 장치는 Write to Read time(tWTR) 이라는 규정을 정하여 라이트 커맨드(WT)가 입력된 후 소정 시간 이후에 리드 커맨드(RD)가 입력될 수 있도록 제어한다. 그러나, 데이터 라인을 공유하는 복수개의 칩이 적층되는 반도체 장치의 경우, 하나의 칩에 대한 라이트 커맨드 입력 후 다른 칩에 대한 리드 커맨드가 tWTR 이내에 입력될 수 있으므로 데이터의 충돌 가능성이 발생할 수 있음은 앞서 언급한바 있다. 따라서, 본 발명의 실시예에 따른 반도체 장치(1)는 상기 데이터 라인 선택부(13, 23, 33) 및 보조 데이터 라인(SGIO)을 구비하여 라이트 커맨드(WT)가 입력된 후 소정 시간 내에 리드 커맨드(RD)가 입력되는 경우 메모리 뱅크(11, 21, 31)에서 출력되는 데이터를 상기 노멀 데이터 라인(CGIO)이 아닌 상기 보조 데이터 라인(SGIO)으로 출력하도록 구성된다. 따라서, 리드 동작 수행에 따른 리드 데이터가 보조 데이터 라인(SGIO)으로 출력되므로, 노멀 데이터 라인(CGIO)을 통해 전송 중인 라이트 데이터와 충돌하지 않고 정상적으로 출력될 수 있다.
도 2는 도 1의 데이터 라인 선택부의 실시예의 구성을 보여주는 블록도이다. 상기 데이터 라인 선택부(13, 23, 33)는 모두 동일한 구성을 갖고, 도 2에서 상기 슬레이브 칩(SLAVE1)의 데이터 라인 선택부(23)의 구성을 대표적으로 도시한다. 도 2에서, 상기 데이터 라인 선택부(13, 23, 33)는 제어신호 생성부(231) 및 경로 선택부(232)를 포함한다. 상기 제어신호 생성부(231)는 상기 라이트 커맨드(WT), 상기 리드 커맨드(RD) 및 동작 정보신호(TWTR)에 응답하여 경로 선택신호(BYPASS)를 생성한다. 상기 동작 정보신호(TWTR)는 상기 소정 시간에 대한 정보를 갖는 신호로서, 예를 들어, 반도체 장치의 모드 레지스터 셋(MRS)에서 생성되는 신호일 수 있다. 상기 제어신호 생성부(231)는 동작 정보신호(TWTR)로부터 상기 소정 시간에 대한 정보를 수신하고, 상기 라이트 커맨드(WT)가 입력된 후 상기 리드 커맨드(RD)가 상기 소정 시간 이내에 입력되는지 여부를 감지한다. 상기 제어신호 생성부(231)는 클럭(CLK)을 이용하여 상기 라이트 커맨드(WT)가 입력된 후 상기 리드 커맨드(RD)가 입력될 때까지의 시간을 감지하며, 감지된 시간이 상기 동작 정보신호(TWTR)에 의한 상기 소정 시간보다 짧으면 경로 선택신호(BYPASS)를 인에이블 시키고, 상기 감지된 시간이 상기 동작 정보신호(TWTR)에 의한 상기 소정 시간보다 길면 경로 선택신호(BYPASS)를 디스에이블 시킨다.
상기 경로 선택부(232)는 리드 동작에서 상기 메모리 뱅크(21)에 저장되었다가 상기 칩(SLAVE1)의 데이터 라인(GIO_S1)을 통해 출력되는 데이터를 수신하고, 상기 경로 선택신호(BYPASS)에 응답하여 상기 데이터를 상기 노멀 데이터 라인(CGIO) 및 상기 보조 데이터 라인(SGIO) 중 하나로 출력한다. 상기 경로 선택부(232)는 기본적으로 상기 데이터 라인(GIO_S1)을 상기 노멀 데이터 라인(CGIO)과 연결하고, 상기 경로 선택신호(BYPASS)가 인에이블되면 상기 데이터 라인(GIO_S1)을 상기 보조 데이터 라인(SGIO)과 연결시킨다. 상기 경로 선택부(232)는 일반적인 멀티플렉서 회로로 구성될 수 있다.
도 3은 도 2의 제어신호 생성부(231)의 실시예의 구성을 보여주는 도면이다. 도 3에서, 상기 제어신호 생성부(231)는 감지부(310) 및 경로 선택신호 생성부(320)를 포함한다. 상기 감지부(310)는 상기 라이트 커맨드(WT) 및 클럭 신호(CLK)를 수신하고, 상기 라이트 커맨드(WT)를 순차적으로 클럭(CLK)의 한 주기만큼 지연시켜 복수개의 출력 신호(Q0~Qn, Q0b~Qnb)를 생성한다. 따라서, 상기 복수개의 출력 신호(Q0~Qn, Q0b~Qnb)는 각각 상기 클럭(CLK)의 한 주기만큼 위상 차이를 갖는다. 따라서, 상기 라이트 커맨드(WT)가 입력된 후 경과된 시간을 감지할 수 있다. 상기 감지부(310)는 복수개의 플립플롭(FF)을 포함하여 구성될 수 있다.
상기 경로 선택신호 생성부(320)는 상기 감지부(310)로부터 생성되는 상기 복수개의 출력 신호(Q0~Qn, Q0b~Qnb), 상기 라이트 커맨드(WT), 상기 리드 커맨드(RD) 및 상기 동작 정보신호(TWTR)를 수신한다. 상기 경로 선택신호 생성부(320)는 상기 출력 신호(Q0~Qn, Q0b~Qnb)에 기초하여 상기 라이트 커맨드(WT)가 입력된 후 상기 리드 커맨드(RD)가 입력될 때까지의 시간과 상기 동작 정보신호에 의한 상기 소정 시간과 비교하여 상기 경로 선택신호(BYPASS)를 생성한다. 예를 들어, 상기 동작 정보신호(TWTR)에 의한 상기 소정 시간이 클럭(CLK)의 4주기에 해당하는 시간인 경우에, 상기 경로 선택신호 생성부(320)의 동작을 설명하면 다음과 같다. 상기 라이트 커맨드(WT)가 입력된 후 클럭(CLK)의 3주기가 경과된 후에 상기 리드 커맨드(RD)가 입력되면 상기 경로 선택신호 생성부(320)는 상기 경로 선택신호(BYPASS)를 인에이블 시킨다. 반대로, 상기 라이트 커맨드(WT)가 입력된 후 클럭(CLK)의 4주기 이상이 경과된 후에 상기 리드 커맨드(RD)가 입력되면 상기 경로 선택신호 생성부(320)는 상기 경로 선택신호(BYPASS)를 디스에이블 시킨다.
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 보여주는 타이밍도이다. 도 1 내지 도 4a, 4b를 참조하여, 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다.
먼저, 도 4a는 슬레이브 칩(SLAVE1)에 대한 라이트 커맨드(WT_SLAVE1)가 입력된 후 상기 소정 시간 이내에 슬레이브 칩(SLAVE2)에 대한 리드 커맨드(RD_SLAVE2)가 입력되는 경우를 도시한다. 참고로, 상기 칩들(MASTER, SLAVE1, SLAVE2)에 대한 커맨드 신호는 칩 선택 신호에 의해 구분될 수 있다. 상기 칩 선택 신호는 예를 들어, 외부 컨트롤러가 인가하는 커맨드 신호일 수 있다. 상기 라이트 커맨드(WT_SLAVE1)가 입력되면 반도체 장치(1)는 슬레이브 칩(SLAVE1)에 대한 라이트 동작을 수행한다. 상기 패드(15)를 통해 입력된 라이트 데이터는 상기 데이터 입출력부(14)에 의해 버퍼링되어 상기 노멀 데이터 라인(CGIO)을 통해 전송된다. 상기 노멀 데이터 라인(CGIO)을 통해 전송된 데이터는 상기 슬레이브 칩(SLAVE1)의 데이터 라인(GIO_S1) 및 상기 입출력 드라이빙부(22)를 통해 메모리 뱅크(21)에 저장된다. 상기 라이트 동작은 복수개의 데이터 저장을 위해 상기 소정 시간 동안 지속된다. 상기 소정 시간 경과 전에 상기 리드 커맨드(RD_SLAVE2)가 입력되면, 상기 반도체 장치(1)는 상기 슬레이브 칩(SLAVE22)에 대한 리드 동작을 수행한다. 따라서, 상기 슬레이브 칩(SLAVE2)에 메모리 뱅크(31)에 저장되었던 데이터는 상기 입출력 드라이빙부(32) 및 데이터 라인(GIO_S2)를 통해 출력된다. 이 때, 상기 제어신호 생성부(231)는 상기 라이트 커맨드(WT_SLAVE1)가 입력된 후 상기 소정 시간 이내에 상기 리드 커맨드(RD_SLAVE2)가 입력되었음을 감지하고 상기 경로 선택신호(BYPASS)를 인에이블 시킨다. 따라서, 상기 경로 선택부(232)는 상기 슬레이브 칩(SLAVE2)의 메모리 뱅크(31)로부터 출력되는 데이터를 상기 보조 데이터 라인(SGIO)으로 출력한다. 따라서, 상기 소정 시간 내에 리드 동작이 수행되더라도 데이터의 충돌은 발생되지 않으며, 상기 리드 데이터는 정상적으로 데이터 입출력부(14) 및 데이터 패드(15)를 통해 외부로 출력될 수 있다.
도 4b는 상기 슬레이브 칩(SLAVE1)에 대한 라이트 커맨드(WT_SLAVE1)가 입력된 후 상기 소정 시간이 경과한 후 상기 슬레이브 칩(SLAVE2)에 대한 리드 커맨드(RD_SLAVE2)가 입력되는 경우를 도시한다. 도 4b의 경우, 상기 제어신호 생성부(231)는 상기 라이트 커맨드(WT_SLAVE1)가 입력된 후 상기 소정 시간이 경과하여 상기 리드 커맨드(RD_SLAVE2)가 입력된 것을 감지하여 상기 경로 선택신호(BYPASS)를 디스에이블 시킨다. 따라서, 상기 경로 선택부(232)는 상기 슬레이브 칩(SLAVE2)의 메모리 뱅크(31)로부터 출력되는 데이터를 상기 노멀 데이터 라인(CGIO)으로 출력한다. 이 때, 상기 슬레이브 칩(SLAVE1)에 대한 라이트 동작은 완료된 상태이므로, 상기 슬레이브 칩(SLAVE2)의 메모리 뱅크(31)로부터 출력되는 데이터가 상기 노멀 데이터 라인(CGIO)을 통해 상기 데이터 입출력부(14)로 전송되더라도 데이터의 충돌은 발생하지 않는다.
도 5는 복수개의 칩이 적층되는 반도체 장치에서 랭크를 구성하는 방법을 개념적으로 도시한다. 도 5에서, 4개의 칩이 적층되는 것과 상기 제 1 내지 제 4 칩(Chip1~Chip4)은 4개의 메모리 뱅크(BANK0~BANK3)를 포함하는 경우를 예시한다. 상기 반도체 장치의 랭크를 구분하는 방법은 크게 2가지로 예시할 수 있다. 첫 번째는 제 1 칩 내지 제 4 칩(Chip1~Chip4)의 제 1 내지 제 4 메모리 뱅크(BANK0~BANK3)를 각각 1개의 랭크로 구분하는 방식이다. 이 경우, 상기 제 1 칩(Chip1)의 제 1 내지 제 4 메모리 뱅크(BANK0~BANK3)가 제 1 랭크(RANK1)를 구성하고, 제 2 칩(Chip2)의 제 1 내지 제 4 메모리 뱅크(BANK0~BANK3)가 제 2 랭크를 구성하며, 제 3 칩(Chip3)의 제 1 내지 제 4 메모리 뱅크(BANK0~BANK3)가 제 3 랭크를 구성하고, 제 4 칩(Chip4)의 제 1 내지 제 4 메모리 뱅크(BANK0~BANK3)가 제 4 랭크를 구성하게 된다.
두 번째는 상기 제 1 내지 제 4 칩(Chip1~Chip4)을 적층하였을 때, 수직으로 동일 선상에 존재하는 메모리 뱅크들을 각각 1개의 랭크로 구분하는 방식이다. 이 경우, 상기 제 1 내지 제 4 칩(Chip1~Chip4)의 제 1 메모리 뱅크(BANK0)가 제 1 랭크(RANK1)를 구성하고, 상기 제 1 내지 제 4 칩(Chip1~Chip4)의 제 2 메모리 뱅크(BANK1)가 제 2 랭크를 구성하며, 상기 제 1 내지 제 4 칩(Chip1~Chip4)의 제 3 메모리 뱅크(BANK2)가 제 3 랭크를 구성하고, 상기 제 1 내지 제 4 칩(Chip1~Chip4)의 제 4 메모리 뱅크(BANK3)가 제 4 랭크를 구성한다.
상기 도 1 내지 도 4a, 4b에 도시된 본 발명의 실시예에 따른 반도체 장치(1)는 상기 첫 번째 방식으로 랭크를 구분하는 경우를 예시한 것이다. 그러나, 상기 두 번째 방법으로 랭크를 구분하는 경우에도 상기 반도체 장치(1)에 대한 본 발명의 사상이 그대로 적용될 수 있다. 즉, 제 1 랭크에 대한 라이트 커맨드가 입력된 이후 소정 시간이 경과한 후 상기 제 2 랭크에 대한 리드 커맨드가 입력되었는지 여부를 감지하여 리드 데이터를 상기 노멀 데이터 라인 또는 보조 데이터 라인 중 하나를 통해 전송할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 반도체 장치 MASTER: 마스터 칩
SLAVE1/SLAVE2: 슬레이브 칩 11/21/31: 메모리 뱅크
12/22/32: 입출력 드라이빙부 13/23/33: 데이터 라인 선택부
14: 데이터 입출력부 15: 데이터 패드
16: 커맨드 버퍼

Claims (17)

  1. 데이터 전송을 위해 메모리 뱅크와 데이터 패드를 연결하는 노멀 데이터 라인;
    상기 데이터 전송을 위해 상기 메모리 뱅크와 상기 데이터 패드를 연결하는 보조 데이터 라인; 및
    라이트 커맨드가 입력된 후 소정 시간 이내에 리드 커맨드가 입력되는지 여부에 기초하여 상기 데이터를 상기 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 데이터 라인 선택부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 데이터 라인 선택부는 상기 라이트 커맨드가 입력된 후 소정 시간 이내에 상기 리드 커맨드가 입력되는 경우 상기 데이터를 상기 보조 데이터 라인으로 출력하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 데이터 라인 선택부는, 상기 라이트 커맨드, 상기 리드 커맨드 및 동작 정보 신호에 응답하여 경로 선택신호를 생성하는 제어신호 생성부; 및
    상기 경로 선택신호에 응답하여 상기 데이터를 상기 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 경로 선택부를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 동작 정보 신호는 상기 라이트 커맨드가 입력된 후 상기 리드 커맨드가 입력될 수 있는 상기 소정 시간에 대한 정보를 갖는 반도체 장치.
  5. 복수개의 칩이 적층되는 반도체 메모리 장치로서,
    데이터 전송을 위해 상기 복수개의 칩이 공유하는 노멀 데이터 라인;
    상기 데이터 전송을 위해 상기 복수개의 칩이 공유하는 보조 데이터 라인; 및
    각각의 칩에 배치되고, 하나의 칩에 대한 라이트 커맨드 입력 후 소정 시간 이내에 다른 칩에 대한 리드 커맨드가 입력되는지 여부에 기초하여 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 상기 데이터를 출력하는 데이터 라인 선택부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 데이터 라인 선택부는 하나의 칩에 대한 라이트 커맨드 입력 후 소정 시간 이내에 다른 칩에 대한 리드 커맨드가 입력된 경우 상기 다른 칩의 데이터를 상기 보조 데이터 라인으로 출력하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 데이터 라인 선택부는, 상기 라이트 커맨드, 상기 리드 커맨드 및 동작 정보 신호에 응답하여 경로 선택신호를 생성하는 제어신호 생성부; 및
    상기 경로 선택신호에 응답하여 상기 다른 칩의 데이터를 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 경로 선택부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 동작 정보 신호는 상기 하나의 칩에 대한 라이트 커맨드가 입력된 후 상기 하나의 칩에 대한 리드 커맨드가 입력될 수 있는 상기 소정 시간에 대한 정보를 갖는 반도체 장치.
  9. 복수개의 랭크로 분리 동작하는 복수개의 칩이 적층되는 반도체 메모리 장치로서,
    데이터 전송을 위해 상기 복수개의 칩이 공유하는 노멀 데이터 라인;
    상기 데이터 전송을 위해 상기 복수개의 칩이 공유하는 보조 데이터 라인; 및
    각각의 칩에 배치되고, 하나의 랭크에 대한 라이트 커맨드 입력 후 소정 시간 이내에 다른 랭크에 대한 리드 커맨드가 입력되는지 여부에 기초하여 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 상기 데이터를 출력하는 데이터 라인 선택부를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 데이터 라인 선택부는, 상기 라이트 커맨드, 상기 리드 커맨드 및 동작 정보 신호에 응답하여 경로 선택신호를 생성하는 제어신호 생성부; 및
    상기 경로 선택신호에 응답하여 상기 다른 랭크의 데이터를 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 경로 선택부를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 동작 정보 신호는 상기 하나의 랭크에 대한 라이트 커맨드가 입력된 후 상기 하나의 랭크에 대한 리드 커맨드가 입력될 수 있는 상기 소정 시간에 대한 정보를 갖는 반도체 장치.
  12. 제 1 및 제 2 칩을 포함하고, 상기 제 1 및 제 2 칩은 노멀 데이터 라인 및 보조 데이터 라인을 공유하는 반도체 장치의 데이터 전송 방법으로서,
    상기 제 1 칩에 대한 라이트 커맨드에 응답하여 라이트 데이터를 상기 노멀 데이터 전송 라인을 통해 상기 제 1 칩으로 전송하는 단계;
    상기 제 1 칩에 대한 라이트 커맨드가 입력된 후 상기 제 2 칩에 대한 리드 커맨드가 소정 시간 이내에 입력되었는지 여부를 판단하는 단계; 및
    상기 판단 결과에 따라 리드 데이터를 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 단계를 포함하는 반도체 장치의 데이터 전송 방법.
  13. 제 12 항에 있어서,
    상기 출력하는 단계는, 상기 제 1 칩에 대한 라이트 커맨드가 입력된 후 상기 제 2 칩에 대한 리드 커맨드가 상기 소정 시간 이내에 입력된 경우 상기 리드 데이터를 상기 보조 데이터 라인으로 출력하고,
    상기 제 1 칩에 대한 라이트 커맨드가 입력된 후 상기 제 2 칩에 대한 리드 커맨드가 상기 소정 시간 이후에 입력된 경우 상기 리드 데이터를 상기 노멀 데이터 라인으로 출력하는 반도체 장치의 데이터 전송 방법.
  14. 제 12 항에 있어서,
    상기 소정 시간은 상기 제 1 칩에 대한 라이트 커맨드가 입력된 후 상기 제 1 칩에 대한 리드 커맨드가 입력될 수 있는 시간인 반도체 장치의 데이터 전송 방법.
  15. 복수개의 칩을 포함하고, 상기 복수개의 칩은 복수개의 랭크로 구분되어 동작하며, 상기 복수개의 칩은 노멀 데이터 라인 및 보조 데이터 라인을 공유하는 반도체 장치의 데이터 전송 방법으로서,
    하나의 랭크에 대한 라이트 커맨드에 응답하여 라이트 데이터를 상기 노멀 데이터 라인을 통해 상기 하나의 랭크로 전송하는 단계;
    상기 하나의 랭크에 대한 라이트 커맨드가 입력된 후 다른 랭크에 대한 리드 커맨드가 소정 시간 이내에 입력되었는지 여부를 판단하는 단계; 및
    상기 판단 결과에 따라 상기 다른 랭크의 리드 데이터를 상기 노멀 데이터 라인 및 상기 보조 데이터 라인 중 하나로 출력하는 단계를 포함하는 반도체 장치의 데이터 전송 방법.
  16. 제 15 항에 있어서,
    상기 출력하는 단계는, 상기 하나의 랭크에 대한 라이트 커맨드가 입력된 후 상기 다른 랭크에 대한 리드 커맨드가 상기 소정 시간 이내에 입력된 경우 상기 리드 데이터를 상기 보조 데이터 라인으로 출력하고,
    상기 하나의 랭크에 대한 라이트 커맨드가 입력된 후 상기 다른 랭크에 대한 리드 커맨드가 상기 소정 시간 이후에 입력된 경우 상기 리드 데이터를 상기 노멀 데이터 라인으로 출력하는 반도체 장치의 데이터 전송 방법.
  17. 제 15 항에 있어서,
    상기 소정 시간은 상기 하나의 랭크에 대한 라이트 커맨드가 입력된 후 상기 하나의 랭크에 대한 리드 커맨드가 입력될 수 있는 시간인 반도체 장치의 데이터 전송 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9405468B2 (en) 2014-05-13 2016-08-02 Globalfoundries Inc. Stacked memory device control
US9389972B2 (en) 2014-05-13 2016-07-12 International Business Machines Corporation Data retrieval from stacked computer memory
KR20160094154A (ko) * 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 데이터 전송 회로
US10019306B2 (en) * 2016-04-27 2018-07-10 Western Digital Technologies, Inc. Collision detection for slave storage devices
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007004967A (ja) * 2005-06-22 2007-01-11 Qimonda Ag 並列データ経路アーキテクチャ
KR20090070122A (ko) * 2007-12-26 2009-07-01 주식회사 하이닉스반도체 반도체 메모리 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950012290B1 (ko) * 1993-05-14 1995-10-16 삼성전자주식회사 메모리 모듈
JP3688443B2 (ja) * 1997-08-28 2005-08-31 株式会社東芝 半導体記憶装置
JP3307360B2 (ja) * 1999-03-10 2002-07-24 日本電気株式会社 半導体集積回路装置
US6046957A (en) * 1999-08-26 2000-04-04 Winbond Electronics Corporation Semiconductor memory device with flexible configuration
US6594818B2 (en) * 2001-03-21 2003-07-15 Samsung Electronics Co., Ltd. Memory architecture permitting selection of storage density after fabrication of active circuitry
US7289356B2 (en) * 2005-06-08 2007-10-30 Grandis, Inc. Fast magnetic memory devices utilizing spin transfer and magnetic elements used therein
JP5490482B2 (ja) * 2009-10-09 2014-05-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5684590B2 (ja) * 2011-01-28 2015-03-11 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007004967A (ja) * 2005-06-22 2007-01-11 Qimonda Ag 並列データ経路アーキテクチャ
KR20090070122A (ko) * 2007-12-26 2009-07-01 주식회사 하이닉스반도체 반도체 메모리 소자

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