TWI579858B - 半導體裝置及其資料傳輸方法 - Google Patents

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Description

半導體裝置及其資料傳輸方法
本發明關於一種半導體裝置，尤指一種三維(3D,three-dimensional)半導體裝置及其資料傳輸方法。
為了改善一半導體裝置的積體程度，已開發出一種3D半導體裝置。該3D半導體裝置基本上包括被堆疊與封裝的複數個晶片來增加積體程度。在該3D半導體裝置中，因為垂直堆疊兩個或更多晶片，在相同面積上可達到最大的積體程度。
數種方法可用來實現該3D半導體裝置。在該等方法之一方法中，具有相同結構的複數個晶片被堆疊，然後使用導線(例如金屬線)將該複數個晶片彼此連接，使得該複數個晶片可如同一半導體裝置操作。
近年來，本技術已揭示一種TSV(矽穿孔)式的半導體裝置，其中矽穿孔形成以貫穿複數個堆疊的晶片，使得所有該等晶片彼此電連接。在TSV式半導體裝置中，因為該矽穿孔垂直地貫穿各個晶片來使彼此電連接，所以相較於透過周邊連線彼此連接各個晶片之一半導體裝置，一封裝體的面積可有效率地減少。
構成該3D半導體裝置的複數個晶片基本上藉由分成複數個實體排或邏輯排來進行操作。即是，一構造的配置使得回應一晶片選擇命令或一位址所選定的一排可執行一資料讀取或寫入操作。該複數個排之每一者共用一資料輸入/輸出線與資料墊。該等資料輸入/輸出線藉由貫穿該複數個晶片的矽穿孔彼此連接，並透過連接在一主控晶片中設置的共用資料墊之共用通道來連接一外部控制器。
在一種典型的半導體裝置中，因為常使用資料輸入線與資料輸出線，所以讀取與寫入操作利用一預定時間間隔執行以避免碰撞。在上述3D半導體裝置的案例中，因為該等實體或邏輯排可獨立執行讀取與寫入操作，所以該等讀取與寫入操作可在讀取或寫入操作之前利用該未被固定的預定時間間隔執行。因為相同排的連續讀取與寫入操作利用該預定時間間隔執行，所以不會造成問題。然而，當對一第二排執行一讀取或寫入操作之後立即對一第一排執行一讀取或寫入操作時，即有可能發生資料碰撞。具體而言，如果在對該第一排執行一寫入操作之後立即對該第二排執行一讀取操作的狀況，該資料碰撞的機率便增加。
此處說明一種具有一輔助資料線且在連續寫入與讀取操作時可防止資料碰撞之半導體裝置及其資料傳輸方法。
在本發明一具體實施例中，一種半導體裝置包括：一正常資料線，其連接一資料線選擇單元；一輔助資料線，其連接該資料線選擇單元；及該資料線選擇單元，其配置成回應一命令信號以輸出資料至該正常資料線與該輔助資料線之一者。
在本發明另一具體實施例中，一種包括彼此堆疊的複數個晶片之半導體記憶體裝置，該裝置包括：一正常資料線，其由該複數個晶片共用來傳輸資料；一輔助資料線，其由該複數個晶片共用來傳輸該資料；及資料線選擇單元，其設置在各該晶片，且配置成回應一命令信號以輸出該資料至該正常資料線與該輔助資料線之一者。
在本發明的另一具體實施例中，一種半導體裝置的資料傳輸方法，該半導體裝置包括一第一晶片與一第二晶片，該等晶片共用一正常資料線與一輔助資料線，該方法包括：回應該第一晶片的一寫入命令以透過該正常資料線傳輸寫入資料至該第一晶片；判斷是否在輸入該第一晶片的寫入命令之後的一預定時間內，輸入該第二晶片的一讀取命令；及根據一判斷結果，輸出讀取資料至該正常資料線與該輔助資料線之一者。
在本發明另一具體實施例中，一種半導體裝置的資料傳輸方法，該裝置包含複數個晶片，該複數個晶片係分成複數個排來進行操作，該等排包含至少一第一排與一第二排，且共用一正常資料線與一輔助資料線，該方法包含：回應一排的一寫入命令以透過該正常資料線傳輸寫入資料至該一排；判斷是否在輸入該一排的寫入命令之後的一預定時間內，輸入另一排的一讀取命令；及根據一判斷結果，輸出該另一排的讀取資料至該正常資料線與該輔助資料線之一者。
以下將透過示例性具體實施例參照該等附屬圖式說明根據本發明之具體實施例的一半導體裝置與一資料傳輸方法。
第1圖為顯示根據本發明之一具體實施例的一半導體裝置1之配置架構圖。雖然第1圖的例示堆疊三個晶片，但應了解的是，堆疊晶片的數目並無特別限制。在半導體裝置1中，例示一最低設置的晶片對應一主控晶片MASTER，且堆疊在該主控晶片MASTER的晶片對應從屬晶片SLAVE1和從屬晶片SLAVE2。半導體裝置1的主控晶片MASTER與從屬晶片SLAVE1和從屬晶片SLAVE2的角色有區分，可透過該主控晶片MASTER連接一外部控制器。因此，該等堆疊的晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)係建構來共用資料線與資料墊。
在第1圖中，該從屬晶片SLAVE1和從屬晶片SLAVE2包括記憶庫21與記憶庫31、輸入/輸出驅動單元22與輸入/輸出驅動單元32、及資料線選擇單元23與資料線選擇單元33。同時所例示的主控晶片MASTER包括一記憶庫11、一輸入/輸出驅動單元12、及一資料線選擇單元13，其類似該從屬晶片SLAVE1和從屬晶片SLAVE2，該主控晶片MASTER可根據應用而包括其他構成元件。記憶庫11、21與31包括複數個儲存資料的記億單元陣列。輸入/輸出驅動單元12、22與32可儲存透過各該晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)的資料線GIO_M、GIO_S1與GIO_S2所傳輸的資料於記憶庫11、21與31中。輸入/輸出驅動單元12、22與32亦可輸出在記憶庫11、21與31內所儲存的資料至該等資料線GIO_M、GIO_S1與GIO_S2。
在第1圖中，各該晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)的資料線GIO_M、GIO_S1與GIO_S2共同連接一正常資料線CGIO與一輔助資料線SGIO。該正常資料線CGIO共同連接各該晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)的資料線GIO_M、GIO_S1與GIO_S2，並可傳輸由各該別晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)所輸出的資料至一資料墊15。該正常資料線CGIO亦可傳輸透過資料墊15所輸入的資料至各該晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)。該輔助資料線SGIO可包含與該正常資料線CGIO相同數目的線。類似該正常資料線CGIO，該輔助資料線SGIO共同連接各該晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)的資料線GIO_M、GIO_S1與GIO_S2。因為該正常資料線CGIO與該輔助資料線SGIO共同連接各該晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)的資料線GIO_M、GIO_S1與GIO_S2，所以該正常資料線CGIO與該輔助資料線SGIO連接各該晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)的記憶庫11、21與31至資料墊15。因此，該正常資料線CGIO與該輔助資料線SGIO由該主控晶片與該從屬晶片SLAVE1和從屬晶片SLAVE2所共用，並提供用於傳輸該主控晶片MASTER與該從屬晶片SLAVE1和從屬晶片SLAVE2的資料。在第1圖中，例示該正常資料線CGIO與該輔助資料線SGIO可由矽穿孔TSV組成，該矽穿孔TSV係貫通並連接該主控晶片MASTER與該從屬晶片SLAVE1和從屬晶片SLAVE2。
該主控晶片MASTER更包括一資料輸入/輸出單元14與資料墊15。資料輸入/輸出單元14配置成緩衝透過資料墊15所輸入的外部資料，及在寫入操作時，傳輸所緩衝的外部資料至該正常資料線CGIO或該輔助資料線SGIO。資料輸入/輸出單元14亦可配置成緩衝透過該正常資料線CGIO或該輔助資料線SGIO所傳輸的資料，及在讀取操作時，輸出所緩衝的資料至資料墊15。資料墊15係為連接半導體裝置1與該外部控制器的一通道。
資料線選擇單元13、23與33可設置在各該晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)中。資料線選擇單元13、23與33配置成回應一命令信號CMD以輸出資料(具體而言，係在該讀取操作時儲存於記憶庫11、21與31的資料)至該正常資料線CGIO與該輔助資料線SGIO之一者。該命令信號CMD可透過一命令緩衝器16來輸入，且包括一寫入命令WT與一讀取命令RD。舉例來說，該命令信號CMD可透過矽穿孔TSV傳輸至主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2。資料線選擇單元13、23與33判斷該讀取命令RD是否在輸入該寫入命令WT之後的一預定時間(即是少於或等於一預定時間)內被輸入，且根據一判斷結果，輸出該資料至該正常資料線CGIO與該輔助資料線SGIO之一者。當在輸入該寫入命令WT之後，經過該段預定時間輸入該讀取命令RD時，資料線選擇單元13、23與33輸出該資料至該正常資料線CGIO。當在輸入該寫入命令WT之後的預定時間內輸入該讀取命令RD時，資料線選擇單元13、23與33輸出該資料至該輔助資料線SGIO。該預定時間代表在輸入該寫入命令WT之後，可輸入該讀取命令RD的時間。因為有大量資料線設置在一半導體裝置，所以該等資料線共同用於一寫入操作與一讀取操作時的資料傳輸。因此，如果該等寫入與讀取操作在該段預定時間內連續地被執行，寫入資料與讀取資料可能彼此碰撞。為了防止發生這樣的碰撞，在一半導體裝置中，指定一寫入讀取時間(tWTR,write to read time)以允許實施控制，使得在輸入該寫入命令WT之後，經過該段預定時間可輸入該讀取命令RD。然而，當堆疊有共用資料線的複數個晶片之一半導體裝置時，由於在該寫入命令WT輸入一第二晶片之後，該讀取命令RD可在tWTR內輸入一第一晶片，所以該資料碰撞的機率會如上所述地增加。因此，根據本發明之一具體實施例的半導體裝置1配置成包括資料線選擇單元13、23與33及該輔助資料線SGIO，使得當在輸入該寫入命令WT之後的預定時間內，可輸入該讀取命令RD時，從記憶庫11、21與31所輸出的資料不會輸出至該正常資料線CGIO，而是至該輔助資料線SGIO。因此，因為根據該讀取操作之效能的讀取資料輸出至該輔助資料線SGIO，所以該讀取資料可正常輸出，同時防止與透過該正常資料線SGIO傳輸的寫入資料發生碰撞。
第2圖為顯示第1圖所示之資料線選擇單元的一示例具體實施例之配置方塊圖。因為資料線選擇單元13、23與33具有相同的配置，所以該從屬晶片SLAVE1的資料線選擇單元23配置將在以下參照第2圖做代表性說明。在第2圖中，資料線選擇單元23包含控制信號產生部分231與一路徑選擇部分232。控制信號產生部分231配置成回應該寫入命令、該讀取命令RD與一操作資訊信號TWTR以產生一路徑選擇信號BYPASS。該操作資訊信號TWTR可為具有如同該預定時間資訊的一信號，例如，在一半導體裝置的一模式暫存器組(MRS，Mode Register Set)中產生的一信號。控制信號產生部分231從該操作資訊信號TWTR接收做為該預定時間的資訊，並偵測是否在輸入該寫入命令WT之後的預定時間內，輸入該讀取命令RD。控制信號產生部分231使用一時脈CLK偵測從輸入該寫入資料WT之後至輸入該讀取命令RD時的一時間。如果該偵測的時間短於該操作資訊信號TWTR的預定時間，控制信號產生部分231便啟動該路徑選擇信號BYPASS，且如果該偵測時間長於該操作資訊信號TWTR的預定時間，控制信號產生部分231便關閉該路徑選擇信號BYPASS。
路徑選擇部分232配置成接收資料，其係儲存在記憶庫21且透過該晶片SLAVE1的資料線GIO_S1輸出，並在讀取操作時，回應該路徑選擇信號BYPASS以輸出該資料至該正常資料線CGIO與該輔助資料線SGIO之一者。路徑選擇部分232基本上連接該資料線GIO_S1至該正常資料線CGIO，且當該路徑選擇信號BYPASS啟動時，連接該資料線GIO_S1至該輔助資料線SGIO。路徑選擇部分232可由習知技術的一多工器電路所配置。
第3圖為顯示第2圖所示之控制信號產生部分231的一示例具體實施例之配置圖。在第3圖中，控制信號產生部分231包括一偵測級310與一路徑選擇信號產生級320。偵測級310配置成接收該寫入命令WT與一時脈信號CLK，以該時脈信號CLK的一週期依序延遲該寫入命令WT，且產生複數個輸出信號Q0至Qn與Q0b至Qnb。該等複數個輸出信號Q0至QQn與Q0b至Qnb具有一相位差，該相位差係對應該時脈信號CLK的一週期。因此，係可能來偵測在輸入該寫入命令WT之後已經過的時間。偵測級310可配置成包括複數個正反器FF。
路徑選擇信號產生級320配置成接收由偵測級310所產生的複數個輸出信號Q0至Qn與Q0b至Qnb、該寫入命令WT、該讀取命令RD與該操作資訊信號TWTR。路徑選擇信號產生級320配置成比較基於該等輸出信號Q0至Qn與Q0n至Qnb之從輸入該寫入命令WT之後至當輸入該讀取命令RD時的時間與基於該操作資訊信號TWTR的預定時間，且產生該路徑選擇信號BYPASS。舉例來說，當由該操作資訊信號TWTR的預定時間係對應該時脈信號CLK的四個週期的時間時，路徑選擇信號產生級320的操作將在以下說明。如果在輸入該寫入命令WT之後，經過該時脈信號CLK的三個週期輸入該讀取命令RD，路徑選擇信號產生級320啟動該路徑選擇信號BYPASS。相反地，如果在輸入該寫入命令WT之後，經過該時脈信號CLK的四個或多個週期，輸入該讀取命令RD，路徑選擇信號產生級320便關閉該路徑選擇信號BYPASS。
第4A圖與第4B圖為解釋根據本發明之一具體實施例的半導體裝置1操作時序圖。根據本發明之具體實施例的半導體記憶體裝置1的操作將參照第1圖至第4B圖說明。
首先，第4A圖顯示在輸入該從屬晶片SLAVE1的一寫入命令WT_SLAVE1之後於該預定時間內，輸入該從屬晶片SLAVE2的一讀取命令RD_SLAVE2之案例。為了參照，該等晶片(主控晶片MASTER、從屬晶片SLAVE1和從屬晶片SLAVE2)的命令信號可藉由一晶片選擇信號予以區別。舉例來說，該晶片選擇信號可為由該外部控制器施加的一命令信號。當輸入該寫入命令WT_SLAVE1時，半導體裝置1執行該從屬晶片SLAVE1的一寫入操作。透過資料墊15輸入的寫入資料係由資料輸入/輸出單元14緩衝，並透過該正常資料線CGIO傳輸。透過該正常資料線CGIO傳輸的資料係透過該資料線GIO_S1與該從屬晶片SLAVE1的輸入/輸出驅動單元22儲存在記憶庫21。該寫入操作可於該預定時間持續儲存複數個資料。如果在經過該預定時間之前輸入一讀取命令RD_SLAVE2，半導體裝置1執行該從屬晶片SLAVE2的一讀取操作。因此，在該從屬晶片SLAVE2的記憶庫31儲存的資料透過該輸入/輸出驅動單元32與該資料線GIO_S2輸出。從屬晶片SLAVE2的控制信號產生部分231可偵測是否在輸入該寫入命令WT_SLAVE1之後於該預定時間內，輸入該讀取命令RD_SLAVE2，並啟動該路徑選擇信號BYPASS。因此，路徑選擇部分232輸出由該從屬晶片SLAVE2的記憶庫31所輸出的資料至該輔助資料線SGIO。因此，即使在該段預定時間內執行該讀操作，資料碰撞不會發生，且該讀取資料可透過資料輸入/輸出單元14與資料墊15正常輸出至外部。
第4B圖顯示在輸入該從屬晶片SLAVE1的一寫入命令WT_SLAVE1之後，經過該預定時間，輸入該從屬晶片SLAVE2的一讀取命令RD_SLAVE2之案例。此案例係在第4B圖說明，其顯示該從屬晶片SLAVE2的控制信號產生部分231偵測是否在輸入寫入命令WT_SLAVE1之後，經過該預定時間，輸入該讀取命令RD_SLAVE2，且關閉該路徑選擇信號BYPASS。因此，路徑選擇部分232輸出由該從屬晶片SLAVE2的記憶庫31所輸出的資料至該正常資料線CGIO。因為該從屬晶片SLAVE1的寫入操作在完成狀態下，即使由該從屬晶片SLAVE2的記憶庫31所輸出的資料透過該正常資料線CGIO傳輸至資料輸入/輸出單元14，資料碰撞不會發生。
第5圖為顯示將配置成一半導體裝置的複數個晶片分成複數個排之方法概念圖。在第5圖中，其例示堆疊有四個晶片，且第一晶片Chip1到第四晶片Chip4之每一者包含四個記憶庫(第一記憶庫Bank0至第四記憶庫Bank3。該半導體裝置分成複數個排的方法可概略例示為兩種方案。在第一方案中，第一晶片Chip1至第四晶片Chip4之每一者的第一記憶庫Bank0至第四記憶庫Bank3構成一排。當該第一晶片Chip1的第一記憶庫Bank0至第四記憶庫Bank3構成一第一排RANK1時，該第二晶片Chip2的第一記憶庫Bank0至第四記憶庫Bank3構成一第二排，該第三晶片Chip3的第一記憶庫Bank0至第四記憶庫Bank3構成一第三排，且該第四晶片Chip4的第一記憶庫Bank0至第四記憶庫Bank3構成一第四排。
在第二方案中，隨著堆疊有第一晶片Chip1至第四晶片Chip4，在相同垂直線上安置的記憶庫構成一排。在此例中，第一晶片至第四晶片的第一記憶庫Bank0構成一第一排RANK1，第一晶片至第四晶片的第二記憶庫Bank1構成一第二排，第一晶片至第四晶片的第三記憶庫Bank2構成一第三排，且第一晶片至第四晶片的第四記憶庫Bank3構成一第四排。
在第1圖至第4B圖顯示根據本發明具體實施例的半導體裝置1係例示根據該第一方案區別排的案例。然而，應了解的是，有關半導體裝置1的本發明精神亦可應用到根據該第二方案區別排的案例。即是，藉由偵測是否在輸入一第一排的一寫入命令之後經過一預定時間，輸入該第二排的一讀取命令，贖取資料可透過一正常資料線與一輔助資料線之一者傳輸。即是，如果在該預定時間之後輸入該第二排的讀取命令，讀資料可透過一正常資料線傳輸。然而，如果在該預定時間內輸入該第二排的讀取命令，讀資料可透過該輔助資料線傳輸。
雖然上面已說明某些具體實施例，但本技術領域的通常知識者應了解的是，所述的具體實施例只是示例。因此，在此所述的半導體裝置及其資料傳輸方法未受到在此所述具體實施例的限制。而是，在此所述的半導體裝置及其資料傳輸方法應只受限連同以上說明及附屬圖式所依據的申請專利範圍。
1．．．半導體裝置
11．．．記憶庫
12．．．輸入/輸出驅動單元
13．．．資料線選擇單元
14．．．資料輸入/輸出單元
15．．．資料墊
16．．．命令緩衝器
21、31．．．記憶庫
22、32．．．輸入/輸出驅動單元
23、33．．．資料線選擇單元
231．．．控制信號產生部分
232．．．路徑選擇部分
310．．．偵測級
320．．．路徑選擇信號產生級
Bank0．．．第一記憶庫
Bank1．．．第二記憶庫
Bank2．．．第三記憶庫
Bank3．．．第四記憶庫
BYPASS．．．路徑選擇信號
CGIO．．．正常資料線
Chip1．．．第一晶片
Chip2．．．第二晶片
Chip3．．．第三晶片
Chip4．．．第四晶片
CLK．．．時脈
CMD．．．命令訊號
FF．．．正反器
GIO_M．．．資料線
GIO_S1．．．資料線
GIO_S2．．．資料線
MASTER．．．主控晶片
Q0-Qn．．．輸出信號
Q0b-Qnb．．．輸出信號
RANK1．．．第一排
RD．．．讀取命令
RD_SLAVE2．．．讀取命令
SGIO．．．輔助資料線
SLAVE1．．．從屬晶片
SLAVE2．．．從屬晶片
TSV．．．矽穿孔
TWTR．．．操作資訊信號
WT．．．寫入命令
WT_SLAVE1．．．寫入命令
特徵、態樣及具體實施例係連同附屬圖式進行說明，其中：
第1圖為顯示根據本發明之一具體實施例的一半導體裝置之配置架構圖。
第2圖為顯示第1圖所示之一資料線選擇單元的示例具體實施例之配置方塊圖。
第3圖為顯示第2圖所示之一控制信號產生部分的示例具體實施例之配置圖。
第4A與4B圖為解釋根據本發明之一具體實施例的半導體裝置操作時序圖。
第5圖為顯示將配置成一半導體裝置的複數個晶片分成複數個排的方法示意圖。
1．．．半導體裝置
11．．．記憶庫
12．．．輸入/輸出驅動單元
13．．．資料線選擇單元
14．．．資料輸入/輸出單元
15．．．資料墊
16．．．命令緩衝器
21,31．．．記憶庫
22,32．．．輸入/輸出驅動單元
23,33．．．資料線選擇單元
CGIO．．．正常資料線
CMD．．．命令訊號
GIO_M．．．資料線
GIO_S1．．．資料線
GIO_S2．．．資料線
MASTER．．．主控晶片
SGIO．．．輔助資料線
SLAVE1．．．從屬晶片
SLAVE2．．．從屬晶片
TSV．．．矽穿孔

Claims (15)

  1. 一種半導體裝置，其包含：一正常資料線，其連接一資料線選擇單元；一輔助資料線，其連接該資料線選擇單元；及該資料線選擇單元配置成回應一命令信號以輸出資料至該正常資料線與該輔助資料線之一者；其中該命令信號包括一寫入命令與一讀取命令，及其中當在輸入該寫入命令後於一預定時間內輸入該讀取命令時，該資料線選擇單元輸出該資料至該輔助資料線。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該資料線選擇單元包含：一控制信號產生部分，其配置成回應該寫命令、該讀命令、與一操作資訊信號以產生一路徑選擇信號；及一路徑選擇部分，其配置成回應該路徑選擇信號以輸出資料至該正常資料線與該輔助資料線之一者。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該操作資訊信號包含預定時間，在該預定時間之後，該讀取命令可於輸入該寫入命令之後被輸入。
  4. 一種包括彼此堆疊的複數個晶片之記憶體半導體裝置，其包含：一正常資料線，其由該複數個晶片共用來傳輸資料；一輔助資料線，其由該複數個晶片共用來傳輸該資料；及 複數個資料線選擇單元，其設置在各該晶片，且配置成回應一命令信號以輸出該資料至該正常資料線與該輔助資料線之一者；其中該命令信號包括一寫入命令與一讀取命令，及其中該等資料線選擇單元當在輸入該寫入命令至一第二晶片之後的一預定時間內輸入該讀取命令至一第一晶片時，係配置成輸出該第一晶片的資料至該輔助資料線。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該等資料線選擇單元之每一者包含：一控制信號產生部分，其配置成回應該寫入命令、該讀取命令與一操作資訊信號以產生一路徑選擇信號；及一路徑選擇部分，其配置成回應該路徑選擇信號以輸出該第一晶片的資料至該正常資料線與該輔助資料線之一者。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該操作資訊信號包含預定時間，在該預定時間之後，該讀取命令可於輸入該寫入命令至該第二晶片之後被輸入至該第二晶片。
  7. 如申請專利範圍第4項所述之半導體裝置，其中該命令信號包括一寫入命令與一讀取命令，且該複數個晶片藉由分成複數個排來進行操作，及其中該等資料線選擇單元當在輸入該寫入命令至一 第二排之後的一預定時間內輸入該讀取命令至一第一排時，係配置成輸出該第一排的資料至該輔助資料線。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該等資料線選擇單元之每一者包含：一控制信號產生部分，其配置成回應該寫入命令、該讀取命令與一操作資訊信號以產生一路徑選擇信號；及一路徑選擇部分，其配置成回應該路徑選擇信號以輸出該第一排的資料至該正常資料線與該輔助資料線之一者。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該操作資訊信號包含預定時間，在該預定時間之後，該讀取命令可於輸入該寫入命令至該第二排之後被輸入至該第二排。
  10. 一種半導體裝置的資料傳輸方法，該半導體裝置包括一第一晶片與一第二晶片，該等晶片係共用一正常資料線與一輔助資料線，該方法包含：回應該第一晶片的一寫入命令以透過該正常資料線傳輸寫入資料至該第一晶片；判斷是否在輸入該第一晶片的寫入命令之後的一預定時間內，輸入該第二晶片的一讀取命令；及根據一判斷結果，輸出讀取資料至該正常資料線與該輔助資料線之一者。
  11. 如申請專利範圍第10項所述之方法，其中，在該輸出中， 當在輸入該第一晶片的寫入命令之後的預定時間內輸入該第二晶片的讀取命令時，輸出該讀取資料至該輔助資料線，且當在輸入該第一晶片的寫入命令之後，經過該預定時間輸入該第二晶片的讀取命令時，輸出該讀取資料至該正常資料線。
  12. 如申請專利範圍第10項所述之方法，其中該預定時間為一段時間，在該時間之後，該第一晶片的讀取命令可在輸入該第一晶片的寫入命令之後被輸入。
  13. 一種半導體裝置之資料傳輸方法，該半導體裝置包含複數個晶片，該等晶片係藉由分成複數個排進行操作，該等排包含至少一第一排與一第二排，且共用一正常資料線與一輔助資料線，該方法包含：回應該第二排的一寫入命令以透過該正常資料線傳輸寫資料至該第二排；判斷是否在輸入該第二排的寫入命令之後的一預定時間內，輸入該第一排的一讀取命令；及根據一判斷結果，輸出該第一排的讀取資料至該正常資料線與該輔助資料線之一者。
  14. 如申請專利範圍第13項所述之方法，其中，在該輸出中，當在輸入該第二排的寫入命令之後的預定時間內輸入該第一排的讀取命令時，輸出該讀取資料至該輔助資料線，且當在輸入該第二排的寫入命令之後，經過該預定時間輸入該第一排的讀取命令時，輸出該讀取資料至該正常資料線。
  15. 如申請專利範圍第13項所述之方法，其中該預定時間為一段時間，在該時間之後，該第二排的讀取命令可於輸入該第二排的寫入命令之後被輸入。
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