KR20160004759A - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치의 모니터링 회로에 관한 것으로, 반도체 장치의 불량을 용이하게 분석할 수 있도록 하는 기술이다. 이러한 본 발명은 데이터의 입출력이 이루어지는 패드부, 및 리드 동작시 글로벌 입출력라인의 데이터를 패드부에 전달하고 라이트 동작시 패드부의 데이터를 상기 글로벌 입출력라인에 전달하는 입출력 구동부를 포함하고, 입출력 구동부는 페리영역에 구비되어 데이터의 데이터 폭을 제어하는 것을 특징으로 하는 반도체 장치.

Description

반도체 장치 {Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 글로벌 입출력 라인의 로딩을 감소시킬 수 있도록 하는 기술이다.
일반적으로, 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있다. 예컨대 중앙 처리 장치에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다.
즉, 중앙 처리 장치에서 쓰기 동작을 요구하는 경우 중앙 처리 장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙 처리장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다.
다시 말하면, 쓰기 동작시 데이터 패드(data pad)를 통해 입력되는 데이터는 데이터 입력 경로를 거쳐 메모리 셀로 입력되고, 읽기 동작시 메모리 셀에 저장된 데이터는 데이터 출력 경로를 거쳐 데이터 패드를 통해 외부로 출력된다.
한편, 요즈음 반도체 메모리 장치는 고속화, 대용량화 추세로 발전하고 있으며, 이에 따라 하나의 데이터 패드를 통해 연속적으로 입력되는 데이터의 개수는 늘어나고 있다.
반도체 메모리 장치, 특히 디램(DRAM)에서 데이터 입/출력 대역폭이라 함은 한 번의 어드레싱(ADDRESSING)에 의해서 동시에 리드(READ) 또는 라이트(WRITE) 할 수 있는 데이터의 개수를 의미한다.
이는, DRAM의 사용 용도에 따라 입/출력되는 데이터의 개수를 조절함으로써 좀 더 효율적인 동작을 수행할 수 있도록 하기 위한 것이다. 데이터 입/출력 대역폭은 DRAM에 구비된 데이터 입/출력 패드의 개수를 의미하기도 한다.
반도체 메모리 장치의 동작 속도 및 처리 용량이 증가하면서, 반도체 메모리 장치는 복수개의 패드(pad) 및 복수개의 데이터 입출력 라인을 구비하여 복수개의 데이터를 한 번에 입출력할 수 있다.
반도체 메모리 장치가 한 번의 리드 및 라이트 동작에서 동시에 몇 개의 데이터를 처리하는 여부에 따라 ×4, ×8 및 ×16 입출력 모드가 사용된다. 즉, ×4 입출력 모드는 한 번의 리드 및 라이트 동작에서 4개의 데이터를 동시에 입출력하는 모드를 의미하고, ×8 및 ×16 입출력 모드는 한 번의 리드 및 라이트 동작에서 각각 8개 및 16개의 데이터를 동시에 입출력하는 모드를 의미한다.
그런데, 종래의 반도체 메모리 장치는 컬럼의 Y-홀(Hole) 영역에 ×4 동작을 수행하기 위한 멀티플렉서와, 데이터 영역을 DQ0~DQ3 대역폭과 DQ4~DQ7 대역폭으로 각각 구동하기 위한 드라이버를 여러 개 구비한다. 이에 따라, 데이터 영역을 DQ4~DQ7 대역폭으로 구동하기 위한 드라이버와 멀티플렉서로 인해 Y-홀의 크기가 증가한다.
본 발명의 실시예는 주변회로 영역에서 데이터 대역폭을 구분하여 글로벌 입출력라인으로 전송함으로써 Y-홀의 면적을 감소시키고 글로벌 입출력 라인의 로딩을 줄일 수 있도록 하는 데 그 특징이 있다.
본 발명의 일실시예에 따른 반도체 장치는, 데이터의 입출력이 이루어지는 패드부; 및 리드 동작시 글로벌 입출력라인의 데이터를 상기 패드부에 전달하고 라이트 동작시 패드부의 데이터를 상기 글로벌 입출력라인에 전달하는 입출력 구동부를 포함하고, 입출력 구동부는 페리영역에 구비되어 데이터의 데이터 폭을 제어하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 다수의 뱅크; 데이터의 입출력이 이루어지는 패드부; 다수의 뱅크와 패드부 사이의 페리영역에 구비되어 데이터의 폭을 제어하는 제어하는 입출력 구동부; 및 입출력 구동부과 뱅크 간의 데이터를 서로 전달하는 데이터 전달부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 주변회로 영역에서 데이터 대역폭을 구분하여 글로벌 입출력라인으로 전송함으로써 Y-홀에 있는 드라이버와 멀티플렉서를 제거하여 Y-홀의 면적을 감소시킨다.
그리고, 본 발명의 실시예는 글로벌 입출력 라인의 로딩을 줄일 수 있도록 하는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 도시한 구성도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 3은 도 2의 입출력 구동부에 관한 상세 구성도.
도 4는 도 2의 데이터 전달부에 관한 상세 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요서들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 도시한 구성도이다.
본 발명의 실시예는 복수의 패드 P0~P7와, 복수의 입출력 구동부 DRV0~DRV7 및 복수의 글로벌 입출력라인 GIO<0:7>을 포함한다.
여기서, 복수의 패드 P0~P7는 외부의 데이터 소스(도시하지 않음)로부터의 최대 8 비트 구성의 데이터 DQ0~DQ7를 입력하는데 사용된다. 다시 말하여, 제1 내지 제8 패드 P0~P7를 통해 8 비트 구성의 데이터 DQ0~DQ7가 입력되거나, 제1 내지 제4 패드 P0~P3 만을 통하여 4 비트 구성의 데이터가 입력될 수도 있다.
글로벌 입출력라인 GIO<0:7>은 패드들 P0~P7과 뱅크들 간의 양방향 데이터 전달을 위하여 사용된다. 이를 위하여, 글로벌 입출력라인 GIO<0:7>은 패드 P0~P7와 동일한 개수만큼 구비된다. 글로벌 입출력라인 GIO<0:7>은 뱅크에 공통적으로 접속된다.
복수의 입출력 구동부 DRV0~DRV7는 복수의 패드 P0~P7과 복수의 글로벌 입출력라인 GIO<0:7> 사이에 배치된다. 복수의 입출력 구동부 DRV0~DRV7는 복수의 패드 P0~P7 상의 데이터가 글로벌 입출력라인 GIO<0:7>을 경유하여 뱅크들에 전달되기 충분한 정도의 전력을 가지게끔, 대응하는 비트 데이터를 구동한다.
여기서, 제 1그룹의 입출력 구동부 DRV0~DRV3는 후술하는 입출력 구동부(200)에 해당한다. 그리고, 제 2그룹의 입출력 구동부 DRV4~DRV7는 후술하는 입출력 구동부(210)에 해당한다.
본 발명의 실시예에서는 데이터 DQ<4:7>을 구동하기 위한 글로벌 입출력라인 GIO<4:7>이 글로벌 입출력라인 GIO<0:3>과 연결되지 않는다. 즉, 페리영역에서 글로벌 입출력라인 GIO<0:7>을 따로 분리하여 데이터를 전달하게 되어 글로벌 입출력라인 GIO<0:3>의 로딩을 줄일 수 있도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
설명의 편의를 위하여 4 개의 뱅크를 구비하고, 1 개의 뱅크에 대한 ×8 데이터 폭 또는 ×4 데이터 폭 옵션 동작을 수행하는 반도체 장치를 일례로 설명하기로 한다. 본 발명의 실시예에서는 뱅크가 4개 구비되는 것을 일 예로 설명하였지만, 메모리 뱅크의 개수는 한정되지 않는다.
본 발명의 실시예는 복수의 패드부(100, 110), 복수의 입출력 구동부(200, 210), 뱅크 선택부(300), 복수의 데이터 전달부(400, 410) 및 복수의 뱅크 B0~B3를 포함한다.
반도체 장치는 제1 내지 제4 뱅크 B0~B3를 구비한다. 제1 및 제3 뱅크 B0, B2가 배치되는 메모리 영역과 제2 및 제4 뱅크 B1, B3가 배치되는 메모리 영역 사이에는 페리영역이 배치된다. 본 발명의 실시예에 따른 반도체 장치는 페리 영역에 다수의 입출력 구동부(200, 210)와 뱅크 선택부(300)가 배치된다.
여기서, 다수의 입출력 구동부(200, 210)는 다수의 글로벌 입출력라인 GIO<0:7>에 연결된다. 입출력 구동부(200)는 제 1그룹의 글로벌 입출력라인 GIO<0:3> 또는 제 2그룹의 글로벌 입출력라인 GIO<4:7>과 연결될 수 있다. 그리고, 입출력 구동부(210)는 제 2그룹의 글로벌 입출력라인 GIO<4:7>과 연결된다.
즉, ×8 데이터 폭으로 동작하는 경우 입출력 구동부(200, 210)가 모두 동작하여 다수의 글로벌 입출력라인 GIO<0:7>에 데이터를 전달한다. 다수의 글로벌 입출력라인 GIO<0:7>은 다수의 입출력 구동부(200, 210)로부터 전달되는 데이터를 제1 내지 제4 뱅크 B0~B3에 전달한다.
그리고, ×4 데이터 폭으로 동작하는 경우 입출력 구동부(200)가 동작하게 된다. 이때, 입출력 구동부(200)가 글로벌 입출력라인 GIO<0:3>을 통해 ×4 데이터 폭의 데이터를 입출력할 수도 있고, 글로벌 입출력라인 GIO<4:7>을 통해 ×4 데이터 폭의 데이터를 입출력할 수도 있다.
입출력 구동부(200, 210)는 복수의 패드부(100, 110)로부터 인가되는 라이트 데이터를 구동하여 글로벌 입출력라인 GIO<0:7>에 출력하거나, 글로벌 입출력라인 GIO<0:7>으로부터 인가된 리드 데이터를 구동하여 복수의 패드부(100, 110)에 출력한다.
이때, 패드부(100)는 홀수 데이터 DQ 1, 3, 5, 7을 입출력하고, 패드부(110)는 짝수 데이터 DQ 0, 2, 4, 6을 입출력할 수 있다. 본 발명의 실시예에서는 페리영역을 기준으로 하여 홀수 패드부(100)와 짝수 패드부(110)가 상하로 배치되는 것을 일 예로 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니며 패드부가 홀수 짝수로 구분되지 않고 일렬로 배치되거나 그 외의 구조로 배치될 수도 있다.
반도체 메모리 장치의 공정 기술이 점점 고도화됨에 따라 반도체 메모리 장치에 구비되는 메모리 뱅크(bank)의 개수는 점점 늘어나고 있다. 이렇게 늘어나는 메모리 뱅크에 저장되는 데이터를 효율적으로 입출력하기 위하여 반도체 메모리 장치의 설계 기술은 다 각도로 변화하고 있다.
이러한 변화 가운데에는 다수의 메모리 뱅크를 스택 구조로 배치하는 방식이나 컨트롤러와 반도체 메모리 장치 사이의 인터페이스(interface)를 ×4 데이터 폭, ×8 데이터 폭 등의 다양한 동작 모드로 변경하는 방식이 있다.
상술한 ×4, ×8 등의 동작 모드는 반도체 메모리 장치의 인터페이스의 다양성을 높여주기 위한 것으로, 컨트롤러와 반도체 메모리 장치 사이에 데이터를 인터페이스 할 때 사용하는 데이터 입출력 패드(보통, DQ 패드라고 함)의 개수를 조절하는 것을 말한다.
예컨대, 8개의 데이터 입출력 패드를 구비하는 반도체 메모리 장치의 경우 동작모드를 ×8이나 ×4 등으로 설정하는 것이 가능하다. 만약, 반도체 메모리 장치의 동작 모드를 ×8로 설정하는 경우 반도체 메모리 장치는 8개의 입출력 패드(100, 110)를 통해 데이터 입출력 동작을 수행하고, 반도체 메모리 장치의 동작모드를 ×4로 설정하는 경우 반도체 메모리 장치는 4개의 입출력 패드(100 또는 110)를 통해 데이터 입출력 동작을 수행한다.
뱅크 선택부(300)는 뱅크 어드레스 BADD를 입력받아 어떤 뱅크가 선택되어 활성화될 것인지에 대한 정보를 저장하고, 이에 따라, 입출력 구동부(200) 또는 입출력 구동부(210)를 활성화시킨다. 외부의 컨트롤러로부터 뱅크 선택 커맨드에 대한 어드레스가 입력되면 뱅크 어드레스 래치에서 어드레스가 래치된 후 뱅크 선택부(300)에 뱅크 어드레스 BADD가 입력된다.
또한, 데이터 전달부(400, 410)는 출력 감쇠를 방지하기 위한 리피터(Repeater) 형성 영역에 형성된다. 여기서, 리피터 형성 영역은 뱅크 B0, B2와 페리영역 사이의 영역을 의미한다.
이러한 데이터 전달부(400, 410)는 뱅크 B0~B3에서 리드된 데이터를 글로벌 입출력라인 GIO<0:7>에 전달하거나, 글로벌 입출력라인 GIO<0:7>을 통해 인가된 데이터를 뱅크 B0~B3에 전달한다.
이때, 데이터 전달부(400)는 좌측의 뱅크 B0, B1와 데이터를 상호 전달하기 위한 구성이고, 데이터 전달부(410)는 우측의 뱅크 B2, B3와 데이터를 상호 전달하기 위한 구성일 수 있다.
참고로, 본 발명의 실시예에서 페리 영역(Phripheral curcuits, 주변회로 영역)은 반도체 장치의 동작에 요구되는 다양한 회로들을 포함하는 영역을 의미한다. 그리고, 뱅크 B0~B3 영역은 셀 어레이, 비트라인 센스앰프, 서브 워드라인 드라이버 등을 포함할 수 있다. 이 페리영역을 기준으로 하여 상부에는 뱅크 B0, B2와 패드부(100)가 배치되고, 하부에는 뱅크 B1, B3와 패드부(110)가 배치된다.
도 3은 도 2의 입출력 구동부(200, 210)에 관한 상세 구성도이다. 본 발명의 실시예에서는 입출력 구동부(200)의 구성을 그 일 예로 설명하기로 한다.
입출력 구동부(200)는 멀티플렉서(201), 파이프라인(202), 데이터 오더링부(203), 출력버퍼(204), 입력버퍼(205), 래치부(206) 및 드라이버(207)를 포함한다.
여기서, 멀티플렉서(201), 파이프라인(202), 데이터 오더링부(203) 및 출력버퍼(204)는 데이터가 패드부(100, 110)로 출력되는 리드 경로 RD를 나타낸다. 그리고, 입력버퍼(205), 래치부(206), 드라이버(207) 및 멀티플렉서(201)는 패드부(100, 110)를 통해 데이터가 입력되는 라이트 경로 WT를 나타낸다.
먼저, 리드 경로 RD를 살펴보면, 센스앰프 SA로부터 감지 및 증폭된 데이터가 글로벌 입출력라인 GIO<0:7>을 거쳐 멀티플렉서(201)로 인가된다. 멀티플렉서(201)는 반도체 장치가 ×4 데이터 폭으로 동작하는 경우 복수의 글로벌 입출력라인 GIO<0:7> 중 제 1그룹의 글로벌 입출력라인 GIO<0:3>의 데이터를 선택하여 파이프라인(202)로 전달한다.
이때, 멀티플렉서(201)는 반도체 장치가 ×4 데이터 폭으로 동작하는 경우 복수의 글로벌 입출력라인 GIO<0:7> 중 제 2그룹의 글로벌 입출력라인 GIO<4:7>의 데이터를 선택하여 파이프라인(202)로 전달할 수도 있다. 멀티플렉서(201)가 제 1그룹의 글로벌 입출력라인 GIO<0:3>을 선택할지 제 2그룹의 글로벌 입출력라인 GIO<4:7>을 선택할지에 대한 정보는 뱅크 선택부(300)로부터 인가되는 선택신호 SEL에 따라 결정된다.
파이프라인(202)은 멀티플렉서(201)로부터 인가되는 데이터를 클록에 동기시켜 데이터 오더링부(203)로 출력한다. 예를 들어, 파이프라인(202)은 멀티플렉서(201)로부터 인가되는 데이터를 내부 클록에 동기시켜 라이징 데이터와 폴링 데이터로 출력할 수 있다. 그리고, 파이프라인(202)은 멀티플렉서(201)로부터 인가되는 병렬 데이터를 직렬 데이터로 변환할 수 있다.
데이터 오더링부(203)는 순서결정신호에 응답하여 파이프라인(202)으로부터 인가되는 데이터의 출력 순서를 정렬하여 출력버퍼(204)에 순차적으로 출력한다. 여기서, 순서결정신호는 글로벌 입출력라인 GIO<0:7>을 통해 병렬로 인가되는 데이터를 직렬로 출력하는데 있어서 출력되는 순서를 결정하기 위한 신호이다. 출력버퍼(204)는 데이터 오더링부(203)로부터 인가되는 데이터를 버퍼링하여 패드부(100, 110)로 출력한다.
다음으로, 라이트 경로 WT를 살펴보면, 패드부(100, 110)로 인가된 데이터는 입력버퍼(205)에 의해 버퍼링된다. 그리고, 래치부(206)는 입력버퍼(205)로부터 인가된 데이터를 래치하고 셋업/홀드 타임을 조정하여 드라이버(207)에 출력한다. 이때, 래치부(206)는 제 1그룹의 데이터 DQ<0:3>와 제 2그룹의 데이터 DQ<4:7>를 구분하여 저장한다. 드라이버(207)는 래치부(206)로부터 인가된 데이터를 구동하여 멀티플렉서(201)로 전달한다.
멀티플렉서(201)는 반도체 장치가 ×4 데이터 폭으로 동작하는 경우 드라이버(207)에서 인가된 데이터를 제 1그룹의 글로벌 입출력라인 GIO<0:3> 또는 제 2그룹의 글로벌 입출력라인 GIO<4:7>로 전달한다.
이때, 멀티플렉서(201)가 제 1그룹의 글로벌 입출력라인 GIO<0:3>을 선택할지 제 2그룹의 글로벌 입출력라인 GIO<4:7>을 선택할지에 대한 정보는 뱅크 선택부(300)로부터 인가되는 선택신호 SEL에 따라 결정된다. 그리고, 멀티플렉서(201)는 제 1그룹의 글로벌 입출력라인 GIO<0:3>의 데이터와 제 2그룹의 글로벌 입출력라인 GIO<4:7>의 데이터 중 사용되지 않는 라인의 데이터를 디스에이블시킨다.
본 발명의 실시예는 페리영역에 구비되는 멀티플렉서(201)에 의해 제 1그룹의 글로벌 입출력라인 GIO<0:3>이 선택되어 데이터 DQ<0:3>을 전달하던지 제 2그룹의 글로벌 입출력라인 GIO<4:7>이 선택되어 데이터 DQ<4:7>을 전달한다.
이러한 본 발명의 실시예는 컬럼의 Y-홀이 아닌 페리영역에 멀티플렉서(201)가 구비되어 Y-홀 영역의 면적을 줄이고 전류를 감소시킬 수 있도록 한다. 더욱이, 페리영역에 존재하는 라이트 구동부 WD와 센스앰프 SA가 리피터 형성 영역에 구비되므로 페리영역의 면적은 늘어나지 않는다.
도 4는 도 2의 데이터 전달부(400, 410)에 관한 상세 구성도이다. 도 4의 실시예에서는 데이터 전달부(400)의 구성을 그 일 예로 설명하기로 한다. 데이터 전달부(400)는 라이트 구동부 WD와 센스앰프 SA를 포함한다.
데이터를 입력하는 라이트 동작을 수행하는 경우 데이터는 반도체 장치의 외부로부터 패드부(100, 110)로 입력된다. 그리고, 페리영역과 글로벌 입출력라인 GIO<0:7>을 통해 라이트 구동부 WD로 전달된다. 라이트 구동부 WD는 데이터를 구동하고, 구동된 데이터는 어드레스에 의해 선택된 비트라인으로 전달되어 뱅크 B0의 메모리 셀(memory cell)에 저장된다.
반면에, 데이터를 출력하는 리드 동작을 수행하는 경우 뱅크 B0의 메모리 셀의 데이터는 비트라인으로 전달된다. 비트라인의 데이터는 센스앰프 SA에 의해 증폭되어 글로벌 입출력라인 GIO<0:7>으로 전달된다. 글로벌 입출력라인 GIO<0:7>의 데이터는 페리영역을 거쳐 패드부(100, 110)를 통해 메모리 장치의 외부로 전달된다
도 4의 실시예에서 글로벌 입출력라인 GIO<0:7>과 뱅크 B0~B3 사이에는 로컬 입출력라인, 데이터 입출력 라인 등의 버스라인들이 있지만, 본 발명에서는 설명의 편의를 위해 상세한 라인들을 구분하지 않도록 한다.
본 발명의 실시예에서 데이터 전달부(400, 410)는 글로벌 입출력라인의 리피터 형성 영역에 위치한다. 이에 따라, 입출력 구동부(200, 210)에 배치될 수 있는 라이트 구동부 WD와 센스앰프 SA를 페리영역에 구비하지 않아도 되므로 페리영역의 면적을 줄일 수 있도록 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 데이터의 입출력이 이루어지는 패드부; 및
    리드 동작시 글로벌 입출력라인의 데이터를 상기 패드부에 전달하고 라이트 동작시 상기 패드부의 데이터를 상기 글로벌 입출력라인에 전달하는 입출력 구동부를 포함하고,
    상기 입출력 구동부는 페리영역에 구비되어 상기 데이터의 데이터 폭을 제어하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 입출력 구동부는
    제 1그룹의 글로벌 입출력라인 및 제 2그룹의 글로벌 입출력라인과 선택적으로 연결되는 제 1입출력 구동부; 및
    상기 제 2그룹의 글로벌 입출력라인과 연결되는 제 2입출력 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 입출력 구동부는
    ×4 데이터 폭으로 동작하는 경우 상기 제 1입출력 구동부가 동작하고, ×8 데이터 폭으로 동작하는 경우 상기 제 1입출력 구동부와 상기 제 2입출력 구동부가 동작하는 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서, 상기 제 1입출력 구동부는
    ×4 데이터 폭으로 동작하는 경우 상기 제 1그룹의 글로벌 입출력라인과 연결되거나 상기 제 2그룹의 글로벌 입출력라인과 연결되는 것을 특징으로 하는 반도체 장치.
  5. 제 2항에 있어서, 뱅크 선택정보를 포함하고 상기 데이터 폭을 제어하기 위해 상기 입출력 구동부에 선택신호를 출력하는 뱅크 선택부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 입출력 구동부는
    제 1그룹의 글로벌 입출력라인과 제 2그룹의 글로벌 입출력라인 중 어느 하나를 선택하는 멀티플렉서; 및
    상기 멀티플렉서의 출력 데이터를 클록에 동기시키는 파이프라인;
    상기 파이트라인의 출력 데이터를 정렬시키는 데이터 오더링부; 및
    상기 데이터 오더링부의 데이터를 버퍼링하여 상기 패드부에 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 입출력 구동부는
    상기 패드부의 데이터를 버퍼링하는 입력버퍼;
    상기 입력버퍼의 출력 데이터를 래치하는 래치부;
    상기 래치부의 출력 데이터를 구동하는 드라이버; 및
    제 1그룹의 글로벌 입출력라인과 제 2그룹의 글로벌 입출력라인 중 어느 하나를 선택하여 상기 드라이버의 출력 데이터를 전달하는 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 상기 입출력 구동부과 뱅크 간의 데이터를 서로 전달하는 데이터 전달부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서, 상기 데이터 전달부는 리피터 형성 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  10. 제 8항에 있어서, 상기 데이터 전달부는
    상기 뱅크의 데이터를 센싱 및 증폭하여 상기 입출력 구동부에 출력하는 센스앰프; 및
    상기 입출력 구동부의 데이터를 구동하여 상기 뱅크에 출력하는 라이트 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 다수의 뱅크;
    데이터의 입출력이 이루어지는 패드부;
    상기 다수의 뱅크와 상기 패드부 사이의 페리영역에 구비되어 데이터의 폭을 제어하는 제어하는 입출력 구동부; 및
    상기 입출력 구동부과 상기 뱅크 간의 데이터를 서로 전달하는 데이터 전달부를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서, 상기 입출력 구동부는
    제 1그룹의 글로벌 입출력라인 및 제 2그룹의 글로벌 입출력라인과 선택적으로 연결되는 제 1입출력 구동부; 및
    상기 제 2그룹의 글로벌 입출력라인과 연결되는 제 2입출력 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서, 상기 입출력 구동부는
    ×4 데이터 폭으로 동작하는 경우 상기 제 1입출력 구동부가 동작하고, ×8 데이터 폭으로 동작하는 경우 상기 제 1입출력 구동부와 상기 제 2입출력 구동부가 동작하는 것을 특징으로 하는 반도체 장치.
  14. 제 12항에 있어서, 상기 제 1입출력 구동부는
    ×4 데이터 폭으로 동작하는 경우 상기 제 1그룹의 글로벌 입출력라인과 연결되거나 상기 제 2그룹의 글로벌 입출력라인과 연결되는 것을 특징으로 하는 반도체 장치.
  15. 제 12항에 있어서, 뱅크 선택정보를 포함하고 상기 데이터 폭을 제어하기 위해 상기 입출력 구동부에 선택신호를 출력하는 뱅크 선택부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 11항에 있어서, 상기 입출력 구동부는
    제 1그룹의 글로벌 입출력라인과 제 2그룹의 글로벌 입출력라인 중 어느 하나를 선택하는 멀티플렉서; 및
    상기 멀티플렉서의 출력 데이터를 클록에 동기시키는 파이프라인;
    상기 파이트라인의 출력 데이터를 정렬시키는 데이터 오더링부; 및
    상기 데이터 오더링부의 데이터를 버퍼링하여 상기 패드부에 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 11항에 있어서, 상기 입출력 구동부는
    상기 패드부의 데이터를 버퍼링하는 입력버퍼;
    상기 입력버퍼의 출력 데이터를 래치하는 래치부;
    상기 래치부의 출력 데이터를 구동하는 드라이버; 및
    제 1그룹의 글로벌 입출력라인과 제 2그룹의 글로벌 입출력라인 중 어느 하나를 선택하여 상기 드라이버의 출력 데이터를 전달하는 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 11항에 있어서, 상기 데이터 전달부는 리피터 형성 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  19. 제 11항에 있어서, 상기 데이터 전달부는
    상기 다수의 뱅크의 데이터를 센싱 및 증폭하여 상기 입출력 구동부에 출력하는 센스앰프를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 11항에 있어서, 상기 데이터 전달부는
    상기 입출력 구동부의 데이터를 구동하여 상기 다수의 뱅크에 출력하는 라이트 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
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