KR20100128634A - 매트 컴프레스회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

매트 컴프레스회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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매트 컴프레스회로는 매트 컴프레스 테스트에서 업/다운뱅크선택어드레스에 응답하여 선택적으로 인에이블되는 제1 및 제2 전치제어신호를 생성하는 전치제어신호생성부; 및 매트 컴프레스 테스트에서 기설정된 블럭선택어드레스가 입력되는 경우 인에이블되는 스위칭신호에 응답하여 상기 제1 및 제2 전치제어신호를 반전시켜 전달하는 제어신호전달부를 포함한다.
Figure P1020090047142
매트 컴프레스 테스트, 업/다운뱅크

Description

매트 컴프레스회로 및 이를 이용한 반도체 메모리 장치{MAT COMPRESS CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 매트 컴프레스 테스트(MAT compress test) 수행 중 발생되는 오동작을 방지할 수 있도록 한 매트 컴프레스회로에 관한 것이다.
일반적으로 반도체 메모리 장치가 생산된 후에는 모든 메모리 셀에 하이레벨 또는 로우레벨의 데이터를 라이트하고, 순차적으로 메모리 셀에 저장된 데이터를 리드하여 메모리 셀의 이상 유무를 확인하는 테스트가 진행된다. 최근 반도체 메모리 장치가 고집적화됨에 따라 메모리 셀의 수가 기하급수적으로 증가하여 메모리 셀의 이상 유무를 확인하는 테스트 시간이 크게 증가하는 문제가 있었다.
따라서, 각각의 메모리 셀에 대한 이상 유무를 순차적으로 확인하는 종래의 방식과 달리 복수개의 메모리 셀에 대한 이상 유무를 동시에 확인하는 방식을 사용하는 매트 컴프레스 테스트(MAT compress test)가 이용되고 있다.
매트 컴프레스 테스트는 테스트시간을 감소시키기 위해 각각의 뱅크에 포함된 매트들을 업뱅크(up bank)와 다운뱅크(down bank)로 분류하고, 업뱅크(up bank)와 다운뱅크(down bank)에 포함된 워드라인들을 동시에 인에이블시킨 후 복수의 메모리 셀에 대한 라이트 동작 및 리드 동작을 동시에 수행한다. 이와 같은 매트 컴프레스 테스트를 도 1을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 128M의 집적도(density)를 갖고, 4 뱅크로 구성된 반도체 메모리 장치의 경우 제1 내지 제11 매트(MAT<1:11>)로 구성되고, 제1 내지 제11 매트(MAT<1:11>) 각각은 128(=27)개의 워드라인으로 구성된 제1 내지 제3 블럭(1st-3rd block)을 갖는다. 제1 내지 제11 매트(MAT<1:11>) 중 제1 매트(MAT<1>)에서부터 제6 매트(MAT<6>)의 제1 블럭(1st block)까지는 업뱅크(up bank)로 분류되고, 제6 매트(MAT<6>)의 제2 블럭(2nd block)에서부터 제11 매트(MAT<11>)까지는 다운뱅크(down bank)로 분류된다.
이와 같이 업뱅크(up bank) 및 다운뱅크(down bank)로 분류된 반도체 메모리 장치에서 매트 컴프레스 테스트가 수행되면 업/다운 뱅크선택어드레스(A<11>) 및 제1 내지 제4 블럭어드레스(A<7:10>)에 의해 업뱅크(up bank) 및 다운뱅크(down bank)에 포함된 워드라인이 하나씩 인에이블된다. 워드라인 2개가 인에이블된 상태에서 업뱅크(up bank)의 메모리셀과 다운뱅크(down bank)의 메모리 셀에 데이터를 동시에 라이트하고, 입출력스위칭신호(IOSW)를 제어하여 업뱅크(up bank)의 메모리 셀에 저장된 데이터를 읽어낸 후 다운뱅크(down bank)의 메모리 셀에 저장된 데이 터를 읽어냄으로써, 2개의 메모리 셀에 대한 이상유무를 동시에 확인할 수 있다.
그런데, 제6 매트(MAT<6>)의 경우 제1 블럭(1st block)은 업뱅크(up bank)에 포함되지만 제2 블럭(2nd block) 및 제3 블럭(3rd block)은 다운뱅크(down bank)에 포함되므로, 매트 컴프레스 테스트 수행 중 오동작이 유발될 수 있는 문제가 있는데, 이를 좀 더 구체적으로 살펴보면 다음과 같다.
제1 내지 제4 블럭어드레스(A<7:10>)가 모두 하이레벨인 경우 제6 매트(MAT<6>)의 제1 블럭(1st block) 이 선택된다. 제6 매트(MAT<6>)의 제1 블럭(1st block)에 대한 라이트 및 리드 동작을 수행하기 위해서는 제6 매트(MAT<6>)의 데이터 입출력을 제어하는 제6 및 제7 입출력스위치부(미도시)가 모두 턴온되어야 한다.
그런데, 제6 입출력스위치부를 턴온시키는 제어신호는 업뱅크(up bank)에 포함된 매트가 선택되는 경우에 인에이블되고, 제7 입출력스위치부를 턴온시키는 제어신호는 다운뱅크(down bank)에 포함된 매트가 선택되는 경우에 인에이블되기 때문에, 업뱅크(up bank)에 포함되는 제6 매트(MAT<6>)의 제1 블럭(1st block)이 선택되는 경우에는 제7 입출력스위치부가 턴온되지 않는 문제가 있다. 이와 같은 문제는 11개의 매트로 구성된 128M 및 22개의 매트로 구성되는 256M의 집적도(density)를 갖는 반도체 메모리 장치에서 발생된다. 한편, 512M 및 1G의 집적도를 갖는 반도체 메모리 장치의 경우 각각 44개의 매트와 88개의 매트로 구성되어 4의 배수로 나누어지므로, 앞서 살펴본 문제는 발생되지 않는다.
본 발명은 기설정된 매트의 블럭이 선택되는 경우 입출력스위칭신호의 인에이블을 제어하는 제어신호들의 위상을 반전시킴으로써, 선택된 매트에 연결된 비트라인센스앰프가 모두 구동시켜 매트 컴프레스 테스트(MAT compress test) 수행 중 발생되는 오동작을 방지할 수 있도록 한 매트 컴프레스회로 및 이를 이용한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 매트 컴프레스 테스트에서 업/다운뱅크선택어드레스에 응답하여 선택적으로 인에이블되는 제1 및 제2 전치제어신호를 생성하는 전치제어신호생성부; 및 매트 컴프레스 테스트에서 기설정된 블럭선택어드레스가 입력되는 경우 인에이블되는 스위칭신호에 응답하여 상기 제1 및 제2 전치제어신호를 반전시켜 전달하는 제어신호전달부를 포함하는 매트 컴프레스회로를 제공한다.
또한, 본 발명은 업뱅크에 포함되는 제1 블럭과 다운뱅크에 포함되는 제2 블럭을 포함하고, 제1 및 제2 비트라인센스앰프를 공유하는 매트; 매트 컴프레스 테스트에서 상기 제1 블럭이 선택되는 경우 인에이블되는 스위칭신호를 생성하는 스위칭신호 생성부; 매트 컴프레스 테스트에서 업/다운뱅크선택어드레스에 응답하여 선택적으로 인에이블되는 제1 및 제2 제어신호를 생성하되, 상기 제1 및 제2 제어신호는 상기 스위칭신호에 응답하여 위상이 반전되는 제어신호 생성부; 상기 제1 및 제2 제어신호를 입력받아 상기 제1 비트라인 센스앰프와 로컬입출력라인 간의 데이터 교환을 제어하는 제1 입출력스위칭신호를 생성하는 제1 매트제어부; 및 상기 제2 제어신호를 입력받아 상기 제2 비트라인 센스앰프와 로컬입출력라인 간의 데이터 교환을 제어하는 제2 입출력스위칭신호를 생성하는 제2 매트제어부를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 매트 컴프레스 테스트를 수행하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 스위칭신호 생성부(1), 제어신호 생성부(2), 제1 내지 제12 매트제어부(MAT CTR<1:12>), 제1 내지 제12 입출력스위치부(IOSW<1:12>), 제1 내지 제11 매트(MAT<1:11>), 제1 내지 제12 비트라인 센스앰프(BLSA<1:12>)로 구성된다. 제1 내지 제11 매트(MAT<1:11>) 중 제1 매트(MAT<1>)는 최상위 매트이고, 제11 매트(MAT<11>)는 최하위 매트이다.
스위칭신호 생성부(1)는, 도 3에 도시된 바와 같이, 리드플래그신호(TM_MAT_RD), 제1 블럭선택어드레스(LAX78) 및 제2 블럭선택어드레스(LAX9A)를 입력받아 부정논리곱 연산을 수행하여 반전 스위칭신호(TSB)를 생성하는 낸드게이트(ND10)와 반전 스위칭신호(TSB)를 반전시켜 스위칭신호(TS)를 생성하는 인버터(IV10)로 구성된다. 여기서, 리드플래그신호(TM_MAT_RD)는 매트 컴프레스 테스트 에서 라이트 동작이 수행되는 경우에는 로우레벨, 리드 동작이 수행되는 경우에는 하이레벨인 신호이다. 또한, 제1 블럭선택어드레스(LAX78)는 제1 블럭어드레스(A<7>) 및 제2 블럭어드레스(A<8>)가 모두 하이레벨인 경우 하이레벨로 생성되는 디코딩신호이며, 제2 블럭선택어드레스(LAX9A)는 제3블럭어드레스(A<9>), 제4 블럭어드레스(A<10>)가 모두 하이레벨이고, 업/다운뱅크선택어드레스(A<11>)가 로우레벨인 경우 하이레벨로 생성되는 디코딩신호이다. 제1 블럭선택어드레스(LAX78) 및 제2 블럭선택어드레스(LAX9A)는 다양하게 설정할 수 있는데, 본 실시예에서는 제6 매트(MAT<6>)의 제1 블럭(1st block)이 선택될 때 제1 블럭선택어드레스(LAX78) 및 제2 블럭선택어드레스(LAX9A)가 모두 하이레벨로 설정되도록 구현하는 것이 바람직 하다.
이와 같은 구성의 스위칭신호 생성부(1)는 리드플래그신호(TM_MAT_RD)가 하이레벨인 상태에서 제1 블럭선택어드레스(LAX78) 및 제2 블럭선택어드레스(LAX9A)가 모두 하이레벨로 입력되는 경우, 즉, 제6 매트(MAT<6>)의 제1 블럭(1st block)이 선택된 경우 하이레벨로 인에이블된 스위칭신호(TS) 및 로우레벨로 인에이블된 반전 스위칭신호(TSB)를 생성한다.
제어신호 생성부(2)는, 도 4에 도시된 바와 같이, 전치제어신호 생성부(20), 제어신호전달부(21), 제1 버퍼(22) 및 제2 버퍼(23)로 구성된다.
전치제어신호 생성부(20)는 리드플래그신호(TM_MAT_RD) 및 업/다운뱅크선택어드레스(A<11>)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND20)와, 리드플래그신호(TM_MAT_RD) 및 업/다운뱅크선택어드레스(A<11>)의 반전신호를 입력받 아 부정논리곱 연산을 수행하는 낸드게이트(ND21)와, 테스트신호(TM_MAT)를 버퍼링한 신호와 낸드게이트(ND20)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제1 전치제어신호(PRE_ENB_L)를 생성하는 낸드게이트(ND22)와, 테스트신호(TM_MAT)를 버퍼링한 신호와 낸드게이트(ND21)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제2 전치제어신호(PRE_ENB_H)를 생성하는 낸드게이트(ND23)로 구성된다. 여기서, 테스트신호(TM_MAT)는 매트 컴프레스 테스트에서 하이레벨을 유지하는 신호이고, 업/다운뱅크선택어드레스(A<11>)는 업뱅크(up bank) 선택 시 로우레벨, 다운뱅크(down bank) 선택 시 하이레벨인 신호이다.
이와 같은 구성의 전치제어신호 생성부(20)는 리드 동작을 위해 리드플래그신호(TM_MAT_RD)가 하이레벨인 상태에서 업/다운뱅크선택어드레스(A<11>)가 로우레벨인 경우, 즉, 업뱅크(up bank)가 선택된 경우 로우레벨로 인에이블되는 제1 전치제어신호(PRE_ENB_L)를 생성하고, 업/다운뱅크선택어드레스(A<11>)가 하이레벨인 경우, 즉, 다운뱅크(down bank)가 선택된 경우 로우레벨로 인에이블되는 제2 전치제어신호(PRE_ENB_H)를 생성한다. 또한, 전치제어신호 생성부(20)는 리드플래그신호(TM_MAT_RD)가 로우레벨인 경우 모두 로우레벨로 인에이블되는 제1 전치제어신호(PRE_ENB_L) 및 제2 전치제어신호(PRE_ENB_H)를 생성한다.
제어신호전달부(21)는 제1 제어신호전달부(210) 및 제2 제어신호전달부(211)로 구성된다. 제1 제어신호전달부(210)는 스위칭신호(TS) 및 반전 스위칭신호(TSB)에 응답하여 제1 전치제어신호(PRE_ENB_L)를 반전 버퍼링하여 출력하는 버퍼로 동작하는 인버터(IV21)와, 스위칭신호(TS) 및 반전 스위칭신호(TSB)에 응답하여 제1 전치제어신호(PRE_ENB_L)를 전달하는 전달게이트(T20)로 구성된다. 제2 제어신호전달부(211)는 스위칭신호(TS) 및 반전 스위칭신호(TSB)에 응답하여 제2 전치제어신호(PRE_ENB_H)를 반전 버퍼링하여 출력하는 버퍼로 동작하는 인버터(IV22)와, 스위칭신호(TS) 및 반전 스위칭신호(TSB)에 응답하여 제2 전치제어신호(PRE_ENB_H)를 전달하는 전달게이트(T21)로 구성된다.
이와 같은 구성의 제어신호전달부(21)는 스위칭신호(TS)가 로우레벨이고, 반전 스위칭신호(TSB)가 하이레벨인 경우 제1 전치제어신호(PRE_ENB_L) 및 제2 전치제어신호(PRE_ENB_H)와 동일한 위상의 신호를 출력하고, 스위칭신호(TS)가 하이레벨이고, 반전 스위칭신호(TSB)가 로우레벨인 경우 제1 전치제어신호(PRE_ENB_L) 및 제2 전치제어신호(PRE_ENB_H)와 반대위상의 신호들을 출력한다.
제1 버퍼(22)는 인버터(IV21) 또는 전달게이트(T20)의 출력신호를 버퍼링하여 제1 제어신호(ENB_L)를 출력하고, 제2 버퍼(23)는 인버터(IV22) 또는 전달게이트(T21)의 출력신호를 버퍼링하여 제2 제어신호(ENB_H)를 출력한다.
제1 매트제어부(MAT CTR<1>)는 제1 매트(MAT<1>)가 선택되는 경우 하이레벨로 인에이블되는 제1 입출력 스위칭신호(SW<1>)를 생성한다. 여기서, 제1 매트(MAT<1>)가 선택되는 경우란 제1 매트(MAT<1>)의 제1 내지 제3 블럭(1st-3rd block)이 선택되는 경우를 말한다. 제2 매트제어부(MAT CTR<2>)는 제1 매트(MAT<1>) 또는 제2 매트(MAT<2>)가 선택되는 경우 로우레벨로 인에이블되는 제1 제어신호(ENB_L)를 입력받아 하이레벨로 인에이블되는 제2 입출력 스위칭신호(SW<2>)를 생성한다. 제3 매트제어부(MAT CTR<3>)는 제2 매트(MAT<2>) 또는 제3 매트(MAT<3>)가 선택되는 경우 로우레벨로 인에이블되는 제1 제어신호(ENB_L)를 입력받아 하이레벨로 인에이블되는 제3 입출력 스위칭신호(SW<3>)를 생성한다. 제4 매트제어부(MAT CTR<4>)는 제3 매트(MAT<3>) 또는 제4 매트(MAT<4>)가 선택되는 경우 로우레벨로 인에이블되는 제1 제어신호(ENB_L)를 입력받아 하이레벨로 인에이블되는 제4 입출력 스위칭신호(SW<4>)를 생성한다. 제5 매트제어부(MAT CTR<5>)는 제4 매트(MAT<4>) 또는 제5 매트(MAT<5>)가 선택되는 경우 로우레벨로 인에이블되는 제1 제어신호(ENB_L)를 입력받아 하이레벨로 인에이블되는 제5 입출력 스위칭신호(SW<5>)를 생성한다.
제6 매트제어부(MAT CTR<6>)는, 도 5에 도시된 바와 같이, 선택버퍼부(31) 및 버퍼부(32)로 구성된다. 선택버퍼부(31)는 매트선택신호(MAT_SEL<5>)의 반전신호에 응답하여 제1 제어신호(ENB_L)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV32)와, 매트선택신호(MAT_SEL<5>)의 반전신호에 응답하여 제2 제어신호(ENB_H)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV33)와, 인버터(IV32) 및 인버터(IV33)의 출력신호를 버퍼링하여 출력하는 인버터(IV34)로 구성된다. 버퍼부(32)는 노어게이트(NR30) 및 인버터들(IV35, IV36)로 구성되어, 제1 매트선택디코딩신호(SELB56)에 응답하여 선택버퍼부(31)의 출력신호를 반전버퍼링하여 제6 입출력 스위칭신호(SW<6>)로 출력한다. 여기서, 매트선택신호(MAT_SEL<5>)는 제5 매트(MAT<5>)가 선택되는 경우 하이레벨로 인에이블되고, 제1 매트선택디코딩신호(SELB56)는 제5 매트(MAT<5>) 또는 제6 매트(MAT<6>)가 선택되는 경우 로우레벨로 인에이블되는 신호이다.
제7 매트제어부(MAT CTR<7>)는, 도 6에 도시된 바와 같이, 노어게이트(NR40) 및 인버터들(IV40, IV41)로 구성되어, 제2 매트선택디코딩신호(SELB67)에 응답하여 제2 제어신호(ENB_H)를 반전버퍼링하여 제7 입출력 스위칭신호(SW<7>)로 출력한다. 이와 같은 구성의 제7 매트제어부(MAT CTR<7>)는 제6 매트(MAT<6>) 또는 제7 매트(MAT<7>)가 선택되는 경우 로우레벨로 인에이블되는 제2 제어신호(ENB_H)를 입력받아 하이레벨로 인에이블되는 제8 입출력 스위칭신호(SW<8>)를 생성한다. 앞서 살펴본 제1 내지 제5 매트제어부(MAT CTR<1:5>)는 도 6에 도시된 제7 매트제어부(MAT CTR<7>)의 구성을 통해 용이하게 구현할 수 있다.
제8 매트제어부(MAT CTR<8>)는 제7 매트(MAT<7>) 또는 제8 매트(MAT<8>)가 선택되는 경우 로우레벨로 인에이블되는 제2 제어신호(ENB_H)를 입력받아 하이레벨로 인에이블되는 제8 입출력 스위칭신호(SW<8>)를 생성한다. 제9 매트제어부(MAT CTR<9>)는 제8 매트(MAT<8>) 또는 제9 매트(MAT<9>)가 선택되는 경우 로우레벨로 인에이블되는 제2 제어신호(ENB_H)를 입력받아 하이레벨로 인에이블되는 제9 입출력 스위칭신호(SW<9>)를 생성한다. 제10 매트제어부(MAT CTR<10>)는 제9 매트(MAT<9>) 또는 제10 매트(MAT<10>)가 선택되는 경우 로우레벨로 인에이블되는 제2 제어신호(ENB_H)를 입력받아 하이레벨로 인에이블되는 제10 입출력 스위칭신호(SW<10>)를 생성한다. 제11 매트제어부(MAT CTR<11>)는 제10 매트(MAT<10>) 또는 제11 매트(MAT<11>)가 선택되는 경우 로우레벨로 인에이블되는 제2 제어신호(ENB_H)를 입력받아 하이레벨로 인에이블되는 제11 입출력 스위칭신호(SW<11>)를 생성한다. 제12 매트제어부(MAT CTR<12>)는 제11 매트(MAT<11>)가 선택되는 경우 하이레벨로 인에이블되는 제12 입출력 스위칭신호(SW<12>)를 생성한다. 여기서, 제8 내지 제12 매트제어부(MAT CTR<8:12>)의 구성은 도 6에 도시된 제7 매트제어부(MAT CTR<7>)의 구성을 통해 용이하게 구현할 수 있다.
제1 내지 제12 입출력스위치부(IOSW<1:12>)는 각각 하이레벨로 인에이블된 제1 내지 제12 입출력 스위칭신호(SW<1:12>)를 입력받아 턴온되어, 각각 제1 내지 제12 세그먼트 입출력라인(SIO<1:12>)과 로컬입출력라인쌍(LIO, LIOB) 간의 데이터 교환을 제어한다.
제1 내지 제11 매트(MAT<1:11>)는 각각은 128(=27)개의 워드라인으로 구성된 제1 내지 제3 블럭(1st-3rd block)을 갖는다. 제1 내지 제11 매트(MAT<1:11>) 중 제1 매트(MAT<1>)에서부터 제6 매트(MAT<6>)의 제1 블럭(1st block)까지는 업뱅크(up bank)로 분류되고, 제6 매트(MAT<6>)의 제2 블럭(2nd block)에서부터 제11 매트(MAT<11>)까지는 다운뱅크(down bank)로 분류된다. 제1 내지 제11 매트(MAT<1:11>) 각각은 2개의 비트라인 센스앰프를 공유하는데, 예를 들어, 제 6 매트(MAT<6>)는 제6 비트라인 센스앰프(BLSA<6>)와 제7 비트라인 센스앰프(BLSA<7>)를 공유한다. 따라서, 매트 컴프레스 테스트에서 리드 또는 라이트 동작 시 제6 비트라인 센스앰프(BLSA<6>)에 포함된 스위치(미도시)에 의해 제 6 매트(MAT<6>)의 비트라인과 제6 세그먼트 입출력라인(SIO<6>)이 연결되고, 제7 비트라인 센스앰프(BLSA<7>)에 포함된 스위치(미도시)에 의해 제 6 매트(MAT<6>)의 비트라인과 제7 세그먼트 입출력라인(SIO<7>)이 연결된다.
본 실시예에 따른 반도체 메모리 장치의 구성은 매트 컴프레스 테스트에서 제1 내지 제12 세그먼트 입출력라인(SIO<1:12>)과 로컬입출력라인쌍(LIO, LIOB) 간의 데이터 교환을 제어하는 제1 내지 제12 입출력라인 스위치부(IOSW<1:6>) 및 제1 내지 제12 입출력라인 스위치부(IOSW<1:12>)의 턴온을 제어하는 제1 내지 제12 입출력 스위칭신호(SW<1:12>)를 생성하는 제1 내지 12 매트제어부(MAT CTR<12>)의 구성을 중심으로 개시하고 있다. 도 2 내지 도6에 도시된 구성외에 매트 컴프레스 테스트를 수행하는데 필요한 구성은 종래기술에 따른 매트 컴프레스회로에서 사용되는 구성과 동일하다.
앞서 살펴본 구성의 반도체 메모리 장치에 의한 매트 컴프레스 테스트 동작을 살펴보되, 라이트 동작에 의해 제1 내지 제12 매트(MAT<1:12>)에 동일한 데이터가 기록되고, 제1 내지 제12 매트(MAT<1:12>)에 저장된 데이터를 읽어오는 리드 동작을 중심으로 살펴보면 다음과 같다.
우선, 제1 내지 제4 블럭어드레스(A<7:10>)가 '0, 0, 0, 0'으로 입력된 상태에서, 스위칭신호 생성부(1)는 로우레벨로 디스에이블된 스위칭신호(TS) 및 하이레벨로 디스에이블된 반전 스위칭신호(TSB)를 생성하고, 제어신호 생성부(2)는 업/다운뱅크선택어드레스(A<11>)가 로우레벨인 경우 로우레벨로 인에이블된 제1 제어신호(ENB_L)와 하이레벨로 디스에이블된 제2 제어신호(ENB_H)를 생성하고, 업/다운뱅크선택어드레스(A<11>)가 하이레벨인 경우 하이레벨로 디스에이블된 제1 제어신호(ENB_L)와 로우레벨로 인에이블된 제2 제어신호(ENB_H)를 생성한다.
한편, 업/다운뱅크선택어드레스(A<11>)가 로우레벨인 경우에는 제1 매 트(MAT<1>)의 제1 블럭(1st block)이 선택되므로, 제1 매트제어부(MAT CTR<1>)는 하이레벨의 제1 입출력 스위칭신호(SW<1>)을 생성하고, 로우레벨의 제1 제어신호(ENB_L)에 의해 제2 매트제어부(MAT CTR<2>)는 하이레벨로 인에이블된 제2 입출력 스위칭신호(SW<2>)를 생성한다. 또한, 업/다운뱅크선택어드레스(A<11>)가 하이레벨인 경우에는 제6 매트(MAT<6>)의 제2 블럭(2nd block)이 선택되므로, 로우레벨의 제2 제어신호(ENB_H)에 의해 제6 및 제7 매트제어부(MAT CTR<6:7>)는 각각 하이레벨로 인에이블된 제6 및 제7 입출력 스위칭신호(SW<6:7>)를 생성한다.
따라서, 업/다운뱅크선택어드레스(A<11>)가 로우레벨인 경우에는 제1 및 제2 입출력 스위칭신호(SW<1:2>)가 하이레벨로 인에이블되어 제1 매트(MAT<1>)의 제1 블럭(1st block)에 대한 리드 동작을 수행할 수 있고, 업/다운뱅크선택어드레스(A<11>)가 하이레벨인 경우에는 제6 및 제7 입출력 스위칭신호(SW<6:7>)가 하이레벨로 인에이블되어 제6 매트(MAT<6>)의 제2 블럭(2nd block)에 대한 리드 동작을 수행할 수 있다.
다음으로, 제1 내지 제4 블럭어드레스(A<7:10>)가 1 비트씩 업 카운팅되면서 업/다운뱅크선택어드레스(A<11>)가 로우레벨인 경우에는 제1 매트(MAT<1>)의 제2 블럭(2nd block)부터 제5 매트(MAT<3>)의 제3 블럭(3rd block)에 대한 리드 동작이 순차적으로 수행되고, 업/다운뱅크선택어드레스(A<11>)가 하이레벨인 경우에는 제6 매트(MAT<6>)의 제3 블럭(3rd block)부터 제11 매트(MAT<11>)의 제1 블럭(1st block)에 대한 리드 동작이 순차적으로 수행된다.
다음으로, 제1 내지 제4 블럭어드레스(A<7:10>)가 '1, 1, 1, 1'로 입력되는 상태에서 업/다운뱅크선택어드레스(A<11>)가 로우레벨인 경우, 즉, 제6 매트(MAT<6>)의 제1 블럭(1st block)이 선택된 경우 제1 블럭선택어드레스(LAX78) 및 제2 블럭선택어드레스(LAX9A)는 모두 하이레벨이 되므로, 스위칭신호 생성부(1)는 하이레벨로 인에이블된 스위칭신호(TS) 및 하이레벨로 인에이블된 반전 스위칭신호(TSB)를 생성한다.
하이레벨로 인에이블된 스위칭신호(TS) 및 하이레벨로 인에이블된 반전 스위칭신호(TSB)에 의해 제어신호 생성부(2)의 인버터(IV21, IV22)가 구동되므로, 제어신호 생성부(2)는 로우레벨의 업/다운뱅크선택어드레스(A<11>)에 의해 하이레벨로 디스에이블된 제1 제어신호(ENB_L) 및 로우레벨로 인에이블된 제2 제어신호(ENB_H)를 생성한다. 즉, 제6 매트(MAT<6>)의 제1 블럭(1st block)이 선택된 경우 제어신호 생성부(2)는 반전된 위상을 갖는 제1 제어신호(ENB_L) 및 제2 제어신호(ENB_H)를 생성한다.
따라서, 제6 매트제어부(MAT CTR<6>)는 로우레벨로 인에이블된 제2 제어신호(ENB_H)에 의해 하이레벨로 인에이블된 제6 입출력 스위칭신호(SW<6>)를 생성하고, 제7 매트제어부(MAT CTR<6:7>)는 로우레벨로 인에이블된 제2 제어신호(ENB_H)에 의해 하이레벨로 인에이블된 제7 입출력 스위칭신호(SW<7>)를 생성한다.
이와 같이, 본 실시예에 따른 반도체 메모리 장치는 업뱅크(up bank) 및 다운뱅크(down bank)에 속하는 블럭들을 포함하는 제6 매트(MAT<6>)의 제1 블럭(1st block)이 선택되는 경우 종래와 달리 제1 제어신호(ENB_L) 및 제2 제어신호(ENB_H)의 위상을 반전시켜 제6 입출력 스위칭신호(SW<6>) 뿐만 아니라 제7 입출력 스위칭 신호(SW<7>)도 하이레벨로 인에이블시키고 있다. 따라서, 제6 및 제7 입출력스위치부(IOSW<6:7>)가 모두 턴온되어 제6 매트(MAT<6>)의 데이터가 실린 제6 세그먼트 입출력라인(SIO<6>) 또는 제7 세그먼트 입출력라인(SIO<7>)의 데이터를 로컬입출력라인쌍(LIO, LIOB)으로 전달할 수 있게 된다.
도 1은 종래기술에 따른 매트 컴프레스 테스트를 설명하기 위한 표이다.
도 2는 본 발명의 일 실시예에 따른 매트 컴프레스 테스트를 수행하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 스위칭신호 생성부의 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 제어신호 생성부의 회로도이다.
도 5는 도 2에 도시된 반도체 메모리 장치에 포함된 제6 매트제어부의 회로도이다.
도 6은 도 2에 도시된 반도체 메모리 장치에 포함된 제7 매트제어부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 스위칭신호 생성부 2: 제어신호 생성부
MAT CTR<1:12>: 제1 내지 제12 매트제어부
BLSA<1:12>: 제1 내지 제12 비트라인 센스앰프
MAT<1:11>: 제1 내지 제11 매트
20: 전치제어신호 생성부 21: 제어신호전달부
210: 제1 제어신호 전달부 211: 제2 제어신호 전달부
22: 제1 버퍼 23: 제2 버퍼
31: 선택버퍼부 32: 버퍼부

Claims (22)

  1. 매트 컴프레스 테스트에서 업/다운뱅크선택어드레스에 응답하여 선택적으로 인에이블되는 제1 및 제2 전치제어신호를 생성하는 전치제어신호생성부; 및
    매트 컴프레스 테스트에서 기설정된 블럭선택어드레스가 입력되는 경우 인에이블되는 스위칭신호에 응답하여 상기 제1 및 제2 전치제어신호를 반전시켜 전달하는 제어신호전달부를 포함하는 매트 컴프레스회로.
  2. 제 1 항에 있어서, 상기 전치제어신호생성부는 상기 매트 컴프레스 테스트를 위한 테스트신호가 인에이블된 상태에서 상기 업/다운뱅크선택어드레스가 제1 레벨인 경우 상기 제1 전치제어신호를 인에이블시키고, 상기 업/다운뱅크선택어드레스가 제2 레벨인 경우 상기 제2 전치제어신호를 인에이블시키는 매트 컴프레스회로.
  3. 제 2 항에 있어서, 상기 전치제어신호생성부는
    리드플래그신호에 응답하여 상기 업/다운뱅크선택어드레스를 버퍼링하여 전달하는 제1 논리소자;
    상기 리드플래그신호에 응답하여 상기 업/다운뱅크선택어드레스의 반전신호를 버퍼링하여 전달하는 제2 논리소자;
    상기 테스트신호에 응답하여 상기 제1 논리소자의 출력신호를 버퍼링하여 전달하는 제3 논리소자; 및
    상기 테스트신호에 응답하여 상기 제2 논리소자의 출력신호를 버퍼링하여 전달하는 제4 논리소자를 포함하는 매트 컴프레스회로.
  4. 제 1 항에 있어서, 상기 제어신호전달부는
    상기 스위칭신호에 응답하여 상기 제1 전치제어신호 또는 제1 전치제어신호의 반전신호를 전달하는 제1 제어신호 전달부; 및
    상기 스위칭신호에 응답하여 상기 제2 전치제어신호 또는 제2 전치제어신호의 반전신호를 전달하는 제2 제어신호 전달부를 포함하는 매트 컴프레스회로.
  5. 제 4 항에 있어서, 상기 제1 제어신호 전달부는
    상기 스위칭신호에 응답하여 상기 제1 전치제어신호를 반전시켜 전달하는 버퍼; 및
    상기 스위칭신호에 응답하여 상기 제1 전치제어신호를 전달하는 전달게이트를 포함하는 매트 컴프레스회로.
  6. 제 4 항에 있어서, 상기 제2 제어신호 전달부는
    상기 스위칭신호에 응답하여 상기 제2 전치제어신호를 반전시켜 전달하는 버퍼; 및
    상기 스위칭신호에 응답하여 상기 제2 전치제어신호를 전달하는 전달게이트를 포함하는 매트 컴프레스회로.
  7. 제 1 항에 있어서, 상기 제어신호전달부의 출력신호를 버퍼링하여 입출력스위칭신호를 제어하기 위한 제1 및 제2 제어신호를 생성하는 제1 및 제2 버퍼를 더 포함하는 매트 컴프레스회로.
  8. 업뱅크에 포함되는 제1 블럭과 다운뱅크에 포함되는 제2 블럭을 포함하고, 제1 및 제2 비트라인센스앰프를 공유하는 매트;
    매트 컴프레스 테스트에서 상기 제1 블럭이 선택되는 경우 인에이블되는 스위칭신호를 생성하는 스위칭신호 생성부;
    매트 컴프레스 테스트에서 업/다운뱅크선택어드레스에 응답하여 선택적으로 인에이블되는 제1 및 제2 제어신호를 생성하되, 상기 제1 및 제2 제어신호는 상기 스위칭신호에 응답하여 위상이 반전되는 제어신호 생성부;
    상기 제1 및 제2 제어신호를 입력받아 상기 제1 비트라인 센스앰프와 로컬입 출력라인 간의 데이터 교환을 제어하는 제1 입출력스위칭신호를 생성하는 제1 매트제어부; 및
    상기 제2 제어신호를 입력받아 상기 제2 비트라인 센스앰프와 로컬입출력라인 간의 데이터 교환을 제어하는 제2 입출력스위칭신호를 생성하는 제2 매트제어부를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 스위칭신호 생성부는
    리드플래그신호 및 블럭선택을 위한 블럭선택어드레스를 입력받아 논리연산을 수행하여 상기 스위칭신호의 반전신호를 출력하는 논리소자; 및
    상기 논리소자의 출력신호를 버퍼링하여 상기 스위칭신호를 생성하는 버퍼를 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서, 상기 제어신호 생성부는
    상기 매트 컴프레스 테스트에서 업/다운뱅크선택어드레스에 응답하여 선택적으로 인에이블되는 제1 및 제2 전치제어신호를 생성하는 전치제어신호생성부; 및
    상기 스위칭신호에 응답하여 상기 제1 및 제2 전치제어신호를 반전시켜 전달하는 제어신호전달부를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 전치제어신호생성부는 상기 매트 컴프레스 테스트를 위한 테스트신호가 인에이블된 상태에서 상기 업/다운뱅크선택어드레스가 제1 레벨인 경우 상기 제1 전치제어신호를 인에이블시키고, 상기 업/다운뱅크선택어드레스가 제2 레벨인 경우 상기 제2 전치제어신호를 인에이블시키는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 전치제어신호생성부는
    리드플래그신호에 응답하여 상기 업/다운뱅크선택어드레스를 버퍼링하여 전달하는 제1 논리소자;
    상기 리드플래그신호에 응답하여 상기 업/다운뱅크선택어드레스의 반전신호를 버퍼링하여 전달하는 제2 논리소자;
    테스트신호에 응답하여 상기 제1 논리소자의 출력신호를 버퍼링하여 전달하는 제3 논리소자; 및
    상기 테스트신호에 응답하여 상기 제2 논리소자의 출력신호를 버퍼링하여 전달하는 제4 논리소자를 포함하는 반도체 메모리 장치.
  13. 제 10 항에 있어서, 상기 제어신호전달부는
    상기 스위칭신호에 응답하여 상기 제1 전치제어신호 또는 제1 전치제어신호의 반전신호를 전달하는 제1 제어신호 전달부; 및
    상기 스위칭신호에 응답하여 상기 제2 전치제어신호 또는 제2 전치제어신호의 반전신호를 전달하는 제2 제어신호 전달부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 제1 제어신호 전달부는
    상기 스위칭신호에 응답하여 상기 제1 전치제어신호를 반전시켜 전달하는 버퍼; 및
    상기 스위칭신호에 응답하여 상기 제1 전치제어신호를 전달하는 전달게이트를 포함하는 반도체 메모리 장치.
  15. 제 13 항에 있어서, 상기 제2 제어신호 전달부는
    상기 스위칭신호에 응답하여 상기 제2 전치제어신호를 반전시켜 전달하는 버퍼; 및
    상기 스위칭신호에 응답하여 상기 제2 전치제어신호를 전달하는 전달게이트를 포함하는 반도체 메모리 장치.
  16. 제 10 항에 있어서, 상기 제어신호 생성부는 상기 제어신호전달부의 출력신호를 버퍼링하여 제1 및 제2 입출력스위칭신호를 제어하기 위한 제1 및 제2 제어신호를 생성하는 제1 및 제2 버퍼를 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 제1 매트제어부는
    상기 매트의 상위매트가 선택되는 경우 인에이블되는 매트선택신호에 응답하여 상기 제1 및 제2 제어신호 중 하나의 신호를 선택적으로 버퍼링하여 전달하는 선택버퍼부; 및
    매트선택디코딩신호에 응답하여 선택버퍼부의 출력신호를 버퍼링하여 상기 제1 입출력스위칭신호를 생성하는 버퍼부를 포함하는 반도체 메모리 장치.
    를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 선택버퍼부는
    상기 매트선택신호에 응답하여 상기 제1 제어신호를 버퍼링하는 제1 버퍼; 및
    상기 매트선택신호에 응답하여 상기 제2 제어신호를 버퍼링하는 제2 버퍼를 포함하는 반도체 메모리 장치.
  19. 제 17 항에 있어서, 상기 매트선택디코딩신호는 상기 매트 또는 상기 매트의 상위 매트가 선택되는 경우 인에이블되는 반도체 메모리 장치.
  20. 제 10 항에 있어서, 상기 제2 매트제어부는 상기 매트 또는 상기 매트의 하위 매트가 선택되는 경우 인에이블되는 매트선택디코딩신호에 응답하여 상기 제2 제어신호를 반전버퍼링하여 상기 제2 입출력스위칭신호를 생성하는 반도체 메모리 장치.
  21. 제 8 항에 있어서, 상기 제1 비트라인센스앰프는 상기 매트 및 상기 매트의 상위매트에 공유되어, 상기 매트 또는 상기 상위매트의 비트라인들과 세그먼트입출력라인을 연결하는 반도체 메모리 장치.
  22. 제 8 항에 있어서, 상기 제2 비트라인센스앰프는 상기 매트 및 상기 매트의 하위매트에 공유되어, 상기 매트 또는 상기 하위매트의 비트라인들과 세그먼트입출력라인을 연결하는 반도체 메모리 장치.
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