KR20140068648A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 제1 출력모드에서 리드동작 시 뱅크에 포함된 셀블럭을 선택하기 위한 뱅크어드레스 및 한 번의 리드동작으로 출력되는 데이터 비트 수를 결정하기 위한 모드설정신호에 응답하여 인에이블되는 선택신호를 생성하는 선택신호생성부 및 상기 제1 출력모드에 진입하는 경우 상기 선택신호에 응답하여 제1 입출력라인에 실린 데이터를 제1 DQ패드로 출력하거나, 제2 입출력라인에 실린 데이터를 상기 제1 DQ패드로 출력하는 데이터출력부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 출력모드에 따라 데이터를 출력하는 반도체 메모리 장치에 관한 것이다.
현재 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자의 공정 기술이 급속도로 발전함에 따라 집적도가 증가하여, 반도체 메모리 장치 내에는 수천만 개 이상의 메모리셀(memory cell)이 구비되고 있다.
이러한 메모리셀(memory cell)들을 효율적으로 제어하고 동작 성능을 향상시키기 위해 메모리 뱅크 개념이 도입되었다. 그래서 현재 반도체 메모리 장치는 다수개의 메모리 뱅크로 구성되고, 각각의 메모리 뱅크는 메모리셀(memory cell)들로 구성된다.
한편, 반도체 메모리 장치는 테이터 폭 옵션에 따라 동작하도록 설계된다. 데이터 폭 옵션은 사용자가 원하는 데이터 폭을 설정할 수 있는 옵션으로, 스펙(Specification)으로 정의되어 있다. 예컨대, 16개의 입출력 패드(PAD)를 구비하는 반도체 메모리 장치에 있어서, 데이터 폭 옵션이 X16모드로 설정되는 경우 16개의 입출력 패드를 통해 데이터 입/출력 동작이 수행되고, 데이터 폭 옵션이 X8모드로 설정되는 경우 16개의 입출력 패드 중 8개의 데이터 입출력 패드를 통해 데이터 입/출력 동작을 수행하며, 데이터 폭 옵션이 X4모드로 설정되는 경우 16개의 입출력 패드 중 4개의 데이터 입출력 패드를 통해 데이터 입/출력 동작이 수행된다.
여기서, X16모드는 반도체 메모리 장치에 구비된 모든 메모리 뱅크가 선택되어 동작하고, X4/X8모드는 각각 그에 해당하는 메모리 뱅크만이 선택되어 동작한다. 즉, 반도체 메모리 장치에 두 개의 메모리 뱅크가 구비되는 경우 X16모드에서는 선택된 두 개의 메모리 뱅크의 서브 워드라인(SWL)이 활성화되고, X8모드에서는 선택된 하나의 메모리 뱅크의 서브 워드라인이 활성화되며, X4모드에서는 선택된 하나의 메모리 뱅크에서 특정 로우뱅크어드레스 신호의 레벨 상태에 따라 선택된 셀블럭의 서브 워드라인이 활성화되어 데이터 입/출력 동작이 수행된다.
본 발명은 다수의 뱅크가 출력모드에 따라 입출력라인의 데이터를 선택적으로 출력할 수 있는 반도체 메모리 장치를 제공한다.
이를 위해 본 발명은 제1 출력모드에서 리드동작 시 뱅크에 포함된 셀블럭을 선택하기 위한 뱅크어드레스 및 한 번의 리드동작으로 출력되는 데이터 비트 수를 결정하기 위한 모드설정신호에 응답하여 인에이블되는 선택신호를 생성하는 선택신호생성부 및 상기 제1 출력모드에 진입하는 경우 상기 선택신호에 응답하여 제1 입출력라인에 실린 데이터를 제1 DQ패드로 출력하거나, 제2 입출력라인에 실린 데이터를 상기 제1 DQ패드로 출력하는 데이터출력부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 제1 입출력라인에 데이터를 싣는 제1 셀블럭 및 제2 입출력라인 데이터를 싣는 제2 셀블럭을 포함하는 제1 뱅크와 상기 제1 입출력라인에 데이터를 싣는 제3 셀블럭 및 상기 제2 입출력라인에 데이터를 싣는 제4 셀블럭을 포함하는 제2 뱅크와 제1 출력모드에서 리드동작 시 뱅크에 포함된 셀블럭을 선택하기 위한 뱅크어드레스 및 한 번의 리드동작으로 출력되는 데이터 비트 수를 결정하기 위한 모드설정신호에 응답하여 인에이블되는 선택신호를 생성하는 선택신호생성부 및 상기 제1 출력모드에 진입하는 경우 상기 선택신호에 응답하여 제1 입출력라인에 실린 데이터를 제1 DQ패드로 출력하거나, 제2 입출력라인에 실린 데이터를 상기 제1 DQ패드로 출력하는 데이터출력부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 의하면 다수의 뱅크가 출력모드에 따라 입출력라인의 데이터를 선택적으로 출력할 수 있는 멀티플렉서를 공유함으로써 반도체 메모리 장치의 면적을 감소할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체 메모리 장치에 포함된 선택신호생성부의 회로도이다.
도 3 은 도 1에 도시된 반도체 메모리 장치에 포함된 멀티플렉서의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 뱅크(10), 제2 뱅크(20), 선택신호생성부(30) 및 데이터출력부(40)로 구성된다.
제1 뱅크(10)는 뱅크어드레스(BK_ADD), 제1 뱅크액티브신호(BK_ACT<1>), 제1 뱅크리드신호(BK_RD<1>) 및 모드설정신호(X4)를 입력받아 워드라인이 액티브되고 리드동작을 수행하여 제1 입출력라인(GIO<1:4>)에 제1 내지 제4 데이터(D<1:4>)를 싣는 제1 셀블럭(11) 및 제2 입출력라인(GIO<1:4>)에 제5 내지 제8 데이터(D<5:8>)를 싣는 제2 셀블럭(12)으로 구성된다. 여기서, 뱅크어드레스(BK_ADD)는 리드동작 시 뱅크에 포함된 셀블럭을 선택하기 위한 어드레스 중 하나이고, 제1 뱅크액티브신호(BK_ACT<1>)는 제1 뱅크(10)의 워드라인을 액티브하기 위한 신호이며, 제1 뱅크리드신호(BK_RD<1>)는 제1 뱅크(10)의 리드동작 시 인에이블되는 신호이다. 또한, 모드설정신호(X4)는 한 번의 리드동작으로 출력되는 데이터의 비트수가 4비트로 설정되는 제1 출력모드에서 로직하이레벨로 인에이블되고, 한 번의 리드동작으로 출력되는 데이터의 비트수가 8비트로 설정되는 제2 출력모드에서 로직로우레벨로 디스에이블되는 신호이다.
제2 뱅크(20)는 뱅크어드레스(BK_ADD), 제2 뱅크액티브신호(BK_ACT<2>), 제2 뱅크리드신호(BK_RD<2>) 및 모드설정신호(X4)를 입력받아 워드라인이 액티브되고 리드동작을 수행하여 제2 입출력라인(GIO<5:8>)에 제1 내지 제4 데이터(D<1:4>)를 싣는 제3 셀블럭(21) 및 제2 입출력라인(GIO<5:8>)에 제5 내지 제8 데이터(D<5:8>)를 싣는 제4 셀블럭(22)으로 구성된다. 여기서, 제2 뱅크액티브신호(BK_ACT<2>)는 제2 뱅크(20)의 워드라인을 액티브하기 위한 신호이며, 제2 뱅크리드신호(BK_RD<2>)는 제2 뱅크(20)의 리드동작 시 인에이블되는 신호이다.
선택신호생성부(30)는 제1 출력모드에 진입하는 경우 인에이블되는 모드설정신호(X4)를 입력받아 뱅크어드레스(BK_ADD)를 버퍼링하여 선택신호(SEL)를 생성한다. 즉, 선택신호(SEL)는 제1 출력모드에서 리드동작 시 제1 뱅크(10)의 제1 셀블럭(11) 또는 제2 뱅크(20)의 제3 셀블럭(21)이 선택되는 경우 로직로우레벨로 생성된다. 그리고, 선택신호(SEL)는 제1 출력모드에서 리드동작 시 제1 뱅크(10)의 제2 셀블럭(12) 또는 제2 뱅크(20)의 제4 셀블럭(22)이 선택되는 경우 로직하이레벨로 생성된다. 또한, 선택신호(SEL)는 제2 출력모드에서 리드동작 시 로직로우레벨로 생성된다.
데이터출력부(40)는 제1 출력모드에서 리드동작 시 선택신호(SEL)의 레벨에 따라 제1 입출력라인(GIO<1:4>)에 실린 데이터 또는 제2 입출력라인(GIO<5:8>)에 실린 데이터를 선택적으로 제1 내지 제4 전달데이터(TD<1:4>)로 전달하는 멀티플렉서(41), 제1 내지 제4 전달데이터(TD<1:4>)를 버퍼링하여 제1 DQ패드(50)로 출력하는 제1 출력드라이버(42) 및 제2 입출력라인(GIO<5:8>)에 실린 데이터를 버퍼링하여 제2 DQ패드(60)로 출력하는 제2 출력드라이버(43)로 구성된다. 여기서, 제2 출력라이버(43)는 제1 출력모드에서 구동되지 않는다. 또한, 제1 및 제2 DQ패드(50,60)는 제1 및 제2 입출력라인(GIO<1:4>,GIO<5:8>)의 수만큼 구비되어 제1 및 제2 입출력라인(GIO<1:4>,GIO<5:8>)에 실린 데이터를 출력하는 것이 바람직하다.
도 2 는 본 발명의 일 실시예에 따른 반도체 메모리 장치에 포함된 선택신호생성부(30)의 회로도이다.
도 2를 참고하면, 선택신호생성부(30)는 제1 내지 제3 전달부(31~33)로 구성된다.
제1 전달부(31)는 제1 뱅크선택신호(BK_SEL<1>)가 인에이블되는 경우 뱅크어드레스(BK_ADD)를 래치하여 제1 래치신호(LATCH<1>)를 생성하는 제1 래치(310), 제1 출력모드에 진입하여 모드설정신호(X4)가 로직하이레벨로 인에이블되는 경우 제1 리드선택신호(RD_SEL<1>)를 입력받아 제1 스위칭신호(SW<1>)를 생성하는 제1 논리부(311) 및 제1 스위칭신호(SW<1>)를 입력받아 제1 래치신호(LATCH<1>)를 선택신호(SEL)로 전달하는 제1 전달게이트(T30)로 구성된다. 여기서, 제1 뱅크선택신호(BK_SEL<1>)는 외부에서 입력되는 어드레스의 조합에 따라 제1 뱅크(10)가 선택되는 경우 인에이블되는 신호이다. 그리고, 제1 리드선택신호(RD_SEL<1>)는 제1 뱅크(10)가 선택되고 리드동작 시 인에이블되는 신호이다.
제2 전달부(32)는 제2 뱅크선택신호(BK_SEL<2>)가 인에이블되는 경우 뱅크어드레스(BK_ADD)를 래치하여 제2 래치신호(LATCH<2>)를 생성하는 제2 래치(320), 제1 출력모드에 진입하여 모드설정신호(X4)가 로직하이레벨로 인에이블되는 경우 제2 리드선택신호(RD_SEL<2>)를 입력받아 제2 스위칭신호(SW<2>)를 생성하는 제2 논리부(321) 및 제2 스위칭신호(SW<2>)를 입력받아 제2 래치신호(LATCH<2>)를 선택신호(SEL)로 전달하는 제2 전달게이트(T31)로 구성된다. 여기서, 제2 뱅크선택신호(BK_SEL<2>)는 외부에서 입력되는 어드레스의 조합에 따라 제2 뱅크(20)가 선택되는 경우 인에이블되는 신호이다. 그리고, 제2 리드선택신호(RD_SEL<2>)는 제2 뱅크(20)가 선택되고 리드동작 시 인에이블되는 신호이다.
제3 전달부(33)는 제2 출력모드에서 모드설정신호(X4)가 로직로우레벨로 디스에이블되는 경우 접지전압(VSS)을 선택신호(SEL)로 전달하는 제3 전달게이트(T32)로 구성된다.
도 3 은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 포함된 멀티플렉서(40)의 회로도이다.
도 3을 참고하면, 멀티플렉서(41)는 선택신호(SEL)가 로직로우레벨로 입력되는 경우 전달게이트들(T40,T42,T44,T46)이 턴온되고, 전달게이트들(T41,T43,T45,T47)이 턴오프되어 제1 입출력라인(GIO<1:4>)에 실린 데이터를 제1 내지 제4 전달데이터(TD<1:4>)로 전달하고, 선택신호(SEL)가 로직하이레벨로 입력되는 경우 전달게이트들(T41,T43,T45,T47)이 턴온되고, 전달게이트들(T40,T42,T44,T46)이 턴오프되어 제2 입출력라인(GIO<5:8>)에 실린 데이터를 제1 내지 제4 전달데이터(TD<1:4>)로 전달한다. 여기서, 반전선택신호(SELB)는 선택신호(SEL)가 반전되어 생성되는 신호이다.
이상 살펴본 바와 같이 구성된 따른 반도체 메모리 장치의 동작을 도 1 내지 도 3을 참고하여 살펴보되, 제1 출력모드에서 제2 뱅크의 제3 셀블럭이 선택되는 경우와 제4 셀블럭이 선택되는 경우를 나누어 설명하고, 제2 출력모드에서 제2 뱅크가 선택되는 경우를 설명하면 다음과 같다.
우선, 제1 출력모드에서 제2 뱅크(20)의 제3 셀블럭(21)이 선택되는 경우를 설명하면 다음과 같다.
선택신호생성부(30)의 제1 전달부(31)는 로직하이레벨로 인에이블되는 모드설정신호(X4)를 입력받아 제1 뱅크(10)가 선택되지 않으므로 뱅크어드레스(BK_ADD)를 선택신호(SEL)로 전달하지 않는다. 제2 전달부(32)의 제2 래치(320)는 로직하이레벨로 인에이블되는 제2 뱅크선택신호(BK_SEL<2>)를 입력받아 로직로우레벨의 뱅크어드레스(BK_ADD)를 래치하여 로직로우레벨의 제2 래치신호(LATCH<2>)를 생성한다. 제2 논리부(321)는 로직하이레벨의 제2 리드선택신호(RD_SEL<2>)와 로직하이레벨의 모드설정신호(X4)를 부정논리곱 연산을 수행하여 로직로우레벨의 제2 스위칭신호(SW<2>)를 생성한다. 전달게이트(T31)는 로직로우레벨의 제2 스위칭신호(SW<2>)를 입력받아 턴온되어 로직로우레벨의 제2 래치신호(LATCH<2>)를 선택신호(SEL)로 전달한다. 제3 전달부(33)는 로직하이레벨의 모드설정신호(X4)를 입력받아 전달게이트(T32)가 턴오프되어 접지전압(VSS)을 선택신호(SEL)로 전달하지 않는다. 즉, 선택신호생성부(30)는 제1 출력모드에서 제2 뱅크(20)의 제3 셀블럭(21)이 선택되는 경우 로직로우레벨의 선택신호(SEL)를 생성한다.
데이터출력부(40)의 멀티플렉서(41)는 로직로우레벨의 선택신호(SEL)를 입력받아 전달게이트들(T40,T42,T44,T46)이 턴온되고, 전달게이트들(T41,T43,T45,T47)이 턴오프되어 제1 입출력라인(GIO<1:4>)에 실린 데이터들을 전달데이터(TS<1:4>)로 전달한다. 제1 출력드라이버(42)는 전달데이터(TS<1:4>)를 버퍼링하여 제1 DQ패드(50)로 출력한다. 제2 출력드라이버(43)는 제1 출력모드에 진입하므로 구동되지 않는다.
다음으로, 제1 출력모드에서 제2 뱅크(20)의 제4 셀블럭(22)이 선택되는 경우를 설명하면 다음과 같다.
선택신호생성부(30)의 제1 전달부(31)는 로직하이레벨로 인에이블되는 모드설정신호(X4)를 입력받아 제1 뱅크(10)가 선택되지 않으므로 뱅크어드레스(BK_ADD)를 선택신호(SEL)로 전달하지 않는다. 제2 전달부(32)의 제2 래치(320)는 로직하이레벨로 인에이블되는 제2 뱅크선택신호(BK_SEL<2>)를 입력받아 로직하이레벨의 뱅크어드레스(BK_ADD)를 래치하여 로직하이레벨의 제2 래치신호(LATCH<2>)를 생성한다. 제2 논리부(321)는 로직하이레벨의 제2 리드선택신호(RD_SEL<2>)와 로직하이레벨의 모드설정신호(X4)를 부정논리곱 연산을 수행하여 로직로우레벨의 제2 스위칭신호(SW<2>)를 생성한다. 전달게이트(T31)는 로직로우레벨의 제2 스위칭신호(SW<2>)를 입력받아 턴온되어 로직하이레벨의 제2 래치신호(LATCH<2>)를 선택신호(SEL)로 전달한다. 제3 전달부(33)는 로직하이레벨의 모드설정신호(X4)를 입력받아 전달게이트(T32)가 턴오프되어 접지전압(VSS)을 선택신호(SEL)로 전달하지 않는다. 즉, 선택신호생성부(30)는 제1 출력모드에서 제2 뱅크(20)의 제4 셀블럭(22)이 선택되는 경우 로직하이레벨의 선택신호(SEL)를 생성한다.
데이터출력부(40)의 멀티플렉서(41)는 로직하이레벨의 선택신호(SEL)를 입력받아 전달게이트들(T40,T42,T44,T46)이 턴오프되고, 전달게이트들(T41,T43,T45,T47)이 턴온되어 제2 입출력라인(GIO<5:8>)에 실린 데이터들을 전달데이터(TS<1:4>)로 전달한다. 제1 출력드라이버(42)는 전달데이터(TS<1:4>)를 버퍼링하여 제1 DQ패드(50)로 출력한다. 제2 출력드라이버(43)는 데이터출력모드에 진입하므로 구동되지 않는다.
다음으로, 제2 출력모드에서 제2 뱅크(20)가 선택되는 경우를 설명하면 다음과 같다.
선택신호생성부(30)의 제1 전달부(31)는 로직로우레벨로 디스에이블되는 모드설정신호(X4)를 입력받아 뱅크어드레스(BK_ADD)를 선택신호(SEL)로 전달하지 않는다. 제2 전달부(32)는 로직로우레벨로 디스에이블되는 모드설정신호(X4)를 입력받아 뱅크어드레스(BK_ADD)를 선택신호(SEL)로 전달하지 않는다. 제3 전달부(33)는 로직로우레벨의 모드설정신호(X4)를 입력받아 전달게이트(T32)가 턴온되어 접지전압(VSS)을 선택신호(SEL)로 전달한다. 즉, 선택신호생성부(30)는 제2 출력모드에서 제2 뱅크(20)가 선택되는 경우 로직로우레벨의 선택신호(SEL)를 생성한다.
데이터출력부(40)의 멀티플렉서(41)는 로직로우레벨의 선택신호(SEL)를 입력받아 전달게이트들(T40,T42,T44,T46)이 턴오프되고, 전달게이트들(T41,T43,T45,T47)이 턴온되어 제1 입출력라인(GIO<5:8>)에 실린 데이터들을 전달데이터(TS<1:4>)로 전달한다. 제1 출력드라이버(42)는 전달데이터(TS<1:4>)를 버퍼링하여 제1 DQ패드(50)로 출력한다. 제2 출력드라이버(43)는 제2 입출력라인 (GIO<5:8>)에 실린 데이터를 버퍼링하여 제2 DQ패드(60)로 출력한다.
이와 같이 구성된 본 발명의 일 실시예의 반도체 메모리 장치는 다수의 뱅크가 제1 및 제2 출력모드에 따라 제1 입출력라인에 실린 데이터 또는 제2 입출력라인에 실린 데이터를 선택적으로 전달하는 멀티플렉서를 공유함으로써 면적을 감소할 수 있다.
10. 제1 뱅크 11. 제1 셀블럭
12. 제2 셀블럭 20. 제2 뱅크
21. 제3 셀블럭 22. 제4 셀블럭
30. 선택신호생성부 31. 제1 전달부
32. 제2 전달부 33. 제3 전달부
40. 데이터출력부 41. 멀티플렉서
42. 제1 출력드라이버 43. 제2 출력드라이버
50. 제1 DQ패드 60. 제2 DQ패드
310. 제1 래치 311. 제1 논리부
320. 제2 래치 321. 제2 논리부

Claims (20)

  1. 제1 출력모드에서 리드동작 시 뱅크에 포함된 셀블럭을 선택하기 위한 뱅크어드레스 및 한 번의 리드동작으로 출력되는 데이터 비트 수를 결정하기 위한 모드설정신호에 응답하여 인에이블되는 선택신호를 생성하는 선택신호생성부; 및
    상기 제1 출력모드에 진입하는 경우 상기 선택신호에 응답하여 제1 입출력라인에 실린 데이터를 제1 DQ패드로 출력하거나, 제2 입출력라인에 실린 데이터를 상기 제1 DQ패드로 출력하는 데이터출력부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 데이터출력부는
    제2 출력모드에 진입하는 경우 상기 선택신호에 응답하여 상기 제1 입출력라인에 실린 데이터를 상기 제1 DQ패드로 전달하고, 상기 제2 입출력라인에 실린 데이터를 제2 DQ패드로 전달하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제1 입출력라인은 제1 뱅크에 포함된 제1 셀블럭과 제2 뱅크에 포함된 제3 셀블럭에 연결되고, 상기 제2 입출력라인은 상기 제1 뱅크에 포함된 제2 셀블럭과 제2 뱅크에 포함된 제4 셀블럭에 연결되는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 선택신호는 상기 제1 출력모드에서 상기 리드동작시 제1 뱅크의 제1 셀블럭또는 제2 뱅크의 제3 셀블럭이 선택되는 경우 제1 레벨을 갖고, 상기 제1 뱅크의 제2 셀블럭 또는 상기 제2 뱅크의 제4 셀블럭이 선택되는 경우 제2 레벨을 갖는 신호인 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 선택신호는 상기 제2 출력모드에서 상기 리드동작시 상기 제1 레벨을 갖는 신호인 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 선택신호생성부는
    상기 모드설정신호에 응답하여 상기 제1 뱅크가 선택되는 경우 상기 뱅크어드레스를 버퍼링하여 상기 선택신호로 전달하는 제1 전달부; 및
    상기 모드설정신호에 응답하여 상기 제2 뱅크가 선택되는 경우 상기 뱅크어드레스를 버퍼링하여 상기 선택신호로 전달하는 제2 전달부를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 제1 전달부는
    상기 제1 뱅크가 선택되는 경우 인에이블되는 제1 뱅크선택신호에 응답하여 상기 뱅크어드레스를 래치하여 제1 래치신호를 생성하는 제1 래치;
    상기 모드설정신호에 응답하여 상기 제1 뱅크가 선택되고 리드동작시 인에이블되는 제1 리드신호를 버퍼링하여 제1 스위칭신호를 생성하는 제1 논리부; 및
    상기 제1 스위칭신호에 응답하여 상기 제1 래치신호를 상기 선택신호로 전달하는 제1 전달소자를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제2 전달부는
    상기 제2 뱅크가 선택되는 경우 인에이블되는 제2 뱅크선택신호에 응답하여 상기 뱅크어드레스를 래치하여 제2 래치신호를 생성하는 제2 래치;
    상기 모드설정신호에 응답하여 상기 제2 뱅크가 선택되고 상기 리드동작 시 인에이블되는 제2 리드선택신호를 버퍼링하여 제2 스위칭신호를 생성하는 제2 논리부; 및
    상기 제2 스위칭신호에 응답하여 상기 제2 래치신호를 상기 선택신호로 전달하는 제2 전달소자를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 선택신호생성부는 상기 모드설정신호에 응답하여 상기 제2 출력모드에 진입하는 경우 접지전압을 상기 선택신호로 전달하는 제3 전달부를 더 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서, 상기 데이터출력부는
    상기 선택신호에 응답하여 상기 제1 입출력라인에 실린 데이터를 전달데이터로 전달하거나, 상기 제2 입출력라인에 실린 데이터를 상기 전달데이터로 전달하는 멀티플렉서;
    상기 전달데이터를 버퍼링하여 상기 제1 DQ패드로 출력하는 제1 출력드라이버; 및
    상기 제2 입출력라인에 실린 데이터를 버퍼링하여 상기 제2 DQ패드로 출력하는 제2 출력드라이버를 포함하는 반도체 메모리 장치.
  11. 제1 입출력라인에 데이터를 싣는 제1 셀블럭 및 제2 입출력라인 데이터를 싣는 제2 셀블럭을 포함하는 제1 뱅크;
    상기 제1 입출력라인에 데이터를 싣는 제3 셀블럭 및 상기 제2 입출력라인에 데이터를 싣는 제4 셀블럭을 포함하는 제2 뱅크;
    제1 출력모드에서 리드동작 시 뱅크에 포함된 셀블럭을 선택하기 위한 뱅크어드레스 및 한 번의 리드동작으로 출력되는 데이터 비트 수를 결정하기 위한 모드설정신호에 응답하여 인에이블되는 선택신호를 생성하는 선택신호생성부; 및
    상기 제1 출력모드에 진입하는 경우 상기 선택신호에 응답하여 제1 입출력라인에 실린 데이터를 제1 DQ패드로 출력하거나, 제2 입출력라인에 실린 데이터를 상기 제1 DQ패드로 출력하는 데이터출력부를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 데이터출력부는
    제2 출력모드에 진입하는 경우 상기 선택신호에 응답하여 상기 제1 입출력라인에 실린 데이터를 상기 제1 DQ패드로 전달하고, 상기 제2 입출력라인에 실린 데이터를 제2 DQ패드로 전달하는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 제1 입출력라인은 상기 제1 뱅크에 포함된 상기 제1 셀블럭과 상기 제2 뱅크에 포함된 상기 제3 셀블럭에 연결되고, 상기 제2 입출력라인은 상기 제1 뱅크에 포함된 상기 제2 셀블럭과 상기 제2 뱅크에 포함된 상기 제4 셀블럭에 연결되는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 선택신호는 상기 제1 출력모드에서 상기 리드동작시 상기 제1 뱅크의 상기 제1 셀블럭 또는 상기 제2 뱅크의 상기 제3 셀블럭이 선택되는 경우 제1 레벨을 갖고, 상기 제1 뱅크의 상기 제2 셀블럭 또는 상기 제2 뱅크의 상기 제4 셀블럭이 선택되는 경우 제2 레벨을 갖는 신호인 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 선택신호는 상기 제2 출력모드에서 상기 리드동작시 상기 제1 레벨을 갖는 신호인 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 선택신호생성부는
    상기 모드설정신호에 응답하여 상기 제1 뱅크가 선택되는 경우 상기 뱅크어드레스를 버퍼링하여 상기 선택신호로 전달하는 제1 전달부; 및
    상기 모드설정신호에 응답하여 상기 제2 뱅크가 선택되는 경우 상기 뱅크어드레스를 버퍼링하여 상기 선택신호로 전달하는 제2 전달부를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 제1 전달부는
    상기 제1 뱅크가 선택되는 경우 인에이블되는 제1 뱅크선택신호에 응답하여 상기 뱅크어드레스를 래치하여 제1 래치신호를 생성하는 제1 래치;
    상기 모드설정신호에 응답하여 상기 제1 뱅크가 선택되고 상기 리드동작 시 인에이블되는 제1 리드선택신호를 버퍼링하여 제1 스위칭신호를 생성하는 제1 논리부; 및
    상기 제1 스위칭신호에 응답하여 상기 제1 래치신호를 상기 선택신호로 전달하는 제1 전달소자를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 제2 전달부는
    상기 제2 뱅크가 선택되는 경우 인에이블되는 제2 뱅크선택신호에 응답하여 상기 뱅크어드레스를 래치하여 제2 래치신호를 생성하는 제2 래치;
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    상기 제2 스위칭신호에 응답하여 상기 제2 래치신호를 상기 선택신호로 전달하는 제2 전달소자를 포함하는 반도체 메모리 장치.
  19. 제 19 항에 있어서, 상기 선택신호생성부는 상기 모드설정신호에 응답하여 상기 제2 출력모드에 진입하는 경우 접지전압을 상기 선택신호로 전달하는 제3 전달부를 더 포함하는 반도체 메모리 장치.
  20. 제 11 항에 있어서, 상기 데이터출력부는
    상기 선택신호에 응답하여 상기 제1 입출력라인의 데이터를 전달데이터로 전달하거나, 상기 제2 입출력라인의 데이터를 상기 전달데이터로 전달하는 멀티플렉서;
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