KR102184706B1 - 반도체 장치 및 그의 구동방법 - Google Patents

반도체 장치 및 그의 구동방법 Download PDF

Info

Publication number
KR102184706B1
KR102184706B1 KR1020140155511A KR20140155511A KR102184706B1 KR 102184706 B1 KR102184706 B1 KR 102184706B1 KR 1020140155511 A KR1020140155511 A KR 1020140155511A KR 20140155511 A KR20140155511 A KR 20140155511A KR 102184706 B1 KR102184706 B1 KR 102184706B1
Authority
KR
South Korea
Prior art keywords
data
lines
write
line
segment
Prior art date
Application number
KR1020140155511A
Other languages
English (en)
Other versions
KR20160055549A (ko
Inventor
김보연
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140155511A priority Critical patent/KR102184706B1/ko
Priority to US14/680,774 priority patent/US9418725B2/en
Publication of KR20160055549A publication Critical patent/KR20160055549A/ko
Application granted granted Critical
Publication of KR102184706B1 publication Critical patent/KR102184706B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

다양한 데이터 폭 옵션 모드를 지원하는 반도체 장치 및 그의 구동방법에 관한 것으로, 데이터 폭 옵션모드와 무관하게 활성화되는 공통 제어신호에 응답하여 복수의 제1 데이터 라인과 복수의 제2 데이터 라인을 접속하기 위한 공통 접속블록; 제1 동작 제어신호에 응답하여 상기 복수의 제2 데이터 라인 중 일부와 복수의 제3 데이터 라인 중 일부를 접속하기 위한 제1 접속블록; 제2 동작 제어신호에 응답하여 상기 복수의 제2 데이터 라인 중 나머지와 상기 복수의 제3 데이터 라인 중 나머지를 접속하기 위한 제2 접속블록; 및 데이터 입출력 동작시, 상기 데이터 폭 옵션모드에 따라 상기 제1 및 제2 동작 제어신호 중 적어도 하나를 활성화하는 제어블록을 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그의 구동방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 다양한 데이터 폭 옵션 모드를 지원하는 반도체 장치 및 그의 구동방법에 관한 것이다.
현재 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 공정 기술의 발전으로 인해 집적도가 증가함으로써, 반도체 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다.
이와 같은 반도체 장치는 데이터 폭 옵션에 따라 동작하도록 설계된다. 데이터 폭 옵션은, 사용자가 원하는 데이터 폭을 설정할 수 있는 옵션으로, 스펙(Specification)으로 정의되어 있다. 예컨대, 8개의 입출력 패드(PAD)를 구비하는 반도체 장치에 있어서, 데이터 폭 옵션이 X8 모드로 설정되는 경우 8개의 입출력 패드 중 8개의 데이터 입출력 패드를 통해 데이터 입출력 동작을 수행하며, 데이터 폭 옵션이 X4 모드로 설정되는 경우 8개의 입출력 패드 중 4개의 데이터 입출력 패드를 통해 데이터 입출력 동작이 수행된다.
도 1에는 종래기술에 따른 반도체 장치의 동작을 설명하기 위한 도면이 도시되어 있다. 이때, 도 1에는 X4 모드에 따른 동작을 설명하기 위한 도면이 도시되어 있음에 유의한다.
도 1을 참조하면, 먼저 액티브 동작(ACT1)이 수행된다. 상기 액티브 동작(ACT1)이 수행되면, 예정된 워드 라인이 활성화됨에 따라 제1 내지 제8 메모리 셀과 제1 내지 제8 비트 라인 간에 전하 공유(charge sharing)가 발생하면서 상기 제1 내지 제8 비트 라인에는 상기 제1 내지 제8 메모리 셀에 기 저장된 제1 내지 제8 라이트 데이터(이하 "제1 내지 제8 이전 라이트 데이터"라 칭함)가 실리게 된다. 그러면, 증폭블록은 상기 제1 내지 제8 비트 라인에 실린 상기 제1 내지 제8 이전 라이트 데이터를 증폭한다. 예컨대, 상기 증폭블록에 포함된 제1 증폭부는 제1 비트 라인(BL0)에 실린 제1 이전 라이트 데이터와 제1 반전 비트라인(BLB0)에 실린 제1 반전 이전 라이트 데이터의 전압 차이를 증폭한다.
이러한 상태에서, 제1 라이트 동작(WT1)이 수행된다.
라이트 드라이빙블록은 X4 모드에 따라 제1 내지 제4 입출력 패드(DQ0 ~ DQ3)를 통해 입력된 제1 내지 제4 라이트 데이터를 제1 내지 제4 로컬 라인으로 전달한다. 예컨대, 상기 라이트 드라이빙블록에 포함된 제1 라이트 드라이빙부는 상기 제1 내지 제4 라이트 데이터를 상기 제1 내지 제4 로컬 라인으로 전달하고, 상기 라이트 드라이빙블록에 포함된 제2 라이트 드라이빙부는 디스에이블된다.
제2 공통 접속블록은 스위칭 제어신호(IOSW)에 따라 상기 제1 내지 제4 로컬 라인에 실린 제1 내지 제4 라이트 데이터를 제1 내지 제4 세그멘트 라인(SIO0 ~ SIO3)으로 전달한다. 참고로, 제2 공통 접속블록에 포함된 제9 내지 제16 스위칭부는 스위칭 제어신호(IOSW)에 따라 모두 턴온(turn on)되고, 상기 제1 내지 제4 라이트 데이터는 상기 제9 내지 제16 스위칭부 중 제9 내지 제12 스위칭부를 통해 전송된다.
제1 공통 접속블록은 컬럼 선택신호(YI)에 따라 제1 내지 제4 세그먼트 라인(SIO0 ~ SIO3)에 실린 제1 내지 제4 라이트 데이터를 상기 제1 내지 제4 비트 라인으로 전달한다. 참고로, 상기 제1 공통 접속블록에 포함된 제1 내지 제8 스위칭부는 컬럼 선택신호(YI)에 따라 모두 턴온(turn on)되며, 상기 제1 내지 제4 라이트 데이터는 제1 내지 제8 스위칭부 중 제1 내지 제4 스위칭부를 통해 전송된다.
이때, 제1 내지 제4 비트 라인(BL0 ~ BL3)에 실린 상기 제1 내지 제4 이전 라이트 데이터는 상기 제1 내지 제4 라이트 데이터로 전환되고, 제5 내지 제8 비트 라인(BL4 ~ BL7)에 실린 상기 제5 내지 제8 이전 라이트 데이터는 그대로 유지된다.
메모리 블록(110)은 제1 내지 제4 비트 라인(BL0 ~ BL3)에 실린 상기 제1 내지 제4 라이트 데이터를 저장하고, 제5 내지 제8 비트 라인(BL4 ~ BL7)에 실린 상기 제5 내지 제8 이전 라이트 데이터를 저장한다.
다음, 제2 라이트 동작(WT2)이 수행된다.
상기 라이트 드라이빙블록은 X4 모드에 따라 제5 내지 제8 입출력 패드(도면에 미도시)를 통해 입력된 상기 제5 내지 제8 라이트 데이터를 제5 내지 제8 로컬 라인으로 전달한다. 예컨대, 상기 라이트 드라이빙블록에 포함된 제2 라이트 드라이빙부는 상기 제5 내지 제8 라이트 데이터를 상기 제5 내지 제8 로컬 라인으로 전달한다. 그리고, 상기 제1 라이트 드라이빙부는 디스에이블된다.
상기 제2 공통 접속블록은 스위칭 제어신호(IOSW)에 따라 상기 제5 내지 제8 로컬 라인에 실린 제5 내지 제8 라이트 데이터를 제5 내지 제8 세그멘트 라인으로 전달한다. 참고로, 상기 제9 내지 제16 스위칭부(SW10 ~ SW17)는 스위칭 제어신호(IOSW)에 따라 모두 턴온되며, 상기 제5 내지 제8 라이트 데이터는 상기 제9 내지 제16 스위칭부 중 제13 내지 제16 스위칭부를 통해 전송된다.
상기 제1 공통 접속블록은 컬럼 선택신호(YI)에 따라 상기 제5 내지 제8 세그먼트 라인에 실린 제5 내지 제8 라이트 데이터를 상기 제5 내지 제8 비트 라인으로 전달한다. 참고로, 상기 제1 내지 제8 스위칭부는 컬럼 선택신호(YI)에 따라 모두 턴온되며, 상기 제5 내지 제8 라이트 데이터는 상기 제1 내지 제8 스위칭부 중 제5 내지 제8 스위칭부를 통해 전송된다.
이때, 상기 제5 내지 제8 비트 라인에 실린 상기 제5 내지 제8 이전 라이트 데이터는 상기 제5 내지 제8 라이트 데이터로 전환되고, 상기 제1 내지 제4 비트 라인에 실린 상기 제1 내지 제4 라이트 데이터는 그대로 유지된다.
메모리 블록(110)은 상기 제1 내지 제4 비트 라인에 실린 상기 제1 내지 제4 라이트 데이터와 상기 제5 내지 제8 비트 라인에 실린 상기 제5 내지 제8 라이트 데이터를 저장한다.
그러나, 종래기술에 따른 반도체 장치는 다음과 같은 문제점이 있다.
앞서 설명한 바와 같이, 상기 제5 내지 제8 비트 라인에 실린 상기 제5 내지 제8 이전 라이트 데이터가 상기 제5 내지 제8 라이트 데이터로 전환될 때, 상기 제1 내지 제4 비트 라인에 실린 상기 제1 내지 제4 라이트 데이터는 그대로 유지되어야 한다.
그런데, 도 1의 제2 라이트 동작(WT2)이 수행되는 부분을 보면, 상기 제1 내지 제4 라이트 데이터는 그대로 유지되는 것이 아니라 다른 데이터로 전환되고 있음을 알 수 있다. 이는 상기 제5 내지 제8 라이트 데이터를 전달하기 위한 상기 제5 내지 제8 스위칭부와 상기 제13 내지 제16 스위칭부가 턴온될 때 상기 제1 내지 제4 스위칭부(SW00 ~ SW03)와 상기 제9 내지 제12 스위칭부가 함께 턴온되기 때문이다. 다시 말해, 상기 제1 라이트 드라이빙부가 디스에이블된 상태이면서 상기 제1 내지 제4 로컬 라인과 상기 제1 내지 제4 세그먼트 라인과 상기 제1 내지 제4 비트 라인이 각각 전기적으로 연결된 상태이므로, 상기 제1 내지 제4 비트 라인에 실린 상기 제1 내지 제4 라이트 데이터와 상기 제1 내지 제4 세그먼트 라인 및 상기 제1 내지 제4 로컬 라인에 잔류하는 전하 간에 전하 공유가 발생함에 따라 상기 제1 내지 제4 라이트 데이터가 의도하지 않게 전환되는 것이다. 참고로, 상기 제1 내지 제4 세그먼트 라인보다 상기 제1 내지 제4 로컬 라인의 길이가 더 길기 때문에 상기 제1 내지 제4 세그먼트 라인의 기생 커패시턴스보다 상기 제1 내지 제4 로컬 라인의 기생 커패시턴스가 더 크며, 상기 제1 내지 제4 비트 라인은 제1 내지 제4 세그먼트 라인의 기생 커패시터와 상기 제1 내지 제4 로컬 라인의 기생 커패시터를 바라보기 때문에 전하 공유 값도 그만큼 클 것이다.
상기와 같이 상기 제1 내지 제4 라이트 데이터가 의도하지 않게 전환되면, 다음 리드 동작(RD1)시 페일(fail)이 발생하는 문제점이 있다. 이러한 문제점을 X4 flipping error라고 한다.
본 발명은 X4 flipping error를 방지할 수 있는 반도체 장치 및 그의 구동방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 반도체 장치는, 데이터 폭 옵션모드와 무관하게 활성화되는 공통 제어신호에 응답하여 복수의 제1 데이터 라인과 복수의 제2 데이터 라인을 접속하기 위한 공통 접속블록; 제1 동작 제어신호에 응답하여 상기 복수의 제2 데이터 라인 중 일부와 복수의 제3 데이터 라인 중 일부를 접속하기 위한 제1 접속블록; 제2 동작 제어신호에 응답하여 상기 복수의 제2 데이터 라인 중 나머지와 상기 복수의 제3 데이터 라인 중 나머지를 접속하기 위한 제2 접속블록; 및 데이터 입출력 동작시, 상기 데이터 폭 옵션모드에 따라 상기 제1 및 제2 동작 제어신호 중 적어도 하나를 활성화하는 제어블록을 포함할 수 있다.
상기 복수의 제3 데이터 라인은 상기 복수의 제2 데이터 라인보다 기생 커패시턴스가 더 클 수 있다.
상기 공통 접속블록은 상기 공통 제어신호에 의해 동시에 제어되는 복수의 제1 스위칭부를 포함할 수 있다.
상기 제1 접속블록은 상기 제1 동작 제어신호에 의해 동시에 제어되는 복수의 제2 스위칭부를 포함할 수 있다.
상기 제2 접속블록은 상기 제2 동작 제어신호에 의해 동시에 제어되는 복수의 제3 스위칭부를 포함할 수 있다.
상기 제어블록은, 특정 어드레스신호와 상기 데이터 폭 옵션모드에 대응하는 데이터 폭 옵션신호에 응답하여 제1 및 제2 제어신호를 생성하기 위한 제1 로직부; 및 상기 제1 및 제2 제어신호와 상기 데이터 입출력 동작에 대응하는 인에이블신호에 응답하여 상기 제1 및 제2 동작 제어신호를 생성하기 위한 제2 로직부를 포함할 수 있다.
상기 복수의 제1 데이터 라인에 접속되는 데이터 저장블록; 및 상기 복수의 제3 데이터 라인에 접속되는 데이터 구동블록을 더 포함할 수 있다.
상기 데이터 구동블록은, 상기 제3 데이터 라인 중 일부에 접속되는 제1 데이터 구동부; 및 상기 제3 데이터 라인 중 나머지에 접속되는 제2 데이터 구동부를 포함하며, 상기 제1 및 제2 데이터 구동부는 상기 데이터 입출력 동작시 상기 데이터 폭 옵션모드에 대응하는 데이터 폭 옵션신호에 따라 적어도 하나가 인에이블될 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는, 메모리 블록; 상기 메모리 블록에 접속되는 복수의 비트 라인; 상기 복수의 비트 라인에 1대 1로 접속된 복수의 세그먼트 라인; 컬럼 선택신호에 응답하여 상기 복수의 비트 라인과 상기 복수의 세그먼트 라인을 동시에 접속하기 위한 공통 접속블록; 상기 복수의 세그먼트 라인에 1대 1로 접속된 복수의 로컬 라인; 제1 동작 제어신호에 응답하여 상기 복수의 세그먼트 라인 중 일부와 상기 복수의 로컬 라인 중 일부를 동시에 접속하기 위한 제1 접속블록; 제2 동작 제어신호에 응답하여 상기 복수의 세그먼트 라인 중 나머지와 상기 복수의 로컬 라인 중 나머지를 동시에 접속하기 위한 제2 접속블록; 상기 복수의 로컬 라인에 접속되는 데이터 구동블록; 및 컬럼 동작시, 데이터 폭 옵션신호에 따라 상기 제1 및 제2 동작 제어신호 중 적어도 하나를 활성화하는 제어블록을 포함할 수 있다.
상기 복수의 로컬 라인은 상기 복수의 세그먼트 라인보다 기생 커패시턴스가 더 클 수 있다.
상기 공통 접속블록은 상기 컬럼 선택신호에 의해 동시에 제어되는 복수의 제1 스위칭부를 포함할 수 있다.
상기 제1 접속블록은 상기 제1 동작 제어신호에 의해 동시에 제어되는 복수의 제2 스위칭부를 포함할 수 있다.
상기 제2 접속블록은 상기 제2 동작 제어신호에 의해 동시에 제어되는 복수의 제3 스위칭부를 포함할 수 있다.
상기 데이터 구동블록은, 상기 복수의 로컬 라인 중 일부에 접속되는 제1 데이터 구동부; 및 상기 복수의 로컬 라인 중 나머지에 접속되는 제2 데이터 구동부를 포함하며, 상기 제1 및 제2 데이터 구동부는 상기 컬럼 동작시 상기 데이터 폭 옵션신호에 따라 적어도 하나가 인에이블될 수 있다.
상기 제어블록은, 특정 어드레스신호와 상기 데이터 폭 옵션신호에 응답하여 제1 및 제2 제어신호를 생성하기 위한 제1 로직부; 및 상기 제1 및 제2 제어신호와 상기 컬럼 동작과 관련한 인에이블신호에 응답하여 상기 제1 및 제2 동작 제어신호를 생성하기 위한 제2 로직부를 포함할 수 있다.
상기 컬럼 동작 이전에 수행되는 액티브 동작시 상기 복수의 비트 라인에 실린 데이터를 증폭하기 위한 증폭블록을 더 포함할 수 있다.
상기 컬럼 동작은 라이트 동작을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 장치의 구동방법은, 반도체 장치가 지원하는 복수의 데이터 폭 옵션 모드 중 최대의 데이터 폭보다 낮은 레벨의 데이터 폭에 대응하는 제1 데이터 폭 옵션 모드가 설정되는 단계; 및 제1 액티브 동작이 수행되면, 상기 제1 데이터 폭 옵션 모드에 따라 제1 및 제2 라이트 동작이 순차적으로 수행되는 단계를 포함할 수 있으며, 상기 제1 라이트 동작시에는 복수의 라이트 경로 중 상기 제1 데이터 폭 옵션 모드에 따라 적어도 하나의 제1 라이트 데이터가 전송되는 적어도 하나의 제1 라이트 경로를 제외한 나머지 라이트 경로가 전기적으로 차단될 수 있고, 상기 제2 라이트 동작시에는 상기 복수의 라이트 경로 중 상기 제1 데이터 폭 옵션 모드에 따라 적어도 하나의 제2 라이트 데이터가 전송되는 적어도 하나의 제2 라이트 경로를 제외한 나머지 라이트 경로가 전기적으로 차단될 수 있다.
상기 제1 라이트 동작시에는, 상기 제1 라이트 경로에 포함된 제1 비트 라인과 제1 세그먼트 라인과 제1 로컬 라인 중 컬럼 선택신호에 따라 상기 제1 비트 라인과 제1 세그먼트 라인이 전기적으로 접속될 수 있고 제1 스위칭 선택신호에 따라 상기 제1 세그먼트 라인과 제1 로컬 라인이 전기적으로 접속될 수 있으며, 상기 복수의 라이트 경로 중 상기 제1 라이트 경로를 제외한 나머지 라이트 경로에 포함된 제3 비트 라인과 제3 세그먼트 라인과 제3 로컬 라인 중 상기 컬럼 선택신호에 따라 상기 제3 비트 라인과 제3 세그먼트 라인이 전기적으로 접속될 수 있고 제2 스위칭 선택신호에 따라 상기 제3 세그먼트 라인과 제3 로컬 라인이 전기적으로 차단될 수 있다.
상기 제2 라이트 동작시에는, 상기 제2 라이트 경로에 포함된 제2 비트 라인과 제2 세그먼트 라인과 제2 로컬 라인 중 상기 컬럼 선택신호에 따라 상기 제2 비트 라인과 제2 세그먼트 라인이 전기적으로 접속될 수 있고 상기 제2 스위칭 선택신호에 따라 상기 제2 세그먼트 라인과 제2 로컬 라인이 전기적으로 접속될 수 있으며, 상기 복수의 라이트 경로 중 상기 제2 라이트 경로를 제외한 나머지 라이트 경로에 포함된 제4 비트 라인과 제4 세그먼트 라인과 제4 로컬 라인 중 상기 컬럼 선택신호에 따라 상기 제4 비트 라인과 제4 세그먼트 라인이 전기적으로 접속될 수 있고 상기 제1 스위칭 선택신호에 따라 상기 제4 세그먼트 라인과 제4 로컬 라인이 전기적으로 차단될 수 있다.
본 발명의 실시예는 X4 flipping error를 방지함에 따라 라이트 동작 및 리드 동작시 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 3은 도 2에 도시된 제2 제어부의 일예를 보인 내부 구성도이다.
도 4는 도 3에 도시된 제2 제어부의 입출력 관계를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 구동방법을 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 최대의 데이터 폭 옵션 모드로 "X8 모드"를 예로 들어 설명하고, 그 보다 낮은 레벨의 데이터 폭 옵션 모드로 "X4 모드"를 예로 들어 설명한다.
도 2에는 본 발명의 실시예에 따른 반도체 장치의 구성도가 도시되어 있다.
도 2를 참조하면, 반도체 장치(200)는 복수의 메모리 셀(도면에 미도시)이 구비된 메모리 블록(210)과, 메모리 블록(210)에 접속된 제1 내지 제8 비트 라인(BL0 ~ BL7)과, 제1 내지 제8 비트 라인(BL0 ~ BL7)에 대응하여 구비된 제1 내지 제8 세그먼트 라인(SIO0 ~ SIO7)과, 컬럼 선택신호(YI)에 응답하여 제1 내지 제8 비트 라인(BL0 ~ BL7)과 제1 내지 제8 세그먼트 라인(SIO0 ~ SIO7)을 동시에 접속하기 위한 공통 접속블록(220)과, 제1 내지 제8 세그먼트 라인(SIO0 ~ SIO7)에 대응하여 구비된 제1 내지 제8 로컬 라인(LIO0 ~ LIO7)과, 제1 스위칭 제어신호(IOSW03)에 응답하여 제1 내지 제4 세그먼트 라인(SIO0 ~ SIO3)과 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)를 동시에 접속하기 위한 제1 접속블록(230)과, 제2 스위칭 제어신호(IOSW47)에 응답하여 제5 내지 제8 세그먼트 라인(SIO4 ~ SIO7)과 제5 내지 제8 로컬 라인(LIO4 ~ LIO7)를 동시에 접속하기 위한 제2 접속블록(240)과, 제1 내지 제8 입출력 패드(DQ0 ~ DQ7)를 통해 입력된 제1 내지 제8 라이트 데이터를 제1 내지 제8 로컬 라인(LIO0 ~ LIO7)으로 전달하기 위한 라이트 드라이빙블록(250)과, 제1 내지 제8 비트 라인(BL0 ~ BL7)에 실린 제1 내지 제8 라이트 데이터를 증폭하기 위한 증폭블록(260)과, 제1 및 제2 스위칭 제어신호(IOSW03, IOSW47)를 생성하기 위한 제어블록(270)을 포함할 수 있다.
메모리 블록(210)은 라이트 동작시 제1 내지 제8 비트 라인(BL0 ~ BL7)의 일부 또는 전부에 실린 라이트 데이터를 저장할 수 있다. 예컨대, 메모리 블록(110)은 X4 모드시 제1 내지 제4 비트 라인(BL0 ~ BL3)에 실린 상기 제1 내지 제4 라이트 데이터를 저장하거나 또는 제5 내지 제8 비트 라인(BL4 ~ BL7)에 실린 상기 제5 내지 제8 라이트 데이터를 저장할 수 있다. 그리고, 메모리 블록(110)은 X8 모드시 제1 내지 제8 비트 라인(BL0 ~ BL7)에 실린 상기 제1 내지 제8 라이트 데이터를 저장할 수 있다.
공통 접속블록(220)은 제1 내지 제8 비트 라인(BL0 ~ BL7)과 제1 내지 제8 세그먼트 라인(SIO0 ~ SIO7)을 각각 접속하기 위한 제1 내지 제8 스위칭부(SW00 ~ SW07)를 포함할 수 있다. 제1 내지 제8 스위칭부(SW00 ~ SW07)는 컬럼 선택신호(YI)에 의해 공통으로 제어될 수 있다. 다시 말해, 제1 내지 제8 스위칭부(SW00 ~ SW07)는 데이터 폭 옵션 모드(X4 모드, X8 모드)에 상관없이 컬럼 선택신호(YI)에 응답하여 동시에 스위칭될 수 있다.
제1 접속블록(230)은 제1 내지 제4 세그먼트 라인(SIO0 ~ SIO3)과 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)을 각각 접속하기 위한 제9 내지 제12 스위칭부(SW10 ~ SW13)를 포함할 수 있다. 제9 내지 제12 스위칭부(SW10 ~ SW13)는 제1 스위칭 제어신호(IOSW03)에 의해 공통으로 제어될 수 있다. 다시 말해, 제9 내지 제12 스위칭부(SW10 ~ SW13)는 데이터 폭 옵션 모드(X4 모드, X8 모드)에 따라 제1 스위칭 제어신호(IOSW03)에 응답하여 동시에 턴온(turn on)되거나 또는 턴오프(turn off)될 수 있다.
제2 접속블록(240)은 제5 내지 제8 세그먼트 라인(SIO4 ~ SIO7)과 제5 내지 제8 로컬 라인(LIO4 ~ LIO7)을 각각 접속하기 위한 제13 내지 제16 스위칭부(SW20 ~ SW23)를 포함할 수 있다. 제13 내지 제16 스위칭부(SW20 ~ SW23)는 제2 스위칭 제어신호(IOSW47)에 의해 공통으로 제어될 수 있다. 다시 말해, 제13 내지 제16 스위칭부(SW20 ~ SW23)는 데이터 폭 옵션 모드(X4 모드, X8 모드)에 따라 제2 스위칭 제어신호(IOSW47)에 응답하여 동시에 턴온되거나 또는 동시에 턴오프될 수 있다.
라이트 드라이빙블록(250)은 제1 내지 제4 입출력 패드(DQ0 ~ DQ3)를 통해 입력된 상기 제1 내지 제4 라이트 데이터를 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)으로 전달하기 위한 제1 라이트 드라이빙부(251)와, 제5 내지 제8 입출력 패드(DQ4 ~ DQ7)를 통해 입력된 상기 제5 내지 제8 라이트 데이터를 제5 내지 제8 로컬 라인(LIO4 ~ LIO7)으로 전달하기 위한 제2 라이트 드라이빙부(253)를 포함할 수 있다.
여기서, 제1 및 제2 라이트 드라이빙부(251, 253)는 데이터 폭 옵션 모드(X4 모드, X8 모드)에 따라 선택적으로 인에이블될 수 있다. 예컨대, X4 모드시에는 특정 어드레스신호(AY11)에 따라 제1 및 제2 라이트 드라이빙부(251, 253) 중 어느 하나만이 인에이블될 수 있고, X8 모드시에는 특정 어드레스신호(AY11)에 상관없이 제1 및 제2 라이트 드라이빙부(251, 253)가 모두 인에이블될 수 있다.
증폭블록(260)은 제1 내지 제8 비트 라인(BL0 ~ BL7)에 대응하는 제1 내지 제8 비트 라인 증폭부(BLSA0 ~ BLSA7)를 포함할 수 있다. 제1 내지 제8 비트 라인 증폭부(BLSA0 ~ BLSA7)는 제1 내지 제8 비트 라인(BL0 ~ BL7)에 실린 상기 제1 내지 제8 라이트 데이터를 증폭할 수 있다. 예컨대, 제1 비트 라인 증폭부(BLSA0)는 제1 비트 라인(BL0)에 실린 상기 제1 라이트 데이터와 제1 반전 비트 라인(BLB0)에 실린 제1 반전 라이트 데이터 간의 전압 차이를 증폭할 수 있다.
도 3에는 도 2에 도시된 제어블록(270)의 일예를 보인 내부 구성도가 도시되어 있다.
도 3을 참조하면, 제어블록(270)는 특정 어드레스신호(AY11)와 데이터 폭 옵션신호(X4)에 응답하여 제1 및 제2 제어신호(AY11B, AY11T)를 생성하기 위한 제1 로직부(271)와, 제1 및 제2 제어신호(AY11B, AY11T)와 라이트 인에이블신호(WTEN)에 응답하여 제1 및 제2 스위칭 제어신호(IOSW03, IOSW47)를 생성하기 위한 제2 로직부(273)를 포함할 수 있다.
예컨대, 제1 로직부(271)는 특정 어드레스신호(AY11)와 데이터 폭 옵션신호(X4)를 부정 논리 곱 연산하여 제1 제어신호(AY11B)를 생성하기 위한 제1 낸드 게이트(ND0)와, 제1 제어신호(AY11B)와 데이터 폭 옵션신호(X4)를 부정 논리 곱 연산하여 제2 제어신호(AY11T)를 생성하기 위한 제2 낸드 게이트(ND1)를 포함할 수 있다.
그리고, 제2 로직부(273)는 제1 제어신호(AY11B)와 라이트 인에이블신호(WTEN)를 부정 논리 곱 연산하기 위한 제3 낸드 게이트(ND2)와, 제3 낸드 게이트(ND2)의 출력신호를 반전하여 제1 스위칭 제어신호(IOSW03)를 생성하기 위한 제1 인버터(IV0)와, 제2 제어신호(AY11T)와 라이트 인에이블신호(WTEN)를 부정 논리 곱 연산하기 위한 제4 낸드 게이트(ND3)와, 제4 낸드 게이트(ND3)의 출력신호를 반전하여 제2 스위칭 제어신호(IOSW47)를 생성하기 위한 제2 인버터(IV1)를 포함할 수 있다.
도 4에는 제어블록(270)의 입출력 관계를 설명하기 위한 테이블이 도시되어 있다. 이때, 도 4에는 라이트 인에이블신호(WTEN)가 논리 하이 레벨(H)로 활성화된 상태를 전제로 설명되고 있음에 유의한다.
도 4를 참조하면, X4 모드인 경우에는 데이터 폭 옵션신호(X4)가 논리 하이 레벨(H)로 활성화될 수 있고, X8 모드인 경우에는 데이터 폭 옵션신호(X4)가 논리 로우 레벨(L)로 비활성화될 수 있다.
X4 모드시에는 특정 어드레스신호(AY11)에 따라 제1 및 제2 스위칭 제어신호(IOSW03, IOSW47)의 활성화 여부가 결정될 수 있다. 예컨대, 특정 어드레스신호(AY11)가 논리 로우 레벨(L)이면, 제1 스위칭 제어신호(IOSW03)가 논리 하이 레벨(H)로 활성화될 수 있고 제2 스위칭 제어신호(IOSW47)가 논리 로우 레벨(L)로 비활성화될 수 있다. 반면, 특정 어드레스신호(AY11)가 논리 하이 레벨(L)이면, 제1 스위칭 제어신호(IOSW03)가 논리 로우 레벨(L)로 비활성화될 수 있고 제2 스위칭 제어신호(IOSW47)가 논리 하이 레벨(H)로 활성화될 수 있다.
X8 모드시에는 특정 어드레스신호(AY11)에 상관없이 제1 및 제2 스위칭 제어신호(IOSW03, IOSW47)가 모두 활성화될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(200)의 구동방법을 설명한다.
도 5에는 본 발명의 실시예에 따른 반도체 장치(200)의 구동방법을 설명하기 위한 도면이 도시되어 있다. 이때, 도 5에는 X4 모드에 따른 동작을 설명하기 위한 도면이 도시되어 있음에 유의한다.
도 5를 참조하면, 먼저 제1 액티브 동작(ACT1)이 수행된다. 상기 액티브 동작(ACT1)이 수행되면, 예정된 워드 라인(도면에 미도시)이 활성화됨에 따라 제1 내지 제8 메모리 셀(도면에 미도시)과 제1 내지 제8 비트 라인(BL0 ~ BL7) 간에 전하 공유(charge sharing)가 발생하면서 제1 내지 제8 비트 라인(BL0 ~ BL7)에는 상기 제1 내지 제8 메모리 셀에 기 저장된 제1 내지 제8 라이트 데이터(이하 "제1 내지 제8 이전 라이트 데이터"라 칭함)가 실릴 수 있다. 그러면, 증폭블록(150)은 제1 내지 제8 비트 라인(BL0 ~ BL7)에 실린 상기 제1 내지 제8 이전 라이트 데이터를 증폭할 수 있다. 예컨대, 제1 비트라인 증폭부(BLSA0)는 제1 비트 라인(BL0)에 실린 상기 제1 이전 라이트 데이터와 제1 반전 비트라인(BLB0)에 실린 제1 반전 이전 라이트 데이터의 전압 차이를 증폭할 수 있다.
이러한 상태에서, 제1 라이트 동작(WT1)이 수행될 수 있다.
라이트 드라이빙블록(250)은 X4 모드에 따라 제1 내지 제4 입출력 패드(DQ0 ~ DQ3)를 통해 입력된 상기 제1 내지 제4 라이트 데이터를 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)으로 전달할 수 있다. 예컨대, 제1 라이트 드라이빙부(251)는 라이트 인에이블신호(WTEN)와 데이터 폭 옵션신호(X4)와 특정 어드레스신호(AY11)에 따라 인에이블되어 상기 제1 내지 제4 라이트 데이터를 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)으로 전달할 수 있다. 이때, 제2 라이트 드라이빙부(253)는 라이트 인에이블신호(WTEN)와 데이터 폭 옵션신호(X4)와 특정 어드레스신호(AY11)에 따라 디스에이블될 수 있다.
제1 접속블록(230)은 제1 스위칭 제어신호(IOSW03)에 따라 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)에 실린 제1 내지 제4 라이트 데이터를 제1 내지 제4 세그멘트 라인(SIO0 ~ SIO3)으로 전달할 수 있다. 예컨대, 제9 내지 제12 스위칭부(SW10 ~ SW13)는 제1 스위칭 제어신호(IOSW03)에 응답하여 모두 턴온될 수 있다.
한편, 제2 접속블록(240)은 제2 스위칭 제어신호(IOSW47)에 따라 디스에이블될 수 있다. 예컨대, 제13 내지 제16 스위칭부(SW20 ~ SW23)는 제2 스위칭 제어신호(IOSW47)에 응답하여 모두 턴오프될 수 있다. 이러한 경우, 제5 내지 제8 세그멘트 라인(SIO4 ~ SIO7)과 제5 내지 제7 로컬 라인(LIO4 ~ LIO7) 사이는 각각 제13 내지 제16 스위칭부(SW20 ~ SW23)에 의해 전기적으로 끊어진 상태일 수 있다.
계속해서, 공통 접속블록(220)은 컬럼 선택신호(YI)에 따라 제1 내지 제4 세그먼트 라인(SIO0 ~ SIO3)에 실린 제1 내지 제4 라이트 데이터를 제1 내지 제4 비트 라인(BL0 ~ BL3)으로 전달할 수 있다. 예컨대, 제1 내지 제8 스위칭부(SW00 ~ SW07)는 컬럼 선택신호(YI)에 따라 모두 턴온(turn on)될 수 있으며, 상기 제1 내지 제4 라이트 데이터는 제1 내지 제8 스위칭부(SW00 ~ SW07) 중 제1 내지 제4 스위칭부(SW00 ~ SW03)를 통해 전송될 수 있다.
그러면, 제1 내지 제4 비트 라인(BL0 ~ BL3)에 실린 상기 제1 내지 제4 이전 라이트 데이터는 제1 내지 제4 스위칭부(SW00 ~ SW03)를 통해 전송된 상기 제1 내지 제4 라이트 데이터로 전환될 수 있고, 제5 내지 제8 비트 라인(BL4 ~ BL7)에 실린 상기 제5 내지 제8 이전 라이트 데이터는 그대로 유지될 수 있다.
이에 따라, 메모리 블록(210)은 제1 내지 제4 비트 라인(BL0 ~ BL3)에 실린 상기 제1 내지 제4 라이트 데이터를 저장할 수 있고, 제5 내지 제8 비트 라인(BL4 ~ BL7)에 실린 상기 제5 내지 제8 이전 라이트 데이터를 저장할 수 있다.
다음, 제2 라이트 동작(WT2)이 수행될 수 있다.
라이트 드라이빙블록(250)은 X4 모드에 따라 제5 내지 제8 입출력 패드(DQ4 ~ DQ7)를 통해 입력된 상기 제5 내지 제8 라이트 데이터를 제5 내지 제8 로컬 라인(LIO4 ~ LIO7)으로 전달할 수 있다. 예컨대, 제2 라이트 드라이빙부(253)는 라이트 인에이블신호(WTEN)와 데이터 폭 옵션신호(X4)와 특정 어드레스신호(AY11)에 따라 인에이블되어 상기 제5 내지 제8 라이트 데이터를 제5 내지 제8 로컬 라인(LIO4 ~ LIO7)으로 전달할 수 있다. 이때, 제1 라이트 드라이빙부(251)는 라이트 인에이블신호(WTEN)와 데이터 폭 옵션신호(X4)와 특정 어드레스신호(AY11)에 따라 디스에이블될 수 있다.
제2 접속블록(240)은 제2 스위칭 제어신호(IOSW47)에 따라 제5 내지 제8 로컬 라인(LIO4 ~ LIO7)에 실린 제5 내지 제8 라이트 데이터를 제5 내지 제8 세그멘트 라인(SIO4 ~ SIO7)으로 전달할 수 있다. 예컨대, 제13 내지 제16 스위칭부(SW20 ~ SW23)는 제2 스위칭 제어신호(IOSW47)에 따라 모두 턴온될 수 있다.
한편, 제1 접속블록(230)은 제1 스위칭 제어신호(IOSW03)에 따라 디스에이블될 수 있다. 예컨대, 제9 내지 제12 스위칭부(SW10 ~ SW13)는 제1 스위칭 제어신호(IOSW03)에 응답하여 모두 턴오프될 수 있다. 이러한 경우, 제1 내지 제4 세그멘트 라인(SIO0 ~ SIO3)과 제1 내지 제4 로컬 라인(LIO0 ~ LIO3) 사이는 각각 제9 내지 제12 스위칭부(SW10 ~ SW13)에 의해 전기적으로 끊어진 상태일 수 있다.
계속해서, 공통 접속블록(220)은 컬럼 선택신호(YI)에 따라 제5 내지 제8 세그먼트 라인(SIO4 ~ SIO7)에 실린 제5 내지 제8 라이트 데이터를 제5 내지 제8 비트 라인(BL4 ~ BL7)으로 전달할 수 있다. 예컨대, 제1 내지 제8 스위칭부(SW00 ~ SW07)는 컬럼 선택신호(YI)에 따라 모두 턴온될 수 있으며, 상기 제5 내지 제8 라이트 데이터는 제1 내지 제8 스위칭부(SW00 ~ SW07) 중 제5 내지 제8 스위칭부(SW04 ~ SW07)를 통해 전송될 수 있다.
이때, 제1 내지 제4 스위칭부(SW00 ~ SW03)는 턴온된 상태이기 때문에 제1 내지 제4 비트 라인(BL0 ~ BL3)과 제1 내지 제4 세그먼트 라인(SIO0 ~ SIO3)은 각각 서로 전기적으로 접속될 수 있고, 제9 내지 제12 스위칭부(SW10 ~ SW13)는 턴오프된 상태이기 때문에 제1 내지 제4 세그먼트 라인(SIO0 ~ SIO3)과 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)은 전기적으로 끊어질 수 있다. 따라서, 제1 내지 제4 비트 라인(BL0 ~ BL3)는 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)의 기생 커패시터를 바라보지 않기 때문에, 제1 내지 제4 비트 라인(BL0 ~ BL3)에 실린 상기 제1 내지 제4 라이트 데이터는 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)에 잔류하는 전하에 의해 전환되지 않는다. 즉, 제1 내지 제4 비트 라인(BL0 ~ BL3)과 제1 내지 제4 로컬 라인(LIO0 ~ LIO3) 간에는 전하 공유(charge sharing)가 발생하지 않는다. 참고로, 제1 내지 제4 비트 라인(BL0 ~ BL3)과 제1 내지 제4 세그먼트 라인(SIO0 ~ SIO3) 간에는 전하 공유가 발생할 수 있지만, 제1 내지 제4 세그먼트 라인(SIO0 ~ SIO3)에 잔류하는 전하는 제1 내지 제4 로컬 라인(LIO0 ~ LIO3)에 잔류하는 전하에 비하여 무시할 정도라 할 수 있다.
계속해서, 제5 내지 제8 비트 라인(BL4 ~ BL7)에 실린 상기 제5 내지 제8 이전 라이트 데이터는 제5 내지 제8 스위칭부(SW04 ~ SW07)를 통해 전송된 상기 제5 내지 제8 라이트 데이터로 전환될 수 있고, 제1 내지 제4 비트 라인(BL4 ~ BL7)에 실린 상기 제1 내지 제4 라이트 데이터는 그대로 유지될 수 있다.
이에 따라, 메모리 블록(210)은 제1 내지 제4 비트 라인(BL0 ~ BL3)에 실린 상기 제1 내지 제4 라이트 데이터를 저장할 수 있고, 제5 내지 제8 비트 라인(BL4 ~ BL7)에 실린 상기 제5 내지 제8 이전 라이트 데이터를 저장할 수 있다.
다음, 리드 동작(RD1)이 수행될 수 있다.
상기 리드 동작(RD1)시 제1 내지 제4 비트 라인(BL0 ~ BL3)에 실린 상기 제1 내지 제4 라이트 데이터는 제1 내지 제4 리드 데이터로써 정상적으로 독출될 수 있다.
정리하면, 반도체 장치(200)의 구동방법은 데이터 폭 옵션모드로 X4 모드가 설정되는 단계와, 제1 액티브 동작(ACT1)이 수행되면 상기 X4 모드에 따라 제1 라이트 동작(WT1)과 제2 라이트 동작(WT2)이 순차적으로 수행되는 단계를 포함할 수 있다. 여기서, 상기 제1 라이트 동작(WT1)시에는 제1 내지 제8 라이트 경로 중 상기 X4 모드에 따라 제1 내지 제4 라이트 데이터가 전송되는 제1 내지 제4 라이트 경로가 전기적으로 연결될 수 있고 나머지 제5 내지 제8 라이트 경로가 전기적으로 차단될 수 있다. 그리고, 상기 제2 라이트 동작(WT2)시에는 상기 제1 내지 제8 라이트 경로 중 상기 X4 모드에 따라 제5 내지 제8 라이트 데이터가 전송되는 상기 제5 내지 제8 라이트 경로가 전기적으로 연결될 수 있고 나머지 상기 제1 내지 제4 라이트 경로가 전기적으로 차단될 수 있다.
이와 같은 본 발명의 실시예에 따르면, 컬럼 선택신호 당 최대의 데이터 폭 옵션 모드(예:X8 모드)에 대응하는 복수의 라이트 경로(예:제1 내지 제8 라이트 경로) 단위로 제어되는 구조에서, 하위 레벨의 데이터 폭 옵션 모드(예:X4 모드)에 따른 라이트 동작시 상기 복수의 라이트 경로 중 실질적으로 라이트 데이터가 전송되지 않는 일부의 라이트 경로를 전기적으로 차단함으로써, X4 flipping error를 방지할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 라이트 동작을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 리드 동작에도 본 발명이 적용될 수 있다.
200 : 반도체 장치 210 : 메모리 블록
220 : 공통 접속블록 230 : 제1 접속블록
240 : 제2 접속블록 250 : 라이트 드라이빙블록
251 : 제1 라이트 드라이빙부 253 : 제2 라이트 드라이빙부
260 : 증폭블록 270 : 제어블록
271 : 제1 로직부 273 : 제2 로직부

Claims (20)

  1. 데이터 폭 옵션모드와 무관하게 활성화되는 공통 제어신호에 응답하여 복수의 제1 데이터 라인과 복수의 제2 데이터 라인을 접속하기 위한 공통 접속블록;
    제1 동작 제어신호에 응답하여 상기 복수의 제2 데이터 라인 중 일부와 복수의 제3 데이터 라인 중 일부를 접속하기 위한 제1 접속블록;
    제2 동작 제어신호에 응답하여 상기 복수의 제2 데이터 라인 중 나머지와 상기 복수의 제3 데이터 라인 중 나머지를 접속하기 위한 제2 접속블록; 및
    데이터 입출력 동작시, 상기 데이터 폭 옵션모드에 따라 상기 제1 및 제2 동작 제어신호 중 적어도 하나를 활성화하는 제어블록
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 제3 데이터 라인은 상기 복수의 제2 데이터 라인보다 기생 커패시턴스가 더 큰 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 공통 접속블록은 상기 공통 제어신호에 의해 동시에 제어되는 복수의 제1 스위칭부를 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 접속블록은 상기 제1 동작 제어신호에 의해 동시에 제어되는 복수의 제2 스위칭부를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 접속블록은 상기 제2 동작 제어신호에 의해 동시에 제어되는 복수의 제3 스위칭부를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제어블록은,
    특정 어드레스신호와 상기 데이터 폭 옵션모드에 대응하는 데이터 폭 옵션신호에 응답하여 제1 및 제2 제어신호를 생성하기 위한 제1 로직부; 및
    상기 제1 및 제2 제어신호와 상기 데이터 입출력 동작에 대응하는 인에이블신호에 응답하여 상기 제1 및 제2 동작 제어신호를 생성하기 위한 제2 로직부를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 제1 데이터 라인에 접속되는 데이터 저장블록; 및
    상기 복수의 제3 데이터 라인에 접속되는 데이터 구동블록을 더 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 데이터 구동블록은,
    상기 제3 데이터 라인 중 일부에 접속되는 제1 데이터 구동부; 및
    상기 제3 데이터 라인 중 나머지에 접속되는 제2 데이터 구동부를 포함하며,
    상기 제1 및 제2 데이터 구동부는 상기 데이터 입출력 동작시 상기 데이터 폭 옵션모드에 대응하는 데이터 폭 옵션신호에 따라 적어도 하나가 인에이블되는 반도체 장치.
  9. 메모리 블록;
    상기 메모리 블록에 접속되는 복수의 비트 라인;
    상기 복수의 비트 라인에 1대 1로 접속된 복수의 세그먼트 라인;
    컬럼 선택신호에 응답하여 상기 복수의 비트 라인과 상기 복수의 세그먼트 라인을 동시에 접속하기 위한 공통 접속블록;
    상기 복수의 세그먼트 라인에 1대 1로 접속된 복수의 로컬 라인;
    제1 동작 제어신호에 응답하여 상기 복수의 세그먼트 라인 중 일부와 상기 복수의 로컬 라인 중 일부를 동시에 접속하기 위한 제1 접속블록;
    제2 동작 제어신호에 응답하여 상기 복수의 세그먼트 라인 중 나머지와 상기 복수의 로컬 라인 중 나머지를 동시에 접속하기 위한 제2 접속블록;
    상기 복수의 로컬 라인에 접속되는 데이터 구동블록; 및
    컬럼 동작시, 데이터 폭 옵션신호에 따라 상기 제1 및 제2 동작 제어신호 중 적어도 하나를 활성화하는 제어블록
    을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 복수의 로컬 라인은 상기 복수의 세그먼트 라인보다 기생 커패시턴스가 더 큰 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 공통 접속블록은 상기 컬럼 선택신호에 의해 동시에 제어되는 복수의 제1 스위칭부를 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 접속블록은 상기 제1 동작 제어신호에 의해 동시에 제어되는 복수의 제2 스위칭부를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제2 접속블록은 상기 제2 동작 제어신호에 의해 동시에 제어되는 복수의 제3 스위칭부를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 데이터 구동블록은,
    상기 복수의 로컬 라인 중 일부에 접속되는 제1 데이터 구동부; 및
    상기 복수의 로컬 라인 중 나머지에 접속되는 제2 데이터 구동부를 포함하며,
    상기 제1 및 제2 데이터 구동부는 상기 컬럼 동작시 상기 데이터 폭 옵션신호에 따라 적어도 하나가 인에이블되는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제어블록은,
    특정 어드레스신호와 상기 데이터 폭 옵션신호에 응답하여 제1 및 제2 제어신호를 생성하기 위한 제1 로직부; 및
    상기 제1 및 제2 제어신호와 상기 컬럼 동작과 관련한 인에이블신호에 응답하여 상기 제1 및 제2 동작 제어신호를 생성하기 위한 제2 로직부를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 컬럼 동작 이전에 수행되는 액티브 동작시 상기 복수의 비트 라인에 실린 데이터를 증폭하기 위한 증폭블록을 더 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 컬럼 동작은 라이트 동작을 포함하는 반도체 장치.
  18. 반도체 장치가 지원하는 복수의 데이터 폭 옵션 모드 중 최대의 데이터 폭보다 낮은 레벨의 데이터 폭에 대응하는 제1 데이터 폭 옵션 모드가 설정되는 단계; 및
    제1 액티브 동작이 수행되면, 상기 제1 데이터 폭 옵션 모드에 따라 제1 및 제2 라이트 동작이 순차적으로 수행되는 단계를 포함하며,
    상기 제1 라이트 동작시에는 복수의 라이트 경로 중 상기 제1 데이터 폭 옵션 모드에 따라 적어도 하나의 제1 라이트 데이터가 전송되는 적어도 하나의 제1 라이트 경로를 제외한 나머지 라이트 경로가 전기적으로 차단되고,
    상기 제2 라이트 동작시에는 상기 복수의 라이트 경로 중 상기 제1 데이터 폭 옵션 모드에 따라 적어도 하나의 제2 라이트 데이터가 전송되는 적어도 하나의 제2 라이트 경로를 제외한 나머지 라이트 경로가 전기적으로 차단되는 상기 반도체 장치의 구동방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제1 라이트 동작시에는,
    상기 제1 라이트 경로에 포함된 제1 비트 라인과 제1 세그먼트 라인과 제1 로컬 라인 중 컬럼 선택신호에 따라 상기 제1 비트 라인과 제1 세그먼트 라인이 전기적으로 접속되고 제1 스위칭 선택신호에 따라 상기 제1 세그먼트 라인과 제1 로컬 라인이 전기적으로 접속되며,
    상기 복수의 라이트 경로 중 상기 제1 라이트 경로를 제외한 나머지 라이트 경로에 포함된 제3 비트 라인과 제3 세그먼트 라인과 제3 로컬 라인 중 상기 컬럼 선택신호에 따라 상기 제3 비트 라인과 제3 세그먼트 라인이 전기적으로 접속되고 제2 스위칭 선택신호에 따라 상기 제3 세그먼트 라인과 제3 로컬 라인이 전기적으로 차단되는 반도체 장치의 구동방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2 라이트 동작시에는,
    상기 제2 라이트 경로에 포함된 제2 비트 라인과 제2 세그먼트 라인과 제2 로컬 라인 중 상기 컬럼 선택신호에 따라 상기 제2 비트 라인과 제2 세그먼트 라인이 전기적으로 접속되고 상기 제2 스위칭 선택신호에 따라 상기 제2 세그먼트 라인과 제2 로컬 라인이 전기적으로 접속되며,
    상기 복수의 라이트 경로 중 상기 제2 라이트 경로를 제외한 나머지 라이트 경로에 포함된 제4 비트 라인과 제4 세그먼트 라인과 제4 로컬 라인 중 상기 컬럼 선택신호에 따라 상기 제4 비트 라인과 제4 세그먼트 라인이 전기적으로 접속되고 상기 제1 스위칭 선택신호에 따라 상기 제4 세그먼트 라인과 제4 로컬 라인이 전기적으로 차단되는 반도체 장치의 구동방법.
KR1020140155511A 2014-11-10 2014-11-10 반도체 장치 및 그의 구동방법 KR102184706B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140155511A KR102184706B1 (ko) 2014-11-10 2014-11-10 반도체 장치 및 그의 구동방법
US14/680,774 US9418725B2 (en) 2014-11-10 2015-04-07 Semiconductor device and method of driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140155511A KR102184706B1 (ko) 2014-11-10 2014-11-10 반도체 장치 및 그의 구동방법

Publications (2)

Publication Number Publication Date
KR20160055549A KR20160055549A (ko) 2016-05-18
KR102184706B1 true KR102184706B1 (ko) 2020-12-01

Family

ID=55912744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140155511A KR102184706B1 (ko) 2014-11-10 2014-11-10 반도체 장치 및 그의 구동방법

Country Status (2)

Country Link
US (1) US9418725B2 (ko)
KR (1) KR102184706B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102697484B1 (ko) 2017-01-23 2024-08-21 에스케이하이닉스 주식회사 반도체장치
KR20210104499A (ko) 2020-02-17 2021-08-25 에스케이하이닉스 주식회사 셀프라이트방법 및 이를 이용한 반도체장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080062772A1 (en) 2006-09-07 2008-03-13 Ko Bok Rim Data output circuit for semiconductor memory device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090047993A (ko) 2007-11-09 2009-05-13 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080062772A1 (en) 2006-09-07 2008-03-13 Ko Bok Rim Data output circuit for semiconductor memory device

Also Published As

Publication number Publication date
KR20160055549A (ko) 2016-05-18
US9418725B2 (en) 2016-08-16
US20160133311A1 (en) 2016-05-12

Similar Documents

Publication Publication Date Title
US9916885B2 (en) Semiconductor devices having a refresh operation
KR102005855B1 (ko) 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들
KR102086465B1 (ko) 반도체 장치 및 그의 구동방법
US10614871B2 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
CN106856097B (zh) 半导体器件和包括它的半导体系统
US20180307559A1 (en) Semiconductor devices
US20160042770A1 (en) Semiconductor memory apparatus
KR102184706B1 (ko) 반도체 장치 및 그의 구동방법
US9659611B1 (en) Semiconductor devices and semiconductor systems including the same
US10748590B2 (en) Semiconductor devices
KR102029025B1 (ko) 반도체 메모리 장치
US20080080280A1 (en) Semiconductor memory device
US10381066B2 (en) Semiconductor memory device with burst mode
US10037788B2 (en) Semiconductor devices and semiconductor systems
US9916887B2 (en) Semiconductor device having input/output line drive circuit and semiconductor system including the same
US10366730B2 (en) Semiconductor devices and semiconductor systems including the same
US8913452B2 (en) Semiconductor device and semiconductor memory device
KR102395158B1 (ko) 반도체 메모리 장치
US10475486B2 (en) Electronic devices
US9570151B1 (en) Semiconductor device and semiconductor system
US10621039B2 (en) Electronic devices
US9613677B1 (en) Semiconductor devices and semiconductor systems including the same
US9460765B2 (en) Semiconductor apparatus having control block generating column select signal and overdrive signal
CN115831208A (zh) 用于执行测试的半导体器件和半导体系统
KR20140025012A (ko) 반도체메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant