KR100753099B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, DDR2(Double Data Rate)에 있어서 선택되지 않은 뱅크의 컬럼 경로에서 소모되는 전류를 줄일 수 있도록 하는 기술을 개시한다. 본 발명은 복수개의 뱅크 액티브 이후에 하나의 뱅크를 라이트/리드 제어하는 반도체 메모리 장치에 있어서, 컬럼 어드레스에 따라 컬럼 어드레스 데이타를 상기 복수개의 뱅크에 출력하되, 라이트/리드 명령의 뱅크 정보를 포함하는 라이트/리드 뱅크 제어신호에 제어받아 선택적으로 구동되는 복수개의 컬럼 어드레스 리피터; 뱅크별로 구비된 복수의 뱅크별 컬럼인에이블신호 발생기; 상기 복수의 뱅크별 컬럼인에이블신호 발생기의 활성화 상태를 제어하기 위해 상기 라이트/리드 뱅크 제어신호를 발생하는 메인 컬럼 어드레스 인에이블 신호 발생기; 및 선택된 뱅크의 LDQ 블록 및 UDQ 블록 중 어느 하나만이 사용될 때 인에이블되어, 해당하는 LDQ 블록 및 UDQ 블록의 컬럼 어드레스만을 활성시키도록 상기 뱅크별 컬럼인에이블신호 발생기를 제어하는 컬럼 어드레스 제어신호 발생기를 포함한다.
데이타, 컬럼 어드레스 제어 신호, 인에이블 신호, 리피터

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 종래의 반도체 메모리 장치에 관한 구성도.
도 2는 종래의 반도체 메모리 장치에 관한 동작 타이밍도.
도 3은 본 발명에 따른 반도체 메모리 장치에 관한 구성도.
도 4는 본 발명에 따른 반도체 메모리 장치에 관한 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, DDR2(Double Data Rate)에 있어서 선택되지 않은 뱅크의 컬럼 경로에서 소모되는 전류를 줄일 수 있도록 하는 기술이다.
반도체 메모리 장치의 고집적화와 고속화 요구가 증가하는 최근의 환경에서는 데이타 입출력시에 클럭의 상승 에지 및 하강 에지 모두에서 데이타를 입출력할 수 있도록 하는 DDR(Double Data Rate) 동기식 메모리 장치(SDRAM)가 많이 사용되고 있다.
DDR 방식에 따르면 클럭의 상승 또는 하강 에지 중 어느 하나에서만 리드/라이트 수행하던 종래의 SDR(Single Data Rate) 방식에 비해 2배의 입출력 속도로 연속된 데이타 입출력 동작을 수행할 수 있다. 이러한 점에서 메모리 코아의 성능 개선과 무관하게 전체적인 속도의 개선을 이룰 수 있다는 장점이 있다.
또한, 최근에는 데이타 전송 속도를 높이기 위해 멀티 비트 구조의 입출력 경로를 설계하고 있다. 멀티 비트 구조에 따르면 한 번의 데이타 입출력 신호에 의해 연속적으로 입출력되어 질 수 있는 데이타 비트의 수가 2비트, 4비트, 8비트, 16비트, 32비트 등이 될 수 있다. ×4,×8,×16 등은 각각 4비트, 8비트, 16비트 구조의 메모리 장치를 의미한다.
이러한 반도체 메모리 장치는 ×4,×8 및 ×16 모드를 모두 만족시킬 수 있도록 설계되어 선택신호를 통해 옵션 처리를 하여 최종적으로 ×4,×8 및 ×16 등의 특정 모드로 동작하게끔 구성된다.
도 1은 이러한 종래의 반도체 메모리 장치에 관한 구성도이다.
종래의 반도체 메모리 장치는 복수개의 뱅크(10~41), 컬럼 어드레스 리피터(Column Address Repeater, 50,51), 컬럼어드레스 인에이블신호 발생기(60)를 구비한다.
이러한 구성을 갖는 종래의 반도체 메모리 장치의 컬럼 경로에서의 ×16 동작은 컬럼어드레스 인에이블신호 발생기(60)에서 L(Lower)DQ/U(Upper)DQ에 해당하는 컬럼 어드레스 인에이블 신호 YAEi가 동시에 인에이블 되어 LDQ/UDQ로 셀 데이타를 증폭하여 출력한다.
반면에, ×16으로 구성된 컬럼 경로에서 ×8 동작은 ×16과 동일하게 LDQ/UDQ에 해당하는 컬럼 어드레스 인에이블 신호 YAEi가 동시에 인에이블 되어 LDQ/UDQ로 셀 데이타를 증폭하여 출력한다. 이러한 경우 ×8에 해당하는 뱅크를 동작시키면서 사용되지 않은 나머지 ×8에 해당하는 뱅크가 불필요하게 동작하여 전류소모가 증가하게 된다.
즉, 종래의 반도체 메모리 장치는 4뱅크(10~41)를 액티브한 이후에 1뱅크(10,11) 만을 라이트 또는 리드하는 경우에, 컬럼 어드레스 리피터(50,51)를 제어하는 신호로 액티브 정보를 포함하는 뱅크 어드레스 BAi<0:3>를 사용하게 된다. 이에 따라, 선택되지 않은 나머지 뱅크(20~41)를 제어하는 컬럼 어드레스 리피터(51)가 불필요하게 동작하게 되어 과도한 전류 소모를 유발하게 되는 문제점이 있다.
예를 들어, 액티브명령 ACT0,1에 따라 뱅크 어드레스 BA0,1가 활성화된 상태에서 라이트/리드 명령 WT/RD이 입력되면 컬럼 어드레스 CAn가 유효하게 된다. 이에 따라, 컬럼 어드레스 리피터(50)가 컬럼 어드레스 데이타 CAD0n를 유효하게 출력하여 뱅크(10,11)를 활성화시키게 된다. 그리고, 도 2의 동작 타이밍도에서 보는 바와 같이 컬럼 어드레스 리피터(51)가 컬럼 어드레스 데이타 CAD1n를 유효하게 출력하여 뱅크(20,21)를 불필요하게 활성화시키게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 다음과 같 은 목적을 갖는다.
첫째, DDR2(Double Data Rate) 제품에 있어서 4뱅크 액티브 이후에 1뱅크를 라이트/리드하는 경우 라이트/리드의 뱅크 정보 신호를 이용하여 컬럼 어드레스 리피터를 제어함으로써 선택되지 않은 뱅크의 컬럼 경로에서 소모되는 전류를 줄일 수 있도록 하는데 그 목적이 있다.
둘째, 컬럼 어드레스를 이용하여 사용되지 않는 컬럼 어드레스 발생기를 오프시킴으로써, ×16(DQ 데이타=16)으로 구성된 회로에서 ×8(DQ 데이타=8) 회로의 변경시 소모되는 동작전류를 줄일 수 있도록 하는데 그 목적이 있다.
삭제
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는,
복수개의 뱅크 액티브 이후에 하나의 뱅크를 라이트/리드 제어하는 반도체 메모리 장치에 있어서,
컬럼 어드레스에 따라 컬럼 어드레스 데이타를 상기 복수개의 뱅크에 출력하되, 라이트/리드 명령의 뱅크 정보를 포함하는 라이트/리드 뱅크 제어신호에 제어받아 선택적으로 구동되는 복수개의 컬럼 어드레스 리피터;
뱅크별로 구비된 복수의 뱅크별 컬럼인에이블신호 발생기;
상기 복수의 뱅크별 컬럼인에이블신호 발생기의 활성화 상태를 제어하기 위해 상기 라이트/리드 뱅크 제어신호를 발생하는 메인 컬럼 어드레스 인에이블 신호 발생기; 및
선택된 뱅크의 LDQ 블록 및 UDQ 블록 중 어느 하나만이 사용될 때 인에이블되어, 해당하는 LDQ 블록 및 UDQ 블록의 컬럼 어드레스만을 활성시키도록 상기 뱅크별 컬럼인에이블신호 발생기를 제어하는 컬럼 어드레스 제어신호 발생기를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치에 관한 구성도이다.
본 발명은 복수개의 뱅크(뱅크0, 뱅크1, 뱅크2, 뱅크3), 컬럼 어드레스 리피터(Column Address Repeater, 500, 510), 메인 컬럼어드레스 인에이블신호 발생기(600), 뱅크별 컬럼인에이블신호 발생기(601, 602, 603, 604) 및 컬럼 어드레스 제어신호 발생기(610)를 구비한다.
여기서, 각 뱅크0, 뱅크1, 뱅크2, 뱅크3는 L(Lower)DQ와 U(Upper)DQ에 해당하는 뱅크로 구분된다. 그리고, 뱅크별 컬럼인에이블신호 발생기(601, 602, 603, 604)는 메인 컬럼어드레스 인에이블신호 발생기(600)로부터 인가되는 라이트/리드 뱅크 제어신호 ATDEi<0:3>에 따라 활성화 상태가 제어되며, 컬럼 어드레스 제어신호 발생기(610)로부터 제어받아 각 뱅크의 LDQ 블록 및 UDQ 블록에 해당하는 컬럼패스를 제어한다.
그리고, 컬럼 어드레스 리피터(500)는 컬럼 어드레스 CAn, 라이트/리드 뱅크 제어신호 ATDEi<0>, 라이트/리드 뱅크 제어신호 ATDEi<2>에 따라 컬럼 어드레스 데이타 CAD0n,CAD2n를 뱅크0,2에 출력한다. 또한, 컬럼 어드레스 리피터(510)는 컬럼 어드레스 CAn, 라이트/리드 뱅크 제어신호 ATDEi<1>, 라이트/리드 뱅크 제어신호 ATDEi<3>에 따라 컬럼 어드레스 데이타 CAD1n,CAD3n를 뱅크1,3에 출력한다.
또한, 컬럼 어드레스 인에이블 신호 발생기(600)는 뱅크0,1을 활성화시키기 위한 라이트/리드 뱅크 제어신호 ATDEi<0:1>를 각각의 뱅크별 컬럼 어드레스 인에이블 신호 발생기(601,602)에 출력하고, 라이트/리드 뱅크 제어신호 ATDEi<2:3>를 각 뱅크별 컬럼 어드레스 인에이블 신호 발생기(603,604)에 출력한다.
또한, 컬럼 어드레스 제어신호 발생기(610)는 ×16(DQ 데이타=16)으로 구성된 회로에서 ×8(DQ 데이타=8) 회로의 모드 변경시 각 뱅크의 LDQ 블록 및 UDQ 블록 중 사용되지 않는 블록과 연결된 컬럼 어드레스 인에이블 신호 발생기(601~604)를 오프시킨다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 본 발명은 4뱅크를 액티브한 이후에 1뱅크 만을 라이트 또는 리드하는 경우에 컬럼 어드레스 리피터(500,510)를 제어하는 신호로 라이트/리드의 뱅크 정보인 라이트/리드 뱅크 제어신호 ATDEi를 사용하게 된다.
이에 따라, 4뱅크 액티브 상태에서는 컬럼 어드레스 리피터(500,510)가 오프된다. 그리고, 라이트/리드 명령 WT/RD에 의해 라이트/리드 뱅크 제어신호 ATDEi가 인에이블되면, 해당 컬럼 어드레스 리피터(500, 510)가 활성화되어 선택된 뱅크에만 컬럼 어드레스 CA를 전달하게 된다.
이에 따라, 선택된 뱅크의 프리 디코더(미도시)에서 컬럼 선택신호 YS가 활성화된다. 이때, 라이트/리드 명령 WT/RD가 인가되지 않는 뱅크의 프리 디코더에서는 컬럼 선택신호 YS가 인가되지 않으므로 불필요한 전류 소모를 줄일 수 있게 된다.
본 발명의 컬럼 경로에서의 ×16 동작은 컬럼어드레스 인에이블신호 발생기(600)에서 라이트/리드 뱅크 제어신호 ATDEi가 동시에 인에이블되면 하위/상위 DQ L(Lower)DQ/U(Upper)DQ에 해당하는 컬럼 경로가 모두 동작하게 되어 LDQ/UDQ로 셀 데이타를 증폭하여 출력한다. 여기서, 상위/하위 데이타는 LSB(컬럼 어드레스 CA<2,3,4>)를 기준으로 구분된다. 그리고, ×16 동작 모드에서는 LDQ/UDQ를 구분하는 컬럼 어드레스 제어신호 발생기(610)가 디스에이블된다.
반면에, ×16으로 구성된 컬럼 경로에서 ×8 동작은, 컬럼 어드레스 CA9가 로우일 경우 컬럼 어드레스 제어신호 발생기(610)에서 출력되는 컬럼 어드레스에 따라 LDQ에 해당하는 프리 디코더에서 컬럼 선택신호 YS가 활성화되고, UDQ에 해당되는 프리 디코더에서 컬럼 선택신호 YS가 비활성화된다. 그리고, 컬럼 어드레스 CA9가 하이일 경우 컬럼 어드레스 제어신호 발생기(610)에서 출력되는 컬럼 어드레스에 따라 UDQ에 해당하는 프리 디코더에서 컬럼 선택신호 YS가 활성화되고, LDQ에 해당하는 프리 디코더에서 컬럼 선택신호 YS가 비활성화된다.
이에 따라, ×8 동작시 LDQ 동작시에는 UDQ가 오프되고, UDQ 동작시에는 LDQ가 오프되어, 사용되지 않은 나머지 ×8 뱅크의 불필요한 동작에 따라 발생하게 되는 전류의 소모를 줄일 수 있게 된다.
한편, TPARA(Parallel Test Mode Signal) 모드에서는 테스트 시간을 단축하기 위해 ×16 동작과 동일하게 LDQ/UDQ를 모두 동작시켜야 한다. 이에 따라, 컬럼 어드레스 제어신호 발생기(610)는 TPARA 모드시 디스에이블 상태를 유지하여 LDQ/UDQ에 해당하는 디코더가 모두 동작하게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, DDR2(Double Data Rate) 제품에 있어서 4뱅크 액티브 이후에 1뱅크를 라이트/리드하는 경우 라이트/리드의 뱅크 정보 신호를 이용하여 컬럼 어드레스 리피터를 제어함으로써 선택되지 않은 뱅크의 컬럼 경로에서 소모되는 전류를 줄일 수 있도록 한다.
둘째, 컬럼 어드레스를 이용하여 사용되지 않는 컬럼 어드레스 발생기를 오프시킴으로써, ×16(DQ 데이타=16)으로 구성된 회로에서 ×8(DQ 데이타=8) 회로의 변경시 소모되는 동작전류를 줄일 수 있도록 한다.
셋째, RPDDR2(Reduced Power-DDR2) 스펙을 만족하면서 전류 소모를 최대한으로 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 복수개의 뱅크 액티브 이후에 하나의 뱅크를 라이트/리드 제어하는 반도체 메모리 장치에 있어서,
    컬럼 어드레스에 따라 컬럼 어드레스 데이타를 상기 복수개의 뱅크에 출력하되, 라이트/리드 명령의 뱅크 정보를 포함하는 라이트/리드 뱅크 제어신호에 제어받아 선택적으로 구동되는 복수개의 컬럼 어드레스 리피터;
    뱅크별로 구비된 복수의 뱅크별 컬럼인에이블신호 발생기;
    상기 복수의 뱅크별 컬럼인에이블신호 발생기의 활성화 상태를 제어하기 위해 상기 라이트/리드 뱅크 제어신호를 발생하는 메인 컬럼 어드레스 인에이블 신호 발생기; 및
    선택된 뱅크의 LDQ 블록 및 UDQ 블록 중 어느 하나만이 사용될 때 인에이블되어, 해당하는 LDQ 블록 및 UDQ 블록의 컬럼 어드레스만을 활성시키도록 상기 뱅크별 컬럼인에이블신호 발생기를 제어하는 컬럼 어드레스 제어신호 발생기
    를 포함하는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 컬럼 어드레스 제어신호 발생기는,
    ×16 모드에서 디스에이블되고, ×8 모드에서 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 복수개의 컬럼 어드레스 리피터는,
    상기 복수개의 뱅크가 액티브 상태일 때 모두 비활성화 상태를 유지하고,
    상기 라이트/리드 뱅크 제어신호의 활성화시 해당하는 상기 컬럼 어드레스 리피터가 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 컬럼 어드레스 제어신호 발생기는,
    병렬 테스트 모드일 경우에는 디스에이블 상태를 유지함을 특징으로 하는 반도체 메모리 장치.
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