KR20020058931A - 동기식메모리장치의 데이터 입출력 가변제어장치 및 방법 - Google Patents

동기식메모리장치의 데이터 입출력 가변제어장치 및 방법 Download PDF

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Abstract

메모리의 프리페치방식을 자유롭게 변화시킴으로써 메모리의 활용도를 향상시킨 SDRAM의 데이터 입출력 가변제어장치 및 방법을 제공하기 위하여 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서, 상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치를 선택하고, 상기 선택된 프리페치는 1비트 프리페치 유닛, 2비트 프리페치 유닛 혹은 4비트 프리페치 유닛 중 어느 하나인 것을 특징으로 한다.

Description

동기식메모리장치의 데이터 입출력 가변제어장치 및 방법{Variable control apparatus of data input/output and its method}
본 발명은 SDRAM의 데이터 입출력 가변제어장치 및 방법에 관한 것이다.
종래의 메모리는 데이터를 입출력하는 방식인 프리페치방식이 고정적이어서 1비트 프리페치 방식으로 생산된 SDRAM은 2비트 프리페치 방식을 사용하는 DDR SDRAM이 될 수가 없고, 역으로 2비트 프리페치 방식으로 생산된 DDR SDRAM은 1비트프리페치 방식을 사용하는 DDR SDRAM을 대체할 수 없기 때문에 메모리의 활용도가 낮고 자원의 낭비도 커지는 문제점이 존재하였다.
이와 같은 문제점을 해결하기 위하여 본 발명에서는 메모리의 프리페치방식을 자유롭게 변화시킴으로써 메모리의 활용도를 향상시킨 SDRAM의 데이터 입출력 가변제어장치 및 방법을 제공함을 목적으로 한다.
본 발명의 다른 목적은 외부 명령을 이용하여 정보를 레지스터에 저장하는 방법을 사용함으로써 메모리의 프리페치방식을 변화시켜 메모리의 활용도를 향상시킨 SDRAM의 데이터 입출력 가변제어장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 본딩 옵션을 사용함으로써 메모리의 프리페치방식을 변화시켜 메모리의 활용도를 향상시킨 SDRAM의 데이터 입출력 가변제어장치 및 방법을 제공함에 있다.
도1은 메모리 입출력단의 프리페치 유닛이 3종류로 되어 있는 구성예시도이고,
도 2는 메모리 입출력단의 프리페치 유닛이 단일의 4비트 프리페치로 된 구성예시도이고,
도 3은 도 2의 4비트 프리페치를 3가지 방법으로 선택하기 위한 구성예시도이다.
상기 목적을 달성하기 위한 본 발명의 SDRAM의 데이터 입출력 가변제어장치는 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서, 상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치를 선택하고, 상기 선택된 프리페치는 1비트 프리페치 유닛, 2비트 프리페치 유닛 혹은4비트 프리페치 유닛 중 어느 하나인 것을 특징으로 한다.
바람직하게는, 상기 동기식 메모리 입출력단의 프리페치를 선택하기 위하여 커맨드와 클럭 그리고 어드레스를 제어신호로 사용함을 특징으로 한다.
또한, 본 발명의 SDRAM의 데이터 입출력 가변제어장치는 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서, 상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치 유닛 중 전부 혹은 일부를 선택하는 것을 특징으로 한다.
바람직하게는, 상기 동기식 메모리 입출력단의 프리페치는 4비트 프리페치 유닛임을 특징으로 한다.
바람직하게는, 상기 동기식 메모리 입출력단의 프리페치 유닛의 전부, 1/2 및 1/4 중 어느 하나를 선택하는 것을 특징으로 한다.
바람직하게는, 상기 동기식 메모리 입출력단의 프리페치는 8비트 프리페치 유닛임을 특징으로 한다.
바람직하게는, 상기 동기식 메모리 입출력단의 프리페치 유닛의 전부, 1/2, 1/4 및 1/8 중 어느 하나를 선택하는 것을 특징으로 한다.
또한, 본 발명의 SDRAM의 데이터 입출력 가변제어방법은 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서, 상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치를 선택하고, 상기 선택된프리페치는 1비트 프리페치 유닛, 2비트 프리페치 유닛 혹은 4비트 프리페치 유닛 중 어느 하나인 것을 특징으로 한다.
또한, 본 발명의 SDRAM의 데이터 입출력 가변제어방법은 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서, 상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치 유닛 중 전부 혹은 일부를 선택하는 것을 특징으로 한다.
이하에서는 도면을 참조하여 SDRAM의 데이터 입출력 가변제어장치 및 방법에 대하여 구체적으로 설명한다.
도 1은 메모리 입출력단의 프리페치 유닛이 3종류로 되어 있는 구성예시도이다.
커맨드신호(Commands)와 클럭신호(clk, clkb)가 커맨드 디코더부(Command decoder, 105)에 입력되면 상기 커맨드 디코더부(105)에서는 커맨드신호를 클럭신호에 맞춰 뱅크컨트롤부(115), 모드 레지스터부(120) 및 어드레스 버퍼부(110)로 출력한다. 상기 뱅크 컨트롤부(115)에서는 커맨드신호에 맞춰 각 뱅크부(141, 142, 143, 144) 및 로 디코더부(Row decoder, 130)를 제어하며, 상기 모드 레지스터부(120)에서는 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 쓰기 프리페치 유닛(170)과 읽기 프리페치 유닛(150)을 세팅한다. 한편 상기 어드레스 버퍼부(110)에서 출력된 신호는 상기 모드 레지스터부(120), 로 디코더부(130), 컬럼 디코더부(135) 및 컬럼 어드레스 카운터부(125)에 입력된다. 각 뱅크부(141,142, 143, 144)에서 읽혀진 데이터 신호들은 감지증폭기부(145)에서 증폭되어 미리 선택된 상기 읽기 프리페치 유닛(150)으로 입력되고, 클럭 버퍼부(155)에서 출력된 내부 클럭신호들과 함께 출력 버퍼부(160)에 입력된다. 또한, 내부 클럭신호들은 미리 선택된 상기 쓰기 프리페치 유닛(170)과 입력 버퍼부(165)에 입력되어 상기 입력 버퍼부(165)를 빠져 나온 데이터 신호들이 클럭신호에 맞춰 미리 선택된 상기 쓰기 프리페치 유닛(170)을 통하여 각 뱅크부(140)에 저장되도록 한다.
여기서, 커맨드 셀신호와 어드레스 신호를 입력신호로 하여 각 프리페치 내부에 있는 공지의 논리회로들의 조합으로 3개의 프리페치 유닛 중 하나가 인에이블될 수 있도록 할 수 있다.
우선, 1비트 프리페치로 모드 레지스터 값이 세팅되어 있는 경우의 동작은 다음과 같다.
메모리에 정보를 기록하기 위하여 쓰기(Write)동작을 수행하는 경우, 1비트 프리페치이므로 매 클럭당 한개씩의 데이터가 메모리 셀에 쓰여지고, 메모리의 정보를 출력하기 위하여 읽기(Read)동작을 수행하는 경우에도 매 클럭당 한개씩의 데이터가 출력된다. 즉, 이러한 동작은 일반적인 동기식(Synchronous) DRAM 및 동기식 SRAM에서의 동작과 동일하다.
다음으로, 2비트 프리페치로 레지스터의 값이 세팅되어 있는 경우의 동작은 통상적으로 지칭되는 DDR SDRAM과 동일한 동작을 한다. 즉, 외부 클럭의 라이징 에지와 폴링 에지에 각각 하나씩의 데이터를 동시에 정렬하여 쓰기/읽기를 수행하는 방식으로서, 매 클럭당 2개의 데이터가 입출력된다. 이 때, 2비트 프리페치로 동작을 한다는 것은 직렬적인 2개의 연속하는 데이터를 병렬적인 2개의 단절된 데이터로 변환하거나, 혹은 그 반대의 동작을 수행함을 의미한다.
마지막으로, 4비트 프리페치로 레지스터의 값이 세팅되어 있는 경우에는 데이터가 입출력하는 속도와 내부에서 동작되는 속도가 4배만큼 차이가 나는 것이다. 즉, 즉, 직렬적인 4개의 연속된 데이터를 병렬적인 4개의 단절된 데이터로 변환하거나, 혹은 그 반대의 동작을 수행함을 의미한다. 이러한 동작을 하는 메모리의 예로는 램버스 DRAM과 DDR-II SDRAM 등이 있다.
도 2는 메모리 입출력단의 프리페치 유닛이 단일의 4비트 프리페치로 된 구성예시도로서, 대부분의 구성요소들은 도 1의 구성요소들과 동일하게 구성 및 작동되고, 메모리 입출력단의 프리페치 유닛만이 단일의 4비트 프리페치로 구비되어 있는 것과 모드 레지스터부에서 상기 4비트 프리페치 구조 중 일정부분을 선택하는 방법만이 다르다.
여기서, 상기 모드 레지스터부(120)에 의하여 4비트 프리페치 구조의 전부를 선택하면 4비트 프리페치로 동작하고, 4비트 프리페치 구조 중 1/2만을 선택하면 2비트 프리페치로 동작하며, 4비트 프리페치 구조 중 1/4만을 선택하면 1비트 프리페치로 동작하는 것이다.
도 3은 도 2의 4비트 프리페치를 3가지 방법으로 선택하기 위한 구성예시도이다.
입력버퍼부(165)에서 출력된 데이터 신호들이 데이터입력래치(310)로 입력되고, 상기 데이터 신호들 가운데 인클럭신호(inclk)에 따라 인에블된 데이터입력래치(310)에서만 상기 데이터 신호들이 출력되며, 상기 데이터 신호들을 각 뱅크부(140)내 셀 블럭(330)에 입력시키기 위하여 데이터입력래치(310) 후단에 위치하는 입력멀티플렉서(320)는 모드 레지스터부(120)에서 출력되는 어드레스신호(Add<0:n>)를 제어신호로 사용하여 글로벌입출력라인(gio)을 선택한다. 한편, 상기 각 뱅크부(140)내 셀 블럭(330)에 저장된 데이터를 출력시키기 위한 방법은 위와는 반대로 진행되는 바, 데이터출력래치(350) 전단에 위치하는 출력멀티플렉서(340)는 글로벌입출력라인(gio)을 따라 출력되는 데이터신호들을 모드 레지스터부(120)에서 출력되는 어드레스신호(Add<0:n>)를 제어신호로 사용하여 데이터출력래치(350)에 제공하며, 제공된 데이터 신호 중 아웃클럭신호(outclk)에 따라 인에이블된 데이터출력래치(350)를 통하여 데이터출력버퍼(160)에 입력된다.
1비트 프리페치인 경우, 인클럭0 (inclk0) 과 아웃클럭0 (outclk0) 만이 사용되고, 그에 따라 데이터입력래치(310)와 데이터출력래치(350)도 각각 한개씩만 사용된다.
2비트 프리페치인 경우, 인클럭0 (inclk0) 과 인클럭1 (inclk1), 아웃클럭0 (outclk0) 과 아웃클럭1 (outclk1) 이 사용되고, 그에 따라 데이터입력래치(310)와 데이터출력래치(350)도 각각 2개씩 사용된다.
4비트 프리페치인 경우, 인클럭0 (inclk0), 인클럭1 (inclk0), 인클럭2 (inclk2), 인클럭3 (inclk3) 전부와 아웃클럭0 (outclk0), 아웃클럭1 (outclk1), 아웃클럭2 (outclk2), 아웃클럭3 (outclk3) 전부가 사용되고, 그에 따라 데이터입력래치(310)와 데이터출력래치(350)도 전부 사용된다.
여기서 사용된 기술을 1,2,4,8비트 프리페치 중 어느 하나를 선택하는 가변제어방식에 적용하거나 2,4,8비트 프리페치 중 어느 하나를 선택하는 가변제어방식에 적용할 수 있음은 당연하다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
이와 같이 종전의 고정된 데이터의 입출력방식으로부터 메모리 입출력단의 프리페치를 가변할 수 있도록 개선함에 따라 메모리의 활용도를 극대화할 수 있는 효과를 기대할 수 있다.

Claims (14)

  1. 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서,
    상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치를 선택하고, 상기 선택된 프리페치는 1비트 프리페치 유닛, 2비트 프리페치 유닛 혹은 4비트 프리페치 유닛 중 어느 하나인 것을 특징으로 하는 SDRAM의 데이터 입출력 가변제어장치.
  2. 제 1 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치를 선택하기 위하여 커맨드와 클럭 그리고 어드레스를 제어신호로 사용함을 특징으로 하는 SDRAM의 데이터 입출력 가변제어장치.
  3. 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서,
    상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치 유닛 중 전부 혹은 일부를 선택하는 것을 특징으로 하는SDRAM의 데이터 입출력 가변제어장치.
  4. 제 3 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치는 4비트 프리페치 유닛임을 특징으로 하는 SDRAM의 데이터 입출력 가변제어장치.
  5. 제 4 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치 유닛의 전부, 1/2 및 1/4 중 어느 하나를 선택하는 것을 특징으로 하는 SDRAM의 데이터 입출력 가변제어장치.
  6. 제 3 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치는 8비트 프리페치 유닛임을 특징으로 하는 SDRAM의 데이터 입출력 가변제어장치.
  7. 제 6 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치 유닛의 전부, 1/2, 1/4 및 1/8 중어느 하나를 선택하는 것을 특징으로 하는 SDRAM의 데이터 입출력 가변제어장치.
  8. 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서,
    상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치를 선택하고, 상기 선택된 프리페치는 1비트 프리페치 유닛, 2비트 프리페치 유닛 혹은 4비트 프리페치 유닛 중 어느 하나인 것을 특징으로 하는 SDRAM의 데이터 입출력 가변제어방법.
  9. 제 8 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치를 선택하기 위하여 커맨드와 클럭 그리고 어드레스를 제어신호로 사용함을 특징으로 하는 SDRAM의 데이터 입출력 가변제어방법.
  10. 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소입력단 및 복수의 레지스터를 가진 동기식 메모리에 있어서,
    상기 동기식 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 상기 동기식 메모리 입출력단의 프리페치 유닛 중 전부 혹은 일부를 선택하는 것을 특징으로 하는 SDRAM의 데이터 입출력 가변제어방법.
  11. 제 10 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치는 4비트 프리페치 유닛임을 특징으로 하는 SDRAM의 데이터 입출력 가변제어방법.
  12. 제 11 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치 유닛의 전부, 1/2 및 1/4 중 어느 하나를 선택하는 것을 특징으로 하는 SDRAM의 데이터 입출력 가변제어방법.
  13. 제 10 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치는 8비트 프리페치 유닛임을 특징으로 하는 SDRAM의 데이터 입출력 가변제어방법.
  14. 제 13 항에 있어서,
    상기 동기식 메모리 입출력단의 프리페치 유닛의 전부, 1/2, 1/4 및 1/8 중 어느 하나를 선택하는 것을 특징으로 하는 SDRAM의 데이터 입출력 가변제어방법.
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