JP4115129B2 - ラムバスｄｒａｍのバンク制御回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はラムバスＤＲＡＭのバンク制御回路に関し、特に、それぞれのメモリバンクを制御する制御回路とアドレスラッチ回路を２個のバンク当り１個ずつ共有するようにすることにより、回路の面積を縮小することができるラムバスＤＲＡＭのバンク制御回路に関するものである。
【０００２】
【従来の技術】
図１は一般的なラムバスＤＲＡＭのブロック図であり、それぞれ１６個のメモリバンクを備えた上位及び下位メモリブロック部１２、１４で構成されたメモリブロック１０と、メモリバンクの書込み及び読出しデータを外部とインタフェースするため直列／並列変換を行う上位及び下位直列／並列シフター部１６、１８と、上位及び下位直列／並列シフター部１６、１８を介して受信された読出しデータを外部に出力し、外部から受信された書込みデータを上位及び下位直列／並列シフター部１６、１８に出力する入／出力端２０と、上位及び下位直列／並列シフター部１６、１８の動作をそれぞれ制御する制御部２２で構成される。
【０００３】
メモリブロック１０は３２個のメモリバンクを有し、それぞれ１６個のバンクを含む上位メモリブロック部１２と下位メモリブロック部１４で構成される。上位直列／並列シフター部１６は、上位メモリブロック部１２から読み出した１２８ビット並列データＲＤＡ＿ｔｏｐ［１２７：０］を１６ビットデータＥｖｅｎＲＤＡ＿ｔｏｐ［７：０］、ＯｄｄＲＤＡ＿ｔｏｐ［７：０］に変換して出力し、下位直列／並列シフター部１８は下位メモリブロック部１４から読み出した１２８ビット並列データＲＤＡ＿ｂｏｔ［１２７：０］を、１６ビットデータＥｖｅｎＲＤＡ＿ｂｏｔ［７：０］、ＯｄｄＲＤＡ＿ｂｏｔ［７：０］に変換して出力する。
【０００４】
上位及び下位直列／並列シフター部１６、１８の動作は大きく二つに見ることができる。一つは書込み動作時に８回に亘って入力される８ビット直列データを１２８ビットに変換する直列−並列変換であり、他の一つは読出し動作時にメモリブロックから読み出した１２８ビットデータを８ビット×８に変換する並列−直列変換である。書込み動作においては、２個の上位及び下位直列／並列シフター部１６、１８が同時に入力された書込みデータを、それぞれ上位メモリブロック部１２と下位メモリブロック部１４に伝達し、メモリブロック１０で書込みアドレスにより選択されたデータだけがメモリブロック１０に書き込まれるようにする。そして、読出し動作においては、２個の上位及び下位直列／並列シフター部１６、１８がそれぞれのメモリブロック１０に読出しデータを受けて出力端に伝達するようにする。
【０００５】
図２は、図１に示した上部メモリブロック１２（又は、下部メモリブロック１４）内に備えられた従来のメモリバンク制御回路のブロック構成図である。図示したように、従来のメモリバンク制御回路はデータを貯蔵するための１６個のメモリバンク部（３０＜０＞〜３０＜１５＞）と、それぞれのメモリバンクの上部及び下部に１個ずつあり、書込み及び読出し動作時にデータをセンシングする１７個のセンスアンプ部（４０＜０＞〜４０＜１６＞）と、センスアンプ部（４０＜０＞〜４０＜１６＞）の動作をそれぞれ制御する１７個のセンスアンプドライバー部（５０＜０＞〜５０＜１６＞）と、それぞれのメモリバンク部（３０＜０＞〜３０＜１５＞）のワードラインとサブワードラインを駆動させるための１６個のメインワードライン及びサブワードラインドライバー部（６０＜０＞〜６０＜１５＞）と、外部からのアクティブ信号（Ａｃｔｉｖｅ Ｓｉｇｎａｌ）とプリチャージ信号（Ｐｒｅｃｈａｒｇｅ Ｓｉｇｎａｌ）とグローバルアドレス信号（Ｇｌｏｂａｌ Ａｄｄｒｅｓｓ Ｓｉｇｎａｌ）とを受信して、アドレス信号に該当するメモリバンクのセンスアンプドライバー部とメインワードライン及びサブワードラインドライバー部とビットラインとをそれぞれ制御するセンスアンプ制御信号とメインワードライン制御信号とサブワードライン制御信号及びビットラインイコライジング信号とを発生する１６個の制御部及びアドレスラッチ部（７０＜０＞〜７０＜１５＞）で構成されている。
【０００６】
制御部及びアドレスラッチ部（７０＜０＞〜７０＜１５＞）は、１個のメモリバンク部（３０＜０＞〜３０＜１５＞）当り１個ずつ構成されている。各メモリバンクの制御部及びアドレスラッチ部（７０＜０＞〜７０＜１５＞）では、グローバル信号であるアクティブ信号とプリチャージ信号が発生すれば、受信されたグローバルアドレス信号が自分のメモリバンクのアドレス信号であるか否かを確認し、バンクアドレスが一致すれば自分のメモリバンクをアクティブモード又はプリチャージモードに動作するよう制御する。即ち、バンクアドレスに該当する制御部及びアドレスラッチ部で該当メモリバンクのメインワードライン及びサブワードラインドライバー部と、該当メモリバンクの上部及び下部にある２個のセンスアンプドライバー部とを動作させることになる。このとき、バンクアドレスにより選択された制御部及びアドレスラッチ部は、アクティブモード時に受信されたアドレスをラッチして外部のグローバルアドレス信号が変ってもこれ以上影響を受けず、メモリバンク内のワードラインを維持する。
【０００７】
グローバルアドレス信号によりｎ番目のメモリバンク（３０＜ｎ＞）が選択されるとすれば、ｎ−１、ｎ、ｎ＋１番目のメモリバンク（３０＜ｎ−１＞）（３０＜ｎ＞）（３０＜ｎ＋１＞）を全てプリチャージさせたあとｎ番目のメモリバンク（３０＜ｎ＞）を活性化させることになる。例えば、メモリバンク１（３０＜１＞）が選択されるとすれば、メモリバンク０（３０＜０＞）、メモリバンク１（３０＜１＞）、メモリバンク２（３０＜２＞）を全てプリチャージさせたあとメモリバンク１（３０＜１＞）を活性化させることになる。さらに、メモリバンク１（３０＜１＞）を活性化させるとメモリバンク１（３０＜１＞）をプリチャージさせるまではメモリバンク０（３０＜０＞）とメモリバンク２（３０＜２＞）を活性化させなくなる。
【０００８】
【発明が解決しようとする課題】
ところが、上記構成を有する従来のラムバスＤＲＡＭのバンク制御回路は、各メモリバンク別に各メモリバンクを制御するための制御部及びアドレスラッチ部をそれぞれ備えているため、回路の面積が増加して全体レイアウト（ｌａｙｏｕｔ）の面積を増加させているという問題点があった。
【０００９】
そこで、本発明は上記従来のラムバスＤＲＡＭのバンク制御回路及びこれを利用した半導体メモリ素子における問題点に鑑みてなされたものであって、本発明の目的はそれぞれのメモリバンクを制御する制御回路とアドレスラッチ回路を２個のバンク当り１個ずつ共有するようにすることにより、回路の面積を減少することができるラムバスＤＲＡＭのバンク制御回路及びこれを利用した半導体メモリ素子を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるラムバスＤＲＡＭのバンク制御回路は、データを貯蔵するためのｎ（ｎは２で割り切れる自然数）個のメモリバンク部と、前記それぞれのメモリバンク部の上部及び下部に１個ずつ配置され、書込み及び読出し動作時にデータをセンシングするためのｎ＋１個のセンスアンプ部と、前記センスアンプ部の動作をそれぞれ制御するためのｎ＋１個のセンスアンプドライバー部と、前記それぞれのメモリバンク部のメインワードラインとサブワードラインをそれぞれ駆動させるためのｎ個のメインワードライン及びサブワードラインドライバー部を含むラムバスＤＲＡＭにおいて、前記メモリバンク部の２個当り１個ずつ共有され、アクティブ信号又はプリチャージ信号とグローバルアドレス信号とを受信して、前記２個のメモリバンクに位置する３個のセンスアンプドライバー部と２個のメインワードライン及びサブワードラインドライバー部とをそれぞれ制御するための信号を発生するｎ／２個の制御部及びアドレスラッチ部を備え、受信したグローバルアドレス信号により１個の制御部及びアドレスラッチ部が選択され、グローバルアドレス信号により選択された１個の制御部及びアドレスラッチ部は、２個のメモリバンク中で受信されたグローバルアドレス信号に該当するメモリバンクを、受信したアクティブ信号又はプリチャージ信号によりアクティブモードまたはプリチャージモードに動作させることを特徴とする。
【００１２】
【発明の実施の形態】
次に、本発明にかかるラムバスＤＲＡＭのバンク制御回路及びこれを利用した半導体メモリ素子の実施の形態の具体例を図面を参照しながら説明する。
【００１３】
図３は、本発明の一実施例によるラムバスＤＲＡＭのバンク制御回路のブロック構成図である。データを貯蔵するためのｎ個のメモリバンク部（１３０＜ｎ＞）と、それぞれのメモリバンク部（１３０＜ｎ＞）の上部及び下部に１個ずつあり、書込み及び読出し動作時にデータをセンシングするｎ＋１個のセンスアンプ部（１４０＜ｎ＋１＞）と、センスアンプ部（１４０＜ｎ＋１＞）の動作をそれぞれ制御するｎ＋１個のセンスアンプドライバー部（１５０＜ｎ＋１＞）と、それぞれのメモリバンク部（１３０＜ｎ＞）のワードラインとサブワードラインとを駆動させるためのｎ個のメインワードライン及びサブワードラインドライバー部（１６０＜ｎ＞）と、メモリバンク部（１３０＜ｎ＞）の２個当り１個ずつ共有し、外部からのアクティブ信号とプリチャージ信号とグローバルアドレス信号とを受信し、２個のメモリバンクに位置する２個のセンスアンプドライバー部と２個のメインワードライン及びサブワードラインドライバー部とビットラインとをそれぞれ制御するための信号を発生するｎ／２個の制御部及びアドレスラッチ部（１７０＜ｎ／２＞）を備える。
【００１４】
本発明によるラムバスＤＲＡＭのバンク制御回路は、２個のバンクが同時にアクティブされないラムバスＤＲＡＭの特性を利用し、２個のメモリバンク部（１３０＜０：１＞）が１個の制御部及びアドレスラッチ部（１７０＜ｎ＞）を共有するよう構成した。先ず、グローバル信号であるアクティブ信号とプリチャージ信号が発生すれば、それぞれの制御部及びアドレスラッチ部（１７０＜ｎ＞）は受信されたグローバルアドレス信号が自分の属している２個のメモリバンクのアドレス信号であるか否かを確認することになる。従って、受信されたグローバルアドレス信号により１個の制御部及びアドレスラッチ部が選択される。そして、グローバルアドレス信号により選択された１個の制御部及びアドレスラッチ部は、２個のメモリバンク中で受信されたグローバルアドレス信号に該当するメモリバンクを、受信されたアクティブ信号とプリチャージ信号によりアクティブモード又はプリチャージモードに動作させることになる。
【００１５】
さらに、グローバルアドレス信号により選択された制御部及びアドレスラッチ部は、アクティブモード時に受信されたグローバルアドレス信号をラッチして外部のグローバルアドレス信号が変ってもこれ以上影響を受けず、メモリバンク内のワードラインを維持するようになる。
【００１６】
図４は、本発明の他の実施例によるラムバスＤＲＡＭのバンク制御回路のブロック構成図であり、データを貯蔵するためのｎ個のメモリバンク部（２３０＜ｎ＞）と、それぞれのメモリバンク部（２３０＜ｎ＞）の上部及び下部に１個ずつあり、書込み及び読出し動作時にデータをセンシングするｎ＋１個のセンスアンプ部（２４０＜ｎ＋１＞）と、センスアンプ部（２４０＜ｎ＋１＞）の動作をそれぞれ制御するｎ＋１個のセンスアンプドライバー部（２５０＜ｎ＋１＞）と、メモリバンク部（２３０＜ｎ＞）の２個当り１個ずつ共有し、２個のメモリバンク部のワードラインとサブワードラインをそれぞれ駆動させるための信号を発生するｎ／２個のメインワードライン及びサブワードラインドライバー部（２６０＜ｎ／２＞）と、メモリバンク部（２３０＜ｎ＞）の２個当り１個ずつ共有し、外部からのアクティブ信号とプリチャージ信号とグローバルアドレス信号とを受信し、２個のメモリバンクに位置する２個のセンスアンプドライバー部と１個のメインワードライン及びサブワードラインドライバー部と２個のメモリバンクのビットラインとをそれぞれ制御する信号を発生するｎ／２個の制御部及びアドレスラッチ部（２７０＜ｎ／２＞）を備える。
【００１７】
本実施例によるラムバスＤＲＡＭのバンク制御回路は、２個のバンクが同時にアクティブされないラムバスＤＲＡＭの特性を利用して２個のメモリバンク部（２３０＜０：１＞）が１個の制御部、及びアドレスラッチ部（２７０＜ｎ＞）と１個のメインワードライン及びサブワードラインドライバー部（２６０＜０＞）を共有するよう構成した。
【００１８】
先ず、グローバル信号であるアクティブ信号とプリチャージ信号が発生すれば、それぞれの制御部及びアドレスラッチ部（２７０＜ｎ＞）は受信されたグローバルアドレス信号が自分の属している２個のメモリバンクのアドレス信号であるか否かを確認することになる。従って、受信されたグローバルアドレス信号により１個の制御部及びアドレスラッチ部が選択される。そして、グローバルアドレス信号により選択された１個の制御部及びアドレスラッチ部は、２個のメモリバンク中で受信されたグローバルアドレス信号に該当するメモリバンクを、受信されたアクティブ信号とプリチャージ信号によりアクティブモード又はプリチャージモードに動作させることになる。
【００１９】
さらに、グローバルアドレス信号により選択された制御部及びアドレスラッチ部は、アクティブモード時に受信されたグローバルアドレス信号を内部のアドレスラッチ回路にラッチさせて外部のグローバルアドレス信号が変ってもこれ以上影響を受けず、メモリバンク内のワードラインを維持するようになる。このとき、前記制御部及びアドレスラッチ部（２７０＜ｎ＞）にラッチされたグローバルアドレス信号を受信するメインワードライン及びサブワードラインドライバー部（２６０＜ｎ＞）により２個のメモリバンク中、アドレス信号に該当する１個のメモリバンクのメインワードライン及びサブワードラインを駆動させることになる。
【００２０】
尚、本発明は、本実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２１】
【発明の効果】
以上で説明したように、本発明によるラムバスＤＲＡＭのバンク制御回路及びこれを利用した半導体メモリ素子によれば、それぞれのメモリバンクを制御する制御回路とアドレスラッチ回路を２個のバンク当り１個ずつ供給するようにすることにより、回路の面積を減少させることができる効果がある。
【図面の簡単な説明】
【図１】一般的なラムバスＤＲＡＭのブロック図である。
【図２】図１に示されたメモリブロック内に備えられた従来のメモリバンク制御回路のブロック構成図である。
【図３】本発明の一実施例によるラムバスＤＲＡＭのバンク制御回路のブロック構成図である。
【図４】本発明の他の実施例によるラムバスＤＲＡＭのバンク制御回路のブロック構成図である。
【符号の説明】
１３０＜０＞〜１３０＜ｎ＞、２３０＜０＞〜２３０＜ｎ＞ メモリバンク部
１４０＜０＞〜１４０＜ｎ＋１＞、２４０＜０＞〜２４０＜ｎ＋１＞ センスアンプ部
１５０＜０＞〜１５０＜ｎ＋１＞、２５０＜０＞〜２５０＜ｎ＋１＞ センスアンプドライバー部
１６０＜０＞〜１６０＜ｎ＞、２６０＜０＞〜２６０＜ｎ／２＞ メインワードライン及びサブワードラインドライバー部
１７０＜０＞〜１７０＜ｎ／２＞、２７０＜０＞〜２７０＜ｎ／２＞ 制御部及びアドレスラッチ部

Claims (1)

1. データを貯蔵するためのｎ（ｎは２で割り切れる自然数）個のメモリバンク部と、前記それぞれのメモリバンク部の上部及び下部に１個ずつ配置され、書込み及び読出し動作時にデータをセンシングするためのｎ＋１個のセンスアンプ部と、前記センスアンプ部の動作をそれぞれ制御するためのｎ＋１個のセンスアンプドライバー部と、前記それぞれのメモリバンク部のメインワードラインとサブワードラインをそれぞれ駆動させるためのｎ個のメインワードライン及びサブワードラインドライバー部を含むラムバスＤＲＡＭにおいて、
   前記メモリバンク部の２個当り１個ずつ共有され、アクティブ信号又はプリチャージ信号とグローバルアドレス信号とを受信して、前記２個のメモリバンクに位置する３個のセンスアンプドライバー部と２個のメインワードライン及びサブワードラインドライバー部とをそれぞれ制御するための信号を発生するｎ／２個の制御部及びアドレスラッチ部を備え、
   受信したグローバルアドレス信号により１個の制御部及びアドレスラッチ部が選択され、グローバルアドレス信号により選択された１個の制御部及びアドレスラッチ部は、２個のメモリバンク中で受信されたグローバルアドレス信号に該当するメモリバンクを、受信したアクティブ信号又はプリチャージ信号によりアクティブモードまたはプリチャージモードに動作させることを特徴とするラムバスＤＲＡＭのバンク制御回路。

Images